KR101326678B1

KR101326678B1 - 온-칩 트랜스포머 밸룬 및 상기 온-칩 트랜스포머 밸룬에 사용되는 권선부재 제조방법

Info

Publication number: KR101326678B1
Application number: KR1020120112475A
Authority: KR
Inventors: 형기우; 신대정; 형성훈; 류인재
Original assignee: (주)동양화학; 동양하이테크산업주식회사
Priority date: 2012-10-10
Filing date: 2012-10-10
Publication date: 2013-11-08

Abstract

본 발명은 온-칩 트랜스포머 밸룬 및 상기 온-칩 트랜스포머 밸룬에 사용되는 권선부재 제조방법에 관한 것으로, 본 발명에 따른 온-칩 트랜스포머 밸룬 제조방법은, 제1 자성체의 제1 측면과 접하는 제1 모서리로부터 제1 자성체의 상부면에 전도성 물질로 이루어진 1차 권선과 1차 권선과 제1 간격만큼 이격된 위치에 2차 권선을 포함하는 제1 전극부를 형성하는 단계와, 제2 자성체의 제1 측면과 접하는 제1 모서리로부터 제2 자성체의 상부면에 전도성 물질로 이루어진 1차 권선과 1차 권선과 제2 간격만큼 이격된 위치에 3차 권선을 포함하는 제2 전극부를 형성하는 단계와, 제1 전극부가 형성된 제1 자성체와 제2 전극부가 형성된 제2 자성체를 적어도 2회 이상 반복 적층하는 단계와, 반복 적층되는 제1 자성체와 제2 자성체의 1차 권선들을 전기적으로 연결하고 반복 적층되는 제1 자성체의 2차 권선들을 전기적으로 연결하고 반복 적층되는 제2 자성체의 3차 권선들을 전기적으로 연결하는 단계를 포함한다.

Description

온-칩 트랜스포머 밸룬 및 상기 온-칩 트랜스포머 밸룬에 사용되는 권선부재 제조방법{ON-CHIP TRANSFORMER BALUN AND THE MATHOD FOR MANUFATURING WIRE STRUCTURE USED THE SAME}

본 발명은 온-칩 트랜스포머 밸룬에 관한 것으로, 보다 상세하게는 물리적으로 분리된 하나의 자성체에 1차 권선과 2차 권선 또는 1차 권선과 3차 권선이 형성되어 비용 대비 면적 효율성이 높고, 나아가 권선수 변화로 인한 특성 변화 예측이 가능하고, 불량 또는 에러 발생의 확인이 용이한 온-칩 트랜스포머 밸룬 및 상기 온-칩 트랜스포머 밸룬에 사용되는 권선부재 제조방법에 관한 것이다.

일반적으로, 밸룬(balun)은 대지에 대하여 평형한 회로를 한쪽 끝이 접지되어 있는 증폭 회로와 결합할 때 평형 회로의 대지 평형이 무너지는 것을 방지하기 위해 또는 초단파대 전송 회로에서 접지에 대하여 평형하고 있는 회로와 동축 케이블과 같은 불평형 회로를 접속할 때 사용하는 정합용 트랜스로서, 평형(balance)과 비평형(unbalance)의 합성어에 해당하며, balance/unbalance signal을 상호 변환시켜주는 장치이다.

종래의 온-칩 트랜스포머 밸룬은 한국공개특허공보 제10-1999-0049615호(이하, '선행기술'이라 한다)에 개시되어 있다. 선행기술은 1차 베이스시트 위에 금속을 증착하여 1차 코일의 일부분을 형성하는 단계와, 1차 코일 위에 홀이 형성된 제1 자성체층을 베이스시트 위에 형성하는 단계와, 베이스시트 위의 1차 코일의 일부분과 홀을 통해 접속되어 1회의 권선을 형성하는 1차 코일의 나머지 부분 및 2차 코일의 일부분을 제1 자성체층 위에 형성하는 단계와, 1차 코일 및 2차 코일 위에 홀이 형성된 제2 자성체층을 제1자성체 위에 형성하는 단계와, 1차 코일의 일부분, 제1 자성체층 위의 코일과 홀을 통해 접속되어 1회의 권선을 형성하는 2차코일의 일부분 및 3차코일의 일부분을 제2 자성체층 위에 형성하는 단계와, 1차 코일, 2차 코일 및 3차 코일 위에 홀이 형성된 제3 자성체층을 제2 자성체층 위에 형성하는 단계와, 제3 자성체층 위에 전극을 형성하고 자성체층을 다시 형성하는 공정을 반복하여 서로 다른 권선수의 전극을 형성하는 단계를 포함하여 구성된다.

선행기술은 자성체내에 1차 코일과 권선수가 다른 복수의 2차 코일이 횡으로 배열되기 때문에, 다른 값의 기전력을 유도할 수 있다. 또한, 제조공정에 있어서도, 전극의 적층시 동일한 층에 인접하는 전극을 동시에 형성할 수 있다.

그러나, 선행기술의 온-칩 트랜스포머 밸룬은 자성체층에 홀을 형성하는 과정으로 인해 제조공정이 복잡하고, 또한 완성품에서 불량 또는 에러 발생의 확인이 어려운 문제점이 있다. 또한, 자성체의 비용 대비 면적 효율성이 떨어지는 문제점이 있다.

한국공개특허공보 제10-1999-0049615호 (공개일 1999.07.05)

본 발명은 상기와 같은 문제점을 해결하고자 제안된 것으로, 본 발명의 목적은 물리적으로 분리된 하나의 자성체에 1차 권선과 2차 권선 또는 1차 권선과 3차 권선이 형성되어 비용 대비 면적 효율성이 높은 온-칩 트랜스포머 밸룬 및 상기 온-칩 트랜스포머 밸룬에 사용되는 권선부재 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 권선수 변화로 인한 특성 변화 예측이 가능하고, 불량 또는 에러 발생의 확인이 용이한 온-칩 트랜스포머 밸룬 및 상기 온-칩 트랜스포머 밸룬에 사용되는 권선부재 제조방법을 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 양상에 따른 온-칩 트랜스포머 밸룬은 제1 전극부가 형성된 제1 자성체와, 제1 자성체에 적층되며 제2 전극부가 형성된 제2 자성체를 포함한다.

상기 제1 전극부는 제1 자성체의 상부면에 제1 자성체의 제1 측면과 접하는 제1 모서리로부터 형성되는 1차 권선과 1차 권선과 제1 간격만큼 이격된 위치에 형성되는 2차 권선을 포함한다. 상기 제2 전극부는 제2 자성체의 상부면에 제2 자성체의 제1 측면과 접하는 제1 모서리로부터 형성되는 1차 권선과 1차 권선과 제2 간격만큼 이격된 위치에 형성되는 3차 권선을 포함한다.

상기 제1 전극부가 형성된 제1 자성체와 상기 제2 전극부가 형성된 제2 자성체는 적어도 2회 이상 반복 적층되되, 상기 반복 적층되는 제1 자성체의 개수가 제2 자성체의 개수보다 많다.

본 발명에 따른 온-칩 트랜스포머 밸룬은 반복 적층되는 제1 자성체와 제2 자성체의 1차 권선들을 전기적으로 연결하고 반복 적층되는 제1 자성체의 2차 권선들을 전기적으로 연결하고 반복 적층되는 제2 자성체의 3차 권선들을 전기적으로 연결하는 접속부재를 포함한다.

본 발명의 다른 양상에 따른 온-칩 트랜스포머 밸룬 제조방법은, 제1 자성체의 제1 측면과 접하는 제1 모서리로부터 제1 자성체의 상부면에 전도성 물질로 이루어진 1차 권선과 1차 권선과 제1 간격만큼 이격된 위치에 2차 권선을 포함하는 제1 전극부를 형성하는 단계와, 제2 자성체의 제1 측면과 접하는 제1 모서리로부터 제2 자성체의 상부면에 전도성 물질로 이루어진 1차 권선과 1차 권선과 제2 간격만큼 이격된 위치에 3차 권선을 포함하는 제2 전극부를 형성하는 단계와, 제1 전극부가 형성된 제1 자성체와 제2 전극부가 형성된 제2 자성체를 적어도 2회 이상 반복 적층하는 단계와, 반복 적층되는 제1 자성체와 제2 자성체의 1차 권선들을 전기적으로 연결하고 반복 적층되는 제1 자성체의 2차 권선들을 전기적으로 연결하고 반복 적층되는 제2 자성체의 3차 권선들을 전기적으로 연결하는 단계를 포함한다.

상기와 같은 구성에 따르면 본 발명의 온-칩 트랜스포머 밸룬은 다음과 같은 효과가 있다.

첫째, CMOS(complementary metal oxide semiconductor) 파운드리(foundry)에서 물리적으로 분리된 하나의 자성체에 1차 권선과 2차 권선 또는 1차 권선과 3차 권선이 형성되어 비용 대비 면적 효율성이 높은 장점이 있다.

둘째, 1차 권선과 2차 권선 또는 1차 권선과 3차 권선이 형성된 자성체를 증가시킴으로써 권선수의 증가가 자유로우며 권선수를 쉽고 간편하게 증가시킬 수 있다.

셋째, 1차 권선과 2차 권선 또는 1차 권선과 3차 권선이 형성된 자성체를 추가함에 따라 권선의 길이가 정확히 비례하므로, 권선수 변화로 인한 특성 변화 예측이 가능하다.

넷째, 한 자성체에 1차 권선과 2차 권선 또는 1차 권선과 3차 권선을 형성하고 각 자성체를 적층하고 적층된 복수개의 자성체들의 동일한 권선들을 전기적으로 접속시키는 접속부재를 측면에 형성하여 온-칩 트랜스포머 밸룬을 제조하므로 전체적으로 제조공정이 간편하다.

다섯째, 권선들을 전기적으로 연결하는 접촉부재들의 단락여부를 측면에서 확인할 수 있으므로 불량 또는 에러 발생의 확인이 용이하다.

도 1 은 본 발명에 따른 온-칩 트랜스포머 밸룬의 제1 자성체를 도시한다.
도 2 는 본 발명에 따른 온-칩 트랜스포머 밸룬의 제2 자성체를 도시한다.
도 3 은 본 발명의 제1 실시예에 따른 온-칩 트랜스포머 밸룬을 설명하기 위한 예시도이다.
도 4 는 본 발명의 2 실시예에 따른 온-칩 트랜스포머 밸룬을 설명하기 위한 예시도이다.

이하, 첨부된 도면을 참조하여 전술한, 그리고 추가적인 양상을 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.

본 발명에 따른 온-칩 트랜스포머 밸룬의 제1 자성체(11)는, 도 1에 도시한 바와 같이, 준비된 제1 자성체(11)의 제1 측면(111)과 접하는 제1 모서리(111A)로부터 제1 자성체(11)의 상부면에, 전도성 물질로 이루어진 1차 권선(15)과 1차 권선(15)과 일정하 간격만큼 이격된 위치에 2차 권선(16)을 포함하는 제1 전극부가 형성된다.

본 발명에 따른 온-칩 트랜스포머 밸룬의 제2 자성체(21)는, 도 2에 도시한 바와 같이, 준비된 제2 자성체(21)의 제1 측면(211)과 접하는 제1 모서리(211A)로부터 제2 자성체(21)의 상부면에, 전도성 물질로 이루어진 1차 권선(25)과 1차 권선(25)과 일정한 간격만큼 이격된 위치에 3차 권선(26)을 포함하는 제2 전극부가 형성된다.

일례로, 제1 자성체(11)와 제2 자성체(21)는 산화철(Fe₂O₂)을 예컨대 웨이퍼에 도포하여 형성된 것일 수 있고, 제1 자성체(11)와 제2 자성체(21)에 전도성 물질로 이루어진 1차 권선(15, 25)과 2차 권선(16, 26)은 은(Ag)과 같은 금속을 증착하여 형성될 수 있다.

도 1과 도 2에서 도시한 바와 같이 제1 자성체(11)에 형성된 1차 권선(15)과 2차 권선(16) 간의 간격은 제2 자성체(21)에 형성된 1차 권선(25)과 3차 권선(26) 간의 간격보다 짧다. 제1 자성체(11)와 제2 자성체(21)를 적층하는 경우, 제2 자성체(21)에 형성된 1차 권선(25)과 3차 권선(26) 간의 간격은 제1 자성체(11)에 형성된 2차 권선(16)과 제2 자성체(21)에 형성된 3차 권선(26)이 겹치지 않는 범위를 갖도록 구현된다.

도 3 에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 온-칩 트랜스포머 밸룬은, 도 1에 도시한 제1 자성체(11)와 도 2에 도시한 제2 자성체(21)를 다층 반복 적층하여 형성된다.

도 3 에서 제1 자성체(11)와 제2 자성체(21)를 각각 2개를 반복 적층한 것을 예시하였지만 바람직하게는 제1 자성체(11)의 개수가 제2 자성체(21)의 개수보다 많이 적층된다.

도 4 에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 온-칩 트랜스포머 밸룬은, 도 1에 도시한 제1 자성체(11)와 도 2에 도시한 제2 자성체(21)를 반복 적층하여 형성된다. 반복 적층되는 제1 자성체(11)와 제2 자성체(21) 사이에는 절연체(31)가 적층될 수 있다.

제1 자성체(11)와 제2 자성체(21)에 형성되는 권선들(15, 16, 25, 26)은 은(Ag)과 같은 금속을 증착하여 형성되는데, 은(Ag)은 공기중의 습기에 약하기 때문에 외부에 노출되지 않도록 절연체(31)를 적층한다. 또한, 절연체(31)는 복수개의 서로 다른 권선부재가 적층될 경우, 다른 권선부재와의 전기적 절연을 담당한다.

도 4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 온-칩 트랜스포머 밸룬은, 반복 적층되는 제1 자성체(11)와 제2 자성체(21)의 1차 권선들을 전기적으로 연결하고 반복 적층되는 제1 자성체(11)의 2차 권선들을 전기적으로 연결하고 반복 적층되는 제2 자성체(21)의 3차 권선들을 전기적으로 연결하는 접속부재(41)가 형성된다. 접속부재(41)는 동박으로 구현될 수 있다.

이에 따라 본 발명의 제2 실시예에 따른 온-칩 트랜스포머 밸룬은, 예를 들어 권선수가 각각 N₁, N₂, N₃인 1차 권선들과 2차 권선들과 3차 권선들을 형성할 수 있다.

본 발명에 따른 온-칩 트랜스포머 밸룬은 반복 적층되고 접속부재(41)에 의해 전기적으로 연결되어 권선수가 N₁인 1차 권선들에 전압이 인가되면 1차 권선들 내부에 자속 φ₁ 이 형성되며, 이 자속 φ₁ 이 권선수가 N₂, N₃인 2차 권선들과 3차 권선들 내부에 각각 자속 φ₂ , φ₃을 형성하며, 이에 따라 2차 권선들과 3차 권선들에 유도 기전력이 발생한다.

지금까지, 본 명세서에는 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자가 본 발명을 용이하게 이해하고 재현할 수 있도록 도면에 도시한 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에 통상의 지식을 지닌 자라면 본 발명의 실시예들로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

11: 제1 자성체
15: 1차 권선 16: 2차 권선
21: 제2 자성체
25: 1차 권선 26: 3차 권선
31: 절연체
41: 접착부재

Claims

제1 전극부가 형성된 제1 자성체;
상기 제1 자성체에 적층되며, 제2 전극부가 형성된 제2 자성체;
상기 제1 전극부가, 상기 제1 자성체의 상부면에, 상기 제1 자성체의 제1 측면과 접하는 제1 모서리로부터 형성되는 1차 권선과 상기 1차 권선과 제1 간격만큼 이격된 위치에 형성되는 2차 권선을 포함하고;
상기 제2 전극부가, 상기 제2 자성체의 상부면에, 상기 제2 자성체의 제1 측면과 접하는 제1 모서리로부터 형성되는 1차 권선과 상기 1차 권선과 제2 간격만큼 이격된 위치에 형성되는 3차 권선을 포함하고;
상기 제1 전극부가 형성된 제1 자성체와 상기 제2 전극부가 형성된 제2 자성체가 적어도 2회 이상 반복 적층되되, 상기 반복 적층되는 제1 자성체의 개수가 제2 자성체의 개수보다 많고;
상기 반복 적층되는 제1 자성체와 제2 자성체의 1차 권선들을 전기적으로 연결하고 상기 반복 적층되는 제1 자성체의 2차 권선들을 전기적으로 연결하고 상기 반복 적층되는 제2 자성체의 3차 권선들을 전기적으로 연결하는 접속부재;
를 포함하는 것을 특징으로 하는 온-칩 트랜스포머 밸룬.
제1 자성체의 제1 측면과 접하는 제1 모서리로부터 상기 제1 자성체의 상부면에, 전도성 물질로 이루어진 1차 권선과 상기 1차 권선과 제1 간격만큼 이격된 위치에 2차 권선을 포함하는 제1 전극부를 형성하는 단계;
제2 자성체의 제1 측면과 접하는 제1 모서리로부터 상기 제2 자성체의 상부면에, 전도성 물질로 이루어진 1차 권선과 상기 1차 권선과 제2 간격만큼 이격된 위치에 3차 권선을 포함하는 제2 전극부를 형성하는 단계;
상기 제1 전극부가 형성된 제1 자성체와 상기 제2 전극부가 형성된 제2 자성체를 적어도 2회 이상 반복 적층하는 단계; 및
상기 반복 적층되는 제1 자성체와 제2 자성체의 1차 권선들을 전기적으로 연결하고 상기 반복 적층되는 제1 자성체의 2차 권선들을 전기적으로 연결하고 상기 반복 적층되는 제2 자성체의 3차 권선들을 전기적으로 연결하는 단계;
를 포함하는 것을 특징으로 하는 온-칩 트랜스포머 밸룬 제조방법.