KR101323894B1 - 기판 관통 구조물 및 이의 제조방법, 기판 관통 구조물을 포함하는 소자의 패키지 및 이의 제조 방법 - Google Patents

Abstract

기판 관통 구조물, 이를 이용하는 전자 소자의 패키지 및 이들의 제조방법이 개시된다. 먼저, 제1 기판의 상면을 식각하여 비아 홀(via hole) 패턴을 형성한다. 비아 홀 패턴의 내부에 제2 기판을 구성하는 물질을 리플로시켜 채움으로써, 제1 기판에 제2 기판의 패턴층을 형성한다. 제1 기판의 상면을 패터닝하여 제2 기판의 패턴층 사이에 비아 홀 패턴을 형성한다. 또한, 도금 등의 공정을 이용하여 비아 홀 패턴을 매립하는 비아 플러그를 형성하고, 이를 전자 소자의 패키지에 활용한다.

Description

기판 관통 구조물 및 이의 제조방법, 기판 관통 구조물을 포함하는 소자의 패키지 및 이의 제조 방법{Interconnection structure through substrate and method of manufacturing the same, and device package having interconnection structure through substrate and method of manufacturing the same}

본 출원은 기판 관통 구조물에 관한 것으로, 보다 상세하게는 기판 관통 구조물 및 이의 제조방법, 기판 관통 구조물을 포함하는 소자의 패키지 및 이의 제조 방법에 관한 것이다.

최근에, 다양한 전자 또는 기계 소자의 패키지 구조에서 기판에 수직한 관통 연결 구조가 적용되고 있다. 기판에 수직 관통 연결 구조를 형성하는 방법에 대한 연구는 주로 고종횡비의 수직 구조를 형성하기 용이한 실리콘 웨이퍼를 이용하여 이루어지고 있다. 일반적으로, 소자의 크기를 줄이고 고집적도를 구현하기 위해서는 높은 종회비의 관통 구조 형성 공정이 필요하게 된다. 이를 위해서 주로 레이저 또는 ICP 장비를 이용한 딥 반응성 이온 식각(Deep Reactive Ion Etching, 이하 DRIE) 기술 및 수산화칼륨(KOH) 용액을 이용한 습식 식각 방법을 이용하고 있다. 이 중 레이저를 이용한 가공은 실리콘 웨이퍼의 표면에 레이저를 직접 조사시켜서 관통 구조를 만드는 방법으로 빠른 시간 내에 요구하는 크기의 홀을 형성할 수 있으나 홀의 입구 및 내부 표면이 매끄럽지 못하는 단점을 가질 수 있다. 또한, 습식식각의 경우 실리콘 결정면에 따라 일정한 경사면을 가지고 관통구멍이 형성되기 때문에 고밀도 수직 관통구조를 제작하는 데 한계가 있을 수 있다.

DRIE를 이용한 관통법의 경우 높은 종횡비를 달성할 수 있고, 표면이 매끄럽기 때문에 널리 활용되고 있는 방법이지만, 관통구멍에 전기도통을 위한 금속이나 다정질 실리콘을 증착할 때 공동(void)이 형성될 가능성이 커서 수직 관통형 전극을 통과하는 전기적 저항 균일도가 떨어진다는 단점이 있다. 또한 신호 연결선 주위가 실리콘이 되므로 비아 홀이 형성된 실리콘 웨이퍼에 전도성 금속 물질을 채우기 전에 절연층과 확산 방지층, 시드 층을 형성하는 과정이 먼저 이루어져야 한다. 하지만, 위와 같은 과정은 신호 절연을 위해 많은 물질을 증착함으로써 공정 과정이 매우 복잡해지고 그로 인한 시간과 비용의 낭비로 이어져 기술의 개선이 필요하다고 할 수 있다. 또한 RF 소자와 같이 고주파에 응용 시 절연막이 도포되어 있다 하더라도 신호선 주위의 실리콘에 의해 손실이 매우 커지는 단점이 있다. 즉, 고절연성이 필요한 기판 연결 구조에는 적합하지 않은 방법이라고 할 수 있다.

수직 관통 연결 구조를 이용한 또다른 RF 멤스 소자 패키징 기술의 예로서 저온동시소성세라믹(Low Temperature Co-fired Ceramics, LTCC)과 같은 세라믹 재료를 이용한 패키징 기술이 보고되고 있다. 세라믹은 고주파 특성이 우수하고, 적층형 구조를 가짐으로 하나의 기판에 박막 다층 회로를 구성 할 수 있어서 고성능 고주파 반도체 실장에 많이 활용되고 있다. 그러나, 세라믹 기판의 가공이 주로 기계 가공 방식을 취하기 때문에 상대적으로 미세 가공이 어렵고 웨이퍼와 같은 기판 형태를 가지지 않기 때문에, 반도체 공정을 통해 미세소자 실장에 활용된 경우는 많지 않다. 세라믹 패키지를 이용하여 RF 멤스 소자를 실장한 경우에도, 부피가 큰 세라믹 패키지 안에 소자를 패키징할 수 있는 공간을 만들어 제작된 단일 소자를 세라믹 패키지와 조립하여 플립칩 본딩, 와이어 본딩 등으로 신호선을 연결하는 방식을 취하기 때문에 웨이퍼 단위 패키징이 어렵고 또한 신호 전송 손실 및 부피가 커지는 문제가 있다고 할 수 있다. 이 외에도 한국과학기술연구원 등 에서는 유리기판의 샌드 블라스팅(sandblasting) 가공을 통하여 기판을 관통하는 수직 비아 구조를 형성하고 여기에 전해 도금을 이용하여 신호선을 형성하는 방법을 통해, 간단한 공정으로 웨이퍼 단위의 RF 멤스 패키징 기술을 구현하였다. 그러나 샌드 블라스팅을 이용한 수직 식각시 비아의 크기가 커짐과 동시에 식각 면이 거칠고 비아 내부의 형상 자체가 균일한 수직 구조로 만들어 지지 않아 주파수가 올라감에 따라 손실이 커지는 현상이 발생할 수 있다. 따라서, 수직 관통 연결 구조물 및 이를 채용하는 소자의 패키지 구현에 있어서, 새롭고 보다 효율적인 제조 방법에 대한 요청이 높아지고 있다.

상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 소정의 패턴층 사이에 비아 플러그를 구비하는 기판 관통 구조물을 제공하는데 있다.

또한, 본 발명의 제2 목적은 상기 제1 목적을 달성하기 위한 기판 관통 구조물의 제조방법을 제공하는데 있다.

또한, 본 발명의 제3 목적은 상기 제1 목적의 달성을 통해 얻어지는기판 관통 구조물을 이용한 전자 소자 패키지를 제공하는데 있다.

또한, 본 발명의 제4 목적은 상기 제3 목적을 달성하기 위한 전자 소자 패키지의 제조방법을 제공하는데 있다.

상기 제1 목적을 달성하기 위한 본 발명은, 에지 부위가 돌출된 형상을 가지는 제1 기판; 상기 제1 기판 상에 형성되고, 에지 부위가 구획하는 영역에 형성되는 부도체 재질의 제2 기판; 및 상기 제2 기판을 관통하고, 도전성의 비아 플러그를 포함하는 기판 관통 구조물을 제공한다.

상기 제2 목적을 달성하기 위한 본 발명은, 제1 기판을 선택적으로 식각하여 요철 형상의 제1 패턴을 형성하는 단계; 상기 제1 패턴 사이의 이격 공간을 매립하는 제2 패턴을 가지는 제2 기판을 형성하는 단계; 상기 제1 기판의 상기 제1 패턴이 돌출 부위를 제거하여 상기 제2 패턴 사이의 이격 공간을 형성하는 단계; 및 상기 제2 패턴 사이의 이격 공간을 매립하는 비아 플러그를 형성하는 단계를 포함하는 기판 관통 구조물의 제조방법을 제공한다.

상기 제3 목적을 달성하기 위한 본 발명은, 도전물의 관통 구조를 가지는 기판 접합체; 상기 기판 접합체의 일면 상에 배치되는 전자 소자; 상기 기판 접합체의 타면 상에 형성되고, 상기 전자 소자와 대향하는 접합 전극; 및 상기 기판 접합체와 결합되고, 상기 전자 소자를 외부로부터 보호하는 보호 기판을 포함하는 전자 소자 패키지를 제공한다.

상기 제4 목적을 달성하기 위한 본 발명은, 제1 기판 상에 제2 기판이 배치되고 제2 기판을 관통하는 비아 플러그가 형성된 기판 관통 구조물 상에 전자 소자를 실장하는 단계; 상기 기판 관통 구조물 상에 상기 전자 소자를 보호하기 위한 보호 기판을 배치하는 단계; 상기 제1 기판의 배면을 식각하여 상기 제2 기판, 상기 제2 기판을 관통하는 비아 플러그 및 상기 제2 기판의 외곽을 감싸는 제1 기판으로 구성된 기판 접합체를 형성하는 단계; 및 상기 비아 플러그에 전기적으로 연결되고, 상기 제2 기판을 중심으로 상기 전자 소자에 대향하는 접합 전극을 형성하는 단계를 포함하는 전자 소자 패키지의 제조방법을 제공한다.

본 발명에 의하면, 제1 기판의 식각으로 형성된 비아 홀에 리플로우 공정을 이용함으로써, 패턴의 크기가 작고 높은 종횡비를 가지면서 표면 거칠기가 매우 적은 기판 관통형 연결 구조를 제작할 수 있다. 이로 인해 전체 구조물의 크기를 감소시킬 수 있다. 일 예로서, RF 멤스 소자의 패키지에 적용되는 경우, 송수신하는 RF 신호의 손실을 크게 감소시키는 것이 가능하다.

본 발명에 의하면, 금속물로 구성된 비아 플러그의 도금 공정을 진행하는데 있어, 별도의 씨드층과 확산 방지층 또는 첨가제 없이 비아 홀의 바닥으로부터 증착이 이루어지기 때문에 빈 공간이 발생하지 않는 초등각 전착이 이루어질 수 있다. 이는 도금 공정의 단순화를 가능하게 하기 때문에 실질적인 소자의 제작 단가를 낮출 수 있다.

상술한 장점을 가지는 공정을 도입함으로써, 보다 우수한 구조적, 전기적 특성을 보유하는 기판 관통 구조 및 소자의 패키지를 확보할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 기판 관통 구조물을 도시한 단면도이다.
도 2 내지 도 11은 본 발명의 제1 실시예에 따른 기판 관통 구조물의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 제1 실시예에 따라 형성된 기판 관통 구조물을 나타낸 이미지이다.
도 13은 본 발명의 제2 실시예에 따른 전자 소자 패키지를 도시한 단면도이다.
도 14 내지 도 21은 본 발명의 제2 실시예에 따른 전자 소자의 패키징 방법을 설명하기 위한 단면도들이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

제1 실시예

도 1은 본 발명의 제1 실시예에 따른 기판 관통 구조물을 도시한 단면도이다.

도 1을 참조하면, 본 실시예에 따른 기판 관통 구조물은 제1 기판(100), 제2 기판(200) 및 비아 플러그(230)을 포함한다.

제1 기판(100)은 식각이 용이한 재질로 구성되며, 실리콘으로 구성됨이 바람직하다. 이외에도 상기 제1 기판은 사파이어 또는 산화 아연 등 식각이 가능하면서 고온에서 물성을 유지할 수 있는 재질이라면 어느 것이나 가능할 것이다. 또한, 상기 제1 기판(100)은 에지 부위가 중심 부위에 비해 돌출된 형상을 가지며, 중심 부위는 에지 부위의 표면으로부터 리세스된 형태를 가진다. 따라서, 제2 기판(200)은 제1 기판(100)의 리세스된 영역에 배치된다.

제2 기판(200)은 부도체의 특성을 가지며, 유리 기판으로 구성됨이 바람직하다. 또한, 제2 기판(200)은 비아 플러그(230)를 통해 관통된 양상을 가진다. 상기 비아 플러그(230)는 도전성 금속물이며, 제2 기판(200)의 양면을 관통하여 형성된다. 비아 플러그(230)의 재질은 금속물이라면 가능할 것이나, 증착 또는 도금 공정이 용이한 금속으로 이루어짐이 바람직하다. 따라서, 상기 비아 플러그(230)는 크롬, 구리, 금 또는 이들의 복합층으로 구성될 수 있다.

상기 도 1에서는 제2 기판(200)은 제1 기판(100)의 리세스된 영역에 수납되고, 소정의 패턴을 가지는 관통 구조를 가진다.

도 2 내지 도 11은 본 발명의 제1 실시예에 따른 기판 관통 구조물의 제조 방법을 설명하기 위한 단면도이다.

도 2를 참조하면, 제1 기판(100) 상에 제1 포토레지스트 패턴(110)이 형성된다.

상기 제1 기판(100)은 통상의 포토레지스터 공정이 가능한 기판이라면 어느 것이나 가능할 것이다. 따라서, 상기 제1 기판(100)은 실리콘 재질임이 바람직하다. 이외에 포토레지스트의 일부를 식각 마스크로 이용하여 식각이 가능한 여하한 재질이라면 제1 기판(100)으로 사용가능하다 할 것이다.

먼저, 제1 기판(100) 상에 포토레지스트를 형성하고, 통상의 포토레지스트 공정을 통해 제1 포토레지스터 패턴(110)을 형성한다.

도 3을 참조하면, 제1 포토레지스터 패턴을 식각 마스크로 이용하여 제1 기판(100)에 대한 식각이 수행된다. 예컨대, 상기 식각은 이방성 식각 공정을 이용할 수 있으며, 예컨대 DRIE 공정을 이용할 수 있다. 상기 DRIE 공정은 높은 종횡비를 가지는 패턴을 형성할 수 있으며, 식각되는 표면이 상대적으로 매끄럽게 형성되는 장점이 있다. 제1 포토레지스트 패턴을 식각 마스크로 하여 노출된 제1 기판(100)을 식각하여 제1 기판(100) 표면에 요철 구조의 제1 패턴(120)을 형성시킨다.

계속해서, 형성된 제1 포토레지스트 패턴을 제거한다.

도 4를 참조하면, 제1 패턴(120)이 형성된 제1 기판(100) 상에 제2 기판(200)을 배치시킨다. 바람직하게는 상기 제2 기판(200)을 제1 기판(100)의 제1 패턴(120) 상에 접합한다. 또한, 상기 제2 기판(200)은 상기 제1 기판(100) 보다 낮은 융점을 가지고 부도체의 특성을 가진 재질이라면 어느 것이나 가능할 것이다. 특히, 상기 제2 기판(200)은 실리콘으로 대표될 수 있는 제1 기판(100) 보다 낮은 융점을 가지고, 리플로우 특성을 가지는 유리 재질을 가짐이 바람직하다.

또한, 제1 기판(100)과 제2 기판(200)의 접합은 다양한 방법을 통해 수행될 수 있다. 예컨대, 제1 기판(100)이 실리콘 재질이며 제2 기판(200)이 유리 재질인 경우, 양극 접합 공정을 통해 양 기판의 접합이 수행될 수 있다. 즉, 제1 기판(100)과 제2 기판(200) 사이에 소정이 전압을 인가하고, 소정의 온도에서 외력을 인가하여 제1 기판(100)과 제2 기판(200)의 접합을 수행할 수 있다. 예컨대, 약 800V의 전압을 실리콘 재질의 제1 기판(100)과 유리 재질의 제2 기판(200)에 인가하고, 약 380의 온도에서 약 400N의 외력을 가하여 실리콘과 유리의 접합을 유도할 수 있다. 이외에도 열과 압력을 이용한 융착 공정도 가능하다 할 것이다.

도 5를 참조하면, 제1 기판(100)에 접합된 제2 기판(200)을 가열하여 제2 기판(200)의 일부가 제1 패턴(120)을 매립하도록 한다. 따라서, 제1 기판(100) 상부에는 제1 패턴(120)에 상응하는 제2 기판(200)의 제2 패턴(210)이 형성된다. 예컨대 제2 기판(200)인 유리를 가열하여 유리가 유동성을 가지도록 한다. 또한, 유동성을 가지는 상기 유리는 제1 기판(100)의 제1 패턴(120)의 오목 부위로 리플로우된다. 유리의 리플로우는 진공에서 진행되도록 하여, 가열에 의해 용융된 유리가 실리콘 재질의 제1 기판(100)의 제1 패턴(120) 내부로 자연스럽게 흐르게 된다. 또한, 유리 등의 제2 기판(200)을 가열하고 리플로우시키는 공정은 다수개의 단계들로 이루어질 수 있다. 예컨대, 제1 단계에서는 상온에서 약 1000까지 약 3시간에 걸쳐 승온된다. 이어서 제2 단계에서는 약 1000에서 약 5시간 가량 유지되며, 마지막 제3 단계에서는 약 1000에서 상온까지 약 3시간에 걸쳐 강온된다.

도 6을 참조하면, 상기 도 5에 도시된 구조물에 대해 평탄화 공정이 수행된다. 상기 평탄화 공정은 제2 기판(200)에 대해 수행된다. 따라서, 제2 기판(200)의 일부는 상부로부터 제거되고, 상기 제1 기판(100)의 제1 패턴(120)이 노출될 때까지 진행된다. 따라서, 제1 패턴(120)을 매립하는 제2 기판(200)의 일부만이 잔류하게 된다. 상기 도 6에서는 잔류하는 제2 기판(200)의 제2 패턴(210)의 각 요소들이 분리된 것으로 도시되나, 이는 단면도 상으로 나타나는 현상이며 평면도 상에서는 잔류하는 제2 기판(200)이 소정의 제2 패턴(210)을 가지고 연속된 형상으로 나타난다. 즉, 제1 기판(100)의 제1 패턴(120)의 돌출 부위는 홀의 형상 또는 독립된 아일랜드 형상을 가지거나, 특정의 배선의 형상을 가지므로 제2 기판(200)의 제2 패턴(210)의 돌출부위는 상호간에 연결된 형상으로 제공될 수 있다.

상기 평탄화 공정은 화학적 기계적 연마를 통해 수행될 수 있다.

계속해서 평탄화가 수행된 구조물의 상부에 제2 포토레지스트 패턴(220)을 형성한다. 제2 포토레지스트 패턴(220)은 통상의 포토리소그래피 공정을 통해 제2 기판(200)의 제2 패턴(210)에 상응하여 형성된다. 즉, 평탄화를 통해 잔류하는 제2 기판(200) 영역 및 제1 기판(100)의 에지 부위 상에만 포토레지스트 패턴이 형성되고, 제2 포토레지스트 패턴(220)을 통해 제1 기판(100)의 돌출 부위는 오픈된다.

도 7을 참조하면, 형성된 제2 포토레지스트 패턴(220)을 식각 마스크로 하여 식각 공정이 수행된다. 상기 식각 공정은 이방성 건식 식각임이 바람직하다. 또한, 식각 공정을 통해 제1 기판(100)의 제1 패턴은 제거된다. 즉, 제1 기판(100)의 돌출 부위는 식각을 통해 제거되고, 제1 기판(100)은 원래의 형상에서 리세스된 형태로 유지된다. 다만, 식각의 정도에 따라 상기 제1 기판(100)은 완전한 평면을 유지하지 않을 수 있다. 따라서, 제1 기판(100)은 식각을 통해 대략의 수평적인 형상을 유지할 수 있다. 또한, 식각을 통해 제1 기판(100)의 에지 부위는 중심 부위에 비해 돌출된 형상을 가지게 된다.

또한, 식각을 통해 제2 기판(200)에서는 이를 관통하는 비아 홀(225)이 형성된다. 상기 비아 홀(225)은 제1 기판(100)의 돌출된 부위가 제거됨에 따라 형성된 것이다. 상기 비아 홀(225)을 통해 제1 기판(100)의 리세스된 평면 부위가 노출된다.

도 8을 참조하면, 도 7에 도시된 구조물에 대해 도전성 금속물(226)을 증착한다. 도전성 금속물(226)의 증착은 제2 기판(200)의 비아 홀(225)을 매립할 수 있도록 진행된다. 따라서, 상기 도전성 금속물(226)은 제2 포토레지스트 패턴(220) 상에 도포되고, 제2 기판(200)의 비아 홀(225)을 매립하여 형성된다.

도 9를 참조하면, 상기 도 8의 제2 포토레지스트 패턴을 제거하는 리프트 오프 공정이 수행된다. 상기 리프트 오프 공정을 통해 제2 포토레지스트 패턴은 제거되며, 제2 포토레지스터 패턴의 상부 및 측면에 형성된 도전성 금속물도 함께 제거된다. 따라서, 제2 기판의 홀을 매립하는 도전성 금속물만 잔류한다. 이를 비아 플러그(230)라 지칭한다. 따라서, 리프트 오프 공정을 통해 제2 기판(200)의 비아 홀을 매립하고 제2 기판(200)을 관통하는 도전성 금속물로 구성된 비아 플러그(230)가 형성된다.

또한, 리프트 오프 공정이 수행으로 인해 제2 기판(200)의 비아 홀을 매립하는 도전성 금속물이 제2 기판(200)의 표면으로부터 돌출된 형상을 가질 수 있다. 제2 기판(200)의 표면으로부터 돌출된 비아 플러그(230)에 대해 평탄화 공정이 추가적으로 수행될 수 있다. 따라서, 상기 비아 플러그(230)는 제2 기판(200)의 표면과 동일한 평면을 형성할 수 있다.

또한, 제2 기판(200)을 관통하는 비아 플러그(230)는 상기 도 3에 도시된 제1 기판(100)의 제1 패턴(120)과 동일한 형상의 패턴이 된다. 또한, 제1 패턴(120) 사이의 이격 공간에는 제2 기판(200)이 배치된다. 이는 제2 기판(200)의 비아 홀의 형성이 제1 기판(100)의 제1 패턴(120)의 돌출부위를 제거함에 따라 형성된 것이기 때문이다.

유리 재질 등으로 구성된 제2 기판(200) 상에 비아 플러그(230)를 형성함을 통해 기판 관통 구조물을 형성하는 방법은 다른 경로를 통해서 달성될 수도 있다.

도 10을 참조하면, 상기 도 7에서 개시된 구조물에서 제1 기판(100)의 배면에 도금용 전극층(130)을 형성한다. 또한, 도금용 전극층(130)을 보호하는 보호막(140)이 추가로 형성될 수 있다. 상기 보호막(140)은 포토레지스터 또는 산화막 등의 절연막이 사용될 수 있다.

도 11를 참조하면, 상기 도 10에 개시된 구조물에 대해 도금이 실시된다. 전해 도금을 통해 제2 기판(200)의 비아 홀을 매립하는 비아 플러그(230)를 형성한다. 전해 도금시 보호막(140)은 상기 전해 도금 공정시 제1 기판(100)의 배면의 도금용 전극층(130)에 도금이 이루어지지 않도록 기능한다. 이를 위해 전해 도금 공정시 전류를 공급하기 위한 필요한 소정의 면적을 제외한 나머지 면적에 보호막(140)이 형성됨이 바람직하다. 전해 도금시, 도 10의 구조물은 전해액에 투입되고, 도금용 전극층(130)으로부터 제1 기판(100)의 노출부위까지 전류의 흐름이 발생하도록 외부 전원이 인가된다. 이는 전해 도금시 전해액 내부에 (+) 전극판을 침지시키고, 제1 기판(100)의 배면의 도금용 전극층(130)에 (-) 전극을 인가하는 경우, 도금용 전극층(130)과 비아 홀(225)을 통해 제1 기판(100)이 개방된 공간으로 도전물이 채워진다. 따라서, 이를 통해 비아 플러그(230)가 형성될 수 있다.

계속해서, 잔류하는 제2 포토레지스트 패턴(220)을 제거한다. 또한, 필요에 따라 제2 기판(200)의 표면으로부터 돌출될 수 있는 비아 플러그(230)에 대한 평탄화 작업이 수행될 수 있다. 상기 평탄화 작업을 통해 비아 플러그(230)의 표면은 제2 기판(200)의 표면과 동일한 평면을 이룰 수 있다.

본 발명에서 도금용 전극층(130) 및 보호막(140)의 형성은 도금 공정이 수행되기 이전의 단계에서 임의로 형성될 수 있다. 따라서, 상기 도금용 전극층(130) 및 보호막(140)의 형성은 상기 도 2 내지 도 7로부터 임의의 단계에서 개입되어 실시될 수 있다. 바람직하게는 제2 기판의 리플로우 공정이 수행된 이후인 도 6 이하의 공정에서 도금용 전극층(130) 및 보호막(140)의 형성공정이 실시될 수 있다. 이는 유리의 리플로우 공정시 공급되는 고온의 분위기로 인해 도금용 전극층(130) 또는 보호막(140)이 손상될 우려가 있기 때문이다.

도 12는 본 발명의 제1 실시예에 따라 형성된 기판 관통 구조물을 나타낸 이미지이다.

도 12를 참조하면, 제1 기판으로 실리콘이 사용되고, 제2 기판으로 유리가 사용된다. 또한, 비아 플러그로는 구리 금속이 사용되며 전해도금을 통해 형성된다. 또한, 형성된 유리 기판의 제2 패턴에 의해 형성된 홀을 매립하는 구리 재질의 비아 플러그가 공동(vacancy)을 발생함이 없이 형성된 모습을 알 수 있다.

제2 실시예

도 13은 본 발명의 제2 실시예에 따른 전자 소자 패키지를 도시한 단면도이다.

도 13을 참조하면, 본 발명의 제1 실시예에 도시된 기판 관통 구조물에서 제1 기판(100)의 일부가 제거되어 기판 접합체(300)로 형성되고, 기판 접합체(300)를 구성하는 제2 기판(200)의 상하부에는 전자 소자(240) 또는 접합 전극들(260)이 형성된다. 또한, 접합된 전자 소자(240)를 보호하는 보호 기판(400)이 준비된다.

먼저, 전자 소자 패키지는 기판 접합체(300), 전자 소자(240), 접합 전극(260) 및 보호 기판(400)을 포함한다.

상기 기판 접합체(300)는 제1 기판(100), 제2 기판(200) 및 비아 플러그(230)를 가진다.

제1 기판(100)은 평탄화 공정 등을 통해 기판의 중심부위가 제거되고 에지 부위만 잔류된 상태이다. 따라서, 제1 기판(100)은 하부가 노출된 제2 기판(200)의 외곽을 감싸는 형상으로 구비된다. 또한, 제1 기판(100)은 보호 기판(400)에 연결되고, 접합된다.

제2 기판(200) 상에는 전자 소자(240)가 실장되며, 전자 소자(240)는 비아 플러그(230)를 통해 접합 전극(260)과 전기적으로 연결된다. 따라서, 본 실시예의 전자 소자(240)는 제2 기판(200)의 배면에 형성된 접합 전극(260)을 통해 외부와 전기적으로 연결될 수 있다. 상기 전자 소자(240)는 다이싱 또는 쏘잉이 완료된 개별 반도체 칩으로 제공될 수 있으며, 도전성 금속 배선 또는 멤스 소자로 구비될 수 있다.

보호 기판(400)은 기판 접합체(300)와 연결된다. 특히, 상기 보호 기판(400)은 기판 접합체(300) 상에 실장된 전자 소자(240)를 외부환경으로부터 보호한다. 상기 보호 기판(400)은 물리적 또는 화학적으로 안정한 재질로 구성되며, 기판 접합체(300)의 제1 기판(100)과 접합이 용이한 재질임이 바람직하다. 따라서, 상기 보호 기판(400)은 유리 등의 재질로 구성될 수 있다.

도 14 내지 도 21은 본 발명의 제2 실시예에 따른 전자 소자의 패키징 방법을 설명하기 위한 단면도들이다.

도 14를 참조하면, 상기 도 1에 개시된 구조물이 먼저 제공된다. 이는 기판 관통 구조물로 명명된다. 상기 기판 관통 구조물은 제1 기판(100) 상에 제2 기판(200)이 배치되고, 제2 기판(200)의 비아 홀은 비아 플러그(230)로 매립된 상태이다.

계속해서, 제2 기판(200) 상에 비아 플러그(230)와 접하여 전자 소자(240)가 구비된다. 상기 전자 소자(240)는 금속 배선, 반도체 제조공정에 따른 반도체 소자 또는 멤스(MEMS) 소자일 수 있다. 또한, 상기 전자 소자(230)는 제2 기판(200) 상에 구비되며, 비아 플러그(230)와 전기적으로 연결됨이 바람직하다.

특히, 제2 기판(200) 상에 배치되는 전자 소자(240)의 예로는 단일평면 신호 전송선(coplanar waveguide)일수도 있다. 상기 단일평면 신호 전송선은 단일 평면상에 접지 라인으로부터 일정 거리 떨어진 도체가 구비된 전송선을 의미한다.

도 15를 참조하면, 보호 기판(400)이 준비된다. 상기 보호 기판(400)은 부도체의 특성을 가진 것이라면 어느 것이나 가능할 것이나, 식각 공정이 용이하게 수행될 수 있는 재질이라면 더욱 바람직할 것이다. 예컨대, 상기 보호 기판(400)은 유리 재질을 가질 수 있다.

상기 보호 기판(400)은 일면의 중심 부위가 리세스된 형상으로 구비된다. 일면이 리세스된 보호 기판(400)은 다양한 방법을 통해서 제조될 수 있다. 예컨대, 금속 패턴을 식각 마스크로 이용한 이방성 식각을 통해서 상기 보호 기판(400)의 형성이 달성될 수도 있다. 이외에도 상기 보호 기판(400)은 몰딩 컴파운드로 기판 접합체 상부를 매립하는 형상으로 구비될 수 있다.

계속해서, 준비된 기판 관통 구조물 상에 보호 기판(400)이 배치되고, 기판 관통 구조물의 제1 기판(100)과 보호 기판(400)은 양극 접합 공정에 의해 접합된다. 양극 접합 공정은 제1 기판(100)을 구성하는 실리콘과 보호 기판(400)을 구성하는 유리 사이에 전압을 인가하고, 소정의 온도에서 소정의 외력을 가함으로 수행될 수 있다. 예컨대, 제1 기판(100)인 실리콘과 보호 기판(400)인 유리 사이에 800V의 접압을 인가하고 380의 온도에서 약 400N의 외력을 인가하여 실리콘 재질의 제1 기판(100)과 유리 재질의 보호 기판(400)을 접합할 수 있다.

또한, 접착제를 이용하여 실리콘 재질의 제1 기판(100)과 유리 재질의 보호 기판(400)을 접합할 수도 있다.

도 16을 참조하면, 기판 관통 구조물의 제1 기판(100)을 식각한다. 따라서, 실리콘 재질의 제1 기판(100)의 대부분은 제거되며, 기판 관통 구조물의 에지 부위의 실리콘만 잔류하게 된다. 이를 통해 제2 기판(200)의 배면은 노출된다.

또한, 제1 기판(100)의 일부 제거를 통해 제2 기판(200)의 비아 플러그(230)는 노출된다.

제1 기판(100)의 일부 제거는 화학적 기계적 연마와 같은 평탄화 공정을 통해 달성될 수 있다.

만일, 상기 제1 실시예의 도 11과 같이 도금 공정을 위한 도금용 전극층(130)과 보호막(140)이 제1 기판(100)의 배면에 잔류하는 경우, 상기 도 16의 공정에 의해 제거된다.

상술한 공정을 통해 제1 기판(100), 제2 기판(200) 및 비아 플러그(230)로 형성되고, 중심부에는 제2 기판(200)이 배치되고, 제2 기판(200)의 외곽에는 제1 기판(100)이 구비되며, 비아 플러그(230)는 제2 기판(200)을 관통하여 형성되는 기판 접합체(300)가 형성된다. 기판 접합체(300)를 구성하는 제1 기판(100), 제2 기판(200) 및 비아 플러그(230)는 동일 평면을 이루며, 배면은 외부로 노출된 상태가 된다.

도 17을 참조하면, 평탄화 공정에 의해 노출된 제2 기판(200)의 배면에 접합 금속층(250)이 형성된다. 상기 접합 금속층(250)은 크롬, 금 또는 이들의 복합층으로 구성될 수 있다. 또한, 접합 금속층(250)의 형성은 통상의 증착 방법으로 형성될 수 있으며, 열 기화법으로 형성됨이 바람직하다.

또한, 형성된 접합 금속층(250) 상에는 제3 포토레지스트 패턴(255)이 형성된다. 접합 금속층(250) 상에 형성되는 제3 포토레지스트 패턴(255)은 통상의 포토리소그래피 공정을 이용하여 형성된다. 상기 제3 포토레지스트 패턴(255)은 비아 플러그(230)를 차단하는 형상으로 형성된다. 따라서, 비아 플러그(230)가 형성되지 않은 영역 상의 접합 금속층(250) 표면은 노출된다.

도 18을 참조하면, 상기 도 17에 형성된 제3 포토레지스트 패턴(255)을 식각 마스크로 이용하여 식각 공정이 수행된다. 따라서, 제3 포토레지스트 패턴에 의해 커버된 영역 이외의 접합 금속층(250)은 제거되며, 제1 기판(100) 및 제2 기판(200)의 일부가 노출된다. 또한, 비아 플러그(230)와 전기적으로 연결되는 접합 금속층의 영역은 잔류되어 접합 전극(260)으로 형성된다. 계속해서 제3 포토레지스트 패턴을 제거하여 잔류하는 접합 전극(260)은 노출된다. 이를 통하여 보호 기판(400)과 접합되는 기판 접합체(300)가 형성된다.

상술한 접합 전극(260)의 형성은 다른 방법을 통해서도 달성될 수 있다. 예컨대, 도금 공정을 이용하여 접합 전극(260)의 형성이 이루어질 수 있다.

도 19를 참조하면, 상기 도 16에서 평탄화 공정에 의해 형성된 제2 기판(200)의 배면에 씨드층(261)이 형성된다. 상기 씨드층(261)은 크롬, 금 또는 이들의 복합층으로 구성될 수 있다. 또한, 씨드층(261)의 형성은 통상의 증착 방법으로 형성될 수 있으며, 열 기화법으로 형성됨이 바람직하다.

또한, 형성된 씨드층(261) 상에는 제4 포토레지스트 패턴(257)이 형성된다. 씨드층(261) 상에 형성되는 제4 포토레지스트 패턴(257)은 통상의 포토리소그래피 공정을 이용하여 형성된다. 상기 제4 포토레지스트 패턴(257)은 제2 기판(200)을 관통하는 비아 플러그(230)가 형성된 영역 부위에서는 오픈된 상태로 형성된다. 따라서, 비아 플러그(230)가 형성된 영역 부위의 씨드층(261)은 노출된다.

도 20을 참조하면, 노출된 씨드층(261) 및 제4 포토레지스트 패턴(257)을 근거로 도금 공정이 수행된다. 도금 공정은 통상의 방법을 사용한다. 이를 통해 노출된 씨드층(261) 상에만 도금층(262)이 형성된다.

계속해서, 도금 공정을 위해 형성된 제4 포토레지스트 패턴은 제거된다. 따라서, 씨드층(261) 상부에는 비아 플러그(230)에 대응하는 영역에 형성된 도금층(262)만 잔류한다.

도 21을 참조하면, 도 19에 개시된 제4 포토레지스트 패턴 하부의 씨드층(261)도 제거된다. 씨드층(261)에 대한 일부 영역의 제거는 통상의 포토리소그래피 공정과 이방성 건식 식각을 이용함이 바람직하다. 상술한 과정을 통해 비아 플러그(230)에 전기적으로 연결된 씨드층(261) 및 도금층(262)이 형성된다. 상기 씨드층(261) 및 도금층(262)은 접합 전극(260)을 형성한다. 상기 접합 전극(262)의 재질은 크롬, 금 또는 이들의 복합층으로 구성될 수 있다. 이를 통해 보호 기판(400)에 접합되는 기판 접합체(300)가 형성된다.

상술한 과정을 통해 유리 등의 부도체 재질의 제2 기판 상에 반도체 소자 또는 배선들이 형성되고, 잔류하는 제1 기판은 보호 기판과 접합된다. 또한, 제2 기판을 관통하여 비아 플러그가 형성되며, 이는 반도체 소자 또는 배선들과 전기적으로 연결된다.

또한, 제2 기판의 배면에 형성된 접합 전극은 별도의 배선에 전기적으로 연결된다.

상술한 본 발명에 의하면, 소자의 패키징 기술은 웨이퍼 수준의 패키징으로 수행될 수 있다.

본 발명에 따르면, 유리 등의 제2 기판을 리플로우시켜 제1 기판 패턴 상에 형성된 제1 패턴에 상응하는 제2 패턴을 형성한다. 제1 패턴과 제2 패턴은 요철 형상을 가지며, 상호간에 상응하는 형상을 가진다. 또한, 제1 패턴 상에서 돌출된 형상을 가지는 제1 기판의 일부를 제거한다. 제1 기판의 일부의 제거를 통해 제2 기판 상의 비아 홀을 형성한다. 비아 홀은 도금 또는 증착 공정을 통해 도전성 금속물로 매립된다. 이를 통해 제2 기판의 비아 홀을 매립하는 비아 플러그를 형성한다. 비아 플러그는 제1 기판의 배면과 전기적으로 연결된다. 또한, 제2 기판 상에는 반도체 소자 또는 금속 배선이 형성된다. 형성된 반도체 소자 또는 금속 배선은 비아 플러그를 통해 제2 기판의 배면에 형성된 접합 전극과 전기적으로 연결된다.

상술한 전자 소자 패키지가 RF 멤스 소자의 패키지에 적용되는 경우, 송수신하는 RF 신호의 손실은 최소화된다. 이는 배선이나 전자 소자가 적용되는 기판이 부도체인 유리 기판 등으로 형성되므로 RF 신호 전송 라인들 사이의 커플링 현상 등이 최소화될 수 있기 때문이다.

또한, 본 발명에서는 비아 플러그는 도금 공정 등으로 진행되며, 이는 별도의 씨드층이나 확산 방지층 또는 첨가제의 개입없이 도전성 금속물의 증착에 가능하게 한다. 따라서, 비아 홀의 내부에 동공(vacancy) 등이 발생하지 않는 초등각 전착이 수행될 수 있다. 이는 도금 공정의 단순화를 가능하게 하여 실실적인 전자소자 패키지의 제작 단가를 낮출 수 있는 장점이 있다.

본 발명에 따른 기판 관통 구조물 및 이를 포함하는 전자 소자 패키지는 다양한 소자의 패키지에 적용될 수 있다. 예컨대, RF 멤스 소자의 웨이퍼 단위 패키지 기술에 적용될 수 있다. 즉, 고주파 위상변조기, 주파수 가변형 필터, 임피던스 튜너, RF 멤스 스위치 등의 차세대 초고주파 핵심소자에 저가 및 고신뢰성의 패키징 기술로 활용될 수 있다. RF 멤스 스위치의 경우, 패키징이 차지하는 단가가 전체 소자 가격의 상당 부분을 차지한다. 또한, 상기 소자들은 이동 통신 단말기의 부품 등으로 적용되며, 중요한 요소로 작용하고 있다. 본 발명에서는 이러한 RF 멤스 소자 패키징시 발생될 수 있는 제조단가의 문제를 해결할 수 있다. 또한, 본 발명에서는 소형 전력 소자 응용과 관련된 파워 멤스, 바이오/의료용 멤스, 광학 응용의 멤스, 3차원 멤스 패키징 기술의 기반 기술로도 활용이 가능하다.

이상에서는 도면 및 실시예를 참조하여 설명하였으나, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 제1 기판 200 : 제2 기판
230 : 비아 플러그 240 : 전자 소자
260 : 접합 전극 300 : 기판 접합체
400 : 보호 기판

Claims (20)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 도전물로 구성된 비아 플러그를 가지는 기판 접합체;
   상기 기판 접합체와 결합되는 보호 기판;
   상기 기판 접합체와 상기 보호 기판의 접합에 의해 형성되는 내부 공간에 배치되고, 반도체 소자 또는 멤스 소자로 구성되고, 상기 비아 플러그와 전기적으로 연결되는 전자 소자;
   상기 기판 접합체와 상기 보호 기판의 접합에 의해 형성되는 외부 공간에 형성되는 접합 전극을 포함하고,
   상기 기판 접합체는,
   상기 보호 기판과 접합되는 실리콘 재질의 제1 기판;
   상기 제1 기판에 의해 구획된 영역 내부에 형성되고, 상기 제1 기판과 접하는 유리 재질의 제2 기판; 및
   상기 제2 기판을 관통하고 상기 접합 전극에 전기적으로 연결되는 상기 비아 플러그를 포함하는 것을 특징으로 하는 전자 소자 패키지.
6. 삭제
7. 제5항에 있어서, 상기 제1 기판 및 상기 제2 기판은 동일 평면을 이루며, 상기 제2 기판의 외곽을 상기 제1 기판이 둘러싸는 것을 특징으로 하는 전자 소자 패키지.
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 실리콘 재질의 제1 기판을 선택적으로 식각하여 요철 형상의 제1 패턴을 형성하는 단계;
    상기 제1 패턴의 함몰된 요(凹)부를 매립하는 제2 패턴을 가지고, 상부 평면이 상기 제1 기판의 철(凸)부와 동일 평면을 가지는 유리 재질의 제2 기판을 형성하는 단계;
    상기 제2 기판의 상기 철(凸)부를 식각하여 상기 제2 패턴 사이의 이격 공간을 형성하고, 상기 철부의 식각을 통해 노출된 부위가 상기 제1 패턴의 요부와 동일 평면을 이루는 단계;
    상기 이격공간이 형성된 상기 제2 기판과 대향하는 상기 제1 기판의 배면에 씨드층을 형성하는 단계;
    상기 씨드층 상에 보호막을 형성하는 단계;
    상기 씨드층을 이용한 도금 공정을 통해 상기 제2 기판의 상기 제2 패턴 사이의 이격 공간을 도전물로 매립하여 비아 플러그를 형성하는 단계;
    상기 비아 플러그 상부에 전자 소자를 실장하는 단계;
    상기 전자 소자를 보호하기 위한 보호 기판을 상기 제1 기판에 접합하여 상기 전자 소자를 차폐하는 단계;
    상기 제1 기판의 배면을 전면 식각하여 상기 보호 기판이 포함된 기판 접합체를 형성하고, 상기 제1 기판의 배면 및 상기 비아 플러그의 하면을 노출시키는 단계; 및
    상기 노출된 비아 플러그의 하면에 전기적으로 연결되고, 상기 제2 기판을 중심으로 상기 전자 소자에 대향하는 접합 전극을 형성하는 단계를 포함하는 전자 소자 패키지의 제조방법.
17. 제16항에 있어서, 상기 접합 전극을 형성하는 단계는,
    상기 기판 접합체의 상기 제2 기판의 배면에 접합 금속층을 형성하는단계; 및
    상기 접합 금속층을 선택적으로 식각하여 상기 비아 플러그에 전기적으로 연결되는 상기 접합 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전자 소자 패키지의 제조방법.
18. 제16항에 있어서, 상기 접합 전극을 형성하는 단계는,
    상기 기판 접합체의 상기 제2 기판의 배면에 씨드층을 형성하는 단계;
    상기 씨드층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 씨드층 상에 도금 공정을 통해 상기 포토레지스트 패턴 이외의 영역에 도금층을 형성하는 단계; 및
    상기 도금층 이외의 노출된 씨드층에 대한 식각을 통해 상기 씨드층 및 상기 도금층으로 구성된 접합 전극을 형성하는 단계를 포함하는 전자 소자 패키지의 제조방법.
19. 제18항에 있어서, 상기 포토레지스트 패턴은 상기 기판 접합체의 상기 제1 기판을 커버하는 것을 특징으로 하는 전자 소자 패키지의 제조방법.
20. 제16항에 있어서, 상기 보호 기판은 유리 기판이며, 상기 전자 소자측을 향하는 일면의 중심부위가 리세스된 것을 특징으로 하는 전자 소자 패키지의 제조방법.

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