KR101317448B1

KR101317448B1 - 스핀 전달 토크 자기 저항 랜덤 액세스 메모리에서의 비트 라인 전압 제어

Info

Publication number: KR101317448B1
Application number: KR1020117020184A
Authority: KR
Inventors: 세승 윤; 승 에이치. 강
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-01-30
Filing date: 2010-01-29
Publication date: 2013-10-11
Also published as: JP2014026719A; JP2012516523A; TW201106352A; CN102282621A; CN102282621B; EP2392010B1; WO2010088441A1; US8027206B2; EP2392010A1; US20100195376A1; KR20110122691A; JP5643230B2

Abstract

스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM) 및 관련 판독 동작들이 개시된다. 비트 셀은 자기 터널 접합(MTJ) 및 워드 라인 트랜지스터를 포함하며, 비트 라인 및 소스 라인에 연결된다. 클램핑 회로는 비트 라인에 연결되며, 비트 라인 전압이 원하는 전압 레벨을 초과하는 것을 막기 위해 상기 STT-MRAM의 판독 동작 동안 상기 비트 라인 전압을 상기 원하는 전압 레벨로 클램핑하도록 구성된다. 원하는 전압 레벨은 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만이다.

Description

스핀 전달 토크 자기 저항 랜덤 액세스 메모리에서의 비트 라인 전압 제어{BIT LINE VOLTAGE CONTROL IN SPIN TRANSFER TORQUE MAGNETORESISTIVE RANDOM ACCESS MEMORY}

본 발명의 실시예들은 랜덤 액세스 메모리(RAM: random access memory)에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM: Spin Transfer Torque Magnetoresistive Random Access Memory)에서의 비트 라인 전압 제어에 관한 것이다.

랜덤 액세스 메모리(RAM)는 현대 디지털 아키텍처들의 유비쿼터스(ubiquitous) 컴포넌트이다. RAM은 독립형 디바이스들일 수도 있고 또는 마이크로프로세서들, 마이크로컨트롤러들, 주문형 집적 회로(ASIC)들, 시스템-온-칩(SoC: system-on-chip), 및 당업자들에 의해 인식될 다른 비슷한 디바이스들과 같이, RAM을 이용하는 디바이스들 내에 집적되거나 임베드될 수 있다. RAM은 휘발성 또는 비휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 자신의 저장된 정보를 상실한다. 비휘발성 RAM은 메모리로부터 전원이 제거될 때에도 자신의 메모리 콘텐츠를 유지할 수 있다. 비휘발성 RAM은 전원을 인가하지 않고도 자신의 콘텐츠를 유지하는 능력에 있어서 장점들을 갖지만, 종래의 비휘발성 RAM은 휘발성 RAM보다 느린 판독/기록 시간을 갖는다.

자기 저항 랜덤 액세스 메모리(MRAM: Magnetoresistive Random Access Memory)는 휘발성 메모리에 필적하는 응답(판독/기록) 시간들을 갖는 비휘발성 메모리 기술이다. 데이터를 전하들 또는 전류 흐름들로서 저장하는 종래의 RAM 기술들과 대조적으로, MRAM은 자성 엘리먼트들을 이용한다. 도 1a 및 도 1b에 도시된 바와 같이, 2개의 자성 층(110, 130)으로부터 자기 터널 접합(MTJ: magnetic tunnel junction) 저장 엘리먼트(100)가 형성될 수 있고, 이러한 자성 층 각각은 자기장을 유지할 수 있으며, 이는 절연(터널 베리어) 층(120)에 의해 분리된다. 2개의 층 중 하나(예를 들어, 고정 층(110))는 특정 극성으로 설정된다. 다른 층(예를 들어, 자유 층(130))의 극성(132)은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 변화가 자유롭다. 자유 층(130)의 극성(132) 변화는 MTJ 저장 엘리먼트(100)의 저항을 변화시킬 것이다. 예를 들어, 극성들이 정렬되는 경우(도 1a)에는 저 저항 상태가 존재한다. 극성들이 정렬되지 않는 경우(도 1b)에는 고 저항 상태가 존재한다. MTJ(100)의 도시는 단순화되었고, 발명이 속하는 기술분야에서 공지된 바와 같이 당업자들은 도시된 각각의 층이 물질들의 하나 이상의 층들을 포함할 수 있음을 이해할 것이다.

도 2a를 참조하면, 종래의 MRAM의 메모리 셀(200)이 판독 동작에 대해 도시된다. 셀(200)은 트랜지스터(210), 비트 라인(220), 디지트(digit) 라인(230), 워드 라인(240)을 포함한다. 셀(200)은 MTJ(100)의 전기 저항을 측정함으로써 판독될 수 있다. 예를 들어, 관련 트랜지스터(210)를 활성화함으로써 특정 MTJ(100)가 선택될 수 있고, 이러한 트랜지스터는 MTJ(100)를 통과하는 비트 라인(220)으로부터의 전류를 스위칭할 수 있다. 터널 자기 저항 효과로 인해 MTJ(100)의 전기 저항은, 앞서 논의한 바와 같이 2개의 자성 층(예를 들어, 110, 130)에서의 극성들의 방향을 기초로 변화한다. 임의의 특정 MTJ(100) 내부의 저항은 전류로부터 결정될 수 있으며, 이는 자유 층의 극성에 기인한다. 종래에는, 고정 층(110)과 자유 층(130)이 동일한 극성을 갖는다면, 저항은 낮고 "0"이 판독된다. 고정 층(110)과 자유 층(130)이 반대 극성을 갖는다면, 저항은 더 높고 "1"이 판독된다.

도 2b를 참조하면, 종래의 MRAM의 메모리 셀(200)이 기록 동작에 대해 도시된다. MRAM의 기록 동작은 자기적 동작이다. 따라서 트랜지스터(210)는 기록 동작 동안 오프 상태이다. MTJ(100)의 자유 층의 극성에 영향을 줄 수 있고 결과적으로는 셀(200)의 로직 상태에 영향을 줄 수 있는 자기장들(250, 260)을 구축하기 위해 비트 라인(220) 및 디지트 라인(230)을 통해 전류가 전달된다(propagate). 따라서 데이터가 MTJ(100)에 기록 및 저장될 수 있다.

MRAM은 높은 속도, 높은 밀도(즉, 작은 비트 셀 크기), 낮은 전력 소모, 및 시간에 따른 열화 없음과 같이, MRAM을 범용 메모리의 후보가 되게 하는 여러 가지 바람직한 특성들을 갖는다. 그러나 MRAM은 범위성(scalability) 문제들을 갖는다. 구체적으로, 비트 셀들이 작아질수록 메모리 상태를 스위칭하기 위해 사용되는 자기장들은 증가한다. 따라서 더 높은 자기장들을 제공하기 위해 전류 밀도 및 전력 소모가 증가하여 MRAM의 범위성을 제한한다.

종래의 MRAM과 달리, 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통과할 때 스핀 분극(spin-polarized)되는 전자들을 사용한다. STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM: Spin Torque Transfer Magnetization Switching RAM), 및 스핀 운동량 전달(SMT-RAM)로도 알려져 있다. 기록 동작 동안, 스핀 분극된 전자들은 자유 층 상에 토크를 가하고, 이는 자유 층의 극성을 스위칭할 수 있다. 판독 동작은 위에서 논의한 바와 같이, MTJ 저장 엘리먼트의 저항/로직 상태를 검출하기 위하여 전류가 사용된다는 점에서 종래의 MRAM과 유사하다. 도 3a에 도시된 바와 같이, STT-MRAM 비트 셀(300)은 MTJ(305), 트랜지스터(310), 비트 라인(320) 및 워드 라인(330)을 포함한다. 판독 동작 및 기록 동작을 위해 트랜지스터(310)가 온으로 스위칭되어 MTJ(305)를 통해 전류가 흐르게 하고, 이에 따라 로직 상태가 판독 또는 기록될 수 있다.

도 3b를 참조하면, 판독/기록 동작들의 추가 논의를 위해 STT-MRAM 셀(301)의 보다 상세한 도면이 도시된다. MTJ(305)와 같이 앞서 논의한 엘리먼트들 외에도, 트랜지스터(310), 비트 라인(320)과 워드 라인(330), 소스 라인(340), 감지 증폭기(350), 판독/기록 회로(360) 및 비트 라인 기준(370)이 도시된다. 위에서 논의한 바와 같이, STT-MRAM에서의 기록 동작은 전기적이다. 판독/기록 회로(360)는 비트 라인(320)과 소스 라인(340) 사이에 기록 전압을 생성한다. 비트 라인(320)과 소스 라인(340) 간 전압의 극성에 따라 MTJ(305)의 자유 층의 극성이 변화할 수 있고, 이에 대응하여 로직 상태가 셀(301)에 기록될 수 있다. 마찬가지로, 판독 동작 동안 판독 전류가 생성되고, 이러한 전류는 MTJ(305)를 통해 비트 라인(320)과 소스 라인(340) 사이에 흐른다. 트랜지스터(310)를 통해 전류가 흐르도록 허용될 때, 비트 라인(320)과 소스 라인(340) 간의 전압 차를 기초로 MTJ(305)의 저항(로직 상태)이 결정될 수 있고, 이러한 전압 차는 기준(370)과 비교된 다음, 감지 증폭기(350)에 의해 증폭된다. 당업자들은 메모리 셀(301)의 동작 및 구성이 발명이 속하는 기술분야에 공지되어 있음을 인식할 것이다. 추가 세부사항들은 예를 들어 IEDM 컨퍼런스(2005)의 학회지에 실린, M. Hosomi 등의 A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM에서 제공되며, 이는 그 전체가 본원에 참조로 통합된다.

STT-MRAM의 전기적 기록 동작은 MRAM에서의 자기적 기록 동작으로 인한 스케일링(scaling) 문제를 제거한다. 또한, 회로 설계는 STT-MRAM에 비해 덜 복잡하다. 그러나 판독 동작과 기록 동작 모두 MTJ(305)에 전류를 통하게 함으로써 수행되기 때문에, 판독 동작들이 MTJ(305)에 저장된 데이터를 교란시킬 가능성이 있다. 예를 들어, 판독 전류의 크기가 기록 전류 임계치보다 크거나 비슷하다면, 판독 동작이 MTJ(305)의 로직 상태를 교란시켜 메모리의 무결성을 떨어뜨릴 수도 있다는 상당한 가능성이 존재한다.

본 발명의 예시적인 실시예들은 STT-MRAM에서 판독 동작 동안 인가되는 비트 라인 전압을 제어하기 위한 시스템들, 회로들 및 방법들에 관한 것이다.

이에 따라, 본 발명의 실시예는 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM: Spin Transfer Torque Magnetoresistive Random Access Memory)를 포함하며, 이는 자기 터널 접합(MTJ: magnetic tunnel junction) 및 워드 라인 트랜지스터를 가지며, 비트 라인 및 소스 라인에 연결되는 비트 셀; 및 상기 비트 라인에 연결되며, 상기 비트 라인의 전압이 원하는 전압 레벨을 초과하는 것을 막기 위해 상기 STT-MRAM의 판독 동작 동안 상기 비트 라인의 전압을 상기 원하는 전압 레벨로 클램핑(clamping)하도록 구성되는 클램핑 회로를 포함하고, 상기 원하는 전압 레벨은 상기 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만이다.

발명의 다른 실시예는 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법을 포함하며, 이는 판독 동작을 시작하는 단계; 판독되는 비트 셀의 비트 라인에 연결된 클램핑 회로를 활성화하는 단계; 및 상기 판독 동작 동안 비트 라인 전압을 원하는 전압 레벨로 클램핑하는 단계를 포함하고, 상기 원하는 전압 레벨은 상기 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만이다.

발명의 다른 실시예는 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 포함하며, 이는 자기 터널 접합(MTJ) 및 워드 라인 트랜지스터를 가지며, 비트 라인 및 소스 라인에 연결되는 비트 셀의 판독 동작을 시작하기 위한 수단; 및 상기 판독 동작 동안 비트 라인 전압을 원하는 전압 레벨로 클램핑하기 위한 수단을 포함하고, 상기 원하는 전압 레벨은 상기 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만이다.

첨부 도면들은 본 발명의 실시예들의 설명을 돕기 위해 제시되며 단지 실시예들의 예시를 위해 제공될 뿐, 실시예들의 제한을 위해 제공되는 것은 아니다.
도 1a 및 도 1b는 자기 터널 접합(MTJ) 저장 엘리먼트의 예시들이다.
도 2a 및 도 2b는 각각 판독 동작 및 기록 동작 동안의 자기 저항 랜덤 액세스 메모리(MRAM)의 예시들이다.
도 3a 및 3b는 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM) 셀들의 예시들이다.
도 4는 판독 동작 동안의 STT-MRAM의 회로 구성이다.
도 5는 STT-MRAM의 클램핑(clamping) 회로에 대한 회로 구성의 예시이다.
도 6은 STT-MRAM의 판독 동작 동안의 다양한 신호 라인 상태를 나타내는 그래프이다.
도 7은 STT-MRAM에서 판독 동작 동안 비트 라인 전압을 클램핑하기 위한 방법을 설명하는 흐름도이다.

본 발명의 실시예들의 형태들이 다음 설명 및 본 발명의 특정 실시예들에 관한 관련 도면들에서 개시된다. 본 발명의 범위를 벗어나지 않으면서 대안적인 실시예들이 안출될 수 있다. 추가로, 본 발명의 실시예들의 관련 세부사항들을 모호하게 하지 않도록 본 발명의 잘 알려진 엘리먼트들은 상세히 기술되지 않거나 생략될 것이다.

여기서 사용되는 전문용어는 특정 실시예들만을 설명하기 위한 것이며, 발명의 실시예들의 제한인 것으로 의도되는 것은 아니다. 여기서 사용되는 바와 같이, 단수 형태들은 문맥에서 달리 명확히 지적되지 않는 한, 복수 형태들도 물론 포함하는 것으로 의도된다. 또한, "포함한다(comprise)", "포함하는(comprising)", "갖는다(include)" 및/또는 "갖는(including)"이라는 용어들은 여기서 사용될 때 언급되는 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 그들의 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지는 않는 것으로 이해될 것이다.

여기서 "예시적인"이라는 단어는 "예시, 실례 또는 예증이 되는 것"의 의미로 사용된다. 여기서 "예시적인" 것으로서 설명하는 어떤 실시예도 다른 실시예들보다 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, "발명의 실시예들"이라는 용어는 발명의 모든 실시예가 논의되는 특징, 이점 또는 동작 모드를 포함할 것을 요구하는 것은 아니다.

또한, 예를 들어 연산 디바이스의 엘리먼트들에 의해 수행될 동작들의 시퀀스들에 관련하여 많은 실시예가 설명된다. 여기서 설명하는 다양한 동작은 특정 회로들(예를 들어, 주문형 집적 회로(ASIC)들)에 의해, 하나 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이 둘의 조합에 의해 수행될 수 있는 것으로 인식될 것이다. 추가로, 여기서 설명하는 이러한 동작들의 시퀀스는 실행 시 관련 프로세서가 여기서 설명하는 기능을 수행하게 하는 대응하는 세트의 컴퓨터 명령들을 저장한 임의의 형태의 컴퓨터 판독 가능 저장 매체 내에서 전적으로 구현되는 것으로 간주할 수 있다. 따라서 본 발명의 다양한 형태는 수많은 상이한 형태들로 구현될 수 있고, 이들 모두 청구 대상의 범위 내에 있는 것으로 기대되었다. 또한, 여기서 설명하는 실시예들 각각에 대해, 이러한 임의의 실시예들의 대응하는 형태는 여기서 예를 들어, 기술된 동작을 수행"하도록 구성되는 로직"으로서 기술될 수 있다.

배경기술에서 논의된 바와 같이, STT-MRAM은 각각의 셀에 대해 낮은 기록 전류를 사용하는데, 이는 MRAM에 비해 이러한 메모리 타입의 장점이다. 그러나 셀 판독 전류는 기록 전류 임계치에 가깝거나 그보다 높을 수 있어 무효 기록 동작이 발생하게 할 수 있다. 무효 기록 가능성을 줄이기 위해, 본 발명의 실시예들은 기록 임계치 아래로의 셀 판독 레벨 클램핑(clamping)을 제공한다. 셀 판독 레벨의 클램핑은 임의의 소정 판독 동작 동안 무효 기록을 일으킬 가능성을 줄이거나 방지하며, 메모리 무결성을 개선한다.

도 4는 판독 동작 동안의 STT-MRAM에서의 회로 구성(400)을 나타낸다. 회로는 비트 라인(BL)(420)과 소스 라인(SL)(440) 사이에 연결된 워드 라인 트랜지스터(410) 및 MTJ(405)를 포함하는 비트 셀(401)을 포함한다. 워드 라인 트랜지스터(410)는 (도시하지 않은) 워드 라인으로부터 워드 라인 판독 전압(WL_rd)을 수신한다. 판독 격리(isolation) 엘리먼트(450)는 비트 라인(420)에 연결되어 기록 동작 동안 감지 증폭기(470)를 격리시킨다. 엘리먼트(450)(예컨대, 판독 mux)는 감지 증폭기 격리를 제공할 뿐 아니라, 판독 동작 동안 비트 라인들 중에서 하나를 선택하는데 사용될 수 있다. 당업자들에 의해 인식되는 바와 같이, 판독 격리 엘리먼트(450)는 판독 동작들 동안에는 감지 증폭기(470)를 비트 라인(420)에 연결할 수 있고 기록 동작들 동안에는 감지 증폭기(470)를 격리시킬 수 있는 임의의 디바이스 또는 디바이스들의 조합일 수 있다. 예를 들어, 격리 엘리먼트(450)는 감지 증폭기(470)의 입력과 직렬로 연결되는 전송 게이트일 수 있다. 그러나 당업자들은 멀티플렉서 등과 같은 다른 디바이스들 및/또는 디바이스들의 조합들이 사용될 수 있는 것으로 인식할 것이다. 또한, 당업자들은 여기서 설명하는 회로 구성은 본 발명의 실시예들의 형태들의 설명을 용이하게 하기 것일 뿐이며, 도시된 엘리먼트들 및/또는 배치들로 실시예들을 제한하고자 하는 것은 아닌 것으로 인식할 것이다.

다시 도 4를 참조하면, 격리 엘리먼트(450)는 판독 인에이블(enable) 신호(rd_en)를 수신하여 판독 동작을 조정할 수 있다. 감지 증폭기(470)는 비트 라인(420)과 기준(460)에 연결된다. 감지 증폭기(470)는 판독 동작 동안 감지 증폭기(470)의 입력에서 비트 라인(420)과 기준(460) 간의 전압 차를 증폭함으로써 비트 셀(401)의 상태를 결정하는데 사용될 수 있다. 판독 동작 동안 트랜지스터(410)는 전도(conduct) 중이며, 판독 전류(i_rd)가 MTJ(405)를 통해 흐른다. 판독 격리 엘리먼트(450)는 전도 중일 것이며, MTJ(405)의 저항에 비례하는 전압이 발생하여 감지 증폭기(470)에서 검출될 것이다. 앞서 논의한 바와 같이, 저항은 MTJ(405)의 로직 상태에 기초하여 변화할 것이다. 이에 따라, 비트 셀(401)에 저장된 데이터가 판독될 수 있다. 비트 라인(420)과 소스 라인(440) 사이에 기록 드라이버(480) 및 기록 격리 엘리먼트들(482, 484)이 연결되어 비트 라인의 선택 및 비트 셀(401)로의 데이터 기록을 가능하게 한다.

도 4의 STT-MRAM(400)은 BL(420)에 연결되는 클램핑 회로(430)를 추가로 포함한다. 클램핑 회로(430)는 STT-MRAM(400)의 판독 동작 동안 BL 전압을 원하는 클램핑 전압 레벨로 클램핑하여 BL 전압이 원하는 클램핑 전압 레벨을 초과하는 것을 막도록 구성된다. 상술한 바와 같이, 원하는 클램핑 전압 레벨을 STT-MRAM의 기록 동작과 관련된 기록 BL 전압 임계치 미만으로 설정함으로써, 셀 판독 레벨이 무효 기록 동작을 야기하는 것이 실질적으로 방지될 수 있으며, 이로써 데이터 무결성을 보호할 수 있다. 예를 들어, 약 0.4V의 기록 BL 전압 임계치의 경우, 원하는 클램핑 전압 레벨은 약 0.3V로 설정될 수 있다. 당업자는 원하는 전압 레벨의 실제 값이 애플리케이션 특정하며 기록 BL 전압 임계치는 물론, 허용할 수 있는 오차 한계(예를 들어, 상기 예의 경우에는 0.1V)에 좌우된다는 것을 이해할 것이다. 따라서 상기 예는 단지 예시를 위해 제공될 뿐, 발명의 실시예들 범위를 제한하는 것은 아니다.

클램핑 회로(430)는 또한 기준(460)에 연결되며 판독 동작들 동안 감지 증폭기(470)의 동작을 방해하지 않도록 기준 BL 전압을 원하는 클램핑 전압 레벨로 클램핑하도록 구성된다. 즉, 감지 증폭기(470)에 관한 한 BL 전압의 클램핑의 잠재적 악영향은 기준 BL 전압의 대등한 클램핑에 의해 무효화된다.

클램핑 회로(430)는 판독 프리차지(pre-charge) 신호(rdb)에 의해 제어된다. rdb 신호가 액티브(예를 들어, 로우(low))일 때, 발명의 실시예들은 BL 및 기준 BL을 원하는 클램핑 전압으로 방전시킨다. 기록 동작 동안, 비트 셀(401)과 클램핑 회로(430) 사이에 삽입된 판독 격리 엘리먼트(450)는 기록 동작 동안 클램핑 회로(430)를 BL(420)로부터 선택적으로 격리하도록 구성된다.

도 5는 STT-MRAM의 클램핑 회로(430)에 대한 회로 구성의 예시이다.

도시한 바와 같이, 클램핑 회로(430)는 제 1 단자에서는 BL 및 기준 BL에 각각 연결되고 제 2 단자에서는 원하는 클램핑 전압(V_clamp)에 연결되는 2개의 프리차지 트랜지스터(502, 504)를 포함한다. 프리차지 트랜지스터들(502, 504) 각각은 BL 및 기준 BL을 각각 원하는 클램핑 전압(V_clamp)으로 방전시키도록 rdb 신호에 의해 제어된다.

원하는 클램핑 전압(V_clamp)은 임의의 수의 소스들에 의해 제공될 수 있다. 예를 들어, 일 실시예에 따르면, 원하는 클램핑 전압(V_clamp)은 대역 갭(gap) 기준에 의해 제공될 수 있다. 다른 실시예에서, 원하는 클램핑 전압은 내부 전압 제어기(IVC: internal voltage controller)에 의해 제공될 수 있다. 또 다른 실시예에서, 원하는 클램핑 전압은 STT-MRAM(400) 외부의 전력 관리 IC(PMIC: power management IC)에 의해 제공될 수 있다. 이러한 기준 소스 메커니즘들 각각은 발명이 속하는 기술분야에 잘 알려져 있으며, 따라서 더 상세한 논의는 여기서 생략될 것이다.

도 4 및 도 5를 참조하면, 당업자는 감지 증폭기(470)가 대안으로 전류 감지 증폭기로서 구현될 수도 있는 것으로 인식할 것이다. 감지 증폭기(470)가 전류 감지 증폭기로서 구현되는 경우, 원하는 클램핑 전압(V_clamp)을 제공하는 전압 소스 메커니즘은 또한 비트 셀(401)에 전류를 제공할 수도 있다.

도 6은 STT-MRAM의 판독 동작 동안의 다양한 신호 라인 상태들을 설명하는 그래프이다.

판독 동작 동안, 격리 엘리먼트(450)에 제공되는 판독 인에이블 신호(rd_en)(610)는 로우 상태에서 하이(high) 상태로 스위칭한다. 그 후, BL 판독 프리차지 신호(rdb)(620)는 하이 상태에서 로우 상태로 전이한다. 하이 상태에서 로우 상태로 전이함으로써, rdb(620)는 클램핑 회로(430)를 활성화하고, 이는 원하는 클램핑 전압 레벨로의 BL 전압 클램핑을 제공하여 어떠한 무효 데이터 기록 동작들도 방지한다. 그 다음, 시간(600)에서, BL 상의 전압(630)이 (예를 들어, 트랜지스터(410)를 MTJ(405)의 값을 판독하도록 전환함으로써) 비트 셀(401)에 저장된 로직 상태에 대응하도록 설정될 수 있다.

상기의 관점에서, 발명의 실시예들은 또한 여기서 설명하는 기능들, 동작들의 시퀀스 및/또는 알고리즘들을 수행하기 위한 방법들을 포함할 수 있는 것으로 인식될 것이다. 예를 들어, 발명의 실시예는 비트 라인 전압이 원하는 전압 레벨을 초과하는 것을 막기 위해 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)의 판독 동작 동안 비트 라인 전압을 원하는 전압 레벨로 클램핑하는 것을 포함하는 STT-MRAM에서의 판독 동작들을 위한 방법을 포함할 수 있다. 더욱이, 여기서 설명하는 다른 기능들 중 어떠한 것도 발명의 실시예들의 방법들에 더 포함될 수 있는 것으로 인식될 것이다.

예를 들어, 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법을 설명하는 흐름도가 도 7에서 설명된다. 블록(710)에서 판독 동작이 시작될 수 있다. 블록(720)에서는 판독되는 STT-MRAM 비트 셀의 비트 라인에 연결된 클램핑 회로가 활성화된다. 그 다음, 블록(730)에서 판독 동작 동안 비트 라인 전압이 원하는 전압 레벨로 클램핑될 수 있다. 원하는 전압 레벨은 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만의 전압이다. 여기서 사용되는 "클램핑됨"은 전압이 원하는 전압 레벨을 초과하는 것을 막는 것을 의미하며 반드시 클램핑된 전압이 특정 전압 레벨로 유지됨을 의미하는 것은 아닌 것으로 인식될 것이다.

다시 도 7을 참조하면, 블록(740)에서는 앞서 논의한 바와 같이 판독 동작 동안 기준 비트 라인 전압 또한 원하는 전압 레벨로 클램핑될 수 있다. 이는 공통 클램핑 회로에 의해 수행될 수 있고 또는 개별 디바이스들에 의해 수행될 수도 있다. 구현과 관계없이, 비트 라인과 비준 비트 라인 모두 클램핑하는 것은 클램핑 동작으로 인한 어떠한 외부 전압 차도 방지함으로써 비트 셀의 일관된 판독을 가능하게 한다. 블록(750)에서, 비트 라인 전압과 기준 비트 라인 전압 간의 전압 차가 검출될 수 있다. 검출된 전압 차를 기초로, 블록(760)에서는 판독되고 있는 비트 셀에 저장된 이진 값이 (예를 들어, 감지 증폭기에 의한 이진 값을 나타내는 전압을 출력함으로써) 결정될 수 있다. 앞서 논의한 블록들 각각은 발명의 다양한 실시예들로 조합된 또는 더 분리된 기능을 가질 수 있는 것으로 인식될 것이다. 또 추가로, 블록들의 시퀀스는 발명의 실시예들을 예시된 특정 시퀀스로 한정하지 않으며 또는 모든 블록 및 관련 기능들이 수행될 것을 요구하지 않는 것으로 인식될 것이다.

상기의 설명에서, STT-MRAM은 발명의 실시예들을 한정하기 위해서가 아니라 단지 설명의 편의상 비트 셀 레벨로 도시 및 설명되었다. STT-MRAM의 실시예들은 잘 알려진 바와 같이 그리고 이에 따라 여기서 더 논의되지 않는 바와 같이, 다양한 행과 열의 구성들로 배치될 수 있는 다수의 비트 셀들 및 관련 엘리먼트들을 포함할 수 있는 메모리 어레이들을 포함하는 것으로 인식될 것이다.

상기의 개시는 본 발명의 예시적인 실시예들을 제시하지만, 첨부된 청구항들에 의해 규정되는 본 발명의 실시예들의 범위를 벗어나지 않으면서 다양한 변화 및 수정이 이루어질 수 있음을 주목해야 한다. 예를 들어, 트랜지스터들/회로들이 상보적 디바이스들로 수정될 수 있는 것처럼(예컨대, PMOS 및 NMOS 디바이스들의 상호 교환), 활성화될 트랜지스터들/회로들에 대응하는 특정 로직 신호들이 개시된 기능을 달성하도록 적절히 변경될 수 있다. 마찬가지로, 여기서 설명한 발명의 실시예들에 따른 방법들의 기능들, 단계들 및/또는 동작들이 임의의 특정한 순서로 수행될 필요는 없다. 더욱이, 발명의 엘리먼트들이 단수형으로 설명되거나 청구될 수도 있지만, 단수로의 제한이 명시적으로 언급되지 않는 한, 복수형이 예상된다.

Claims

스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM: Spin Transfer Torque Magnetoresistive Random Access Memory)로서,
자기 터널 접합(MTJ: magnetic tunnel junction) 및 워드 라인 트랜지스터를 가지며, 비트 라인 및 소스 라인에 연결되는 비트 셀;
상기 비트 라인에 연결되며, 상기 비트 라인의 전압이 원하는 전압 레벨을 초과하는 것을 막기 위해 상기 STT-MRAM의 판독 동작 동안 상기 비트 라인의 전압을 상기 원하는 전압 레벨로 클램핑(clamping)하도록 구성되는 클램핑 회로; 및
상기 비트 라인의 전압과 기준 비트 라인의 전압 간의 차를 기초로 상기 비트 셀에 저장된 값을 출력하도록 구성된 감지 증폭기
를 포함하며,
상기 원하는 전압 레벨은 상기 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만이고,
상기 클램핑 회로는 또한 상기 기준 비트 라인에 연결되고, 판독 동작 동안 상기 기준 비트 라인의 전압을 상기 원하는 전압 레벨로 클램핑하도록 추가 구성되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 1 항에 있어서,
상기 원하는 전압 레벨은 0.3V로부터 미리 결정된 범위 이내인,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 1 항에 있어서,
상기 원하는 전압 레벨은 대역 갭(gap) 기준에 의해 제공되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 1 항에 있어서,
상기 원하는 전압 레벨은 내부 전압 제어기에 의해 제공되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 1 항에 있어서,
상기 원하는 전압 레벨은 외부 전력 관리 IC에 의해 제공되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 1 항에 있어서,
상기 클램핑 회로는 수신되는 프리차지(pre-charge) 신호를 기초로 상기 비트 라인을 상기 원하는 전압 레벨로 방전시키도록 구성된 적어도 하나의 프리차지 트랜지스터를 포함하는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 6 항에 있어서,
상기 프리차지 신호는 상기 판독 동작의 시작 뒤에 시작되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
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제 1 항에 있어서,
상기 비트 셀과 상기 클램핑 회로 사이에 삽입되는 판독 격리(isolation) 엘리먼트를 더 포함하며, 상기 격리 엘리먼트는 기록 동작 동안 상기 클램핑 회로를 상기 비트 라인으로부터 선택적으로 격리하도록 구성되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 9 항에 있어서,
상기 판독 격리 엘리먼트는 스위치, 전송 게이트 또는 멀티플렉서 중 적어도 하나인,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법으로서,
판독 동작을 시작하는 단계;
판독되는 비트 셀의 비트 라인에 연결된 클램핑 회로를 활성화하는 단계; 및
상기 판독 동작 동안 비트 라인 전압을 원하는 전압 레벨로 클램핑하는 단계 ― 상기 원하는 전압 레벨은 상기 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만임 ― ;
상기 판독 동작 동안 기준 비트 라인 전압을 상기 원하는 전압 레벨로 클램핑하는 단계;
상기 비트 라인 전압과 상기 기준 비트 라인 전압 간의 전압 차를 검출하는 단계; 및
상기 비트 라인 전압과 상기 기준 비트 라인 전압 간의 상기 검출된 차를 기초로 상기 판독되는 비트 셀에 저장된 값을 결정하는 단계를 포함하는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법.
제 11 항에 있어서,
상기 원하는 전압 레벨은 0.3V로부터 미리 결정된 범위 이내인,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법.
제 11 항에 있어서,
상기 원하는 전압 레벨은 대역 갭 기준, 내부 전압 제어기 또는 외부 전력 관리 IC 중 적어도 하나에 의해 제공되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법.
제 11 항에 있어서,
상기 클램핑 회로는 상기 판독 동작을 시작하는 신호와는 구별되는 신호에 의해 활성화되는 적어도 하나의 프리차지 트랜지스터를 포함하는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법.
제 11 항에 있어서,
상기 클램핑 회로를 활성화하는 단계는 상기 판독 동작이 시작된 후 발생하는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)를 판독하기 위한 방법.
삭제
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM)로서,
자기 터널 접합(MTJ) 및 워드 라인 트랜지스터를 가지며, 비트 라인 및 소스 라인에 연결되는 비트 셀의 판독 동작을 시작하기 위한 수단;
상기 판독 동작 동안 비트 라인 전압을 원하는 전압 레벨로 클램핑하기 위한 수단 ― 상기 원하는 전압 레벨은 상기 STT-MRAM의 기록 동작과 관련된 기록 전압 임계치 미만임 ― ;
상기 판독 동작 동안 기준 비트 라인 전압을 상기 원하는 전압 레벨로 클램핑하기 위한 수단;
상기 비트 라인 전압과 상기 기준 비트 라인 전압 간의 전압 차를 검출하기 위한 수단; 및
상기 비트 라인 전압과 상기 기준 비트 라인 전압 간의 상기 검출된 차를 기초로 상기 판독되는 비트 셀에 저장된 값을 나타내는 전압을 출력하기 위한 수단을 포함하는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 17 항에 있어서,
상기 원하는 전압 레벨은 대역 갭 기준, 내부 전압 제어기 또는 외부 전력 관리 IC 중 적어도 하나에 의해 제공되는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
제 18 항에 있어서,
상기 클램핑하기 위한 수단은 상기 판독 동작을 시작하는 신호와는 구별되는 신호에 의해 활성화되는 적어도 하나의 프리차지 트랜지스터를 포함하는,
스핀 전달 토크 자기 저항 랜덤 액세스 메모리(STT-MRAM).
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