KR101310404B1 - Test device for implement error catch random access memory using static random access memory - Google Patents

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KR101310404B1
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한영욱
장경훈
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주식회사 아이티엔티
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Abstract

PURPOSE: A test apparatus for implementing an error catch random (ECR) access memory using a static random access memory (SRAM) is provided to implement an ECR function through an ECR process without using an additional controller, thereby reducing the space of a board. CONSTITUTION: A board (110) for a printed circuit board includes a relay block, a timing generator, a parametric measurement unit (PMU) block (153), a CPU (154), a complex programmable logic device (CPLD) (155), a cyclone III (156) and a connection terminal. A field programmable gate array (FPGA) (120) is arranged on the board for the printed circuit board. A SRAM (130) is included as an internal memory of the FPGA. An ECR memory (140) stores ECR data in a memory specific area of the SRAM. The ECR memory is a memory having an ECR function for testing a NAND flash memory.

Description

에스램을 이용한 에러 캐치 램이 구현된 테스트 장치{TEST DEVICE FOR IMPLEMENT ERROR CATCH RANDOM ACCESS MEMORY USING STATIC RANDOM ACCESS MEMORY}TEST DEVICE FOR IMPLEMENT ERROR CATCH RANDOM ACCESS MEMORY USING STATIC RANDOM ACCESS MEMORY}

본 발명은 테스트 장치에 관한 것으로서, 보다 구체적으로는 에스램(SRAM)을 이용한 에러 캐치 램(ECR)이 구현된 테스트 장치에 관한 것이다.The present invention relates to a test apparatus, and more particularly, to a test apparatus in which an error catch RAM (ECR) using SRAM is implemented.

일반적으로 자동 테스트 장치(ATE)는, 대개 컴퓨터로 구동되는 반도체, 전자회로, 및 인쇄회로기판 어셈블리와 같은 디바이스를 테스트하는 자동화된 시스템을 가리킨다. 반도체는 불순물이 아주 소량 섞인 게르마늄이나 실리콘과 같이 전기 전도도가 부도체보다는 높고 금속 같은 전도체보다는 낮은 고체 물질로서, 온도나 압력 등 주위 환경의 변화에 의해 그 전도도가 조절되며, 트랜지스터, 집적회로 등에 사용되고 근래에는 여러 용도의 감지기에도 이용된다.
In general, an automated test apparatus (ATE) refers to an automated system for testing devices such as computer-driven semiconductors, electronic circuits, and printed circuit board assemblies. A semiconductor is a solid material, such as germanium or silicon, in which a small amount of impurities are mixed, and its electrical conductivity is higher than that of a nonconductor and lower than that of a metal, and its conductivity is controlled by changes in the surrounding environment such as temperature and pressure. Is also used for many purposes.

반도체 디바이스 산업에서는 전자제품에 대한 끊임없는 요구를 만족시키기 위한 노력으로 집적회로를 더 작고 더 빠르게 제조하기 위해 지속적으로 노력하고 있다. 신뢰할만한 디바이스를 가지고 이런 요구들을 제때에 맞추기 위해서, 디바이스 제조업자들은 각각의 디바이스의 집적도와 동작성을 검증할 필요가 있다. 결론적으로, 성공적인 반도체 디바이스를 제조하는 것에 포함되는 결정적인 과정은 기능적인 측면과 구조적인 측면에서 각각의 디바이스의 테스트와 관련이 있는바, 자동 테스트 장치는 반도체 디바이스 산업에서 매우 중요한 부분을 차지하고 있다.
The semiconductor device industry continues to make integrated circuits smaller and faster in an effort to meet the ever-increasing demand for electronics. To meet these needs on time with a reliable device, device manufacturers need to verify the integration and operability of each device. In conclusion, the critical process involved in manufacturing a successful semiconductor device is related to the testing of each device in terms of functional and structural aspects, and the automatic test apparatus is an important part of the semiconductor device industry.

반도체 제조 공정 중 제조된 반도체 칩의 불량 여부(Pass/Fail)를 판정하는 검사(Test) 공정은 제조된 칩의 전기적인 특성 검사를 위한 공정으로 자동 테스트 장치(Automatic Test Equipment)를 이용하여 두 단계의 검사과정을 수행한다. 첫 번째 방법은 제조된 칩의 전기적 특성을 검사하고 다음 단계로 칩의 기능적 동작 검사를 수행한다. 두 단계의 검사 과정 중 동작 검사는 패턴 발생기에서 검사 대상의 칩을 위한 적절한 검사 패턴을 핀 드라이버(Pin driver)를 통해 DUT(Device Under Test)에 인가하고 DUT로부터 출력되는 신호를 비교기(Comparator)를 사용하여 예상 결과(Expect data)와 비교하여 칩의 불량 여부를 최종 판정하게 된다. 이와 같은 방법으로 작동되는 자동 테스트 장치는, 패턴 생성기, 핀 드라이버, 비교기 및 전력공급기를 주요 구성요소로 한다. 이와 같은 주요 구성요소를 포함하여 하나의 테스트 헤드 또는 시스템을 이루게 된다.
The test process for determining the pass / fail of the semiconductor chip manufactured during the semiconductor manufacturing process is a process for inspecting the electrical characteristics of the manufactured chip, using two steps using an automatic test equipment. Carry out an inspection process. The first method examines the electrical characteristics of the fabricated chip and performs the functional operation test of the chip. The operation test during the two-step test process applies a suitable test pattern for the target chip in the pattern generator to the device under test (DUT) through a pin driver, and applies a comparator to the signal output from the DUT. The chip is then used to make final determinations on whether the chip is defective or not compared to the expected data. Automated test devices operated in this way have pattern generators, pin drivers, comparators and power supplies as the main components. These major components will form one test head or system.

특히, 종래의 낸드(Nand) 계열의 플래시 메모리 테스터는, ECR 처리를 위해 DRAM에 ECR 데이터를 저장하고 처리하는 방식을 취하고 있다. 이러한 방식은 대용량의 ECR 메모리 용량을 구현할 수 있다는 장점은 있으나, 메모리 용량을 필요 이상으로 많이 확보하는 DRAM을 달아서 보드의 스페이스를 지나치게 많이 차지하게 되고, 전력 소모 면에서도 효율적이지 못한 문제가 있었다.In particular, a conventional NAND flash memory tester takes a method of storing and processing ECR data in DRAM for ECR processing. This method has the advantage of implementing a large capacity of ECR memory, but it takes up too much board space by attaching DRAM that secures more memory capacity than necessary, and there is a problem in that it is not efficient in terms of power consumption.

본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 낸드 계열의 플래시 메모리 테스트 장치를 보드 상에 구성함에 있어 FPGA 내부의 SRAM을 이용하여 ECR 메모리를 구현함으로써, DUT 별 적절한 ECR 메모리 용량을 확보하고, 보드의 스페이스를 줄여줄 수 있으며, 전력 소모 면에서도 효율적인 저 전력을 구현할 수 있도록 하는, SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치를 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the conventionally proposed methods, by configuring the ECR memory using the SRAM in the FPGA in the configuration of the NAND-based flash memory test device on the board, The aim is to provide a test device that implements an error catch RAM using SRAM that ensures adequate ECR memory capacity, reduces board space, and enables efficient low power in terms of power consumption.

또한, 본 발명은, DRAM에 ECR 데이터를 저장하고 처리하는 기존의 테스트 장치가 갖는 DRAM을 제어하기 위한 별도의 컨트롤러를 구비해야하는 문제를 해소하고, 별로 컨트롤러 없이 ECR 처리를 통한 ECR 기능을 구현할 수 있도록 하는, SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치를 제공하는 것을 또 다른 목적으로 한다.In addition, the present invention solves the problem of having a separate controller for controlling the DRAM of the existing test apparatus for storing and processing the ECR data in the DRAM, and can implement the ECR function through the ECR processing without a controller. It is another object of the present invention to provide a test apparatus in which an error catch RAM using SRAM is implemented.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치는,In order to achieve the above object, a test apparatus in which an error catch RAM using an SRAM according to a feature of the present invention is implemented,

플래시 메모리(Flash Memory)를 테스트하기 위한 장치에 있어서,A device for testing flash memory,

인쇄회로 기판용 보드;Printed circuit boards;

상기 인쇄회로 기판용 보드 상에 실장되는 필드 프로그래머블 게이트 어레이(FPGA);A field programmable gate array (FPGA) mounted on the board for the printed circuit board;

상기 필드 프로그래머블 게이트 어레이(FPGA)의 내부 메모리로 구성되는 에스램(SRAM); 및An SRAM comprising an internal memory of the field programmable gate array (FPGA); And

상기 에스램(SRAM)의 메모리 특정 영역에 ECR 데이터를 저장하여 처리될 수 있도록 구성되는 ECR 메모리를 포함하는 것을 그 구성상의 특징으로 한다.
The ECR memory may include an ECR memory configured to store and process ECR data in a memory specific region of the SRAM.

바람직하게는, 상기 SRAM은,Preferably, the SRAM,

상기 필드 프로그래머블 게이트 어레이(FPGA) 내부에 IP 형태로 구성될 수 있다.
The field programmable gate array may be configured in an IP form.

바람직하게는, 상기 ECR 메모리는,Preferably, the ECR memory,

낸드 계열의 플래시 메모리를 테스트하기 위한 ECR 기능의 메모리로 구성될 수 있다.
It can be configured as an ECR function memory for testing NAND flash memory.

바람직하게는, 상기 필드 프로그래머블 게이트 어레이(FPGA)는,Preferably, the field programmable gate array (FPGA),

상기 인쇄회로 기판용 보드 상에 적어도 하나 이상으로 구성될 수 있다.
At least one may be configured on the board for the printed circuit board.

바람직하게는, 상기 인쇄회로 기판용 보드는,Preferably, the printed circuit board board,

상기 플래시 메모리를 테스트하기 위한 기능 구성으로 릴레이 블록(Relay Block), 타이밍 제너레이터(Timing Generator), PMU 블록(Parametric Measurement Unit Block), CPU(Central Processing Unit), CPLD(Complex Programmable Logic Device), 사이클론 Ⅲ, 및 접속단자(Conn)를 포함하여 구성될 수 있다.Functional blocks for testing the flash memory include a relay block, a timing generator, a PMU block, a central processing unit (CPU), a complex programmable logic device (CPLD), and a cyclone III. It may be configured to include, and the connection terminal (Conn).

본 발명에서 제안하고 있는 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치에 따르면, 낸드 계열의 플래시 메모리 테스트 장치를 보드 상에 구성함에 있어 FPGA 내부의 SRAM을 이용하여 ECR 메모리를 구현함으로써, DUT 별 적절한 ECR 메모리 용량을 확보하고, 보드의 스페이스를 줄여줄 수 있으며, 전력 소모 면에서도 효율적인 저 전력을 구현할 수 있다.
According to the test device in which the error catch RAM using the SRAM proposed in the present invention is implemented, in configuring a NAND flash memory test device on a board, the ECR memory is implemented using the SRAM inside the FPGA, so that it is appropriate for each DUT. ECR memory capacity, board space can be reduced, and low power consumption can be achieved in terms of power consumption.

또한, 본 발명에 따르면, DRAM에 ECR 데이터를 저장하고 처리하는 기존의 테스트 장치가 갖는 DRAM을 제어하기 위한 별도의 컨트롤러를 구비해야하는 문제를 해소하고, 별로 컨트롤러 없이 ECR 처리를 통한 ECR 기능을 구현할 수 있다.In addition, the present invention solves the problem of having a separate controller for controlling the DRAM of the existing test apparatus for storing and processing the ECR data in the DRAM, and can implement the ECR function through the ECR process without a controller. have.

도 1은 종래의 반도체 테스트 시스템의 전체적인 구성을 도시한 도면.
도 2는 종래의 반도체용 테스트 장치의 구성을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치의 구성을 도시한 도면.
도 4는 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치에서의 ECR 메모리의 구현 구성을 도시한 도면.1 is a diagram showing the overall configuration of a conventional semiconductor test system.
2 is a diagram showing the configuration of a conventional test apparatus for semiconductors.
3 is a diagram illustrating a configuration of a test apparatus in which an error catch RAM using an SRAM according to an embodiment of the present invention is implemented.
4 is a diagram illustrating an implementation configuration of an ECR memory in a test apparatus in which an error catch RAM using an SRAM according to an embodiment of the present invention is implemented.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order that those skilled in the art can easily carry out the present invention. In the following detailed description of the preferred embodiments of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In the drawings, like reference numerals are used throughout the drawings.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’ 되어 있다고 할 때, 이는 ‘직접적으로 연결’ 되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’ 되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’ 한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . In addition, the term 'comprising' of an element means that the element may further include other elements, not to exclude other elements unless specifically stated otherwise.

도 1은 종래의 반도체 테스트 시스템의 전체적인 구성을 도시한 도면이고, 도 2는 종래의 반도체용 테스트 장치의 구성을 도시한 도면이다. 도 1에 도시된 바와 같이, 종래의 반도체 테스트 시스템은, 테스트 헤드(11), 하이픽스 보드(12), 및 핸들러(13)를 포함한다. 테스트 헤드(11)는 테스트 대상 디바이스인 DUT(14)(Device Under Test)를 테스트하는 장치를 의미할 수 있다. 하이픽스 보드(12)(HI-fixture board)는 DUT(14)와 테스트 헤드(11) 간의 전기적인 연결 및 DUT(14)와 핸들러(13) 간의 기구적 연결의 역할을 한다. 핸들러(13)는 일정 수량의 DUT(14)를 반송하여 테스트가 이루어지도록 하고, 이 테스트 결과에 따라 DUT(14)를 등급별로 분류하여 적재하는 역할을 할 수 있다.
1 is a view showing the overall configuration of a conventional semiconductor test system, Figure 2 is a view showing the configuration of a conventional semiconductor test apparatus. As shown in FIG. 1, a conventional semiconductor test system includes a test head 11, a high fix board 12, and a handler 13. The test head 11 may refer to an apparatus for testing a device under test (DUT) 14, which is a device under test. The HI-fixture board 12 serves as an electrical connection between the DUT 14 and the test head 11 and a mechanical connection between the DUT 14 and the handler 13. The handler 13 may return a certain amount of the DUT 14 to be tested, and may classify and load the DUT 14 according to a grade according to the test result.

도 2에 도시된 바와 같이, 종래의 반도체용 테스트 장치는, 낸드(Nand) 계열의 플래시 메모리 테스터로서, ECR 처리를 위해 DRAM(22)에 ECR 데이터를 저장하고 처리한다. 이때, 각각의 DRAM(22)에는 별도의 컨트롤러(23)가 필요하게 된다. 이러한 종래의 방식은 대용량의 ECR 메모리 용량을 구현할 수 있다는 장점은 있으나, 메모리 용량을 필요 이상으로 많이 확보하는 DRAM(22)을 달아서 테스트 보드(21)의 스페이스를 지나치게 많이 차지하게 되고, 전력 소모 면에서도 효율적이지 못한 문제가 있었다. 즉, ECR 처리를 위해서는 대용량의 ECR 메모리가 필요하지 않다. 미설명한 도면부호 24는 낸드 계열의 플래시 메모리를 테스트하기 위해 테스트 보드(21) 상에 실장되는 각종 기능블록을 나타낸다.
As shown in FIG. 2, a conventional semiconductor test apparatus is a NAND flash memory tester that stores and processes ECR data in DRAM 22 for ECR processing. At this time, a separate controller 23 is required for each DRAM 22. This conventional method has an advantage of implementing a large ECR memory capacity, but by attaching DRAM 22 which secures more memory capacity than necessary, it takes up too much space of the test board 21, and consumes power. There was a problem that was not efficient. In other words, a large capacity ECR memory is not required for ECR processing. Unexplained reference numeral 24 denotes various functional blocks mounted on the test board 21 for testing the NAND flash memory.

도 3은 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치의 구성을 도시한 도면이고, 도 4는 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치에서의 ECR 메모리의 구현 구성을 도시한 도면이다. 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치는, 인쇄회로 기판용 보드(110), 필드 프로그래머블 게이트 어레이(120), SRAM(130), 및 ECR 메모리(140)를 포함하여 구성될 수 있다.
3 is a diagram illustrating a configuration of a test apparatus in which an error catch RAM using SRAM is implemented according to an embodiment of the present invention, and FIG. 4 is a diagram illustrating an error catch RAM using SRAM according to an embodiment of the present invention. It is a figure which shows the implementation structure of ECR memory in a test apparatus. As shown in FIG. 3, a test apparatus in which an error catch RAM using an SRAM according to an embodiment of the present invention is implemented includes a printed circuit board board 110, a field programmable gate array 120, and an SRAM 130. , And ECR memory 140.

인쇄회로 기판용 보드(110)는 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치의 메인 보드로서, 낸드 계열의 플래시 메모리를 테스트하기 위한 각종 기능의 모듈 블록이 실장되는 스페이스를 제공한다.
The printed circuit board 110 is a main board of a test apparatus in which an error catch RAM using an SRAM according to an embodiment of the present invention is implemented, and module blocks having various functions for testing a NAND flash memory are mounted. Provide space.

필드 프로그래머블 게이트 어레이(120)(FPGA : Field Programmable Gate Array)는 인쇄회로 기판용 보드(110) 상에 실장되는 구성으로, 내부에 IP 형태로 존재하는 SRAM(130)을 구성한다. 필드 프로그래머블 게이트 어레이(120)(FPGA)는, 인쇄회로 기판용 보드(110) 상에 적어도 하나 이상으로 구성될 수 있다. 필드 프로그래머블 게이트 어레이(120)는 사용자가 기능을 자유롭게 설정하거나 변경할 수 있는 플립플롭 등의 기억 소자도 포함된 집적회로이며, 널리 알려진 구성에 해당하므로 불필요한 기능의 설명은 생략한다.
The field programmable gate array (FPGA) is mounted on the printed circuit board 110 and constitutes an SRAM 130 existing in an IP form. The field programmable gate array 120 (FPGA) may be configured with at least one on the board 110 for a printed circuit board. The field programmable gate array 120 is an integrated circuit including a memory device such as a flip-flop that a user can freely set or change a function. Since the field programmable gate array 120 corresponds to a well-known configuration, description of unnecessary functions is omitted.

SRAM(130)은 필드 프로그래머블 게이트 어레이(120)(FPGA)의 내부 메모리로 구성된다. 이때, SRAM(130)은 필드 프로그래머블 게이트 어레이(120)(FPGA) 내부에서 IP 형태로 구성될 수 있다.
SRAM 130 is comprised of an internal memory of field programmable gate array 120 (FPGA). In this case, the SRAM 130 may be configured in the form of IP in the field programmable gate array 120 (FPGA).

ECR 메모리(140)는 에스램(130)(SRAM)의 메모리 특정 영역에 ECR 데이터를 저장하여 처리될 수 있도록 구성된다. 이러한 ECR 메모리(140)는 낸드 계열의 플래시 메모리를 테스트하기 위한 ECR 기능의 메모리로 구성한다.
The ECR memory 140 is configured to store and process ECR data in a memory specific area of the SRAM 130 (SRAM). The ECR memory 140 is configured as a memory having an ECR function for testing a NAND flash memory.

본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치의 인쇄회로 기판용 보드(110)는 메인 테스트 보드로서, 플래시 메모리를 테스트하기 위한 기능 구성으로 릴레이 블록(151)(Relay Block), 타이밍 제너레이터(152)(Timing Generator), PMU 블록(153)(Parametric Measurement Unit Block), CPU(154)(Central Processing Unit), CPLD(155)(Complex Programmable Logic Device), 사이클론Ⅲ(156), 및 접속단자(157)(Conn)를 포함하여 구성될 수 있다. 이러한 기능 블록들은 테스트 장치의 스펙에 따라 일반적으로 실장되어 구현되는 구성으로 널리 알려진 기술에 해당하므로 불필요한 설명은 생략하며, 일부 기능에 대한 간략하게 설명하고자 한다. 타이밍 제너레이터(152)는, 테스트 수행 동작의 기본 주기 내에 포함되는 타이밍 에지를 생성하고, PMU 블록(153)은, DUT에 인가되는 전압 및 전류를 포함하는 파라미터를 측정 및 조절한다. CPU(154)는, 본 발명에 따른 테스트 장치의 중앙 처리 장치로서 기능한다. 사이클론Ⅲ(156)는, 65 나노 공정 프로그래머블 반도체(FPGA)로서, 최대 4메가 메모리와 12만 개의 로직(LE), 최대 288개의 디지털신호처리(DSP) 곱셈기가 탑재된 구성이다.
The printed circuit board board 110 of the test apparatus in which the error catch RAM using the SRAM according to the embodiment of the present invention is a main test board, the relay block 151 having a functional configuration for testing a flash memory. Block), timing generator 152 (Timing Generator), PMU block 153 (Parametric Measurement Unit Block), CPU 154 (Central Processing Unit), CPLD 155 (Complex Programmable Logic Device), Cyclone III (156) ), And a connection terminal 157 (Conn). Since these functional blocks correspond to a technique widely known as a configuration that is generally implemented and implemented according to a specification of a test apparatus, unnecessary description thereof will be omitted and some functions will be briefly described. The timing generator 152 generates a timing edge included in the basic period of the test performing operation, and the PMU block 153 measures and adjusts a parameter including a voltage and a current applied to the DUT. The CPU 154 functions as a central processing unit of the test apparatus according to the present invention. Cyclone III (156) is a 65-nm process programmable semiconductor (FPGA) in which up to 4 mega memories, 120,000 logic (LE), and up to 288 digital signal processing (DSP) multipliers are mounted.

도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치에서의 ECR 메모리는, FPGA(120) 내부의 SRAM(130)을 이용하여 구현된다. 즉, RPGA(120) 내부에 IP 형태로 존재하는 SRAM(130)에 ECR 기능을 구현함으로써, 종래의 DRAM과, 컨트롤러를 이용하는 테스트 장치를 대체하여 구현할 수 있다.
As shown in FIG. 4, an ECR memory in a test apparatus in which an error catch RAM using an SRAM according to an embodiment of the present invention is implemented is implemented using the SRAM 130 inside the FPGA 120. That is, by implementing the ECR function in the SRAM 130 existing in the IP form in the RPGA 120, the conventional DRAM and the test device using the controller may be replaced.

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics of the invention.

11: 테스트 헤드 12: 하이픽스 보드
13: 핸들러 14: DUT
21: 테스트 보드 22: DRAM
23: 컨트롤러 24: 기능블록
110: 인쇄회로 기판용 보드 120: FPGA
130: SRAM 140: ECR 메모리
151: 릴레이 블록 152: 타이밍 제너레이터
153: PMU 블록 154: CPU
155: CPLD 156: 사이클론Ⅲ
157: 접속단자(Conn)11: test head 12: high-fix board
13: handler 14: DUT
21: test board 22: DRAM
23: controller 24: function block
110: board for printed circuit board 120: FPGA
130: SRAM 140: ECR Memory
151: relay block 152: timing generator
153: PMU Block 154: CPU
155: CPLD 156: cyclone III
157: connection terminal (Conn)

Claims (5)

플래시 메모리(Flash Memory)를 테스트하기 위한 장치에 있어서,
인쇄회로 기판용 보드(110);
상기 인쇄회로 기판용 보드(110) 상에 실장되는 필드 프로그래머블 게이트 어레이(120)(FPGA);
상기 필드 프로그래머블 게이트 어레이(120)(FPGA)의 내부 메모리로 구성되는 에스램(130)(SRAM); 및
상기 SRAM(130)의 메모리 특정 영역에 ECR 데이터를 저장하여 처리될 수 있도록 구성되는 ECR 메모리(140)를 포함하며,
상기 ECR 메모리(140)는,
낸드 계열의 플래시 메모리를 테스트하기 위한 ECR 기능의 메모리인 것을 특징으로 하는, SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치.
A device for testing flash memory,
A printed circuit board board 110;
A field programmable gate array 120 (FPGA) mounted on the printed circuit board board 110;
An SRAM 130 (SRAM) configured as an internal memory of the field programmable gate array 120 (FPGA); And
ECR memory 140 is configured to store and process the ECR data in the memory specific region of the SRAM 130,
The ECR memory 140,
A test device in which an error catch RAM using SRAM is implemented, wherein the memory has an ECR function for testing a NAND flash memory.
제1항에 있어서, 상기 SRAM(130)은,
상기 필드 프로그래머블 게이트 어레이(120)(FPGA) 내부에 IP 형태로 구성되는 것을 특징으로 하는, SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치.
The method of claim 1, wherein the SRAM 130,
The field programmable gate array (120) (FPGA) in the form of an IP, characterized in that the test device implemented an error catch RAM using SRAM.
삭제delete 제1항에 있어서, 상기 필드 프로그래머블 게이트 어레이(120)(FPGA)는,
상기 인쇄회로 기판용 보드(110) 상에 적어도 하나 이상으로 구성되는 것을 특징으로 하는, SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치.
The method of claim 1, wherein the field programmable gate array 120 (FPGA),
At least one on the printed circuit board board (110), characterized in that the test device implemented with an error catch RAM using SRAM.
제1항에 있어서, 상기 인쇄회로 기판용 보드(110)는,
상기 플래시 메모리를 테스트하기 위한 기능 구성으로 릴레이 블록(151)(Relay Block), 타이밍 제너레이터(152)(Timing Generator), PMU 블록(153)(Parametric Measurement Unit Block), CPU(154)(Central Processing Unit), CPLD(155)(Complex Programmable Logic Device), 사이클론Ⅲ(156), 및 접속단자(157)(Conn)를 포함하여 구성되는 것을 특징으로 하는, SRAM을 이용한 에러 캐치 램이 구현된 테스트 장치.The method of claim 1, wherein the printed circuit board board 110,
A functional block for testing the flash memory includes a relay block 151, a timing generator 152, a PMU block 153, a parametric measurement unit block, and a CPU 154. And a CPLD 155 (Complex Programmable Logic Device), a Cyclone III (156), and a connection terminal (157) (Conn), wherein the error catch RAM using the SRAM is implemented.
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