KR101291043B1 - 적층형 칩 소자 - Google Patents

Abstract

외부 저항 페이스트가 아닌 내부 전극 페이스트를 이용하여 저항을 구현할 수 있는 적층형 칩 소자를 제시한다. 제시된 적층형 칩 소자는 소체의 제1면의 제1외부 단자 및 제2면의 제2외부 단자와 이격되게 소체의 내부에 형성되되 제1인출 전극을 통해 제1 및 제2외부 단자에 연결되는 저항체 패턴, 소체의 제3면의 제3외부 단자에 이격되게 소체의 내부에 형성되되 제2인출 전극을 통해 제3외부 단자에 연결되는 제1내부 전극 패턴, 및 소체의 제1면의 제1외부 단자 및 제2면의 제2외부 단자와 이격되게 소체의 내부에 형성되되 제3인출 전극을 통해 제1 및 제2외부 단자에 연결되는 제2내부 전극 패턴을 포함한다. 제1내부 전극 패턴은 제2내부 전극 패턴과 중첩된 면적을 가진다. 외부에 저항 페이스트를 사용하지 않고 내부에 쓰이는 전극 형성 페이스트를 이용하여 소체의 내부에 저항을 구현함으로써, 외부 저항 인쇄 공정이 없어지게 되어 공정 단축으로 인한 생산성 향상을 기대할 수 있다.

Description

적층형 칩 소자{LAMINATED CHIP DEVICE}

본 발명은 적층형 칩 소자에 관한 것으로, 보다 상세하게는 저항(R)을 포함하는 EMI 필터와 같은 적층형 칩 소자에 관한 것이다.

일반적으로, 저항(R)은 회로 내에서 전류 흐름의 제어나 전압을 강하시키는 역할을 수행한다. 특히, 저항 소자는 교류회로에 있어서 임피던스 정합 등의 역할을 수행한다. 저항 소자는 다른 수동소자인 커패시터(C) 또는 인덕터(L)와 결합하여 각종 필터를 구현하고 고주파 노이즈 제거는 물론 주파수 선택의 기능을 수행하고 있다.

커패시터(C)는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하며, 시정수 회로, 시간 지연 회로, RC 및 LC필터 회로를 구성하기도 한다. 커패시터 자체로 노이즈를 제거하는 역할을 하기도 한다.

또한, 배리스터(varistor) 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터 소자에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압 등에 의하여 배리스터 소자의 양단에 과전압이 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 배리스터 소자가 배치된 회로는 과전압으로부터 보호된다. 배리스터 소자는 과전압이 걸리지 않은 정상상태에서 커패시터로 작용한다. 커패시터는 커패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있으며, 인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자이다. 상기 인덕터는 인덕턴스 값 외에도 기생 커패시턴스 값을 갖는다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다.

단일 칩 내에 저항 성분과 배리스터 성분을 함께 결합하여 형성시킨 저항-배리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다.

상기와 같은 배리스터 소자와 저항 소자를 결합시킴으로써 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다.

이러한 저항-배리스터 결합 소자 또는 인덕터-배리스터의 결합 소자는 회로 내의 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.

특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다.

이러한 추세에 발맞추어 다양한 형태의 적층형 칩 소자가 제안되고 있는데, 그 중의 일예로 도 1과 같은 구성을 갖는 적층형 칩 소자가 있다.

도 1에 도시된 종래의 RC필터는 외부 단자(3)가 소체(1)의 측면부에 각각 형성되고, 저항체 패턴이 형성된 저항층(4)이 소체(1)의 상면에 형성된다. 소체(1)의 내부에는 내부 전극(2)이 형성되고, 외부 단자(3)의 외측면에는 추후의 납땜을 위해 Ni도금층(5) 및 Sn도금층(6)이 형성된다. 저항층(4)의 상면에는 오버글레이징층(7)이 형성된다. 이외에도, 한국공개특허 10-2005-0012912(칩형 ＲＣ 필터 및 제조방법)에 기재된 바와 같이, 소체의 상면에 저항체 패턴을 형성하는 구조의 RC 필터가 있다.

이와 같은 종래의 적층형 칩 소자는 소체(1)의 상면에 반드시 저항체 패턴을 형성시켜야 한다. 이 경우, 저항 페이스트(Paste)의 소결 온도 조건이 낮아서 내부 전극 페이스트와 동시 소결이 되지 않는다.

특히, 종래의 적층형 칩 소자를 제조하는 과정에서 외부 저항 인쇄 공정을 반드시 거쳐야 하므로, 외부 저항 인쇄 공정 중에 불량률이 발생할 수 있다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 외부 저항 페이스트가 아닌 내부 전극 페이스트를 이용하여 저항을 구현하도록 한 적층형 칩 소자를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 적층형 칩 소자는, 소체의 내부에 미앤더 라인 형상으로 형성되어, 일측이 복수의 제1외부 단자들 중 하나에 연결되고, 타측이 복수의 제2외부 단자들 중 하나에 연결된 인출 전극과 연결되는 제1저항체 패턴; 소체의 내부에 미앤더 라인 형상으로 형성되어 제1저항체 패턴의 하부에 적층되되, 일측이 다른 하나의 제1외부 단자에 연결되고, 타측이 다른 하나의 제2외부 단자에 연결되는 제2저항체 패턴; 제2저항체 패턴의 하부에 적층되고, 복수의 제1외부 단자들 및 복수의 제2외부 단자들과 연결되는 커패시터 패턴; 소체의 내부에 미앤더 라인 형상으로 형성되어 커패시터 패턴의 하부에 적층되되, 일측이 다른 하나의 제1외부 단자에 연결되고, 타측이 다른 하나의 제2외부 단자에 연결되는 제3저항체 패턴; 및 소체의 내부에 미앤더 라인 형상으로 형성되어 제3저항체 패턴의 하부에 적층되되, 일측이 다른 하나의 제1외부 단자에 연결되고, 타측이 다른 하나의 제2외부 단자에 연결되는 제4저항체 패턴을 포함한다.

제1저항체 패턴 내지 제4저항체 패턴은 외주부에 복수의 돌출부가 형성된 미앤더 라인 형상으로 형성된다.

제1저항체 패턴 내지 제4저항체 패턴은 서로 다른 인출 전극을 통해 서로 다른 제1외부 단자에 연결된다.

제1저항체 패턴 내지 제4저항체 패턴은 서로 다른 인출 전극을 통해 서로 다른 제2외부 단자에 연결된다.

커패시터 패턴은, 단위소자 영역별로 상호 이격되어 형성되어 복수의 제1외부 단자와 각각 연결되는 복수의 제1서브 내부 전극 패턴들을 포함하고, 복수의 제1서브 내부 전극 패턴들 각각은 인출 전극을 통해 제1외부 단자와 연결된다.

커패시터 패턴은, 단위소자 영역별로 상호 이격되어 형성되어 복수의 제2외부 단자와 각각 연결되는 복수의 제2서브 내부 전극 패턴들을 더 포함하고, 복수의 제2서브 내부 전극 패턴들 각각은 인출 전극을 통해 제2외부 단자와 연결된다.

소체의 내부에 형성되어 제2저항체 패턴 및 커패시터 패턴의 사이에 적층되되, 양측이 제3외부 단자에 연결되는 제1공통 접지 패턴을 더 포함한다.

제1공통 접지 패턴은, 일측이 소체의 제3면에 형성된 제3외부 단자에 연결된 인출 전극과 연결되고, 타측이 소체의 제4면에 형성된 제3외부 단자에 연결된 인출 전극과 연결된다.

소체의 내부에 형성되어 커패시터 패턴 및 제3저항체 패턴의 사이에 적층되되, 양측이 제3외부 단자에 연결되는 제1공통 접지 패턴을 더 포함한다.

제2공통 접지 패턴은, 일측이 소체의 제3면에 형성된 제3외부 단자에 연결된 인출 전극과 연결되고, 타측이 소체의 제4면에 형성된 제3외부 단자에 연결된 인출 전극과 연결된다.

이러한 구성의 본 발명에 따르면, 외부에 저항 페이스트를 사용하지 않고 내부에 쓰이는 전극 형성 페이스트를 이용하여 소체의 내부에 저항을 구현함으로써, 외부 저항 인쇄 공정이 없어지게 되어 공정 단축으로 인한 생산성 향상을 기대할 수 있다.

상대적으로 가격이 비싼 저항 페이스트를 사용하지 않고서도 저항 구현이 가능할 뿐만 아니라 재료비용의 절약이 가능하고, 저항 구현이 필요한 다른 종류의 필터 설계에 적용 가능하다.

LV필터의 제조공정과 동일한 공정으로 RC필터를 제조할 수 있어서 기존의 RC 필터 제조 공정에 비해 대략 2단계 정도의 공정을 단축할 수 있게 된다. 특히, 저항 인쇄 공정 중에 발생 가능한 불량률을 줄일 수 있다.

도 1은 종래의 일 예에 따른 적층형 칩 소자의 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 적층형 칩 소자의 개략적인 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 적층형 칩 소자의 구성을 나타낸 도면이다.
도 4는 도 3에 도시된 저항체 패턴과 접지 패턴들 및 커패시터 패턴들의 적층 상태를 나타낸 단면도이다.
도 5는 도 4에 도시된 제1저항체 패턴을 상세히 나타낸 도면이다.
도 6은 도 4에 도시된 제2저항체 패턴을 상세히 나타낸 도면이다.
도 7은 도 4에 도시된 제1공통 접지 패턴을 상세히 나타낸 도면이다.
도 8은 도 4에 도시된 커패시터 패턴을 상세히 나타낸 도면이다.
도 9는 도 4에 도시된 제2공통 접지 패턴을 상세히 나타낸 도면이다.
도 10은 도 4에 도시된 제3저항체 패턴을 상세히 나타낸 도면이다.
도 11은 도 4에 도시된 제4저항체 패턴을 상세히 나타낸 도면이다.
도 12는 본 발명의 실시예에 따른 적층형 칩 소자의 특성을 시뮬레이션한 그래프이다.
도 13은 본 발명의 실시예에 따른 적층형 칩 소자를 실제로 제품화한 후에 특성을 테스트한 결과 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩 소자에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명의 실시예에 따른 적층형 칩 소자의 개략적인 구성을 나타낸 도면이다.

본 발명의 실시예에 따른 적층형 칩 소자는 외부 저항 페이스트가 아닌 내부 전극 페이스트를 이용하여 저항을 구현한 것으로서, LV필터를 제조하는 공정과 동일한 공정으로 제조된다.

도 2에 도시된 적층형 칩 소자는 4개의 단위 소자가 하나의 칩으로 어레이된 것으로 하였다.

도 2의 적층형 칩 소자는 제1외부 단자(20), 제2외부 단자(22), 제3외부 단자(24)가 소체(30)의 측면부에 각각 형성된다. 소체(30)는 세라믹 재질의 소체로서, 다수의 시트를 적층시킴으로써 구현가능하다. 제1외부 단자(20), 제2외부 단자(22), 제3외부 단자(24)는 외부 단자(3)와 Ni도금층(5) 및 Sn도금층(6)을 포함한다.

소체(30)의 내부에는 저항체 패턴과 접지 패턴들 및 커패시터 패턴들이 적층되어 있다. 여기서, 접지 패턴들과 커패시터 패턴들을 내부 전극 패턴(10)이라고 한다. 필요에 따라서는 저항체 패턴과 접지 패턴들 및 커패시터 패턴들을 내부 전극 패턴(10)으로 통칭하여도 된다.

제1외부 단자(20)는 소체(30)의 어느 한 측면부(예컨대, 제1면)에 단위 소자별로 형성되되 해당 측면부에 노출된 저항체 패턴과 커패시터 패턴(도시 생략)과 연결되고 일단이 소체(30)의 상면으로 연장된다.

제2외부 단자(22)는 제1외부 단자(20)가 형성된 측면부와 반대되는 측면부(예컨대, 제2면)에 단위 소자별로 형성되되 해당 측면부에 노출된 저항체 패턴과 커패시터 패턴(도시 생략)과 연결되고 일단이 소체(30)의 상면으로 연장된다.

제3외부 단자(24)는 소체(30)의 또 다른 양측면부(예컨대, 제3면, 제4면)에 각각 형성되어 해당 측면부에 노출된 공통 접지 패턴(도시 생략)과 연결되고 일단이 상면으로 연장된다. 제3외부 단자(24)는 공통 단자(접지 전극)이다.

이번에는, 본 발명의 실시예에 따른 적층형 칩 소자의 구성에 대해 보다 상세히 설명한다. 도 3은 본 발명의 실시예에 따른 적층형 칩 소자의 구성을 나타낸 도면이다. 도 4는 도 3에 도시된 저항체 패턴과 접지 패턴들 및 커패시터 패턴들의 적층 상태를 나타낸 단면도이다. 도 5는 도 4에 도시된 제1저항체 패턴을 상세히 나타낸 도면이다. 도 6은 도 4에 도시된 제2저항체 패턴을 상세히 나타낸 도면이다. 도 7은 도 4에 도시된 제1공통 접지 패턴을 상세히 나타낸 도면이다. 도 8은 도 4에 도시된 커패시터 패턴을 상세히 나타낸 도면이다. 도 9는 도 4에 도시된 제2공통 접지 패턴을 상세히 나타낸 도면이다. 도 10은 도 4에 도시된 제3저항체 패턴을 상세히 나타낸 도면이다. 도 11은 도 4에 도시된 제4저항체 패턴을 상세히 나타낸 도면이다.

본 발명의 실시예에 따른 적층형 칩 소자는 제1저항체 패턴(11), 제2저항체 패턴(12), 제1공통 접지 패턴(13), 커패시터 패턴(14), 제2공통 접지 패턴(15), 제3저항체 패턴(16), 및 제4저항체 패턴(17)이 소체(30)의 내부에 형성된다.

제1저항체 패턴(11), 제2저항체 패턴(12), 제1공통 접지 패턴(13), 커패시터 패턴(14), 제2공통 접지 패턴(15), 제3저항체 패턴(16), 및 제4저항체 패턴(17)은 각각의 시트에 형성된다. 여기서, 시트를 정확히 도시하지 않았지만, 동종업계에 종사하는 자라면 주지의 기술에 의해 충분히 이해할 수 있다. 따라서, 제1저항체 패턴(11), 제2저항체 패턴(12), 제1공통 접지 패턴(13), 커패시터 패턴(14), 제2공통 접지 패턴(15), 제3저항체 패턴(16), 및 제4저항체 패턴(17)은 적층 형태로 구성된다.

제1저항체 패턴(11)은 소체(30)의 내부에서 제일 위 층에 배치된다. 제1저항체 패턴(11)은 소체(30)의 제1면의 제1외부 단자(20) 및 제2면의 제2외부 단자(22)와 이격되도록 소체(30)의 내부에 형성된다. 제1저항체 패턴(11)은 인출 전극(11a)을 통해 제1외부 단자(20) 및 제2외부 단자(22)에 연결된다. 바람직하게, 제1저항체 패턴(11)은 미앤더 라인(meander line) 형상으로 형성된다. 물론, 필요에 따라서, 제1저항체 패턴(11)은 삼각형, 사각형, 원형 등과 같은 톱니 형상으로 형성되어도 무방하다. 여기서, 제1저항체 패턴(11)은 4개로 어레이된 칩 소자에서 제1단위소자에 사용되는 것으로 한다. 그에 따라, 제1저항체 패턴(11)의 인출 전극(11a)은 제1단위소자 영역에 존재하는 외부 단자들(20, 22)에 접촉한다.

제2저항체 패턴(12)은 제1저항체 패턴(11)의 바로 밑에 적층된다. 제2저항체 패턴(12)은 소체(30)의 제1면의 제1외부 단자(20) 및 제2면의 제2외부 단자(22)와 이격되도록 소체(30)의 내부에 형성된다. 제2저항체 패턴(12)은 인출 전극(12a)을 통해 제1외부 단자(20) 및 제2외부 단자(22)에 연결된다. 바람직하게, 제2저항체 패턴(12)은 미앤더 라인(meander line) 형상으로 형성된다. 물론, 필요에 따라서, 제2저항체 패턴(12)은 삼각형, 사각형, 원형 등과 같은 톱니 형상으로 형성되어도 무방하다. 여기서, 제2저항체 패턴(12)은 4개로 어레이된 칩 소자에서 제2단위소자에 사용되는 것으로 한다. 그에 따라, 제2저항체 패턴(12)의 인출 전극(12a)은 제2단위소자 영역에 존재하는 외부 단자들(20, 22)에 접촉한다.

제1공통 접지 패턴(13)은 제2저항체 패턴(12)의 바로 밑에 적층된다. 제1공통 접지 패턴(13)은 소체(30)의 일측 단부에서 타측 단부를 가로지르는 형태로 형성된다. 제1공통 접지 패턴(13)은 인출 전극(13a)을 통해 제3면의 제3외부 단자(24)에 연결된다.

커패시터 패턴(14)은 제1공통 접지 패턴(13)의 바로 밑에 적층된다. 커패시터 패턴(14)은 단위소자 영역별로 상호 이격되게 형성된 복수의 제1서브 내부 전극 패턴 및 복수의 제2서브 내부 전극 패턴을 포함한다. 도 8에서, 커패시터 패턴(14)은 소체(30)의 횡 방향 일측 단부에서 타측 단부측으로 연장된 복수의 제1서브 내부 전극 패턴들(14e, 14f, 14g, 14h) 및 횡 방향 타측 단부에서 일측 단부측으로 연장된 복수의 제2서브 내부 전극 패턴(14a, 14b, 14c, 14d)이 형성된다. 복수의 제1서브 내부 전극 패턴들(14e, 14f, 14g, 14h)은 각각의 인출 전극(14i)을 통해 제1외부 단자(20)에 접촉되고, 복수의 제2서브 내부 전극 패턴들(14a, 14b, 14c, 14d)은 각각의 인출 전극(14i)을 통해 제2외부 단자(22)에 접촉된다. 여기서, 제1서브 내부 전극 패턴(14e)과 제2서브 내부 전극 패턴(14a)은 제1단위소자에 형성되는 것으로 볼 수 있고, 제1서브 내부 전극 패턴(14f)과 제2서브 내부 전극 패턴(14b)은 제2단위소자에 형성되는 것으로 볼 수 있고, 제1서브 내부 전극 패턴(14g)과 제2서브 내부 전극 패턴(14c)은 제3단위소자에 형성되는 것으로 볼 수 있고, 제1서브 내부 전극 패턴(14h)과 제2서브 내부 전극 패턴(14d)은 제4단위소자에 형성되는 것으로 볼 수 있다.

제2공통 접지 패턴(15)은 커패시터 패턴(14)의 바로 밑에 적층된다. 제2공통 접지 패턴(15)은 소체(30)의 일측 단부에서 타측 단부를 가로지르는 형태로 형성된다. 제2공통 접지 패턴(15)은 인출 전극(15a)을 통해 제3면의 제3외부 단자(24)에 연결된다.

제3저항체 패턴(16)은 제2공통 접지 패턴(15)의 바로 밑에 적층된다. 제3저항체 패턴(16)은 소체(30)의 제1면의 제1외부 단자(20) 및 제2면의 제2외부 단자(22)와 이격되도록 소체(30)의 내부에 형성된다. 제3저항체 패턴(16)은 인출 전극(16a)을 통해 제1외부 단자(20) 및 제2외부 단자(22)에 연결된다. 바람직하게, 제3저항체 패턴(16)은 미앤더 라인(meander line) 형상으로 형성된다. 물론, 필요에 따라서, 제3저항체 패턴(16)은 삼각형, 사각형, 원형 등과 같은 톱니 형상으로 형성되어도 무방하다. 여기서, 제3저항체 패턴(16)은 4개로 어레이된 칩 소자에서 제3단위소자에 사용되는 것으로 한다. 그에 따라, 제3저항체 패턴(16)의 인출 전극(16a)은 제3단위소자 영역에 존재하는 외부 단자들(20, 22)에 접촉한다.

제4저항체 패턴(17)은 제3저항체 패턴(16)의 바로 밑에 배치된다. 제4저항체 패턴(17)은 소체(30)의 제1면의 제1외부 단자(20) 및 제2면의 제2외부 단자(22)와 이격되도록 소체(30)의 내부에 형성된다. 제4저항체 패턴(17)은 인출 전극(17a)을 통해 제1외부 단자(20) 및 제2외부 단자(22)에 연결된다. 바람직하게, 제4저항체 패턴(17)은 미앤더 라인(meander line) 형상으로 형성된다. 물론, 필요에 따라서, 제4저항체 패턴(17)은 삼각형, 사각형, 원형 등과 같은 톱니 형상으로 형성되어도 무방하다. 여기서, 제4저항체 패턴(17)은 4개로 어레이된 칩 소자에서 제4단위소자에 사용되는 것으로 한다. 그에 따라, 제4저항체 패턴(17)의 인출 전극(17a)은 제4단위소자 영역에 존재하는 외부 단자들(20, 22)에 접촉한다.

도 4에서, 제1공통 접지 패턴(13) 및 제2공통 접지 패턴(15)이 본 발명의 특허청구범위에 기재된 제1내부 전극 패턴의 일 예가 되고, 커패시터 패턴(14)이 본 발명의 특허청구범위에 기재된 제2내부 전극 패턴의 일 예가 된다. 한편, 도 4의 제1저항체 패턴(11) 내지 제4저항체 패턴(17)이 본 발명의 특허청구범위에 기재된 저항체 패턴의 일 예가 된다.

상술한 설명에서, 제1공통 접지 패턴(13)을 중심으로 저항체 패턴(11, 12)이 상부에 배치되고, 커패시터 패턴(14)이 저항체 패턴(11, 12)과 반대되는 부위에 배치된다. 그리고, 제2공통 접지 패턴(15)을 중심으로 저항체 패턴(16, 17)이 하부에 배치되고, 커패시터 패턴(14)이 저항체 패턴(16, 17)과 반대되는 부위에 배치된다.

한편, 제1 및 제2공통 접지 패턴(13, 15)은 그들 사이에 적층된 커패시터 패턴(14)과 중첩된 면적을 가진다. 바람직하게는, 커패시터 패턴(14)은 해당 시트에서 인출 전극(14i)을 제외한 나머지 부분인 각각의 서브 내부 전극 패턴(14a, 14b, 14c, 14d, 14e, 14f, 14g, 14h)이 차지하는 영역이 제1 및 제2 공통 접지 패턴(13, 15)과 중첩된다.

상술한 바와 같은 본 발명의 실시예에 따른 적층형 칩 소자는 내부 R(L) - G - C - G - R(L) 구조를 가지는 무방향성 RC필터로 이해할 수 있다. 기존 RLC(ADF) 타입은 L과 R을 만들기 위해 다층으로 구현해야 하고, L층만 구현할 경우 총 25층(각 층마다 비아(via)로 연결)이 필요하다. 이에 비해, 본 발명의 실시예는 R만을 구현하므로 하나의 층에 저항체 패턴을 펼쳐서 구현(비아 미사용)하면 되고, L층만 구현시 총 4층이 필요하다.

한편, 저항체 패턴(11, 12, 16, 17)의 경우, 서로 상이한 패턴을 사용하지 않고 선 폭을 대략 40㎛ 정도로 하는 1층의 동일한 패턴을 이용하여 구현가능하다. 그에 따라. 패턴 구현에 필요한 스크린을 간소화시킬 수 있다. 즉, 본 발명의 실시예의 적층형 칩 소자 설계시 총 5장의 스크린이 필요하다.

도 12는 본 발명의 실시예에 따른 적층형 칩 소자의 특성을 시뮬레이션한 그래프로서, 도 12에는 본 발명의 실시예에 따른 적층형 칩 소자와 기존 제품(예컨대, AVRC14S03Q03050R)을 시뮬레이션한 결과가 나타나 있다.

시뮬레이션 결과, 본 발명의 실시예에 따른 적층형 칩 소자의 삽입손실(Insertion Loss)은 대략 -5.4dB이고, 기존 제품의 삽입손실은 대략 -3.8dB이다.

본 발명의 실시예에 따른 적층형 칩 소자는, 1MHz부분에서 삽입손실이 내, 외부 채널 차이가 비슷하고, 신호통과저지 대역 역시 내, 외부 채널이 비슷한 구간에 구현됨을 알 수 있다.

도 13은 본 발명의 실시예에 따른 적층형 칩 소자를 실제로 제품화한 후에 특성을 테스트한 결과 그래프이다.

테스트 결과, 본 발명의 실시예에 따른 적층형 칩 소자의 삽입손실은 대략 -4.6 dB이고 저항은 대략 63Ω이다. 이에 반해, 종래 제품(예컨대, AVRC14S03Q03050R)의 삽입손실은 대략 -3.8dB이고 저항은 대략 50Ω이다. 도 13에서, 테스트 샘플(Test sample)로 표시한 그래프가 본 발명의 실시예에 따른 적층형 칩 소자를 테스트한 결과 그래프이고, AVRC14S03Q03050R로 표시한 그래프가 종래 제품을 테스트한 결과 그래프이다.

도 13의 테스트 결과 그래프에서와 같이, 본 발명의 실시예에 따른 적층형 칩 소자는 기존 제품에 비해 광대역 특성을 가지므로 신규 RLC 타입 필터(예컨대, 카오디오용 필터, LTE용 필터, DMB필터)를 저가형으로 구현가능하다.

마지막으로, 기존의 RC필터의 제조 공정과 상술한 본 발명의 적층형 칩 소자의 제조 공정을 비교하여 보면 아래와 같다.

먼저, 기존 RC필터의 제조 공정은 대략적으로, "전극 인쇄 → 적층 → 압착 → 절단 → 중략 → 외부 전극 형성 → 저항(R) 인쇄 → 전극 소부 → 도금"의 순으로 이루어진다.

이에 반해, 본 발명의 적층형 칩 소자는 LV필터의 제조 공정을 적용하므로, 상기의 제조 공정순서에서 저항 인쇄 및 전극 소부 공정이 제거된다. 그에 따라, 저항 인쇄 공정 중에 발생할 수 있는 불량률을 줄일 수 있을 뿐만 아니라 저항 페이스트를 사용하지 않으므로 재료비용을 절약할 수 있게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

11 : 제1저항체 패턴 12 : 제2저항체 패턴
13 : 제1공통 접지 패턴 14 : 커패시터 패턴
15 : 제2공통 접지 패턴 16 : 제3저항체 패턴
17 : 제4저항체 패턴 20 : 제1외부 단자
22 : 제2외부 단자 24 : 제3외부 단자
30 : 소체

Claims (10)

1. 소체의 내부에 미앤더 라인 형상으로 형성되어, 일측이 복수의 제1외부 단자들 중 하나에 연결되고, 타측이 복수의 제2외부 단자들 중 하나에 연결되는 제1저항체 패턴;
   상기 소체의 내부에 미앤더 라인 형상으로 형성되어 상기 제1저항체 패턴의 하부에 적층되되, 일측이 다른 하나의 제1외부 단자에 연결되고, 타측이 다른 하나의 제2외부 단자에 연결되는 제2저항체 패턴;
   상기 제2저항체 패턴의 하부에 적층되고, 상기 복수의 제1외부 단자들 및 복수의 제2외부 단자들과 연결되는 커패시터 패턴;
   상기 소체의 내부에 미앤더 라인 형상으로 형성되어 상기 커패시터 패턴의 하부에 적층되되, 일측이 다른 하나의 제1외부 단자에 연결되고, 타측이 다른 하나의 제2외부 단자에 연결되는 제3저항체 패턴; 및
   상기 소체의 내부에 미앤더 라인 형상으로 형성되어 상기 제3저항체 패턴의 하부에 적층되되, 일측이 다른 하나의 제1외부 단자에 연결되고, 타측이 다른 하나의 제2외부 단자에 연결되는 제4저항체 패턴을 포함하는 것을 특징으로 하는 적층형 칩 소자.
2. 청구항 1에 있어서,
   상기 제1저항체 패턴 내지 제4저항체 패턴은 외주부에 복수의 돌출부가 형성된 미앤더 라인 형상으로 형성되는 것을 특징으로 하는 적층형 칩 소자.
3. 청구항 1에 있어서,
   상기 제1저항체 패턴 내지 제4저항체 패턴은 서로 다른 인출 전극을 통해 서로 다른 제1외부 단자에 연결되는 것을 특징으로 하는 적층형 칩 소자.
4. 청구항 1에 있어서,
   상기 제1저항체 패턴 내지 제4저항체 패턴은 서로 다른 인출 전극을 통해 서로 다른 제2외부 단자에 연결되는 것을 특징으로 하는 적층형 칩 소자.
5. 청구항 1에 있어서,
   상기 커패시터 패턴은,
   단위소자 영역별로 상호 이격되어 형성되어 상기 복수의 제1외부 단자와 각각 연결되는 복수의 제1서브 내부 전극 패턴들을 포함하고,
   상기 복수의 제1서브 내부 전극 패턴들 각각은 인출 전극을 통해 제1외부 단자와 연결되는 것을 특징으로 하는 적층형 칩 소자.
6. 청구항 5에 있어서,
   상기 커패시터 패턴은,
   단위소자 영역별로 상호 이격되어 형성되어 상기 복수의 제2외부 단자와 각각 연결되는 복수의 제2서브 내부 전극 패턴들을 더 포함하고,
   상기 복수의 제2서브 내부 전극 패턴들 각각은 인출 전극을 통해 제2외부 단자와 연결되는 것을 특징으로 하는 적층형 칩 소자.
7. 청구항 1에 있어서,
   상기 소체의 내부에 형성되어 상기 제2저항체 패턴 및 상기 커패시터 패턴의 사이에 적층되되, 양측이 제3외부 단자에 연결되는 제1공통 접지 패턴을 더 포함하는 것을 특징으로 하는 적층형 칩 소자.
8. 청구항 7에 있어서,
   상기 제1공통 접지 패턴은,
   일측이 상기 소체의 제3면에 형성된 제3외부 단자에 연결된 인출 전극과 연결되고, 타측이 상기 소체의 제4면에 형성된 제3외부 단자에 연결된 인출 전극과 연결되는 것을 특징으로 하는 적층형 칩 소자.
9. 청구항 1에 있어서,
   상기 소체의 내부에 형성되어 상기 커패시터 패턴 및 상기 제3저항체 패턴의 사이에 적층되되, 양측이 제3외부 단자에 연결되는 제2공통 접지 패턴을 더 포함하는 것을 특징으로 하는 적층형 칩 소자.
10. 청구항 9에 있어서,
    상기 제2공통 접지 패턴은,
    일측이 상기 소체의 제3면에 형성된 제3외부 단자에 연결된 인출 전극과 연결되고, 타측이 상기 소체의 제4면에 형성된 제3외부 단자에 연결된 인출 전극과 연결되는 것을 특징으로 하는 적층형 칩 소자.

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