KR101286428B1 - 마스크 블랭크, 전사용 마스크, 전사용 마스크의 제조 방법 및 반도체 디바이스의 제조 방법 - Google Patents

마스크 블랭크, 전사용 마스크, 전사용 마스크의 제조 방법 및 반도체 디바이스의 제조 방법 Download PDF

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Abstract

ArF 엑시머 레이저 노광광이 적용되는 바이너리형 마스크를 작성하기 위해 이용되는 마스크 블랭크는, 투광성 기판 상에, 전사 패턴을 형성하기 위한 차광막을 갖는다. 상기 차광막은, 하층 및 상층의 적층 구조로 이루어지고, 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이다. 상기 하층은, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이다. 상기 상층은, 막 두께가 3㎚ 이상 6㎚ 이하이다. 상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하이다.

Description

마스크 블랭크, 전사용 마스크, 전사용 마스크의 제조 방법 및 반도체 디바이스의 제조 방법{MASK BLANK, MASK FOR TRANSFER, METHOD OF MANUFACTURING MASK FOR TRANSFER, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 디바이스 등의 제조에 있어서 사용되는 마스크 블랭크, 전사용 마스크, 전사용 마스크의 제조 방법, 및 반도체 디바이스의 제조 방법 등에 관한 것이다.
반도체 디바이스 등의 미세화는, 성능, 기능의 향상(고속 동작이나 저소비 전력화 등)이나 저코스트화를 초래하는 이점이 있어, 미세화는 점점 더 가속되고 있다. 이 미세화를 지탱하고 있는 것이 리소그래피 기술이며, 전사용 마스크는 노광 장치, 레지스트 재료와 함께 키 기술로 되어 있다.
최근, 반도체 디바이스의 설계 사양에서 말하는 DRAM 하프 피치(hp) 45㎚∼32㎚세대의 개발이 진행되고 있다. 이것은 ArF 엑시머 레이저 노광광(이하, ArF 노광광)의 파장 193㎚의 약 1/4∼1/6에 상당한다. 특히 hp 45㎚ 이후의 세대에서는 종래의 위상 시프트법, 경사 입사 조명법이나 동공 필터법 등의 초해상 기술(Resolution Enhancement Technology : RET)과 광근접 효과 보정(Optical Proximity Correction : OPC) 기술의 적용만으로는 불충분하게 되고 있고, 초고 NA(Numerical Aperture) 기술(액침 리소그래피)이 필요하게 되고 있다.
그런데, 반도체 제조에 필요한 회로 패턴은, 복수의 포토 마스크(레티클) 패턴에 의해서 반도체 웨이퍼에 순차적으로 노광된다. 예를 들면, 소정의 레티클이 세트된 축소 투영 노광 장치(노광 장치)는, 웨이퍼 상의 피투영 영역을 차례차례로 겹치지 않게 하면서 반복 패턴을 투영 노광하는 방식(스텝ㆍ앤드ㆍ리피트 방식), 또는 레티클과 웨이퍼를 투영 광학계에 대해 동기 주사하고, 반복 패턴을 투영 노광하는 방식(스텝ㆍ앤드ㆍ스캔 방식)이 주류로 되어 있다. 이들에 의해, 반도체 웨이퍼 내에 소정 개수분의 집적 회로 칩 영역을 형성한다.
포토 마스크(레티클)는, 전사 패턴을 형성한 영역과, 그 외주의 영역을 갖는다. 이 외주 영역, 즉 포토 마스크(레티클)에 있어서의 네개의 변을 따른 주연의 영역은, 포토 마스크(레티클) 상의 전사 패턴을, 웨이퍼 상의 피투영 영역을 차례차례로 겹치지 않게 하면서 순차적으로 노광할 때에, 집적 회로 칩의 형성수를 늘리는 목적으로, 서로의 외주 영역이 겹치도록 하여 노광, 전사된다. 통상, 노광 장치의 마스크 스테이지에는, 외주 영역으로의 노광광의 조사를 차광하기 위한 차폐판이 설치되어 있다. 그러나, 차폐판에 의한 노광광의 차폐에서는, 위치 정밀도의 한계나 광의 회절 현상의 문제가 있어, 외주 영역에 노광광이 누설되게 되는(이 광을 누설광이라 함) 것을 피할 수 없다. 이 외주 영역으로의 누설광이 포토 마스스크를 투과하게 되면, 웨이퍼 상의 레지스트를 감광시키게 될 우려가 있다.
이와 같은 중첩 노광에 의한 웨이퍼 상의 레지스트 감광을 방지하는 목적으로, 포토 마스크의 외주 영역에는 차광대(차광체의 띠, 차광체 링)를 마스크 가공에 의해 제작한다. 또한, 이 외주 영역의 차광대를 형성하는 영역에 있어서는, 중첩 노광에 의한 웨이퍼 상의 레지스트 감광을 억제하기 위해서는, 통상, OD값(광학 농도)이 3 이상이면 바람직하다고 되어 있고, 적어도 2.8 정도는 필요하다고 되어 있다.
바이너리 마스크의 경우, 차광막은, 차광막의 차광성이 높기 때문에, 전사 패턴 영역에 차광막 패턴을 형성함과 함께, 전사 패턴 영역의 외주의 영역에 차광대를 형성하는 역할도 갖는다.
차광막에는, 노광광에 대한 표면 반사를 어느 정도 낮게 하는 것도 필요로 되어 있다. 이 때문에, 차광막의 구조는, 차광 성능을 확보하기 위한 층과 표면 반사율을 저감시키기 위한 층(표면 반사 방지층)의 적어도 2층의 적층 구조로 되어 있는 것이 일반적이다. 표면 반사 방지층은, 그 특성상, 차광 성능을 높이는 것은 어려워, 차광막의 박막화에는 그다지 기여하지 못하는 층이다. 차광막의 박막화에는, 이들의 제약이 있다.
차광막을 박막화하면, OD값(광학 농도)이 감소하게 된다. 크롬계의 차광막에서는, 일반적으로 필요로 되어 있는 OD=3을 달성하기 위해, 60㎚ 정도의 전체의 막 두께가 최저한 필요하며, 대폭적인 박막화는 곤란하다(예를 들면, 특허 문헌 1 : 일본 특허 공개 제2007-241136호 공보의 단락 [0005] 참조).
또한, 예를 들면, MoSi계 재료의 적층 구조로 이루어지는 차광막, 예를 들면 기판측으로부터 MoSiN 주 차광층/MoSiON 반사 방지층의 적층 구조로 이루어지는 차광막 등을 구비하는 소위 바이너리형 포토 마스크의 경우에 있어서도, 필요로 되어 있는 OD=2.8을 달성하기 위해, 통상 60㎚ 정도의 전체의 막 두께가 최저한 필요하며, 대폭적인 박막화는 곤란하다(특허 문헌 2 : 일본 특허 공개 제2006-78825호 공보).
한편, 특허 문헌 3(국제 공개 제2005/124454 공보)에는, 광 반투과막을 구비하는 마스크 블랭크가 개시되어 있다. 이 광 반투과막은, 소정의 투과율만 노광광을 투과하는 특성을 갖고, 이 특성에 관해서는 종래의 하프톤형 위상 시프트막과 대략 마찬가지이다. 그러나, 이 광 반투과막은, 광 반투과막이 있는 광 반투과부를 투과하는 노광광과 광 반투과막이 없는 투광부를 투과하는 노광광과의 사이에서의 위상차가 작다고 하는 특성도 겸비하고 있다. 이 특성은, 종래의 하프톤형 위상 시프트막과는 전혀 다르다. 이 광 반투과막을 구비하는 마스크 블랭크는, 인핸서 마스크를 제작하기 위해 사용되는 것이다.
그런데, 반도체 디바이스의 설계 사양에서 말하는 DRAM 하프 피치(hp) 40㎚ 이후의 세대의 바이너리형 마스크에 있어서는, ArF 노광광의 파장 193㎚보다도 전사용 마스크 상의 전사 패턴의 선폭의 쪽이 작고, 또한 이것에 대응하기 위한 초해상 기술을 채용하거나 함으로써, 전사 패턴 영역(메인 패턴 영역)의 차광막 패턴의 막 두께가 두꺼우면, 전자계(EMF : Electromagnetic Field) 효과에 기인하는 바이어스(패턴 선폭 등의 보정량)이 커진다고 하는 문제가 생긴다. 전자계(EMF) 효과에 따른 바이어스는, 웨이퍼 상의 레지스트에의 전사 패턴 선폭의 CD 정밀도에 큰 영향을 준다. 이 때문에, 전자계 효과의 시뮬레이션을 행하고, EMF 바이어스에 의한 영향을 억제하기 위해, 전사용 마스크의 제작시에, 전사용 마스크에 제작하는 전사 패턴의 보정을 행할 필요가 있다. 이 전사 패턴의 보정 계산은, EMF 바이어스가 클수록 복잡화하다. 또한, 보정 후의 전사 패턴도 EMF 바이어스가 클수록 복잡화하여, 전사용 마스크 제작에 큰 부하가 걸린다. EMF에 기인하는 바이어스가 커짐으로써, 이들에 대한 새로운 과제가 발생하고 있다.
바이너리 마스크의 마스크 설계에 있어서의 광학 시뮬레이션은, 설계된 전사 패턴이 피전사체(웨이퍼 상의 레지스트 등)에 설계대로 노광 전사되기 때문에, 추가 배치해야 할 OPC(Optical Proximity Correction)나 SRAF(Sub Resolution Assist Features) 등의 보정 패턴의 형상이나 패턴 선폭의 보정량(바이어스량) 등을 산출하는 것을 큰 목적으로 하고 있다. 이 마스크 설계의 광학 시뮬레이션에 TMA(Thin Mask Analysis)가 있다. TMA는, 전사용 마스크의 차광막이, 막 두께가 제로이고 소정의 광학 농도를 갖고 있다고 하는 이상(理想) 상의 막으로서 보정 패턴의 형상이나 패턴 선폭의 보정량을 산출하는 것이다. 이상 상의 막으로 행하는 간이적인 시뮬레이션이므로, 시뮬레이션의 계산 부하가 작다고 하는 큰 메리트가 있다. 그러나, EMF 효과에 대해서는 고려되어 있지 않은 시뮬레이션이므로, EMF 효과의 영향이 커지는 최근의 미세 패턴에서는, TMA의 시뮬레이션 결과만으로는 불충분하였다.
본 발명자들은, 상기 전자계(EMF) 효과의 과제에 관한 것으로, 예의 개발을 행하였다.
우선, EMF 효과의 영향이 작은 차광막이면, TMA의 시뮬레이션을 이용하기 쉬워져, EMF 바이어스의 보정 계산의 부하를 작게 할 수 있다고 하는 데 주목하였다.
또한, EMF 효과의 영향이 작은 차광막에 대해서 연구한 결과, 바이너리형 전사용 마스크의 경우에 있어서도, 차광막이 있는 차광부를 투과하는 노광광과 차광막이 없는 투광부를 투과하는 노광광과의 사이에서의 위상차(이하, 이 위상차를 간단히 위상차라고 함)가 관계되는 것이 판명되었다. 즉, 차광막의 위상차가 작아져 감에 따라, EMF 바이어스가 저감하는 것이 시뮬레이션에 의해서 명백하게 된 것이다.
또한, 차광막의 막 두께도 EMF 바이어스에 관계되어 있는 것이 판명되었다. 즉, 차광막의 막 두께가, 50㎚ 미만이면, EMF 바이어스의 영향을 보정하기 위한 전사 패턴의 보정 계산 부하가 작아지고, 전사용 마스크 제작의 부하도 작아진다. 또한, 차광막의 막 두께가 47㎚ 이하이면, EMF 바이어스를 상당히 저감할 수 있다. 또한, 차광막의 막 두께가 40㎚ 이하이면, 보다 현저한 EMF 바이어스의 저감 효과가 얻어지는 것이 시뮬레이션에 의해서 각각 판명되었다.
차광막을 구성하는 층 중, 상층인 표면 반사 방지층은, 반사 방지 기능을 갖게 할 필요가 있기 때문에, 산소나 질소를 어느 정도 이상 함유시킬 필요가 있어, 필연적으로 굴절률이 높아진다. 이로 인해, 표면 반사 방지층은, 차광막의 위상차가 커 플러스로 되는 방향으로 작용한다. 또한, 표면 반사 방지층은, 반사 방지 기능을 갖게 하기 위해서는, 소쇠 계수 k가 작은 재료로 형성할 필요가 있다. 그리고, 하층인 차광층에서 차광막 전체의 차광 성능의 대부분을 확보해야만 하므로, 차광층은 소쇠 계수 k가 큰 재료로 형성할 필요가 있다.
이들을 고려한 결과, 우선, 차광층(하층)은, 굴절률 n이 작고, 또한 소쇠 계수 k가 큰 재료를 선정하는 데에 이르렀다. 이와 같은 특성을 갖는 재료는, 천이 금속 실리사이드를 포함하고, 재료의 굴절률 n을 올리게 하거나, 혹은 소쇠 계수 k를 내리게 하는 다른 성분(특히, 산소나 질소)의 함유량은 10원자％ 미만으로 제한된 천이 금속 실리사이드계의 재료인 것을 밝혀냈다. 즉, 차광층을 구성하는 재료에, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료를 선정하였다.
다음으로, 차광막의 전체 막 두께가 45㎚ 이하, 또한 노광광에 대한 광학 농도가 2.8 이상, 또한 위상차가 30도 이하의 3개의 조건을 동시에 충족시키는 막 구성을 검토하였다. 차광막 전체의 막 두께가 45㎚ 이하이며, 광학 농도가 낮은 표면 반사 방지층(상층)과의 적층 구조로 광학 농도 2.8 이상을 확보하기 위해서는, 상기의 재료로 형성되는 차광층(하층)은 30㎚의 막 두께가 적어도 필요한 것을 밝혀냈다. 이 막 두께의 차광층으로 되면, 차광막의 위상차가 소폭의 마이너스로 되는 방향 정도밖에 작용하지 않는다. 이 때문에, 표면 반사 방지층의 막 두께를 종래와 같은 두께로 하면, 차광막 전체에서의 위상차가 플러스 30도를 크게 초과하게 된다. 또한, 최근의 노광 장치의 진보에 의해, 차광막으로부터의 표면 반사가 노광 전사에 끼치는 영향이 작아지게 되고, 종래보다도 표면 반사율이 다소 커도 허용되기 쉬운 경향이 있다. 이들을 고려하여, 차광막의 표면 반사율이 50％ 미만으로 완만하게 설정되고, 검토한 결과, 표면 반사 방지층의 막 두께는, 선정한 차광층의 재료이면, 3㎚ 이상이면, 표면 반사율을 50％ 미만으로 할 수 있는 것이 판명되었다. 또한, 표면 반사 방지층의 막 두께가 6㎚ 이하이면, 차광막 전체에서의 위상차를 30도 이내로 억제할 수 있는 것도 밝혀냈다.
이상의 다방면으로부터의 검토 결과를 종합적으로 고려하여, 본 발명을 완성시키는 데에 이르렀다.
본 발명은, EMF 바이어스가 저감된 차광막을 갖고, 따라서 전사용 마스크 제작에 따른 각종 부하가 크게 경감되고, 게다가 전사용 마스크로 하였을 때에, 중첩 노광에 의한 누설광에 의해서, 웨이퍼 상의 레지스트막이 노광하는 것을 억제할 수 있는 만큼의 광학 농도를 차광막에 확보한다고 하는 조건도 동시에 충족시킬 수 있는 마스크 블랭크, 전사용 마스크, 전사용 마스크의 제조 방법, 및 반도체 디바이스의 제조 방법 등의 제공을 목적으로 한다.
본 발명은, 이하의 구성을 갖는다.
(구성 1)
ArF 엑시머 레이저 노광광이 적용되는 바이너리형 마스크를 작성하기 위해 이용되고, 투광성 기판 상에, 전사 패턴을 형성하기 위한 차광막을 갖는 마스크 블랭크로서,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 하는 마스크 블랭크.
(구성 2)
상기 차광층(하층) 중의 천이 금속의 함유량을 천이 금속과 규소의 합계 함유량으로 나눈 비율이 42％ 이하인 것을 특징으로 하는 구성 1에 기재된 마스크 블랭크.
(구성 3)
상기 차광층(하층) 중의 천이 금속은, 몰리브덴(Mo)인 것을 특징으로 하는 구성 1 또는 2에 기재된 마스크 블랭크.
(구성 4)
ArF 엑시머 레이저 노광광이 적용되는 바이너리형 마스크를 작성하기 위해 이용되고, 투광성 기판 상에, 전사 패턴을 형성하기 위한 차광막을 갖는 마스크 블랭크로서,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 굴절률 n이 2.00 미만, 또한 소쇠 계수 k가 2.37 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 하는 마스크 블랭크.
(구성 5)
상기 표면 반사 방지층(상층)은, 굴절률 n이 2.00 이상, 또한 소쇠 계수 k가 1.00 이하인 재료로 이루어지는 것을 특징으로 하는 구성 1 내지 4 중 어느 하나에 기재된 마스크 블랭크.
(구성 6)
상기 차광층(하층)은, 막 두께가 42㎚ 이하인 것을 특징으로 하는 구성 1 내지 5 중 어느 하나에 기재된 마스크 블랭크.
(구성 7)
상기 표면 반사 방지층(상층)은,
천이 금속 및 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료,
규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료,
또는, 천이 금속에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료
를 주성분으로 하는 것을 특징으로 하는 구성 1 내지 6 중 어느 하나에 기재된 마스크 블랭크.
(구성 8)
상기 표면 반사 방지층(상층) 내의 천이 금속은, 몰리브덴(Mo)인 것을 특징으로 하는 구성 7에 기재된 마스크 블랭크.
(구성 9)
구성 1 내지 8 중 어느 하나에 기재된 마스크 블랭크에 있어서의 상기 차광막을, 에칭에 의해 패터닝하는 에칭 공정을 갖는 것을 특징으로 하는 전사용 마스크의 제조 방법.
(구성 10)
ArF 엑시머 레이저 노광광이 적용되는 바이너리형의 전사용 마스크로서,
상기 전사용 마스크는, 투광성 기판 상에, 전사 패턴을 갖는 차광막을 갖고 이루어지고,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 하는 전사용 마스크.
(구성 11)
ArF 엑시머 레이저 노광광이 적용되는 바이너리형의 전사용 마스크로서,
상기 전사용 마스크는, 투광성 기판 상에, 전사 패턴을 갖는 차광막을 갖고 이루어지고,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 굴절률 n이 2.00 미만, 또한 소쇠 계수 k가 2.37 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 하는 전사용 마스크.
(구성 12)
상기 차광막에 형성되어 있는 전사 패턴에는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴이 포함되어 있는 것을 특징으로 하는 구성 10 또는 11에 기재된 전사용 마스크.
(구성 13)
구성 10 내지 12 중 어느 하나에 기재된 전사용 마스크를 이용하여, 반도체 웨이퍼 상에 회로 패턴을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
(구성 14)
반도체 웨이퍼 상에 형성되는 회로 패턴에는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴이 포함되어 있는 것을 특징으로 하는 구성 13에 기재된 반도체 디바이스의 제조 방법.
본 발명에 따르면, EMF 바이어스가 저감된 차광막을 실현하여 제공할 수 있어, 이에 의해 전사용 마스크 제작에 따른 각종 부하가 크게 경감된다. 또한, 이 EMF 바이어스가 저감된 차광막은, 중첩 노광에 의한 누설광에 의해서, 웨이퍼 상의 레지스트막이 노광되는 것을 억제할 수 있는 만큼의 광학 농도를 상기 차광막에 확보한다고 하는 조건도 동시에 충족시킬 수 있다.
도 1은 위상차가 다른 복수 종류의 각 차광막에 있어서의 전사 패턴의 풀 피치와 EMF 바이어스와의 관계를 나타내는 그래프.
도 2는 차광막의 위상차와 EMF 바이어스와의 관계를 나타내는 그래프.
도 3은 표면 반사 방지층의 막 두께와 차광막의 위상차와의 관계, 및 표면 반사 방지층의 막 두께와 노광광에 대한 표면 반사율과의 관계를 나타내는 그래프.
도 4는 표면 반사 방지층의 막 두께와 EMF 바이어스와의 관계를 나타내는 그래프.
도 5는 전사 패턴의 풀 피치가 80㎚인 경우에 있어서의, 차광층의 굴절률 n, 소쇠 계수 k에 의한 EMF 바이어스를 버블의 크기로 나타낸 그래프.
도 6은 전사 패턴의 풀 피치가 100㎚인 경우에 있어서의, 차광층의 굴절률 n, 소쇠 계수 k에 의한 EMF 바이어스를 버블의 크기로 나타낸 그래프.
도 7은 전사 패턴의 풀 피치가 120㎚인 경우에 있어서의, 차광층의 굴절률 n, 소쇠 계수 k에 의한 EMF 바이어스를 버블의 크기로 나타낸 그래프.
도 8은 동일한 굴절률 n을 갖는 차광층에 대해서, 차광막의 막 두께와 EMF 바이어스와의 관계를 나타내는 그래프.
도 9는 차광층의 소쇠 계수 k 및 막 두께와 광학 농도와의 관계를 나타내는 그래프.
도 10은 몰리브덴 실리사이드막 내의 Mo/(Mo+Si) 비율과, 막의 굴절률 n 및 소쇠 계수 k와의 관계를 나타내는 그래프.
도 11은 본 발명의 실시예 1에 있어서 차광막의 상층 막 두께와 하층 막 두께를 각각 변화시켰을 때에, 전체 막 두께, 전체 위상 시프트, 전체 OD, 표면 반사율이 각각 어떻게 변화하는지를 조사한 그래프.
도 12는 본 발명의 실시예 2에 있어서 차광막의 상층 막 두께와 하층 막 두께를 각각 변화시켰을 때에, 전체 막 두께, 전체 위상 시프트, 전체 OD, 표면 반사율이 각각 어떻게 변화하는지를 조사한 그래프.
도 13은 본 발명의 마스크 블랭크의 일 실시 형태를 나타내는 모식적 단면도.
도 14는 본 발명의 일 실시예에 따른 전사용 마스크의 제조 공정을 설명하기 위한 모식적 단면도.
이하, 본 발명을 상세하게 설명한다.
본 발명의 마스크 블랭크는,
ArF 엑시머 레이저 노광광이 적용되는 바이너리형 마스크를 작성하기 위해 이용되고, 투광성 기판 상에, 전사 패턴을 형성하기 위한 차광막을 갖는 마스크 블랭크로서,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 한다.
또한, 본 발명의 마스크 블랭크는,
ArF 엑시머 레이저 노광광이 적용되는 바이너리형 마스크를 작성하기 위해 이용되고, 투광성 기판 상에, 전사 패턴을 형성하기 위한 차광막을 갖는 마스크 블랭크로서,
상기 차광막은, 차광층(하층) 및 표면 반사 방지(상층)층의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 굴절률 n이 2.00 미만, 또한 소쇠 계수 k가 2.37 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 한다.
상기의 각 구성에 따르면, EMF 바이어스가 저감된 차광막을 실현하여 제공할 수 있고, 이에 의해 전사용 마스크 제작에 따른 각종 부하가 크게 경감된다. 또한, 이 EMF 바이어스가 저감된 차광막은, 중첩 노광에 의한 누설광에 의해서, 웨이퍼 상의 레지스트막이 노광하는 것을 억제할 수 있는 만큼의 광학 농도(2.8 이상)를 상기 차광막에 확보한다고 하는 조건도 동시에 충족시킬 수 있다.
도 1은, 다양한 위상차를 갖는 차광막(OD는 2.8 이상)에, 다양한 패턴 피치의 라인 앤드 스페이스 패턴(전사 패턴)을 갖는 전사용 마스크를 제작하여 대상물에 노광 전사한 경우에 생기는 EMF 바이어스를 시뮬레이션으로 산출한 결과이다. 이 시뮬레이션에서는, ArF 노광광의 조명 조건을 윤대 조명(Annular Illumination)으로 설정하여 산출하고 있다. 또한, 그래프 횡축의 피치는, 노광 전사된 대상물(반도체 웨이퍼 상의 레지스트막 등)에 전사되는 라인 앤드 스페이스 패턴의 풀 피치이다.
도 1로부터, 우선 말할 수 있는 것은, 어떠한 위상차를 갖는 차광막에 있어서도, 라인 앤드 스페이스 패턴의 풀 피치가 작아짐에 따라서 EMF 바이어스가 커지고 있는 것이다. 특히, 풀 피치가 90㎚와 80㎚의 사이에서는 EMF 바이어스가 급격하게 상승한다. 한편, 위상차가 작은 차광막일수록, EMF 바이어스가 저감되어 있다. 패턴 피치의 폭이 작아질수록, 그 EMF 바이어스의 저감 정도는 현저하게 되어 있다. 특히, 풀 피치가 90㎚와 80㎚와의 사이에서의 EMF 바이어스의 상승 정도가 위상차가 작은 차광막에서는, 크게 개선되어 있다. 이들의 결과로부터, 차광막의 위상차를 작게 하는 것이, EMF 바이어스의 저감에 크게 기여하는 것은 명백하다.
위상차가 작은 차광막을 형성하기 위해서는, 굴절률이 작은 재료를 이용할 필요가 있다. 그러나, 차광막에는, 일반적으로, 노광광에 대한 표면 반사를 억제하기 위한 표면 반사 방지층이 형성된다. 표면 반사 방지층의 재료에는, 산소나 질소를 비교적 많이 함유하여 굴절률이 큰 재료가 이용된다. 따라서, 이하에 설명하는 조건에서, 차광층과 표면 반사 방지층의 적층 구조에 의한 차광막에 대해서, 전사 패턴을 갖는 전사용 마스크를 제작하여 대상물에 노광 전사한 경우에 생기는 EMF 바이어스의 시뮬레이션을 행하였다. 또한, 노광광에 대한 표면 반사율의 시뮬레이션도 병행하여 행하였다. 이 시뮬레이션에서는, 표면 반사 방지층의 재료를, 굴절률 n=2.35, 소쇠 계수 k=0.99로 고정하고, 표면 반사 방지층의 막 두께를 0∼20㎚의 범위에서 2㎚씩 변화시켰다. 또한, 차광층의 재료는, 조건 1(n=1.5, k=2.66, 막 두께=40㎚), 조건 2(n=1.5, k=2.14, 막 두께=50㎚), 조건 3(n=2, k=2.58, 막 두께=40㎚) 중 3개의 재료ㆍ막 두께의 조건을 선정하고, 각각 시뮬레이션되었다. 차광층의 재료ㆍ막 두께는, 차광층만으로 소정의 광학 농도(OD 2.8 이상)를 확보할 수 있는 것으로 하였다. 전사용 마스크를 이용하여, 대상물에 노광 전사하는 전사 패턴은, 풀 피치가 80㎚인 라인 앤드 스페이스 패턴으로 하였다. 따라서, 전사용 마스크의 차광막에 형성되는 전사 패턴의 스페이스 폭은, 보정 전의 설계값에서 160㎚가 된다. ArF 노광광의 조명 조건은, 윤대 조명(Annular Illumination)을 사용하였다.
도 2는, 시뮬레이션한 결과를 이용하여, 차광막 전체에서의 위상차와 EMF 바이어스와의 관계를 나타낸 것이다. 도 2로부터, 어느 것의 차광층의 조건 1∼3을 이용한 경우에서도, 차광막 전체에서의 위상차가 작아질수록, EMF 바이어스가 저감되는 것을 알 수 있다.
도 3은, 동일한 시뮬레이션 결과를 이용하여, 표면 반사 방지층(AR layer)의 막 두께와 차광막 전체의 위상차와의 관계, 및 표면 반사 방지층의 막 두께와 노광광에 대한 표면 반사율과의 관계를 1개의 그래프로 나타낸 것이다. 도 3으로부터, 어느 것의 차광층의 조건을 이용한 경우라도, 표면 반사 방지층의 막 두께가 얇아질수록, 차광막 전체의 위상차는 작아지는 것을 알 수 있다.
도 4는, 동일한 시뮬레이션 결과를 이용하여, 표면 반사 방지층의 막 두께와 EMF 바이어스와의 관계를 나타낸 것이다. 조건 3(n=2.00, k=2.58, d=40㎚)의 차광층을 적용한 차광막보다도, 조건 1(n=1.50, k=2.66, d=40㎚)의 차광층을 이용한 차광막의 쪽이, 표면 반사 방지층의 막 두께에 관계없이, EMF 바이어스를 저감할 수 있다. 이 결과로, 차광층에는, 굴절률 n이 작은 재료를 이용한 쪽이 EMF 바이어스를 저감할 수 있는 것을 알 수 있다. 조건 2(n=1.50, k=2.14, d=50㎚)의 차광층은, 조건 1의 차광층과 동일한 굴절률 n을 갖지만, 굴절률 n이 높은 조건 3의 차층을 이용한 차광막의 경우보다도 EMF 바이어스가 커지고 있다. 조건 2의 차광층은, 조건 1이나 조건 3의 차광층과 비교하여 막 두께가 10㎚ 두껍게 되어 있다. 이 결과로부터, 차광층의 막 두께는 얇은 쪽이 EMF 바이어스를 저감할 수 있는 것을 알 수 있다. 조건 2의 차광층의 막 두께가 조건 1의 차광층이나 조건 3의 차광층과 비교하여 두꺼운 것은, 조건 2의 차광층의 소쇠 계수 k가 낮고, 조건 2의 차광층에 다른 조건의 차광층의 경우와 거의 같은 소정의 광학 농도를 확보하기 위해서이다. 이들의 결과로부터, 차광층의 재료에는, 소쇠 계수 k가 큰 재료를 선정할 필요가 있다.
또한, 차광층의 굴절률 n, 소쇠 계수 k의 상위만큼에 의한 EMF 바이어스에의 영향을 검증하는 시뮬레이션을 행하였다. 시뮬레이션 조건으로서, 우선 차광층의 막 두께를 44㎚로, 표면 반사 방지층의 막 두께를 4㎚로 각각 고정하였다. 표면 반사 방지층의 재료는, 굴절률 n=2.35, 소쇠 계수 k=0.99로, 막 두께를 4㎚로 고정하였다. ArF 노광광의 조명 조건은, 윤대 조명(Annular Illumination)을 사용하였다. 굴절률 n, 소쇠 계수 k가 다른 7종류의 차광층에 대해서, 대상물에 노광 전사하는 전사 패턴을, 풀 피치가 80㎚, 100㎚, 120㎚의 3종류의 라인 앤드 스페이스 패턴으로 각각 시뮬레이션을 행하였다. 도 5∼도 7은, 이 시뮬레이션 결과를 기초로, 풀 피치가 80㎚, 100㎚, 120㎚의 각각에 대해서, 차광층의 굴절률 n, 소쇠 계수 k에 의한 EMF 바이어스의 상위를 버블의 크기로 나타낸 그래프이다. 버블의 크기가 클수록 EMF 바이어스가 큰 것을 나타내고 있다. 이들의 결과로부터, 전사 패턴의 피치에 관계없이, 차광층의 굴절률 n이 작을수록, 소쇠 계수 k가 클수록, EMF 바이어스가 작아지는 것을 알 수 있다.
단순화한 예로 말하면, 라인 앤드 스페이스 패턴의 경우, 80㎚의 풀 피치의 라인 앤드 스페이스 패턴에서는 스페이스 폭이 40㎚로 된다. EMF 바이어스가 40㎚인 경우, 노광 전사를 행하였을 때에 대상물 상에서 스페이스 부분이 찌부러지게 되어, 패턴이 노광 전사되어 있지 않게 된다. 전사 대상물 상에 전사 패턴이 확실하게 노광 전사되는 것을 고려하면, EMF 바이어스는, 스페이스 폭의 1/4 이하로 억제하는 것이 바람직하다. 도 2의 풀 피치 80㎚의 라인 앤드 스페이스 패턴에서의 시뮬레이션 결과에서는, 차광층의 굴절률 n이 2.00의 조건 3의 경우나, 차광층의 소쇠 계수 k가 2.14의 조건 2의 경우에서는, EMF 바이어스를 10㎚ 이하로 억제할 수 없다. 또한, 차광층의 굴절률 n이 1.50, 소쇠 계수 k가 2.66의 조건 1의 경우에서도, 차광막의 위상차가 30도 이하가 아니면, EMF 바이어스를 10㎚ 이하로 억제할 수 없다.
차광층의 굴절률 n이 동일한 1.50의 재료를 이용한 경우에서, 표면 반사 방지층의 재료와 막 두께를 고정하여, 각각 EMF 바이어스에 대해서 시뮬레이션을 행하였다. 대상물에 노광 전사하는 전사 패턴은, 풀 피치가 80㎚(스페이스 폭이 40㎚)의 라인 앤드 스페이스 패턴으로 하였다. ArF 노광광의 조명 조건은, 윤대 조명(Annular Illumination)을 사용하였다. 이 시뮬레이션의 결과를 도 8에 나타내었다. 도 8의 결과로부터, EMF 바이어스를 10㎚ 이하로 억제하기 위해서는, 낮은 굴절률 n의 재료를 이용한 차광층을 이용해도, 차광막 전체에서의 막 두께를 45㎚ 이하로 할 필요가 있는 것을 알 수 있다.
한편, 도 3 및 도 4의 결과로부터, 차광막의 위상차를 30도 이하로 하는 것, 풀 피치가 80㎚인 라인 앤드 스페이스 패턴의 경우의 EMF 바이어스를 10㎚ 이하로 억제하는 것을 만족시키기 위해서는, 표면 반사 방지층의 막 두께를 6㎚ 이하로 할 필요가 있는 것이 판명되었다. 또한, 도 3의 결과로부터, 차광막의 노광광에 대한 표면 반사율을 50％ 미만으로 억제하기 위해서는, 표면 반사 방지층의 막 두께는 3㎚ 이상으로 할 필요가 있는 것을 알 수 있었다.
차광막의 전체 막 두께는 45㎚ 이하로, 표면 반사 방지층의 막 두께는 3㎚ 이상으로 할 필요가 각각 있으므로, 차광층의 막 두께는 42㎚ 이하로 해야만 한다. 표면 반사 방지층은, 표면 반사율을 저감시키는 기능을 갖게 하기 위해서는, 소쇠 계수 k가 작은 재료일 필요가 있다. 따라서, 차광막에 요구되는 소정의 광학 농도(OD)를 기본적으로 차광층만으로 충족시키도록 하는 것이 바람직하다.
도 9는, 차광층의 소쇠 계수 k를 횡축에, 차광층의 막 두께를 종축에 취해, 소정의 OD(OD가 2.8과 3.0)의 경계선을 나타낸 것이다. 차광막은, 적어도 OD 2.8 이상인 것이 요망된다. 차광층의 막 두께가 상한의 42㎚에서 OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.37 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.54 이상으로 할 필요가 있다. 한편, 표면 반사 방지층의 막 두께를 6㎚로 하는 경우에는, 차광층의 막 두께의 상한이 39㎚일 필요가 있다. 이 경우, 차광층에서 OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.54 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.73 이상으로 할 필요가 있다.
차광막의 전체 막 두께가 44㎚ 이하인 경우, 표면 반사 방지층의 막 두께는 3㎚ 이상으로 할 필요가 있으므로, 차광층의 막 두께는 41㎚ 이하로 해야만 한다. 이 경우, OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.42 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.58 이상으로 할 필요가 있다. 한편, 표면 반사 방지층의 막 두께를 6㎚로 하는 경우에는, 차광층의 막 두께의 상한이 38㎚일 필요가 있다. 이 경우, 차광층에서 OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.60 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.80 이상으로 할 필요가 있다.
차광막의 전체 막 두께가 42㎚ 이하인 경우, 표면 반사 방지층의 막 두께는 3㎚ 이상으로 할 필요가 있으므로, 차광층의 막 두께는 39㎚ 이하로 해야만 한다. 이 경우, OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.54 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.73 이상으로 할 필요가 있다. 한편, 표면 반사 방지층의 막 두께를 6㎚로 하는 경우에는, 차광층의 막 두께의 상한이 36㎚일 필요가 있다. 이 경우, 차광층에서 OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.75 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.94 이상으로 할 필요가 있다.
차광막의 전체 막 두께가 40㎚ 이하인 경우, 표면 반사 방지층의 막 두께는 3㎚ 이상으로 할 필요가 있으므로, 차광층의 막 두께는 37㎚ 이하로 해야만 한다. 이 경우, OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.67 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 2.86 이상으로 할 필요가 있다. 한편, 표면 반사 방지층의 막 두께를 6㎚로 하는 경우에는, 차광층의 막 두께의 상한이 34㎚일 필요가 있다. 이 경우, 차광층에서 OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k를 2.90 이상으로 할 필요가 있다. 또한, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k를 3.10 이상으로 할 필요가 있다.
차광층의 막 두께는, 30㎚ 이상인 것이 바람직하다. 막 두께 30㎚에서 OD 2.8 이상을 확보하기 위해서는, 소쇠 계수 k가 3.30 이상의 재료를 선정할 필요가 있다. 특히, OD 3.0 이상을 확보하기 위해서는, 소쇠 계수 k가 3.50 이상의 재료를 선정할 필요가 있다. 이와 같은 특성을 갖는 재료는 매우 한정되어 있다. 차광층의 막 두께를 30㎚보다도 얇게 하기 위해서는, 적어도 3.30 이상의 소쇠 계수 k의 재료를 발견할 필요가 있지만 어렵기 때문이다.
차광층의 굴절률 n이지만, 상기의 결과로부터, 적어도 2.00 미만일 필요가 있는 것을 알 수 있다. 차광층의 굴절률 n은 작을수록 EMF 바이어스를 저감할 수 있으므로, 1.80 이하가 요망되고, 1.60 이하에서 보다 바람직하고, 1.50 이하이면 최적이다.
이상의 각종 검토의 결과로부터, 차광층을 형성하는 재료는, 굴절률 n이 2.00 미만이며, 또한 소쇠 계수 k가 2.37 이상일 필요가 있다. 금속과 규소를 함유하는 재료, 특히 천이 금속과 규소를 함유하는 재료는, 이와 같은 광학 특성을 갖게 할 수 있다. 단, 차광층의 굴절률 n을 상승시키거나, 혹은 소쇠 계수 k를 저하시키는 원소(특히, 산소, 질소, 탄소, 수소, 불활성 가스(헬륨, 아르곤, 크세논))는 매우 적게 할 필요가 있다. 이들 원소의 합계 함유량은 10원자％ 미만으로 제한할 필요가 있다. 따라서, 차광층은, 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료, 특히, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료인 것이 바람직하다.
상기한 바와 같이, 본 발명은, 바이너리 마스크 및 바이너리 마스크 블랭크에서는 종래 주목되어 있지 않고 제어도 이루어져 있지 않은 차광막 전체에서의 위상차를 종전에 비해 억제함으로써, EMF 바이어스를 억제하고자 하는 발명이다.
또한, 본 발명은, 표면 반사 방지층에 의해 생기는 위상차가 작아지도록 설계함으로써, EMF 바이어스를 억제하고자 하는 발명이다.
또한, 본 발명은, 표면 반사 방지층에 의해 생기는 위상차를 종전에 비해 크게 억제함으로써, EMF 바이어스를 억제하고자 하는 발명이다.
또한, 본 발명은, 표면 반사 방지층의 막 두께를 종전에 비해 매우 작게 함으로써, EMF 바이어스를 억제하고자 하는 발명이다.
본 발명에 있어서, 상기 차광막 전체에서의 위상차는, 도 2의 결과 등으로부터 보아도, 25도 이하, 나아가서는 20도 이하인 것이, EMF 바이어스의 억제의 관점에서 바람직하다.
본 발명에 있어서, 상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어진다.
본 발명의 마스크 블랭크는, 예를 들면, 도 13에 도시한 바와 같이, 투광성 기판(1) 상에, 차광층(하층)(11) 및 표면 반사 방지층(상층)(12)의 적층 구조로 이루어지는 차광막(10)을 구비한다.
본 발명에 있어서, 이면 반사 방지층을 갖지 않는 구조에 의해서, 보다 박막화를 도모하는 것은, 전자계(EMF) 효과의 과제 개선에 유효하다. 그러나,
상기 차광막은, 차광층 및 표면 반사 방지층 외에, 다른 층(예를 들면 이면 반사 방지층)을 갖는 구조로 할 수 있다.
본 발명에 있어서, 상기 차광층을 구성하는 천이 금속(M)으로서는, 몰리브덴(Mo), 탄탈(Ta), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 지르코늄(Zr), 하프늄(Ht), 바나듐(V), 니오븀(Nb), 니켈(Ni), 팔라듐(Pb), 철(Fe), 루테늄(Ru), 로듐(Rh), 이리듐(Ir), 백금(Pt), 아연(Zn), 금(Au), 은(Ag) 중 어느 하나 또는 2개 이상의 합금 등을 들 수 있다.
본 발명에 있어서, 상기 표면 반사 방지층은, 막 두께가 6㎚ 이하일 필요가 있다. EMF 바이어스의 한층 더한 억제의 관점에서는, 상기 표면 반사 방지층은, 막 두께가 5㎚ 이하, 나아가서는 4㎚ 이하인 것이 보다 바람직하다.
본 발명에 있어서, 상기 표면 반사 방지층의 굴절률 n은, 반사 방지 기능을 갖게 하는 관점에서, 2.00 이상일 필요가 있다. 또한, 상기 표면 반사 방지층의 굴절률 n은, 2.10 이상인 것이 바람직하고, 2.20 이상인 것이 보다 바람직하다.
본 발명에 있어서, 상기 표면 반사 방지층의 소쇠 계수 k는, 반사 방지 기능을 갖게 하는 관점에서, 1.00 이하일 필요가 있다. 또한, 상기 표면 반사 방지층의 소쇠 계수 k는, 0.90 이하인 것이 바람직하고, 0.80 이하인 것이 보다 바람직하다.
또한, 본 발명에 있어서, 상기 표면 반사 방지층은, 표면 반사 방지를 목적으로 하여 성막에 의해서 형성되는 층이다. 본 발명에 있어서, 상기 표면 반사 방지층은, 표면 산화 처리에 의해서 상기 차광막의 표면에 형성된 피막만의 구성이나, 가열 처리에 의해서 상기 차광막의 표면에 형성된 피막만의 구성 등은 포함되지 않는다.
본 발명에 있어서, 상기 차광막의 ArF 노광광에 대한 표면 반사율로서는, 50％ 미만일 필요가 있으며, 45％ 이하이면 바람직하고, 40％ 이하이면 보다 바람직하다.
본 발명에 있어서, 상기 차광층 내의 천이 금속의 함유량을 천이 금속과 규소의 합계 함유량으로 나눈 비율이 42％ 이하이다.
본 발명에 있어서, 상기 차광층 내의 천이 금속은, 몰리브덴(Mo)인 것이 바람직하다.
도 10은, 천이 금속인 몰리브덴(Mo)과 규소(Si)로 이루어지는 몰리브덴 실리사이드막에 대해서, 막 내의 몰리브덴의 함유량[원자％]을 몰리브덴과 규소[원자％]의 합계 함유량으로 나눈 비율(즉, 막 내의 몰리브덴과 규소의 합계 함유량을 100으로 하였을 때의 몰리브덴의 함유량의 비율을 나타낸 것이다. 이하 「Mo/(Mo+Si) 비율」이라고 함)을 바꾼 재료의 굴절률 n과 소쇠 계수 k를 측정하여, 플롯한 그래프이다. 소쇠 계수 k는, 어느 정도까지는 Mo/(Mo+Si) 비율이 증가함에 따라서 커지지만, 도중(33％ 부근)에 한계가 되는 경향이 있다. 이에 대해, 굴절률 n은, Mo/(Mo+Si) 비율이 적어도 50％의 범위까지는, 증가함에 따라서 커지는 경향이 있다. 상기한 바와 같이, 차광층에 적용 가능한 재료는, 굴절률 n이 2.00 미만일 필요가 있다. 차광층의 재료에 몰리브덴 실리사이드를 이용하는 경우, Mo/(Mo+Si) 비율은 42％ 이하일 필요가 있다. 차광층의 굴절률 n을 1.80 이하로 하는 경우에는, Mo/(Mo+Si) 비율은 35％ 이하로 할 필요가 있다. 차광층의 굴절률 n을 1.60 이하로 하는 경우에는, Mo/(Mo+Si) 비율은 27％ 이하로 할 필요가 있다. 차광층의 굴절률 n을 1.50 이하로 하는 경우에는, Mo/(Mo+Si) 비율은 23％ 이하로 할 필요가 있다. 또한, 차광층 내에, 차광층의 굴절률 n을 올리게 되는 원소가 10원자％ 미만 함유하는 경우, 상기의 Mo/(Mo+Si) 비율로 굴절률 n을 내릴 필요가 있다. 이 경우, 상기의 Mo/(Mo+Si) 비율의 각 상한값을 8％ 정도 내리는 것이 바람직하다.
차광층의 소쇠 계수 k에 대해서 고려하면, 도 10으로부터, 소쇠 계수 k를 2.75 이상으로 하기 위해서는, Mo/(Mo+Si) 비율은 2％ 이상일 필요가 있다. 소쇠 계수를 2.80 이상으로 하기 위해서는, Mo/(Mo+Si) 비율은 4％ 이상일 필요가 있다. 소쇠 계수를 2.86 이상으로 하기 위해서는, Mo/(Mo+Si) 비율은 6％ 이상일 필요가 있다. 소쇠 계수를 2.90 이상으로 하기 위해서는, Mo/(Mo+Si) 비율은 7％ 이상일 필요가 있다. 소쇠 계수를 3.00 이상으로 하기 위해서는, Mo/(Mo+Si) 비율은 11％ 이상일 필요가 있다. 소쇠 계수를 3.10 이상으로 하기 위해서는, Mo/(Mo+Si) 비율은 16％ 이상일 필요가 있다. 여기서는, 천이 금속 실리사이드에 몰리브덴 실리사이드를 선택하여 검증하였지만, 다른 천이 금속 실리사이드에 대해서도 대략 마찬가지의 경향을 나타낸다.
본 발명에 있어서는, 상기 표면 반사층은, 천이 금속(M) 및 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료, 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료, 또는, 천이 금속(M)에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료를 주성분으로 하는 것이 바람직하다. 표면 반사 방지층을 구성하는 천이 금속은, 상기에 열거한 차광층에서 적용 가능한 것은 그대로 적용할 수 있다. 차광층이 천이 금속과 규소를 함유하는 재료로 형성되어 있는 경우에 있어서는, 동일한 에칭 가스로 드라이 에칭이 가능하며, 에칭 레이트의 제어 용이성도 우수하기 때문이다. 또한 차광층을 성막할 때에 이용되는 것과 동일한 스퍼터 타깃이 적용 가능하면, 성막의 스루풋이 우수하여, 보다 바람직하다.
본 발명에 있어서는, 천이 금속(M) 및 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료를 주성분으로 하는 상기 표면 반사 방지층은, MSiO, MSiN, MSiON, MSiOC, MSiCN, MSiOCN 등으로 구성할 수 있다.
본 발명에 있어서는, 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료를 주성분으로 하는 상기 표면 반사 방지층은, SiO, SiN, SiON, SiOC, SiCN, SiOCN 등으로 구성할 수 있다.
본 발명에 있어서는, 천이 금속(M)에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료를 주성분으로 하는 상기 표면 반사 방지층은, MO, MN, MON, MOC, MCN, MOCN 등으로 구성할 수 있다.
상기 표면 반사 방지층에는, Ta를 주성분으로 하는 재료(TaO, TaON, TaBO, TaBON 등)가 바람직하다.
산소를 50원자％ 이상 함유하는 탄탈의 산화물로 이루어지는 상기 표면 반사 방지층은, 반사 방지 효과가 우수하므로 바람직하다.
본 발명에 있어서는, 상기 표면 반사 방지층 내의 천이 금속은, 몰리브덴(Mo)인 것이 바람직하다. 그 이유는, 상기 차광층 내의 천이 금속이 몰리브덴(Mo)인 경우에, 상기 차광층과 동일한 타깃을 이용하여 상기 표면 반사 방지층을 성막할 수 있는 등의 이점이 있기 때문이다.
본 발명에 있어서, Mo와 Si로 이루어지는 상기 차광층은, 스퍼터실 내의 가스압, 가열 처리에 의해서 인장 응력과 압축 응력을 자유롭게 제어 가능하다. 예를 들면, Mo와 Si로 이루어지는 상기 차광층의 막 응력을 인장 응력이 되도록 제어함으로써, 상기 표면 반사 방지층(예를 들면 MoSiON)의 압축 응력과 조화가 취해진다. 즉, 상기 차광막을 구성하는 각 층의 응력을 상쇄할 수 있어, 상기 차광막의 막 응력을 극력 저감할 수 있다(실질적으로 제로로 할 수 있다).
본 발명에 있어서, 상기 표면 반사 방지층은, MoSiON, MoSiO, MoSiN, MoSiOC, MoSiOCN 등을 들 수 있다.
본 발명에 있어서, 상기 표면 반사 방지층인 MoSiON, MoSiO, MoSiN, MoSiOC, MoSiOCN 등에서는, Mo를 많게 하면 내세정성, 특히 알칼리(암모니아수 등)나 온수에 대한 내성이 작아진다. 이러한 관점에서, 표면 반사 방지층인 MoSiON, MoSiO, MoSiN, MoSiOC, MoSiOCN 등에서는, Mo를 극력 감하는 것이 바람직하다.
또한, 응력 제어를 목적으로 하여 고온에서 가열 처리(어닐링)할 때, Mo의 함유량이 많으면 막의 표면이 보얗게 흰(백탁됨) 현상이 발생하는 것을 알 수 있었다. 이것은, Mo0가 표면에 석출되기 때문이라고 생각할 수 있다. 이와 같은 현상을 피하는 관점에서는, 상기 표면 반사 방지층인 MoSiON, MoSiO, MoSiN, MoSiOC, MoSiOCN 등에서는, 표면 반사 방지층 내의 Mo의 함유량은 10원자％ 미만인 것이 바람직하다. 그러나, Mo 함유량이 지나치게 적은 경우, DC 스퍼터링시의 이상 방전이 현저하게 되어, 결함 발생 빈도가 높아진다. 따라서, Mo는 정상적으로 스퍼터 가능한 범위에서 함유하고 있는 것이 바람직하다. 다른 성막 기술에 의해서는 Mo를 함유하지 않고 성막 가능한 경우가 있다.
본 발명의 마스크 블랭크는, 싱글 노광(Single Exposure), 더블 패터닝, 더블 노광에 이용되는 바이너리 마스크 블랭크에 적용할 수 있다.
또한, 더블 패터닝이란, 웨이퍼에 대한 레지스트 도포, 노광, 현상, 레지스트 박리의 일련의 공정을 2회 행하여, 패터닝을 행하는 방법을 말한다. 즉, 웨이퍼 상의 레지스트에 대해서는, 종래의 싱글 노광과 동일하게, 1회의 전사 패턴의 노광이 행해지는 것이며, 누설광에 의한 중첩 노광 부분에서는 최대 4회분의 노광으로 된다.
더블 노광(DE:Double Exposure) 기술은, 웨이퍼 상의 레지스트막에, 1매째의 전사용 마스크에 의한 전사 패턴의 노광을 행한 후, 다시 동일한 레지스트막에 대해 2매째의 전사용 마스크에 의한 전사 패턴의 노광을 행하는 것이다.
본 발명의 전사용 마스크의 제조 방법은, 상기에 기재한 어느 하나의 구성의 마스크 블랭크에 있어서의 상기 차광막을, 에칭에 의해 패터닝하는 에칭 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 전사용 마스크는,
ArF 엑시머 레이저 노광광이 적용되는 바이너리형의 전사용 마스크로서,
상기 전사용 마스크는, 투광성 기판 상에, 전사 패턴을 갖는 차광막을 갖고 이루어지고,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 천이 금속 및 규소의 합계 함유량이 90원자％ 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 한다.
또한, 본 발명의 전사용 마스크는,
ArF 엑시머 레이저 노광광이 적용되는 바이너리형의 전사용 마스크로서,
상기 전사용 마스크는, 투광성 기판 상에, 전사 패턴을 갖는 차광막을 갖고 이루어지고,
상기 차광막은, 차광층(하층) 및 표면 반사 방지층(상층)의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상, 또한 막 두께가 45㎚ 이하이며,
상기 차광층(하층)은, 굴절률 n이 2.00 미만, 또한 소쇠 계수 k가 2.37 이상의 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
상기 표면 반사 방지층(상층)은, 막 두께가 3㎚ 이상 6㎚ 이하이며,
상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
것을 특징으로 한다.
또한, 본 발명의 전사용 마스크는, 상기 차광막에 형성되어 있는 전사 패턴에는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴이 포함되어 있는 것을 특징으로 한다.
상기 구성에 따르면, EMF 바이어스가 저감된 차광막을 갖는 마스크 블랭크를 이용함으로써, 전사용 마스크 제작에 따른 각종 부하가 크게 경감된다. 또한, 얻어진 전사용 마스크는, 중첩 노광에 의한 누설광에 의해서, 웨이퍼 상의 레지스트막이 노광하는 것을 억제할 수 있는 만큼의 광학 농도를 차광막에 확보한다고 하는 조건도 동시에 충족시킬 수 있다.
또한, 본 발명의 전사용 마스크는, 싱글 노광, 더블 패터닝, 더블 노광에 이용되는 전사용 마스크에 적용할 수 있다.
본 발명에 있어서, 도 13에 도시한 바와 같이, 차광막(10) 상에, 차광막(10)에 적용하는 재료에 대해 높은 에칭 선택성을 갖는 재료로 이루어지는 에칭 마스크막(20)을 형성한 구성으로 하는 것이 바람직하다. 차광막(10)에 형성하는 전사 패턴의 선폭은, 라인 앤드 스페이스 패턴의 경우에서는, 하프 피치로 40㎚로 매우 미세하다. 이와 같은 미세한 패턴을 유기계 재료의 레지스트막(100)에 형성하고, 이것을 마스크로 하여 드라이 에칭으로 직접, 차광막(10)에 전사 패턴을 형성하고자 하면, 레지스트막(100)의 막 두께가 지나치게 두꺼워져, 패턴 전사 정밀도가 크게 저하한다고 하는 문제가 있다. 레지스트막(100)에 형성된 미세 패턴을 막 두께가 얇은 에칭 마스크막(20)에 드라이 에칭으로 전사하고, 전사 패턴이 형성된 에칭 마스크막(20)을 마스크로 하여, 차광막(10)을 드라이 에칭하여 패턴 전사를 행하면, 차광막(10)에 높은 정밀도로 전사 패턴을 형성할 수 있다. 에칭 마스크막에 적용 가능한 재료로서는, 차광막이 불소계 가스로 드라이 에칭되는 경우에 있어서는, 높은 에칭 선택성을 갖는 크롬을 함유하는 재료가 적절하다. 또한, 크롬을 함유하는 재료는, 통상, 염소계 가스와 산소의 혼합 가스에 의해 드라이 에칭된다. 크롬을 함유하는 재료가 적용된 에칭 마스크막의 드라이 에칭의 에칭 글레이트를 향상시키기 위해서는, 크롬의 함유량을 45원자％ 이하로 하는 것이 바람직하다. 또한, 에칭 마스크막 중 크롬의 함유량이 40원자％ 이하이면 더 바람직하고, 35원자％ 이하이면 보다 바람직하다.
본 발명에 있어서, 천이 금속과 규소를 포함하는 박막이나, 천이 금속을 포함하는 박막의 드라이 에칭에는, 예를 들면, SF6, CF4, C2F6, CHF3 등의 불소계 가스, 이들과 He, H2, N2, Ar, C2H4, O2 등의 혼합 가스, 혹은 Cl2, CH2Cl2 등의 염소계의 가스 또는, 이들과 He, H2, N2, Ar, C2H4 등의 혼합 가스를 이용할 수 있다.
본 발명에 있어서, 레지스트는 화학 증폭형 레지스트인 것이 바람직하다. 그 이유는, 화학 증폭형 레지스트는 고정밀도의 가공에 적합하기 때문이다.
본 발명은, 레지스트 막 두께 100㎚ 이하, 레지스트 막 두께 75㎚ 이하, 나아가서는 레지스트 막 두께 50㎚를 목적으로 한 세대의 마스크 블랭크에 적용한다.
본 발명에 있어서, 레지스트는 전자선 묘화용의 레지스트이어도 된다. 그 이유는, 전자선 묘화용의 레지스트도 고정밀도의 가공에 적합하기 때문이다.
본 발명은, 전자선 묘화에 의해 레지스트 패턴을 형성하는 전자선 묘화용의 마스크 블랭크에 적용한다.
본 발명에 있어서, 투광성 기판으로서는, 합성 석영 기판, CaF2 기판, 소다 라임 글래스 기판, 무알카리 글래스 기판, 저열팽창 글래스 기판, 알루미노 실리케이트 글래스 기판 등을 들 수 있다.
본 발명에 있어서, 마스크 블랭크에는, 마스크 블랭크나, 레지스트막이 부착된 마스크 블랭크가 포함된다.
본 발명에 있어서, 전사용 마스크에는, 위상 시프트 효과를 사용하지 않는 바이너리형 마스크, 레티클이 포함된다. 본 발명에 있어서는, 인핸서 마스크, 위상 시프트 마스크는 포함되지 않는다.
본 발명의 반도체 디바이스의 제조 방법은, 상기의 어느 것인가의 구성의 전사용 마스크를 이용하여, 반도체 웨이퍼 상에 회로 패턴을 형성하는 것을 특징으로 한다.
또한, 본 발명의 반도체 디바이스의 제조 방법은, 반도체 웨이퍼 상에 형성되는 회로 패턴에는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴이 포함되어 있는 것을 특징으로 한다.
본 발명의 전사용 마스크는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스의 패턴 전사 정밀도가 우수하고, 이 전사용 마스크를 이용하여, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴을 갖는 회로 패턴을 반도체 웨이퍼 상에 형성하는 데에 최적이다.
[실시예]
이하, 실시예에 의해, 본 발명을 더욱 구체적으로 설명한다.
(실시예 1)
(마스크 블랭크의 제작)
도 13에 도시한 바와 같이, 투광성 기판(1)으로서 한 변이 6인치의 사각 형상이고, 두께 0.25인치의 합성 석영 글래스 기판을 이용하여, 투광성 기판(1) 상에, 차광막(10)으로서, MoSiN막(차광층(11):하층), MoSiON막(표면 반사 방지층(12):상층)을 각각 형성하였다.
구체적으로는, 투광성 기판(1) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=21원자％:79원자％)을 이용하여, 아르곤(Ar)과 질소(N2)의 혼합 가스 분위기에서, 반응성 스퍼터링(DC 스퍼터링)에 의해, 차광층(11)(MoSiN막, N=약 5원자％)을 35㎚의 막 두께로 형성하였다.
다음으로, 차광층(11) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=4원자％:96원자％)을 이용하여, 아르곤(Ar)과 산소(O2)와 질소(N2)의 혼합 가스 분위기에서, 반응성 스퍼터링(DC 스퍼터링)에 의해, 표면 반사 방지층(12)(MoSiON막)을 4㎚의 막 두께로 형성하였다.
차광막(10)의 합계 막 두께는 39㎚로 하였다. 차광막(10)의 광학 농도(OD)는 ArF 엑시머 레이저 노광광의 파장 193㎚에 있어서 3.03이었다.
차광막(10)은, 표면 반사율이 41.9％였다. 투과율 및 반사율의 측정은, 분광 광도계를 사용하여 행하였다.
MoSiN막(차광층(11):하층)은, 굴절률 n:1.50, 소쇠 계수 k:3.06이었다.
MoSiON막(표면 반사 방지층(12):상층)은, 굴절률 n:2.28, 소쇠 계수 k:0.92였다.
(성막 후 가열 처리)
다음으로, 상기 기판을 450℃에서 30분간 가열 처리(어닐링 처리)하였다.
(평가)
상기 차광막(10)에 대해, 상기 차광막(10)을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차(위상각)를 조사한 바, 위상차는 13도였다.
실시예 1에 있어서 상층 막 두께와 하층 막 두께를 각각 변화시켰을 때에, 전체 막 두께, 전체 위상 시프트량, 전체 OD, 표면 반사율이 각각 어떻게 변화하는지를, 조사한 그래프를 도 11에 나타내었다.
도 11로부터, 상층 막 두께(AR layer thickness), 하층 막 두께(Light-shielding layer thickness), 전체 막 두께, 전체 위상 시프트량, 전체 OD, 표면 반사율(％R)을 종합적으로 검토, 고려할 필요가 있는 것을 알 수 있다.
실시예 1의 마스크 블랭크를 이용하여, ArF 노광광이 적용되고, 반도체 디바이스의 설계 사양에서 말하는 DRAM 하프 피치(hp) 40㎚의 라인 앤드 스페이스 패턴(L＆S)을 포함하는 전사 패턴을 갖는 바이너리 전사 마스크를 제작하는 데 있어서, EMF 바이어스를 조사하는 시뮬레이션을 행하였다. 그 결과, EMF 바이어스는, 윤대 조명(Annular Illumination)의 경우 6.2㎚, 2극 조명(Dipole Illumination)의 경우 -0.3㎚였다.
(실시예 2)
(마스크 블랭크의 제작)
도 13에 도시한 바와 같이, 투광성 기판(1)으로서 한 변이 6인치의 사각 형상이고, 두께 0.25인치의 합성 석영 글래스 기판을 이용하여, 투광성 기판(1) 상에, 차광막(10)으로서, MoSiN막(차광층(11):하층), MoSiON막(표면 반사 방지층(12):상층)을 각각 형성하였다.
구체적으로는, 투광성 기판(1) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=9.5원자％:89.5원자％)을 이용하여, 아르곤(Ar) 가스 분위기에서, 스퍼터링(DC 스퍼터링)에 의해, 차광층(11)(MoSi막)을 38㎚의 막 두께로 형성하였다.
다음으로, 차광층(11) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=4원자％:96원자％)을 이용하여, 아르곤(Ar)과 산소(O2)와 질소(N2)의 혼합 가스 분위기에서, 반응성 스퍼터링(DC 스퍼터링)에 의해, 표면 반사 방지층(12)(MoSiON막)을 4㎚의 막 두께로 형성하였다.
차광막(10)의 합계 막 두께는 42㎚로 하였다. 차광막(10)의 광학 농도(OD)는 ArF 엑시머 레이저 노광광의 파장 193㎚에 있어서 3.0이었다.
차광막(10)은, 표면 반사율이 39.6％였다. 투과율 및 반사율의 측정은, 분광 광도계를 사용하여 행하였다.
MoSiN막(차광층(11):하층)은, 굴절률 n:1.24, 소쇠 계수 k:2.77이었다.
MoSiON막(표면 반사 방지층(12):상층)은, 굴절률 n:2.28, 소쇠 계수 k:0.92였다.
(성막 후 가열 처리)
다음으로, 상기 기판을 450℃에서 30분간 가열 처리(어닐링 처리)하였다.
(평가)
상기 차광막(10)에 대해, 상기 차광막(10)을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차(위상각)를 조사한 바, 위상차는 1.1도였다.
실시예 2에 있어서 상층 막 두께와 하층 막 두께를 각각 변화시켰을 때에, 전체 막 두께, 전체 위상 시프트량, 전체 OD, 표면 반사율이 각각 어떻게 변화하는지를, 조사한 그래프를 도 12에 나타내었다.
도 12로부터, 상층 막 두께, 하층 막 두께, 전체 막 두께, 전체 위상 시프트량, 전체 OD, 표면 반사율을 종합적으로 검토, 고려할 필요가 있는 것을 알 수 있다.
실시예 2의 마스크 블랭크를 이용하여, ArF 노광광이 적용되고, 반도체 디바이스의 설계 사양에서 말하는 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 전사 패턴을 갖는 바이너리 전사 마스크를 제작할 때에, EMF 바이어스를 조사하는 시뮬레이션을 행하였다. 그 결과, EMF 바이어스는, 윤대 조명(Annular Illumination)의 경우 6.0㎚, 2극 조명(Dipole Illumination)의 경우 ― 0.5㎚였다.
(실시예 3)
(마스크 블랭크의 제작)
도 13에 도시한 바와 같이, 투광성 기판(1)으로서 한 변이 6인치의 사각 형상이고, 두께 0.25인치의 합성 석영 글래스 기판을 이용하여, 투광성 기판(1) 상에, 차광막(10)으로서, MoSiN막(차광층(11):하층), MoSiON막(표면 반사 방지층(12):상층)을 각각 형성하였다.
구체적으로는, 투광성 기판(1) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=9.5원자％:89.5원자％)을 이용하여, 아르곤(Ar) 가스 분위기에서, 스퍼터링(DC 스퍼터링)에 의해, 차광층(11)(MoSi막)을 39㎚의 막 두께로 형성하였다.
다음으로, 차광층(11) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=4원자％:96원자％)을 이용하여, 아르곤(Ar)과 산소(O2)와 질소(N2)의 혼합 가스 분위기에서, 반응성 스퍼터링(DC 스퍼터링)에 의해, 표면 반사 방지층(12)(MoSiON막)을 6㎚의 막 두께로 형성하였다.
차광막(10)의 합계 막 두께는 45㎚로 하였다. 차광막(10)의 광학 농도(OD)는 ArF 엑시머 레이저 노광광의 파장 193㎚에 있어서 3.04였다.
차광막(10)은, 표면 반사율이 29.8％였다. 투과율 및 반사율의 측정은, 분광 광도계를 사용하여 행하였다.
MoSiN막(차광층(11))은, 굴절률 n:1.24, 소쇠 계수 k:2.77이었다.
MoSiON막(표면 반사 방지층(12))은, 굴절률 n:2.28, 소쇠 계수 k:0.92였다.
(성막 후 가열 처리)
다음으로, 상기 기판을 450℃에서 30분간 가열 처리(어닐링 처리)하였다.
(평가)
상기 차광막(10)에 대해, 상기 차광막(10)을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차(위상각)를 조사한 바, 위상차는 9.5도였다.
실시예 3의 마스크 블랭크를 이용하여, ArF 노광광이 적용되고, 반도체 디바이스의 설계 사양에서 말하는 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 전사 패턴을 갖는 바이너리 전사 마스크를 제작할 때에, EMF 바이어스를 조사하는 시뮬레이션을 행하였다. 그 결과, EMF 바이어스는, 윤대 조명(Annular Illumination)의 경우 7.4㎚, 2극 조명(Dipole Illumination)의 경우 -0.1㎚였다.
(비교예 1)
(마스크 블랭크의 제작)
도 13에 도시한 바와 같이, 투광성 기판(1)으로서 한 변이 6인치의 사각 형상이고, 두께 0.25인치의 합성 석영 글래스 기판을 이용하여, 투광성 기판(1) 상에, 차광막(10)으로서, MoSiN막(차광층(11)), MoSiON막(표면 반사 방지층(12))을 각각 형성하였다.
구체적으로는, 투광성 기판(1) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=21원자％:79원자％)을 이용하여, 아르곤(Ar)과 질소(N2)의 혼합 가스 분위기에서, 반응성 스퍼터링(DC 스퍼터링)에 의해, 차광층(11)(MoSiN막)을 50㎚의 막 두께로 형성하였다.
다음으로, 차광층(11) 상에, 몰리브덴(Mo)과 규소(Si)의 혼합 타깃(Mo:Si=4원자％:96원자％)을 이용하여, 아르곤(Ar)과 산소(O2)와 질소(N2)의 혼합 가스 분위기에서, 반응성 스퍼터링(DC 스퍼터링)에 의해, 표면 반사 방지층(12)(MoSiON막)을 10㎚의 막 두께로 형성하였다.
또한, 상기 각 층의 원소 분석은, 러더퍼드 후방 산란 분석법을 이용하였다.
차광막(10)의 합계 막 두께는 60㎚로 하였다. 차광막(10)의 광학 농도(OD)는 ArF 엑시머 레이저 노광광의 파장 193㎚에 있어서 3.0이었다.
차광막(10)은, 표면 반사율이 21.3％였다. 투과율 및 반사율의 측정은, 분광 광도계를 사용하여 행하였다.
MoSiN막(차광층(11))은, 굴절률 n:2.42, 소쇠 계수 k:1.91이었다.
MoSiON막(표면 반사 방지층(12))은, 굴절률 n:2.31, 소쇠 계수 k:1.00이었다.
(성막 후 가열 처리)
다음으로, 상기 기판을 450℃에서 30분간 가열 처리(어닐링 처리)하였다.
(평가)
상기 차광막(10)에 대해, 상기 차광막(10)을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차(위상각)를 조사한 바, 위상차는 143도였다.
비교예 1의 마스크 블랭크를 이용하여, ArF 노광광이 적용되고, 반도체 디바이스의 설계 사양에서 말하는 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 전사 패턴을 갖는 바이너리 전사 마스크를 제작할 때에, EMF 바이어스를 조사하는 시뮬레이션을 행하였다. 그 결과, EMF 바이어스는, 윤대 조명(Annular Illumination)의 경우 23.8㎚, 2극 조명(Dipole Illumination)의 경우 4.0㎚였다. 윤대 조명의 경우, EMF 바이어스가 20㎚ 이상으로 되어, 실효적인 바이어스 보정을 할 수 없다. 즉, 비교예 1의 마스크 블랭크에서는, 윤대 조명이 적용되는 전사용 마스크에서는, DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 전사 패턴을 형성할 수 없는 것을 알 수 있었다.
(전사용 마스크의 제작)
도 13, 도 14를 참조하여, 상기 실시예 1∼3에서 얻어진 마스크 블랭크 상에, 에칭 마스크막(20)을 형성하였다. 구체적으로는, 차광막(10)(표면 반사 방지층(12)) 상에 크롬 타깃을 이용하여, 아르곤(Ar)과 이산화탄소(CO2)와 질소(N2)와 헬륨(He)의 혼합 가스 분위기에서, 스퍼터링(DC 스퍼터링)에 의해, 에칭 마스크막(20)(CrOCN막, Cr:35원자％)을 10㎚의 막 두께로 형성하였다. 또한, 에칭 마스크막(20)을 차광막(10)의 어닐링 온도보다도 낮은 온도에서 어닐링함으로써, 차광막(10)의 막 응력에 영향을 주지 않고, 에칭 마스크막(20)의 응력을 극력 작게(바람직하게는 막 응력이 실질 제로로) 되도록 조정하였다.
다음으로, 레지스트막(100)으로서, 전자선 묘화용 화학 증폭형 포지티브 레지스트막(후지 필름 일렉트로닉스 머테리얼사제 PRL009)을, 에칭 마스크막(20) 상에 형성하였다(도 13 및 도 14의 (1) 참조). 레지스트막(100)의 형성은, 스피너(회전 도포 장치)를 이용하여, 회전 도포하였다.
다음으로, 레지스트막(100)에 대해, 전자선 묘화 장치를 이용하여 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 전사 패턴의 묘화를 행한 후, 소정의 현상액으로 현상하여 레지스트 패턴(100a)을 형성하였다(도 14의 (2) 참조).
다음으로, 레지스트 패턴(100a)을 마스크로 하여, 에칭 마스크막(20)의 드라이 에칭을 행하여, 에칭 마스크막 패턴(20a)을 형성하였다(도 14의 (3) 참조). 이때, CrOCN으로 이루어지는 에칭 마스크막(20)의 드라이 에칭 가스로서, 염소와 산소의 혼합 가스(Cl2:O2=4:1)를 이용하였다.
다음으로, 잔존하고 있는 레지스트 패턴(100a)을 애싱 처리 등에 의해 박리하였다(도 14의 (4) 참조).
다음으로, 상기 에칭 마스크막 패턴(20a)을 마스크로 하여, 차광막(10)의 드라이 에칭을 행하여 차광막 패턴(10a)을 형성하였다(도 14의 (5) 참조). 이때, MoSi계 차광막(10)(차광층(11) 및 표면 반사 방지층(12))의 드라이 에칭 가스로서, SF6과 He의 혼합 가스를 이용하였다.
마지막으로, 염소와 산소의 혼합 가스(Cl2:O2=4:1)를 이용하여 에칭 마스크막 패턴(20a)을 제거하고, 바이너리형 전사용 마스크를 얻었다(도 14의 (6) 참조).
다음으로, 상기 실시예 1∼3에서 얻어진 바이너리형 전사용 마스크를 이용하여, 전사 대상물인 반도체 웨이퍼 상의 레지스트막에 대해, 전사 패턴을 노광 전사하는 공정을 행하였다. 노광 장치에는, ArF 엑시머 레이저를 광원으로 하는 윤대 조명(Annular Illumination)이 사용된 액침 방식의 것이 이용되었다. 구체적으로는, 노광 장치의 마스크 스테이지에, 실시예 1의 바이너리형 전사용 마스크를 세트하고, 반도체 웨이퍼 상의 ArF 액침 노광용의 레지스트막에 대해, 노광 전사를 행하였다. 노광 후의 레지스트막에 대해, 소정의 현상 처리를 행하고, 레지스트 패턴을 형성하였다. 또한, 레지스트 패턴을 이용하여, 반도체 웨이퍼 상에 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 회로 패턴을 형성하였다.
마찬가지로, 실시예 2, 3의 바이너리형 전사용 마스크에 대해서도, 다른 반도체 웨이퍼 상의 ArF 액침 노광용의 레지스트막에 대해, 각각 마찬가지의 노광 전사, 처리를 행하고, 반도체 웨이퍼 상에 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 회로 패턴을 각각 형성하였다.
얻어진 실시예 1∼3의 반도체 웨이퍼 상의 회로 패턴을 전자 현미경(TEM)에서 확인한 바, 어느 것의 실시예로 제조한 회로 패턴도 DRAM 하프 피치(hp) 40㎚의 L＆S의 사양을 충분히 충족시키고 있었다. 즉, 실시예 1∼3의 바이너리형 전사용 마스크는, 윤대 조명(Annular Illumination)을 광원으로 하는 노광 방식이어도, 반도체 웨이퍼 상에 DRAM 하프 피치(hp) 40㎚의 L＆S를 포함하는 회로 패턴을 전사하는 것이 충분히 가능한 것을 확인할 수 있었다.
이상, 본 발명을 실시 형태나 실시예를 이용하여 설명하였지만, 본 발명의 기술적 범위는, 상기 실시 형태나 실시예에 기재된 범위에는 한정되지 않는다. 상기 실시 형태나 실시예에, 다양한 변경 또는 개량을 가하는 것이 가능한 것은, 당업자에게 명백하다. 그와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 특허 청구의 범위의 기재로부터 명백하다.
1 : 투광성 기판
10 : 차광막
11 : 차광층
12 : 표면 반사 방지층
20 : 에칭 마스크막
100 : 레지스트막

Claims (20)

  1. ArF 엑시머 레이저 노광광이 적용되는 바이너리형 마스크를 작성하기 위해 이용되고, 투광성 기판 상에, 전사 패턴을 형성하기 위한 차광막을 갖는 마스크 블랭크로서,
    상기 차광막은, 하층 및 상층의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상이며,
    상기 하층은, 천이 금속 및 규소를 함유하고, 굴절률 n이 1.80 이하, 또한 소쇠 계수 k가 2.37 이상인 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
    상기 상층은, 굴절률 n이 2.00 이상, 또한 소쇠 계수 k가 1.00 이하인 재료로 이루어지고, 막 두께가 3㎚ 이상 6㎚ 이하이며,
    상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
    것을 특징으로 하는 마스크 블랭크.
  2. 제1항에 있어서,
    상기 상층은,
    천이 금속 및 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료,
    규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료,
    또는, 천이 금속에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료
    로 이루어지는 것을 특징으로 하는 마스크 블랭크.
  3. 제1항에 있어서,
    상기 상층은, 천이 금속 및 규소를 함유하고, 또한 질소 및 산소 중 적어도 하나의 원소를 함유하는 재료로 이루어지는 것을 특징으로 하는 마스크 블랭크.
  4. 제2항에 있어서,
    상기 상층 내의 천이 금속은, 몰리브덴(Mo)인 것을 특징으로 하는 마스크 블랭크.
  5. 제1항에 있어서,
    상기 하층은, 천이 금속 및 규소의 합계 함유량이 90 원자% 이상인 재료로 이루어지는 것을 특징으로 하는 마스크 블랭크.
  6. 제1항에 있어서,
    상기 하층 내의 천이 금속은, 몰리브덴(Mo)인 것을 특징으로 하는 마스크 블랭크.
  7. 제6항에 있어서,
    상기 하층 내의 몰리브덴의 함유량을 몰리브덴과 규소의 합계 함유량으로 나눈 비율이, 2% 이상 35% 이하인 것을 특징으로 하는 마스크 블랭크.
  8. 제1항에 있어서,
    상기 상층은, 상기 하층과는 굴절률 n 및 소쇠 계수 k가 상이하도록 스퍼터링법으로 형성된 것인 것을 특징으로 하는 마스크 블랭크.
  9. 전사용 마스크의 제조 방법으로서,
    제1항 내지 제8항 중 어느 한 항에 기재된 마스크 블랭크에서의 상기 차광막을, 에칭에 의해 패터닝하는 에칭 공정을 갖는 것을 특징으로 하는 전사용 마스크의 제조 방법.
  10. ArF 엑시머 레이저 노광광이 적용되는 바이너리형의 전사용 마스크로서,
    상기 전사용 마스크는, 투광성 기판 상에, 전사 패턴을 갖는 차광막을 가지며,
    상기 차광막은, 하층 및 상층의 적층 구조로 이루어지고, 상기 노광광에 대한 광학 농도가 2.8 이상이며,
    상기 하층은, 천이 금속 및 규소를 함유하고, 굴절률 n이 1.80 이하, 또한 소쇠 계수 k가 2.37 이상인 재료로 이루어지고, 막 두께가 30㎚ 이상이며,
    상기 상층은, 굴절률 n이 2.00 이상, 또한 소쇠 계수 k가 1.00 이하인 재료로 이루어지고, 막 두께가 3㎚ 이상 6㎚ 이하이며,
    상기 차광막을 투과한 노광광과 상기 차광막의 막 두께와 동일한 거리만큼 공기 중을 투과한 노광광과의 사이에서의 위상차가 30도 이하인
    것을 특징으로 하는 전사용 마스크.
  11. 제10항에 있어서,
    상기 상층은,
    천이 금속 및 규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료,
    규소에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료,
    또는, 천이 금속에, 산소, 질소 중 적어도 하나의 원소를 더 함유하는 재료
    로 이루어지는 것을 특징으로 하는 전사용 마스크.
  12. 제10항에 있어서,
    상기 상층은, 천이 금속 및 규소를 함유하고, 또한 질소 및 산소 중 적어도 하나의 원소를 함유하는 재료로 이루어지는 것을 특징으로 하는 전사용 마스크.
  13. 제11항에 있어서,
    상기 상층 내의 천이 금속은, 몰리브덴(Mo)인 것을 특징으로 하는 전사용 마스크.
  14. 제10항에 있어서,
    상기 하층은, 천이 금속 및 규소의 합계 함유량이 90 원자% 이상인 재료로 이루어지는 것을 특징으로 하는 전사용 마스크.
  15. 제10항에 있어서,
    상기 하층 내의 천이 금속은, 몰리브덴(Mo)인 것을 특징으로 하는 전사용 마스크.
  16. 제15항에 있어서,
    상기 하층 내의 몰리브덴의 함유량을 몰리브덴과 규소의 합계 함유량으로 나눈 비율이, 2% 이상 35% 이하인 것을 특징으로 하는 전사용 마스크.
  17. 제10항에 있어서,
    상기 상층은, 상기 하층과는 굴절률 n 및 소쇠 계수 k가 상이하도록 스퍼터링법으로 형성된 것인 것을 특징으로 하는 전사용 마스크.
  18. 제10항에 있어서,
    상기 차광막에 형성되어 있는 전사 패턴에는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴이 포함되어 있는 것을 특징으로 하는 전사용 마스크.
  19. 반도체 디바이스의 제조 방법으로서,
    제10항에 기재된 전사용 마스크를 이용하여, 반도체 웨이퍼 상에 회로 패턴을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제19항에 있어서,
    반도체 웨이퍼 상에 형성되는 회로 패턴에는, 하프 피치 40㎚ 이하의 라인 앤드 스페이스 패턴이 포함되어 있는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120083142A (ko) * 2011-01-17 2012-07-25 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
KR20140023492A (ko) * 2012-08-16 2014-02-27 삼성코닝정밀소재 주식회사 스퍼터링 타겟 및 이에 의해 증착된 블랙 매트릭스를 포함하는 유기 발광 디스플레이 장치
JP5596111B2 (ja) * 2012-12-05 2014-09-24 Ｈｏｙａ株式会社 半導体デバイスの製造方法
CN104903792B (zh) * 2013-01-15 2019-11-01 Hoya株式会社 掩膜板坯料、相移掩膜板及其制造方法
JP6185721B2 (ja) * 2013-01-29 2017-08-23 Hoya株式会社 マスクブランク、マスクブランクの製造方法、転写用マスクの製造方法、および半導体デバイスの製造方法
JP5880506B2 (ja) * 2013-09-19 2016-03-09 富士ゼロックス株式会社 処理装置
JP6394496B2 (ja) * 2014-07-15 2018-09-26 信越化学工業株式会社 バイナリフォトマスクブランク、その製造方法、及びバイナリフォトマスクの製造方法
JP5775631B2 (ja) * 2014-08-06 2015-09-09 Hoya株式会社 マスクブランク、転写用マスク、転写用マスクの製造方法、および半導体デバイスの製造方法
JP2016057577A (ja) * 2014-09-12 2016-04-21 信越化学工業株式会社 フォトマスクブランク
JP6621626B2 (ja) * 2015-09-18 2019-12-18 Hoya株式会社 マスクブランク、位相シフトマスクおよび半導体デバイスの製造方法
JP6756541B2 (ja) * 2016-08-08 2020-09-16 東京応化工業株式会社 基板の製造方法
CN114609856A (zh) * 2016-08-26 2022-06-10 Hoya株式会社 掩模坯料、转印用掩模及半导体器件的制造方法
CN106505158B (zh) * 2016-12-01 2019-07-09 Tcl集团股份有限公司 一种量子点发光二极管器件及其制备方法
JP6400763B2 (ja) * 2017-03-16 2018-10-03 Hoya株式会社 マスクブランク、転写用マスクおよび半導体デバイスの製造方法
JP7331793B2 (ja) * 2020-06-30 2023-08-23 信越化学工業株式会社 フォトマスクの製造方法及びフォトマスクブランク

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009086389A (ja) 2007-09-30 2009-04-23 Hoya Corp フォトマスクブランク及びフォトマスクの製造方法
JP2010156880A (ja) 2008-12-29 2010-07-15 Hoya Corp フォトマスクブランクの製造方法及びフォトマスクの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644146B2 (ja) * 1987-03-03 1994-06-08 三菱電機株式会社 フオトマスク
JP4897060B2 (ja) * 2003-06-05 2012-03-14 Ｎｔｎ株式会社 ローラ軸の製造方法
EP2657768B1 (en) 2004-06-16 2020-08-05 Hoya Corporation Photomask blank and photomask
JP4407815B2 (ja) 2004-09-10 2010-02-03 信越化学工業株式会社 フォトマスクブランク及びフォトマスク
JP2006078825A (ja) 2004-09-10 2006-03-23 Shin Etsu Chem Co Ltd フォトマスクブランクおよびフォトマスクならびにこれらの製造方法
JP4843304B2 (ja) * 2005-12-14 2011-12-21 富士通セミコンダクター株式会社 フォトマスクの製造方法、デバイスの製造方法、及び、フォトマスクのモニタ方法
JP4881633B2 (ja) 2006-03-10 2012-02-22 凸版印刷株式会社 クロムレス位相シフトマスク用フォトマスクブランク、クロムレス位相シフトマスク、及びクロムレス位相シフトマスクの製造方法
CN101443886B (zh) 2006-05-30 2012-06-27 Hoya株式会社 掩模基板的制造方法和转印掩模的制造方法
JP5702920B2 (ja) * 2008-06-25 2015-04-15 Hoya株式会社 位相シフトマスクブランク、位相シフトマスクおよび位相シフトマスクブランクの製造方法
TW201030451A (en) * 2008-09-30 2010-08-16 Hoya Corp Multi-tone photomask and method of manufacturing the same
US20100092894A1 (en) 2008-10-14 2010-04-15 Weihong Liu Bottom Antireflective Coating Compositions
WO2010050447A1 (ja) 2008-10-29 2010-05-06 Hoya株式会社 フォトマスクブランク、フォトマスク及びその製造方法
JP5281362B2 (ja) * 2008-10-31 2013-09-04 Ｈｏｙａ株式会社 フォトマスクブランク、フォトマスク及びその製造方法
TWI438562B (zh) 2009-01-06 2014-05-21 Hoya Corp 光罩之製造方法、圖案轉印方法、光罩基板用處理裝置及薄膜圖案化方法
WO2010113787A1 (ja) * 2009-03-31 2010-10-07 Hoya株式会社 マスクブランク及び転写用マスクの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009086389A (ja) 2007-09-30 2009-04-23 Hoya Corp フォトマスクブランク及びフォトマスクの製造方法
JP2010156880A (ja) 2008-12-29 2010-07-15 Hoya Corp フォトマスクブランクの製造方法及びフォトマスクの製造方法

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