KR101273116B1 - 실리콘 산화막의 형성 방법 - Google Patents

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Abstract

본 발명은 저온에서 전기적 특성이 우수한 실리콘 산화막을 기판에 증착하는 실리콘 산화막의 형성 방법에 관한 것이다.
이를 위해, 본 발명은 기판에 대하여 플라즈마 전처리를 하는 플라즈마 전처리 단계; 및 기판 상부에 실리콘 산화막을 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 증착하는 실리콘 산화막 증착 단계를 포함하는 것을 특징으로 하는 실리콘 산화막의 형성 방법을 개시한다.

Description

실리콘 산화막의 형성 방법{METHOD FOR FORMING SILICON OXIDE FILM}
본 발명은 실리콘 산화막의 형성 방법에 관한 것이다.
플렉서블 디스플레이(Fleible Display)는 휘어질 수 있는 디스플레이 장치를 말한다. 플렉서블 디스플레이는 박막 트랜지스터(TFT; Thin Film Transistor)를 이용한 AMOLED(Active Matrix Organic Light Emitting Diode), AMLCD(Active Matrix Liquid Crystal Display)등을 플렉서블 기판에 구성하여 형성된다. 이러한, 플렉서블 디스플레이는 일반적으로 사용되는 유리 기판이 아닌 플라스틱 기판을 사용하기 때문에, 열에 의한 기판의 손상을 막기 위하여, 저온 공정에 의한 제조가 요구되어진다. 구체적으로, 상기의 박막 트랜지스터는 플렉서블 기판 상부에 실리콘 산화막(SiO2 film)이 먼저 적층되고, 그 후 반도체층, 게이트 전극, 소스 전극 및 드레인 전극이 적층되어 형성된다. 그런데, 상기의 실리콘 산화막은 저온에서 제조하게 되면, 좋지 못한 평탄화전압(flat-band voltage)과 계면트랩밀도(interface trap density) 및 C-V 곡선에서의 히스테리시스 특성 등 좋지 못한 전기적 특성을 갖게 된다.
본 발명의 목적은 저온에서 전기적 특성이 우수한 실리콘 산화막을 기판에 증착하는 실리콘 산화막의 형성 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 실리콘 산화막의 형성 방법은 기판에 대하여 플라즈마 전처리를 하는 플라즈마 전처리 단계; 및 상기 기판 상부에 실리콘 산화막을 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 증착하는 실리콘 산화막 증착 단계를 포함할 수 있다.
여기서, 상기 실리콘 산화막 증착 단계 이후에, 상기 실리콘 산화막에 대하여 플라즈마 후처리를 하는 플라즈마 후처리 단계를 더 포함할 수 있다.
더불어, 상기 플라즈마 전처리는 헬륨 플라즈마 전처리일 수 있다.
또한, 상기 유도 결합형 플라즈마 화학기상증착은 SiH4, N2O 및 희석 He을 반응 가스로 하여 이루어질 수 있다.
또한, 상기 기판은 유리 또는 플라스틱일 수 있다.
또한, 상기 플라즈마 전처리 단계는 상기 기판의 표면 온도가 80 ℃ 내지 120 ℃가 될 때까지 행하여질 수 있다.
또한, 상기 플라즈마 후처리 단계는 상기 실리콘 산화막의 표면 온도가 100 ℃ 내지 200 ℃가 될 때까지 행하여질 수 있다.
또한, 상기 플라즈마 후처리는 수소 플라즈마 후처리일 수 있다.
본 발명에 따른 실리콘 산화막의 형성 방법은 기판에 대한 외부 가열 없이, 저온(약 200 ℃ 이하)에서 실리콘 산화막의 형성이 가능하다. 따라서, 본 발명에 따른 실리콘 산화막의 형성 방법은 열에 약한 플렉서블 플라스틱 기판에 실리콘 산화막의 형성시 유리하다.
그리고, 본 발명에 따른 실리콘 산화막의 형성 방법에 의한 실리콘 산화막은 항복 전압, 유효 전하 밀도 및 평탄화 전압이 향상되는 등, 전기적 특성이 우수하다.
도 1은 본 발명에 따른 실리콘 산화막의 형성 방법을 설명하기 위한 플로우챠트이다.
도 2는 실리콘 기판에 플라즈마 처리를 하였을 때의 온도변화를 나타낸 그래프이다.
도 3은 기판에 대하여 외부 가열을 한 후에 실리콘 산화막을 증착하였을 때와 기판에 대하여 플라즈마 처리를 한 후에 실리콘 산화막을 증착하였을 때의 기판의 온도 변화를 비교하기 위한 그래프이다.
도 4는 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막을 FT-IR에 의하여 분석한 그래프이다.
도 5는 도 4의 A 부분을 확대한 그래프이다.
도 6은 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막과 기판에 대하여 플라즈마 전처리를 한 후에 형성된 실리콘 산화막을 FT-IR에 의하여 분석 비교한 그래프이다.
도 7은 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막의 C-V 특성을 나타낸 그래프이다.
도 8은 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막과 기판에 대하여 플라즈마 전처리를 한 후에 형성된 실리콘 산화막의 C-V 특성을 비교하여 나타낸 그래프이다.
도 9는 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막의 I-V 특성을 나타낸 그래프이다.
도 10은 플라즈마 처리 없이 증착된 실리콘 산화막과 플라즈마 후처리가 더 행해진 실리콘 산화막의 I-V 특성을 비교하여 나타낸 그래프이다.
도 11은 플라즈마 처리 없이 증착된 실리콘 산화막과 플라즈마 후처리가 더 행해진 실리콘 산화막의 C-V 특성을 비교하여 나타낸 그래프이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명에 따른 실리콘 산화막의 형성 방법에 대하여 설명하도록 한다.
도 1은 본 발명에 따른 실리콘 산화막의 형성 방법을 설명하기 위한 플로우챠트이다. 도 2는 실리콘 기판에 플라즈마 처리를 하였을 때의 온도변화를 나타낸 그래프이다.
도 1을 참조하면, 본 발명에 따른 실리콘 산화막의 형성 방법은 플라즈마 전처리 단계(S10), 실리콘 산화막 증착 단계(S20) 및 플라즈마 후처리 단계(S30)를 포함한다.
플라즈마 전처리 단계(S10)는 실리콘 산화막이 증착될 기판에 대하여 플라즈마 전처리를 행하는 단계이다. 플라즈마 전처리는 헬륨 플라즈마 전처리일 수 있다. 기판은 박막 트랜지스터의 제조 공정에 쓰이는 모든 기판이 사용된다. 특히, 기판은 유리 또는 플라스틱으로 이루어질 수 있다. 플라즈마 전처리는 후술하는 실리콘 산화막 증착 단계(S20)의 반응 가스를 분해하는 열 에너지를 공급한다.
도 2는 실리콘 기판에 대하여, 헬륨 플라즈마 전처리를 할 때의 실리콘 기판 표면 온도 변화를 나타낸 것이다. 구체적으로, 헬륨 가스의 유량을 40 sccm, RF 파워를 700 W, 챔버 내의 압력을 50 mT로 하여, 플라즈마 전처리를 할 때의 실리콘 기판 표면의 온도변화를 나타내는 그래프이다. 그래프의 가로축은 시간(초)를 나타내고, 세로축은 기판 표면의 온도(℃)를 나타낸다. 도 2의 그래프를 보면, 시간이 흐름과 함께 실리콘 기판의 표면 온도가 상승하는 것을 볼 수 있는데, 40 초가 흐른 후 약 100 ℃이고, 300 초가 흐른 후에는 약 200 ℃까지 실리콘 기판의 표면 온도가 상승하는 것을 볼 수 있다. 이에 의하여, 플라즈마 전처리만에 의하여서도 실리콘 기판에 충분한 열에너지 공급이 이루어질 수 있음을 알 수 있다. 바람직하게는, 플라즈마 전처리는 기판의 온도가 80 ℃ 내지 120 ℃에 이를때까지 지속하여 준다. 기판은 온도가 80 ℃ 미만일 경우에는, 후술하는 실리콘 산화막 증착 단계(S20)에서, 기판에 대한 화학기상증착시의 반응 가스를 분해할 충분한 열에너지를 갖지 못한다. 또한, 기판의 온도가 120 ℃ 초과일 경우에는, 후술하는 실리콘 산화막 증착 단계(S20)에서, 기판에 대한 유도 결합형 플라즈마 화학기상증착(ICP-CVD)을 행할 때, 기판의 온도가 200℃를 초과하여 기판, 특히 열에 약한 플렉서블 플라스틱 기판의 손상이 초래될 수 있다.
실리콘 산화막 증착 단계(S20)는 플라즈마 전처리가 행해진 기판 상부에 실리콘 산화막을 증착하는 단계이다. 실리콘 산화막의 증착은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 이루어진다. 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 높은 밀도의 플라즈마를 생성하여 저온에서도 기체 분해 작용을 활발하게 한다. 또한, 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 원격 플라즈마를 사용하여, 플라즈마가 발생하는 영역과 기판 사이가 떨어져 있어서, 플라즈마에 의한 막-성장 영역(film-growth zone)에 대한 이온 손상을 감소시킬 수 있다. 그리고, 실리콘 산화막 증착 단계(S20)는 SiH4, N2O 및 희석 He 가스를 반응 가스로 하여 행하여질 수 있다.
플라즈마 후처리 단계(S30)는 증착된 실리콘 산화막에 대하여 플라즈마 후처리를 행하는 단계이다. 플라즈마 후처리는 수소 플라즈마 후처리일 수 있다. 수소 플라즈마 후처리에 의하여, 실리콘 산화막으로 수소가 확산되어 실리콘 산화막의 댕글링 결합(Dangling bonds)을 치유하고, 실리콘 산화막의 계면 특성을 향상시킨다. 바람직하게, 플라즈마 후처리는 실리콘 산화막의 표면 온도가 100 ℃ 내지 200 ℃가 될 때까지 행하여진다. 플라즈마 후처리에 의한, 실리콘 산화막의 표면 온도가 100 ℃ 미만일 경우에는, 플라즈마 후처리에 의하여, 충분하게 댕글링 결합이 치유되지 않는다. 또한, 플라즈마 후처리에 의한, 실리콘 산화막의 표면 온도가 200 ℃를 초과할 경우에는, 기판 특히, 플렉서블 플라스틱 기판이 고온에 의하여 변형되게 된다.
이하에서는 본 발명에 따른 기판에 대하여 플라즈마 전처리가 행하여진 후 증착된 실리콘 산화막과 기판에 대하여 플라즈마 전처리 없이 증착된 실리콘 산화막을 비교 설명하도록 한다.
[실시예1]
두께 1000 Å의 실리콘 기판을 준비하고, 실리콘 기판이 100 ℃가 될 때까지 헬륨 플라즈마 전처리를 하였다. 그리고, RF 파워는 400 W, He:N2O:SiH4의 성분비는 100:30:5[sccm], 압력은 50 mT의 공정 조건에서 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여, 실리콘 기판 상부에 실리콘 산화막을 1000 Å의 두께로 증착하였다.
[비교예]
두께 1000 Å의 실리콘 기판을 준비하고, 실리콘 기판이 100 ℃가 될 때까지 외부 가열을 하였다. 그리고, RF 파워는 400 W, He:N2O:SiH4의 성분비는 100:30:5[sccm], 압력은 50 mT의 공정 조건에서 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여, 실리콘 기판 상부에 실리콘 산화막을 1000 Å의 두께로 증착하였다.
도 3은 기판에 대하여 외부 가열을 한 후에 실리콘 산화막을 증착(비교예)하였을 때와 기판에 대하여 플라즈마 처리를 한 후에 실리콘 산화막을 증착(실시예1)하였을 때의 기판의 시간 대비 온도 변화를 나타낸 그래프이다.
도 3 그래프의 가로축은 시간(Time, sec)을 나타내고, 세로축은 온도(Temperature, ℃)를 나타낸다. 그래프의 굵은 실선은 비교예 기판의 시간 대비 온도 변화를, 상대적으로 얇은 하부의 실선은 실시예1 기판의 시간 대비 온도 변화를 나타낸 그래프이다. 그래프를 보면, 비교예의 기판의 온도는 약 200 ℃까지 상승하고, 실시예1의 기판의 온도는 약 150 ℃까지 온도가 상승한 후 온도가 평탄해 지는 것을 볼 수 있다. 플렉서블 디스플레이에 쓰는 플라스틱 기판은 약 200℃ 미만에서 공정이 진행되어야 그 기판에 결함이 생기지 않는다. 따라서, 기판에 대한 외부 가열 후의 실리콘 산화막의 증착 방법 즉, 비교예에 의한 공정과 비교하였을 때, 기판에 대하여 플라즈마 전처리 후의 실리콘 산화막의 증착 방법 즉, 실시예1에 의할 때는 기판에 손상이 가지 않는 저온에서 실리콘 산화막의 형성이 가능함을 알 수 있다.
도 4는 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)을 FT-IR에 의하여 분석한 그래프이다. 도 5는 도 4의 A 부분을 확대한 그래프이다.
도 4 및 도 5 그래프의 가로축은 파수(Wavenumber, cm-1)를 나타내고, 세로축은 흡광도(Absorbance, A.U.)를 나타낸다. 도 4를 참조하면, 비교예의 실리콘 산화막에는 451 cm-1에서 Oxygen rocking(Si-O), 811 cm-1에서 Oxygen bending(Si-O), 1074 cm-1에서 Oxygen stretching(Si-O), 3660 cm-1에서 Si-OH가 관찰된다. 그리고, Si-OH 성분의 양을 더욱 자세히 관찰하기 위하여, 도 4의 2400 cm-1 내지 4000 cm-1 구간을 확대하여 보면 도 5와 같이 나타남이 관찰된다. 실리콘 산화막에 포함된 수소(H) 성분은 열화의 원인이 될 수 있어 그 제거가 요구되어 진다.
이와 비교하여, 도 6은 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)과 기판에 대하여 플라즈마 전처리를 한 후에 형성된 실리콘 산화막(실시예1)을 FT-IR에 의하여 분석 비교한 그래프이다. 도 6 그래프의 가로축은 파수(Wavenumber, cm-1)를 나타내고, 세로축은 흡광도(Absorbance, A.U.)를 나타낸다. 그리고, 도 6의 그래프는 실시예1와 비교예의 실리콘 산화막 중 특히, Si-OH 성분의 함량을 비교하기 위하여, 2400 cm-1 내지 4000 cm-1 구간을 확대한 그래프이다. 그리고, 굵은 실선은 비교예의 Si-OH 함량을 나타내는 그래프이고, 상대적으로 얇은 하부의 점선은 실시예1의 Si-OH 함량을 나타내는 그래프이다. 이를 보면, 기판에 대하여 헬륨 플라즈마 전처리를 실시하고, 실리콘 산화막을 증착(실시예1)한 경우에, Si-OH가 더 적게 함유되어 있음을 알 수 있다. 이러한, 수소(H) 성분의 감소는 표면 반응(surface reaction)을 일으키는데 넘어야 하는 에너지 장벽을 감소시키는 불활성 가스인 헬륨의 효과에 의한 것이다.
도 7은 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)의 C-V 특성을 나타낸 그래프이다. 도 8은 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)과 기판에 대하여 플라즈마 전처리를 한 후에 형성된 실리콘 산화막(실시예1)의 C-V 특성을 비교하여 나타낸 그래프이다. 도 7 및 도 8 그래프의 가로축은 VG(Gate Voltage)를 나타내고, 세로축은 C/COX를 나타낸다. 그리고, 도 8의 실선은 비교예에 의한 실리콘 산화막의 C-V 특성을, 점선은 실시예1에 의한 실리콘 산화막의 C-V 특성을 나타낸다.
도 7을 참조하면, 비교예에 의한 실리콘 산화막은 약 -7.8 V의 평탄화 전압을 갖는 것을 볼 수 있다. 이는, 비교적 음의 방향으로 많이 치우친 값으로 비교예에 의한 실리콘 산화막은 계면의 고정전하와 트랩 전하와 같은 결함이 많은 것을 의미한다.
도 8을 참조하면, 비교예에 의한 실리콘 산화막과 비교하여, 실시예1에 의한 실리콘 산화막은 평탄화 전압이 약 -7.8 V에서 약 -4.6 V로 개선된 것을 볼 수 있다. 이는 실리콘 기판과 실리콘 산화막 계면의 결함이 줄어들었기 때문이다.
또한, 비교예와 실시예1의 유효 전하 밀도를 다음의 식으로 계산하였을 때,
Figure 112010016511212-pat00001
ms : metal-semiconductor work function difference, AG : effective area, COX : capacitance of oxide, VFB : flat-band voltage)
비교예의 유효 전하 밀도는 4.77 × 1013 /cm2이고, 실시예1의 유효 전하 밀도는 1.15 × 1013 /cm2이었다. 이를 통해, 비교예의 실리콘 산화막에 비해, 기판에 대하여 플라즈마 전처리가 더 행해진 실시예1의 실리콘 산하막의 유효 전하 밀도가 더 향상되었음을 볼 수 있다.
이하에서는 본 발명에 따른 플라즈마 후처리가 더 행하여진 후의 실리콘 산화막과 플라즈마 후처리 없이 증착된 실리콘 산화막을 비교 설명하도록 한다.
[실시예2]
두께 1000 Å의 실리콘 기판을 준비하고, 실리콘 기판이 100 ℃가 될 때까지 헬륨 플라즈마 전처리를 하였다. 그리고, RF 파워는 400 W, He:N2O:SiH4의 성분비는 100:30:5[sccm], 압력은 50 mT의 공정 조건에서 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여, 실리콘 기판 상부에 실리콘 산화막을 1000 Å의 두께로 증착하였다. 또한, 증착된 실리콘 산화막 상부에 실리콘 산화막의 온도가 100 ℃가 될 때까지 수소 플라즈마 후처리를 하였다.
[비교예]
두께 1000 Å의 실리콘 기판을 준비하고, 실리콘 기판이 100 ℃가 될 때까지 외부 가열을 하였다. 그리고, RF 파워는 400 W, He:N2O:SiH4의 성분비는 100:30:5[sccm], 압력은 50 mT의 공정 조건에서 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여, 실리콘 기판 상부에 실리콘 산화막을 1000 Å의 두께로 증착하였다.
도 9는 기판에 대하여 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)의 I-V 특성을 나타낸 그래프이다. 도 10은 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)과 플라즈마 후처리가 더 행해진 실리콘 산화막(실시예2)의 I-V 특성을 비교하여 나타낸 그래프이다.
도 9 및 도 10 그래프의 가로축은 Electric Field(MV/cm)를 나타내고, 세로축은 Current Density(A/㎛2)를 나타낸다. 그리고, 도 10의 실선은 비교예에 의한 실리콘 산화막의 I-V 특성을, 점선은 실시예2에 의한 실리콘 산화막의 I-V 특성을 나타낸다.
도 9를 참조하면, 비교예에 의한 실리콘 산화막은 약 4 MV/cm의 항복 전압(breakdown voltage)을 갖는 것으로 나타났다.
도 10을 참조하면, 비교예에 의한 실리콘 산화막과 비교하여, 실시예2에 의한 실리콘 산화막은 항복 전압이 약 4 MV/cm에서 7 MV/cm로 향상된 것을 볼 수 있다.
도 11은 플라즈마 처리 없이 증착된 실리콘 산화막(비교예)과 플라즈마 후처리가 더 행해진 실리콘 산화막(실시예2)의 C-V 특성을 비교하여 나타낸 그래프이다.
도 11 그래프의 가로축은 VG(Gate Voltage)를 나타내고, 세로축은 C/COX를 나타낸다. 그리고, 도 11의 실선은 비교예에 의한 실리콘 산화막의 C-V 특성을, 점선은 실시예2에 의한 실리콘 산화막의 C-V 특성을 나타낸다.
도 11을 참조하면, 비교예에 의한 실리콘 산화막과 비교하여, 실시예2에 의한 실리콘 산화막은 평탄화 전압이 약 -7.8 V에서 약 -2.3 V으로 향상된 것을 볼 수 있다.
또한, 비교예와 실시예2의 유효 전하 밀도를 다음의 식으로 계산하였을 때,
Figure 112010016511212-pat00002
ms : metal-semiconductor work function difference, AG : effective area, COX : capacitance of oxide, VFB : flat-band voltage)
비교예의 유효 전하 밀도는 4.77 × 1013 /cm2이고, 실시예2의 유효 전하 밀도는 5.74 × 1011 /cm2이었다. 이를 통해, 비교예의 실리콘 산화막에 비해, 기판에 대하여 플라즈마 전, 후처리가 더 행해진 실시예2의 실리콘 산하막의 유효 전하 밀도가 더 향상되었음을 볼 수 있다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.

Claims (8)

  1. 기판에 대하여 플라즈마 전처리를 하는 플라즈마 전처리 단계; 및
    상기 기판 상부에 실리콘 산화막을 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 증착하는 실리콘 산화막 증착 단계를 포함하고,
    상기 실리콘 산화막 증착 단계 이후에,
    상기 실리콘 산화막에 대하여 플라즈마 후처리를 하는 플라즈마 후처리 단계를 더 포함하는 것을 특징으로 하며,
    상기 플라즈마 전처리 단계는 상기 기판의 표면 온도가 80 ℃ 내지 120 ℃가 될 때까지 행하여지고,
    상기 플라즈마 후처리 단계는 상기 실리콘 산화막의 표면 온도가 100 ℃ 내지 200 ℃가 될 때까지 행하여지는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 플라즈마 전처리는 헬륨 플라즈마 전처리인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 유도 결합형 플라즈마 화학기상증착은 SiH4, N2O 및 희석 He을 반응 가스로 하여 이루어지는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 기판은 유리 또는 플라스틱인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 플라즈마 후처리는 수소 플라즈마 후처리인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100497778B1 (ko) * 1996-12-23 2005-06-23 램 리서치 코포레이션 유도결합 플라즈마 화학증착법
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