KR101266789B1

KR101266789B1 - 칩 안착부의 제조 방법

Info

Publication number: KR101266789B1
Application number: KR1020110133518A
Authority: KR
Inventors: 구황섭; 이용구; 박민수; 이종한; 백종율; 유석환
Original assignee: (주)기가레인
Priority date: 2011-12-13
Filing date: 2011-12-13
Publication date: 2013-05-24

Abstract

테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법이 개시된다. 상기 칩 안착부의 제조 방법은 웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계 및 상기 제 1 홀들 중 상기 테스트핀들이 삽입되는 방향의 모서리를 포함하는 표면 및 상기 제 2 홀들 중 상기 가이드핀들이 삽입되는 방향의 모서리를 포함하는 표면 중 적어도 하나의 표면을 도금하는 단계를 구비할 수 있다.

Description

칩 안착부의 제조 방법{Method for manufacturing chip guide unit}

본 발명은 칩 안착부의 제조 방법에 관한 것으로, 특히 테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법에 관한 것이다.

통상 반도체 패키지는 하나의 반도체 칩이 탑재(Single Chip Package)되거나 혹은 적어도 두 개의 반도체 칩을 탑재(Multi Chip Package)한 형태를 갖는다. 일반적으로 반도체 패키지를 제조한 후에는 최종적으로 테스트 공정을 수행한다.

종래의 반도체 칩 테스트용 소켓을 이용하여 테스트를 수행하는 경우, 테스트 신호를 전송하는 테스트 장치와 테스트할 반도체 칩을 테스트핀을 이용하여 전기적으로 연결하였다. 그러나, 반도체 칩이 고집적화 됨에 따라 반도체 칩의 패드간 피치가 감소하였고 패드들의 개수는 증가하여, 테스트핀이 정확하게 테스트할 반도체 칩의 패드들에 접촉하기 어려운 문제가 있다.

본 발명이 해결하고자 하는 과제는 협피치의 패드들을 포함하는 반도체 칩을 테스트하는 경우에도 테스트핀이 테스트할 반도체 칩의 패드들에 정확하게 접촉할 수 있도록, 가이드핀이 파손없이 칩 안착부에 삽입되고 상기 칩 안착부에 안착된 반도체 칩의 패드에 상기 칩 안착부에 삽입된 테스트핀이 정확하게 접촉할 수 있는 칩 안착부의 제조 방법을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법은, 웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계 및 상기 제 1 홀들 중 상기 테스트핀들이 삽입되는 방향의 모서리를 포함하는 표면 및 상기 제 2 홀들 중 상기 가이드핀들이 삽입되는 방향의 모서리를 포함하는 표면 중 적어도 하나의 표면을 도금하는 단계를 구비할 수 있다.

상기 도금하는 단계는, 상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계, 포토 마스크를 이용하여 상기 코팅된 감광성 필름 중 상기 제 1 홀들 각각을 포함하고 상기 제 1 홀들 각각보다 큰 면적을 가지는 제 1 부분들 및 상기 제 2 홀들 각각을 포함하고 상기 제 2 홀들 각각보다 큰 면적을 가지는 제 2 부분들을 현상하는 단계, 상기 현상된 부분 및 상기 제 1 홀들과 상기 제 2 홀들의 표면을 도금하는 단계 및 상기 현상되지 않은 감광성 필름을 박리하는 단계를 포함할 수 있다.

상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는 상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 상기 웨이퍼를 관통하는 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계일 수 있다.

상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는, 상기 웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계, 상기 제 1 홀들 및 상기 제 2 홀들이 형성되지 않은 상기 웨이퍼의 표면에 포토레지스트를 코팅하는 단계, 포토 마스크를 이용하여 상기 코팅된 포토레지스트 중 상기 제 1 홀들에 대응하는 부분 및 상기 제 2 홀들에 대응하는 부분을 현상하는 단계 및 상기 현상된 부분의 웨이퍼를 식각하여 상기 제 1 홀들 및 상기 제 2 홀들이 상기 웨이퍼를 관통하도록 형성하는 단계를 포함할 수 있다.

상기 제 1 홀들 및 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계는, 상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지도록 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계를 포함할 수 있다.

상기 도금하는 단계는, 상기 제 2 홀들의 모서리, 상기 제 2 홀들의 모서리와 연속하는 상기 제 2 홀들 표면 중 일부분 및 상기 제 2 홀들의 모서리와 연속하는 상기 웨이퍼 표면 중 일부분을 도금하는 단계 및 상기 제 1 홀들의 모서리, 상기 제 1 홀들의 모서리와 연속하는 상기 제 1 홀들 표면 중 일부분 및 상기 제 1 홀들의 모서리와 연속하는 상기 웨이퍼 표면 중 일부분을 도금하는 단계 중 적어도 하나의 단계를 포함할 수 있다.

상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법은, 웨이퍼를 식각하여 상기 테스트용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계, 상기 복수의 제 1 홀들 중 인접한 적어도 두 개의 제 1 홀들을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼의 표면에서 상기 웨이퍼를 관통하지 않는 적어도 하나의 제 3 홀을 형성하는 단계 및 상기 제 2 홀들 중 상기 가이드핀들이 삽입되는 방향의 모서리를 포함하는 표면을 도금하는 단계를 구비할 수 있다.

상기 도금하는 단계는, 상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계, 포토 마스크를 이용하여 상기 코팅된 감광성 필름 중 상기 제 2 홀들 각각을 포함하고 상기 제 2 홀들 각각보다 큰 면적을 가지는 부분들을 현상하는 단계, 상기 현상된 부분들 및 상기 제 2 홀들의 표면을 도금하는 단계 및 상기 현상되지 않은 감광성 필름을 박리하는 단계를 포함할 수 있다.

상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는, 상기 웨이퍼를 관통하는 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계이고, 상기 적어도 하나의 제 3 홀을 형성하는 단계는, 상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계, 상기 포토 마스크를 이용하여 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 상기 감광성 필름 중 상기 적어도 하나의 제 3 홀에 대응하는 부분을 현상하는 단계, 상기 현상된 부분을 상기 웨이퍼를 관통하지 않도록 식각하는 단계 및 상기 현상되지 않은 감광성 필름을 박리하는 단계를 포함할 수 있다.

상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계는, 상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지도록 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계일 수 있다.

상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는, 웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계, 상기 제 1 홀들 및 상기 제 2 홀들이 형성되지 않은 상기 웨이퍼의 표면에 포토레지스트를 코팅하는 단계, 포토 마스크를 이용하여 상기 코팅된 포토레지스트 중 상기 제 1 홀들에 대응하는 부분 및 상기 제 2 홀들에 대응하는 부분을 현상하는 단계, 상기 현상된 부분의 웨이퍼를 식각하여 상기 제 1 홀들 및 상기 제 2 홀들이 상기 웨이퍼를 관통하도록 형성하는 단계 및 상기 가이드핀이 삽입되는 방향의 상기 제 2 홀들의 식각된 모서리를 포함하는 표면을 도금하는 단계를 포함할 수 있다.

상기 적어도 하나의 제 3 홀을 형성하는 단계는, 상기 제 1 홀들 및 상기 제 2 홀들이 형성된 웨이퍼의 표면에 상기 포토레지스트를 코팅하는 단계, 상기 포토 마스크를 이용하여 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 상기 포토레지스트 중 상기 적어도 하나의 제 3 홀에 대응하는 부분을 현상하는 단계, 상기 현상된 부분을 상기 웨이퍼를 관통하지 않도록 식각하는 단계 및 상기 현상되지 않은 포토레지스트를 박리하는 단계를 포함할 수 있다.

상기 도금하는 단계는, 상기 제 2 홀들의 모서리, 상기 제 2 홀들의 모서리와 연속하는 상기 제 2 홀들 표면 중 일부분 및 상기 제 2 홀들의 모서리와 연속하는 상기 웨이퍼 표면 중 일부분을 도금하는 단계일 수 있다.

상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법은 웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계 및 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성하는 단계를 구비할 수 있다.

상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법은, 웨이퍼를 식각하여 상기 테스트용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계, 상기 복수의 제 1 홀들 중 인접한 적어도 두 개의 제 1 홀들을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼의 표면에서 상기 웨이퍼를 관통하지 않는 적어도 하나의 제 3 홀을 형성하는 단계 및 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성하는 단계를 구비할 수 있다.

본 발명에 기술적 사상에 의한 일 실시예에 따른 칩 안착부의 제조 방법에 의하여 제조된 칩 안착부를 이용하여 반도체 칩을 테스트하는 경우, 상기 칩 안착부에 형성된 가이드용 홀 및 접촉용 홀 중 적어도 하나의 홀이 도금 처리되어 있어 가이드핀 또는 테스트핀이 삽입되는 경우 파손을 방지할 수 있고, 가이드핀이 먼저 삽입된 후 테스트핀이 칩 안착부에 형성된 접촉용 홀에 삽입되도록 함으로써 테스트핀이 테스트할 반도체 칩의 패드들에 정확하게 접촉할 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 칩 안착부 제조 방법에 의하여 제조된 칩 안착부를 포함하는 반도체 칩 테스트용 소켓의 단면도이다.
도 2(a) 및 도 2(b)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 도 1의 칩 안착부의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 1의 칩 안착부의 제조 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 칩 안착부 제조 방법에 의하여 제조된 칩 안착부를 포함하는 반도체 칩 테스트용 소켓의 단면도이다.
도 5(a) 및 도 5(b)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 도 4의 칩 안착부의 제조 방법을 설명하기 위한 도면이다.
도 6(a) 및 도 6(b)은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 4의 칩 안착부의 제조 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 1의 칩 안착부의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 4의 칩 안착부의 제조 방법을 설명하기 위한 도면이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 칩 안착부 제조 방법에 의하여 제조된 칩 안착부(160)를 포함하는 반도체 칩 테스트용 소켓(100)의 단면도이다.

도 1을 참조하면, 반도체 칩 테스트용 소켓(100)은 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130), 지지부(140), 탄성체(150) 및 칩 안착부(160)를 구비할 수 있다.

제 1 프로브블록(110)은 상부면과 하부면을 관통하는 복수의 제 1 핀홀들(PH1)이 형성되고, 복수의 가이드핀들(115)이 제 1 프로브블록(110)의 상부면에 돌출 형성될 수 있다. 제 1 핀홀들(PH1) 각각에는 테스트핀들(130) 중 대응하는 테스트핀이 삽입될 수 있고, 가이드핀들(115)은 제 1 프로브블록(110)에 삽입되어 고정된 상태로 상부 일 부분이 제 1 프로브블록(110)의 상부면에 돌출될 수 있다. 제 1 프로브블록(110)은 복수의 제 1 웨이퍼들이 적층된 상태로 형성될 수 있으며, 이 경우 상기 적층된 제 1 웨이퍼들에 제 1 핀홀들(PH1)이 형성되고 돌출된 가이드핀(115)이 상기 적층된 제 1 웨이퍼들의 일부분에 삽입되어 고정될 수 있다.

제 2 프로브블록(120)은 제 1 프로브블록(110)의 하부에 형성되고, 제 1 핀홀들(PH1)의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들(PH2)이 형성될 수 있다. 제 2 핀홀들(PH2) 각각에는 테스트핀들(130) 중 대응하는 테스트핀이 삽입될 수 있다. 제 2 프로브블록(120)은 복수의 제 2 웨이퍼들이 적층된 상태로 형성될 수 있으며, 이 경우 상기 적층된 제 2 웨이퍼들에 제 2 핀홀들(PH2)이 형성될 수 있다. 제 2 프로브블록(120)은 지지부(140)에 결합되어 움직이지 않고 고정될 수 있다.

테스트핀들(130) 각각은 제 1 핀홀들(PH1) 및 제 2 핀홀들(PH2) 중 대응하는 제 1 핀홀과 제 2 핀홀에 각각 삽입될 수 있다. 즉, 대응하는 위치에 형성되어 있는 제 1 핀홀(PH1)과 제 2 핀홀(PH2)에 하나의 테스트핀이 삽입될 수 있다. 테스트핀들(130) 각각은 하단을 통하여 테스트 신호가 인가되고, 상단은 테스트를 수행하는 경우 칩 안착부(160)의 접촉용 홀(CTH)에 삽입되어 테스트용 칩(170)의 패드들과 전기적으로 접촉될 수 있다.

탄성체(150)는 제 1 프로브블록(110)의 하부면과 제 2 프로브블록(120)의 상부면 사이에서 탄성을 제공할 수 있다. 제 2 프로브블록(120)은 지지부(140)에 결합되어 움직이지 않고 고정되므로, 탄성체(150)가 탄성을 제공하는 경우 제 1 프로브블록(110)이 이동할 수 있다. 즉, 테스트용 칩(170)을 테스트하기 위하여 제 1 프로브블록(110)에서 제 2 프로브블록(120) 방향으로 압력이 제공되는 경우 제 1 프로브블록(110)은 아랫 방향(도 1에서 제 2 프로브블록(120) 방향)으로 이동하고, 테스트용 칩(170)을 테스트를 종료하고 압력을 제공하지 않는 경우 탄성체(150)에서 제공되는 탄성(복원력)에 의하여 제 1 프로브블록(110)은 윗 방향(도 1에서 칩 안착부(160) 방향)으로 이동할 수 있다. 탄성체(150)는 제 2 프로브블록(120)의 상부면에 형성된 탄성체용 홈에 삽입되어 탄성을 제공할 수 있다. 예를 들어, 제 2 프로브블록(120)이 상기 제 2 웨이퍼들이 적층된 상태로 형성된 경우, 상기 적층된 제 2 웨이퍼들 중 적어도 하나의 제 2 웨이퍼에 형성된 상기 탄성체용 홈에 탄성체(150)가 삽입될 수 있다.

칩 안착부(160)는 테스트용 칩(170)이 안착될 수 있고, 상부면과 하부면을 관통하는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성될 수 있다. 복수의 접촉용 홀들(CTH)은 칩 안착부(160)에 안착된 테스트용 칩(160)의 패드와 테스트핀(130)의 상단이 접촉하도록 테스트핀(130)이 삽입되는 관통홀일 수 있다. 즉, 테스트핀(130)의 상단 방향 일 부분이 대응하는 접촉용 홀(CTH)에 삽입될 수 있다. 테스트용 칩(170)의 패드들은 솔더볼 형상을 가질 수 있으며, 이 경우 상기 솔더볼 형상의 패드는 접촉용 홀(CTH)에 삽입될 수 있다. 복수의 가이드용 홀들(GDH)은 가이드핀들(115) 중 대응하는 가이드핀이 삽입될 수 있다. 칩 안착부(160)는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성된 웨이퍼를 포함할 수 있다. 칩 안착부(160)의 제조 방법에 관한 다양한 실시예들에 대하여는 도 2(a) 내지 도 3을 참조하여 보다 상세하게 설명한다.

가이드핀(115)은 테스트핀(130)의 상단보다 돌출되어 있을 수 있다. 즉, 가이드핀(115)은 상단은 테스트핀(130)의 상단보다 높은 위치에 있을 수 있다. 이 경우, 가이드핀(115)이 테스트핀(130)의 상단보다 돌출되어 있으므로, 테스트를 수행하는 경우 가이드핀(115)이 먼저 가이드용 홀(GDH)에 삽입되어 접촉용 홀들(CTH)의 위치와 테스트핀(130)의 위치를 정확하게 일치시킨 후 테스트핀(130)이 접촉용 홀(CTH)에 삽입되므로, 테스트핀(130)과 테스트용 칩(170)의 패드들이 정확하게 전기적으로 접촉할 수 있다.

가이드핀(115)은 상부면의 모서리가 경사지게 형성될 수 있고, 가이드용 홀(GDH)은 가이드핀(115)이 삽입되기 시작하는 하부면의 모서리가 경사지게 형성될 수 있다. 경사지게 형성된다는 것은 직각인 모서리를 소정의 각도로 경사지게 형성하는 경우 뿐 아니라 소정의 각도로 경사지게 형성한 후 라운딩(rounding) 처리를 한 경우도 포함한다. 이와 같은 모양으로 형성됨에 따라, 가이드핀(115)의 위치와 가이드용 홀(GDH)의 위치가 정확하게 일치하지 않는 경우에도 가이드핀(115) 또는 칩 안착부(160)의 파손없이 경사지게 형성된 모서리를 따라 이동함으로써 가이드핀(115)이 가이드용 홀(GDH)에 정확하게 삽입될 수 있다. 또한, 가이드핀(115) 중 제 1 프로브블록(110)의 상부면에 돌출되어 있는 부분이 도금처리되고, 가이드용 홀(GDH) 중 내벽면 및 하부면의 경사진 부분에 도금 처리될 수 있다.

도 1은 반도체 칩 테스트용 소켓의 다양한 실시예 중 하나의 실시예를 도시한 것에 불과하며, 본 발명의 기술적 사상에 의한 일 실시예에 따라 제조된 칩 안착부가 반드시 도 1과 같은 반도체 칩 테스트용 소켓에 장착되어야 하는 것은 아니다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따라 제조된 칩 안착부는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성되고, 가이드용 홀들(GDH)에 가이드핀이 삽입되어 접촉용 홀들(CTH)과 상기 테스트핀들의 위치를 얼라인(align)시키고 접촉용 홀들(CTH)에서 반도체 칩(170)의 패드와 테스트핀이 접촉하여 테스트를 수행할 수 있다면 칩 안착부(160)는 다른 형상을 가지는 반도체 칩 테스트용 소켓에 장착될 수 있다.

도 2(a) 및 도 2(b)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 도 1의 칩 안착부(160)의 제조 방법을 설명하기 위한 도면이다.

도 1 내지 도 2(b)를 참조하면, 칩 안착부(160)를 제조하기 위하여 먼저 웨이퍼(210)에 복수의 제 1 홀들(H1) 및 복수의 제 2 홀들(H2)을 형성할 수 있다. 도 2(a) 및 도 2(b)에는 하나의 제 2 홀(H2)과 두 개의 제 1 홀들(H1)을 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 가이드핀의 개수만큼의 제 2 홀(H2)과 테스트핀의 개수 또는 테스트할 반도체 칩의 패드들(예를 들어, 솔더 볼 형상의 패드들)의 개수만큼의 제 1 홀(H1)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(210)를 식각하여 형성할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성하는 단계에서, 테스트핀이 삽입되는 방향의 제 1 홀들(H1)의 모서리(도 2(a)에서 웨이퍼(210)의 상부면의 제 1 홀들(H1)의 모서리) 및 가이드핀이 삽입되는 방향의 제 2 홀들(H2)의 모서리(도 2(a)에서 웨이퍼(210)의 상부면의 제 2 홀들(H2)의 모서리)가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 웨이퍼(210)를 관통하도록 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)의 모서리가 경사를 가지거나 라운딩 형상을 가지도록 하는 방법은 다양한 방법을 이용할 수 있으므로, 이하 구체적인 설명은 생략한다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성한 이후에, 웨이퍼(210)의 표면, 제 1 홀들(H1)의 표면 및 제 2 홀들(H2)의 표면을 증착하여 증착면(230)을 형성할 수 있다. 증착면(230)은 이후에서 설명한 도금 공정을 보다 용이하게 수행하기 위하여 형성될 수 있다.

그리고, 웨이퍼(210)의 상부의 표면에 감광성 필름(240)을 코팅하고, 웨이퍼(210)의 하부의 표면에 감광성 필름(245)을 코팅할 수 있다. 감광성 필름(240, 245)은 DFR(Dry Film Photoresist)일 수 있다.

웨이퍼(210)의 상부 및 하부의 표면에 감광성 필름(240, 245)을 코팅한 후, 포토 마스크(PM)를 이용하여 코팅된 감광성 필름(240, 245) 중 제 1 홀(H1)을 포함하는 제 1 부분(P1) 및 제 2 홀(H2)을 포함하는 제 2 부분(P2)을 현상하여 감광성 필름(240, 245) 중 제 1 부분들(P1) 및 제 2 부분들(P2)을 제거할 수 있다. 제 1 부분(P1)은 제 1 홀(H1)의 크기보다 클 수 있고, 제 2 부분(P2)은 제 2 홀(H2)의 크기보다 클 수 있다.

그리고, 상기 현상된 부분에 도금(250) 처리를 할 수 있다. 즉, 제 1 부분(P1) 및 제 2 부분(P2) 중 웨이퍼(210)의 상부면과 하부면, 제 1 홀들(H1)의 표면(내벽면) 및 제 2 홀들(H2)의 표면(내벽면)에 형성된 증착면(230) 위에 도금(250) 처리를 할 수 있다.

도금(250) 처리가 종료된 후, 현상되지 않은 감광성필름(240, 245)을 박리하고, 증착면(230)을 박리할 수 있다. 이와 같이 감광성 필름(240, 245) 및 증착면(230)의 박리가 종료되면, 가이드용 홀들(GDH) 및 접촉용 홀들(CTH)이 형성된 칩 안착부(160)가 완성될 수 있다.

이와 같이 제조된 칩 안착부(160)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(210)의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(210)의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성할 수 있다. 즉, 웨이퍼의 양쪽 면 중 하나의 면 또는 양면에 상기 폴리이미드 층을 형성할 수 있다. 예를 들어, 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(210)의 표면 중 상기 도금되지 않은 부분에 폴리이미드(Polyimide) 층(260)을 형성하거나, 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(210)의 표면 전체(도금된 부분 포함)에 상기 폴리이미드 층을 형성할 수도 있다. 폴리이미드 층(260)은 웨이퍼(210)의 균열 또는 깨짐을 방지할 수 있으며, 특히 접촉용 홀(CTH)들 사이의 면적이 좁은 웨이퍼(210) 부분의 균열 또는 깨짐을 방지할 수 있다. 또한, 칩 안착부(160)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(210) 표면에도 폴리이미드 층(미도시)을 형성하여, 웨이퍼(210)의 표면이 외부로 노출되는 것을 방지할 수도 있다.

도 3은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 1의 칩 안착부(160)의 제조 방법을 설명하기 위한 도면이다.

도 1 및 도 3을 참조하면, 칩 안착부(160)를 제조하기 위하여 먼저 웨이퍼(310)에 복수의 제 1 홀들(H1) 및 복수의 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(310)를 관통하지 않는 홀일 수 있다. 즉, 제 1 홀들(H1) 및 제 2 홀들(H2)은 테스트핀이 삽입되는 방향의 웨이퍼(310) 표면(도 3의 두 번째 그림에서 웨이퍼(310)의 상부면)에 형성되고, 테스트핀이 삽입되지 않는 방향의 웨이퍼(310) 표면(도 3의 두 번째 도면에서 웨이퍼(310)의 하부면)을 관통하지는 않을 수 있다. 도 3에는 하나의 제 2 홀(H2)과 두 개의 제 1 홀들(H1)을 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 가이드핀의 개수만큼의 제 2 홀(H2)과 테스트핀의 개수 또는 테스트할 반도체 칩의 패드들(예를 들어, 솔더 볼 형상의 패드들)의 개수만큼의 제 1 홀(H1)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(210)를 식각하여 형성할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성하는 단계에서, 테스트핀이 삽입되는 방향의 제 1 홀들(H1)의 모서리(도 3에서 웨이퍼(310)의 상부면의 제 1 홀들(H1)의 모서리) 및 가이드핀이 삽입되는 방향의 제 2 홀들(H2)의 모서리(도 3에서 웨이퍼(310)의 상부면의 제 2 홀들(H2)의 모서리)가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 웨이퍼(310)를 관통하도록 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)의 모서리가 경사를 가지거나 라운딩 형상을 가지도록 하는 방법은 다양한 방법을 이용할 수 있으므로, 이하 구체적인 설명은 생략한다.

이후에, 제 1 홀들(H1) 및 제 2 홀들(H2)이 형성되지 않은 웨이퍼(310)의 표면에 포토레지스트(320)을 코팅할 수 있다. 즉, 도 3의 세 번째 도면에서와 같이, 제 1 홀들(H1) 및 제 2 홀들(H2)이 형성되지 않은 웨이퍼(310)의 상부면에 포토레지스트(320)를 코팅할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)이 형성되지 않은 웨이퍼(310)의 표면에 포토레지스트(320)을 코팅한 후, 포토 마스크(PM)를 이용하여 코팅된 포토레지스트(320) 중 제 1 홀(H1)에 대응하는 부분(P1) 및 제 2 홀(H2)에 대응하는 부분(P2)을 현상하여 포토레지스트(320) 중 P1, P2 부분을 제거할 수 있다. 그리고, 포토레지스트(320) 중 현상된 P1, P2 부분의 웨이퍼를 식각하여 제 1 홀들(H1) 및 제 2 홀들(H2)이 웨이퍼(310)를 관통하도록 형성할 수 있다.

그리고, 제 1 홀들(H1) 및 제 2 홀들(H2)을 생성한 후, 제 1 홀들(H1) 및 제 2 홀들(H2) 중 적어도 하나의 홀에 도금(330) 처리를 할 수 있다. 도 3에서는 제 2 홀들(H2)의 모서리를 포함한 일 부분, 즉 제 2 홀들(H2)의 모서리, 제 2 홀들(H2)의 모서리와 연속하는 제 2 홀들(H2) 표면 중 일부분 및 제 2 홀들(H2)의 모서리와 연속하는 웨이퍼(310) 표면 중 일부분에 도금(330) 처리를 하는 경우를 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 도 3에 도시된 것과 상이한 면적으로 도금(330) 처리를 할 수도 있고, 제 2 홀들(H2)뿐 아니라 제 1 홀들(H1)에 대하여도 도금 처리를 할 수 있다. 이와 같이 도금 처리가 종료되면, 가이드용 홀들(GDH) 및 접촉용 홀들(CTH)이 형성된 칩 안착부(160)가 완성될 수 있다.

이와 같이 제조된 칩 안착부(160)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(310) 표면 중 도금(330) 부분을 제외한 부분 또는 도금(330) 부분을 포함한 전체에 폴리이미드 층(미도시)을 형성하여, 웨이퍼(310)의 표면이 외부로 노출되는 것을 방지할 수 있다.

도 4는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 칩 안착부 제조 방법에 의하여 제조된 칩 안착부(460)를 포함하는 반도체 칩 테스트용 소켓(400)의 단면도이다.

도 1 및 도 4를 참조하면, 반도체 칩 테스트용 소켓(400)은 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130), 지지부(140), 탄성체(150) 및 칩 안착부(460)를 구비할 수 있다. 도 4의 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130), 지지부(140) 및 탄성체(150)는 도 1의 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130), 지지부(140) 및 탄성체(150)와 유사하므로 이하 상세한 설명은 생략한다.

칩 안착부(460)는 테스트용 칩(170)이 안착될 수 있고, 상부면과 하부면을 관통하는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성될 수 있다. 복수의 접촉용 홀들(CTH)은 칩 안착부(460)에 안착된 테스트용 칩(170)의 패드와 테스트핀(130)의 상단이 접촉하도록 테스트핀(130)이 삽입되는 관통홀일 수 있다. 즉, 테스트핀(130)의 상단 방향 일 부분이 대응하는 접촉용 홀(CTH)에 삽입될 수 있다. 테스트용 칩(170)의 패드들은 솔더볼 형상을 가질 수 있으며, 이 경우 상기 솔더볼 형상의 패드는 접촉용 홀(CTH)에 삽입될 수 있다. 복수의 가이드용 홀들(GDH)은 가이드핀들(115) 중 대응하는 가이드핀이 삽입될 수 있다. 칩 안착부(460)는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성된 웨이퍼를 포함할 수 있다. 칩 안착부(460)의 제조 방법에 관한 다양한 실시예들에 대하여는 도 5(a) 내지 도 6(b)를 참조하여 보다 상세하게 설명한다.

접촉용 홀(CTH)은 테스트핀(130)이 삽입되는 방향의 직경이 테스트용 칩(170)이 안착되는 방향의 직경보다 크고, 테스트핀(130)이 삽입되는 방향에서 인접한 적어도 두 개의 접촉용 홀(CTH)들의 면적보다 큰 면적을 가지며, 테스트핀(130)이 삽입되는 방향의 칩 안착부(460) 표면에서 칩 안착부(460)를 관통하지 않도록 형성된 홀을 포함할 수 있다. 즉, 테스트핀(130)이 삽입되는 방향의 접촉용 홀(CTH)의 직경을 더 크게 형성함으로써, 가이드핀(115)이 가이드홀(GDH)을 찾아 삽입되는 동안 테스트핀(130)이 칩 안착부(460)의 표면에 접촉하지 않으므로 칩 안착부(460)와 테스트핀(130)의 접촉에 의한 손상을 방지할 수 있다. 가이드핀(115)은 도 1과 관련하여 설명한 것과 같이 테스트핀(130)의 상단보다 돌출되어 있을 수도 있고, 그렇지 않을 수도 있다. 가이드핀(115)의 상단이 테스트핀(130)의 상단보다 돌출되어 있지 않은 경우, 도 4에 도시된 탄성체(150)는 생략될 수도 있다.

도 4는 반도체 칩 테스트용 소켓의 다양한 실시예 중 하나의 실시예를 도시한 것에 불과하며, 본 발명의 기술적 사상에 의한 일 실시예에 따라 제조된 칩 안착부가 반드시 도 4와 같은 반도체 칩 테스트용 소켓에 장착되어야 하는 것은 아니다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따라 제조된 칩 안착부는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성되고, 가이드용 홀들(GDH)에 가이드핀이 삽입되어 접촉용 홀들(CTH)과 상기 테스트핀들의 위치를 얼라인(align)시키고 접촉용 홀들(CTH)에서 반도체 칩(170)의 패드와 테스트핀이 접촉하여 테스트를 수행할 수 있다면 다른 형상의 가지는 반도체 칩 테스트용 소켓에 장착될 수 있다.

도 5(a) 및 도 5(b)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 도 4의 칩 안착부(460)의 제조 방법을 설명하기 위한 도면이다.

도 4 내지 도 5(b)를 참조하면, 칩 안착부(460)를 제조하기 위하여 먼저 웨이퍼(510)에 복수의 제 1 홀들(H1) 및 복수의 제 2 홀들(H2)을 형성할 수 있다. 도 5(a) 및 도 5(b)에는 하나의 제 2 홀(H2)과 두 개의 제 1 홀들(H1)을 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 가이드핀의 개수만큼의 제 2 홀(H2)과 테스트핀의 개수 또는 테스트할 반도체 칩의 패드들(예를 들어, 솔더 볼 형상의 패드들)의 개수만큼의 제 1 홀(H1)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(510)를 식각하여 형성할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성하는 단계에서, 테스트핀이 삽입되는 방향의 제 1 홀들(H1)의 모서리(도 5(a)에서 웨이퍼(510)의 상부면의 제 1 홀들(H1)의 모서리) 및 가이드핀이 삽입되는 방향의 제 2 홀들(H2)의 모서리(도 5(a)에서 웨이퍼(510)의 상부면의 제 2 홀들(H2)의 모서리) 가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 웨이퍼(510)를 관통하도록 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)의 모서리가 경사를 가지거나 라운딩 형상을 가지도록 하는 방법은 다양한 방법을 이용할 수 있으므로, 이하 구체적인 설명은 생략한다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성한 이후에, 복수의 제 1 홀들(H1) 중 인접한 적어도 두 개의 제 1 홀들(H1)을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들(H1)의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 웨이퍼(510)의 표면에서 웨이퍼(510)를 관통하지 않는 적어도 하나의 제 3 홀(H3)을 형성할 수 있다. 예를 들어, 웨이퍼(510)의 상부와 하부의 표면에 감광성 필름(525, 520)을 코팅하고, 포토 마스크(PM)를 이용하여 상기 테스트핀이 삽입되는 방향의 웨이퍼(510) 표면에 코팅된 감광성 필름(525) 중 적어도 하나의 제 3 홀(H3)에 대응하는 부분을 현상하고, 상기 현상된 부분을 웨이퍼(510)를 관통하지 않도록 식각한 후 상기 현상되지 않은 감광성 필름(520, 525)을 박리하여 제 3 홀(H3)을 형성할 수 있다. 웨이퍼(510)의 상부와 하부의 표면에 감광성 필름(525, 520)을 코팅하는 단계는 상기 모서리를 식각하기 위하여 웨이퍼(510)의 일 면에 감광성 필름(520)을 코팅한 경우에는, 상기 테스트핀이 삽입되는 방향의 웨이퍼(510) 표면에 감광성 필름(525)을 코팅하는 단계만을 수행하여 동일한 효과를 얻을 수 있다. 감광성필름(525) 중 제 3 홀(H3)에 대응하는 부분을 현상한 후 현상된 부분을 식각하면 도 5(a)의 다섯 번째 도면과 같이 제 3 홀(H3)이 형성될 수 있으며, 제 3 홀(H3)은 웨이퍼(510) 두께의 1/n(n은 자연수)의 두께(예를 들어, 1/2의 두께)를 가질 수 있다.

제 3 홀(H3)을 형성하고 남아있는 감광성필름(520, 525)을 박리한 후, 웨이퍼(510)의 표면, 제 1 홀들(H1)의 표면, 제 2 홀들(H2)의 표면 및 적어도 하나의 제 3 홀(H3)의 표면을 증착하여 증착면(530)을 형성할 수 있다. 증착면(530)은 이후에서 설명한 도금 공정을 보다 용이하게 수행하기 위하여 형성될 수 있다.

그리고, 웨이퍼(510)의 상부의 표면에 감광성 필름(540)을 코팅하고, 웨이퍼(510)의 하부의 표면에 감광성 필름(545)을 코팅할 수 있다. 감광성 필름(540, 545)은 DFR(Dry Film Photoresist)일 수 있다.

웨이퍼(510)의 상부 및 하부의 표면에 감광성 필름(540, 545)을 코팅한 후, 포토 마스크(PM)를 이용하여 코팅된 감광성 필름(540) 중 제 2 홀(H2)을 포함하는 부분(P2)을 현상하여 감광성 필름(540) 중 P2 부분을 제거할 수 있다. P2 부분은 제 2 홀(H2)의 크기보다 클 수 있다.

그리고, 상기 현상된 부분에 도금(550) 처리를 할 수 있다. 즉, 상기 P2 부분 중 웨이퍼(510)의 표면 및 제 2 홀들(H2)의 표면(내벽면)에 형성된 증착면(530) 위에 도금(550) 처리를 할 수 있다.

도금(550) 처리가 종료된 후, 현상되지 않은 감광성필름(540, 545)을 박리하고, 증착면(530)을 박리할 수 있다. 이와 같이 감광성 필름(540, 545) 및 증착면(530)의 박리가 종료되면, 가이드용 홀들(GDH) 및 접촉용 홀들(CTH)이 형성된 칩 안착부(460)가 완성될 수 있다.

이와 같이 제조된 칩 안착부(460)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(510)의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(510)의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성할 수 있다. 즉, 웨이퍼의 양쪽 면 중 하나의 면 또는 양면에 상기 폴리이미드 층을 형성할 수 있다. 예를 들어, 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(510)의 표면 중 상기 도금되지 않은 부분에 폴리이미드(Polyimide) 층(560)을 형성하거나, 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(510)의 표면 전체(도금된 부분 포함)에 상기 폴리이미드 층을 형성할 수도 있다. 폴리이미드 층(560)은 웨이퍼(510)의 균열 또는 깨짐을 방지할 수 있으며, 특히 접촉용 홀(CTH)들 사이의 면적이 좁은 웨이퍼(510) 부분의 균열 또는 깨짐을 방지할 수 있다. 또한, 칩 안착부(460)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(510) 표면에도 폴리이미드 층(미도시)을 형성하여, 웨이퍼(510)의 표면이 외부로 노출되는 것을 방지할 수도 있다.

도 6(a) 및 도 6(b)은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 4의 칩 안착부(460)의 제조 방법을 설명하기 위한 도면이다.

도 4, 도 6(a) 및 도 6(b)를 참조하면, 칩 안착부(460)를 제조하기 위하여 먼저 웨이퍼(610)에 복수의 제 1 홀들(H1) 및 복수의 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(310)를 관통하지 않는 홀일 수 있다. 즉, 제 1 홀들(H1) 및 제 2 홀들(H2)은 테스트핀이 삽입되는 방향의 웨이퍼(610) 표면(도 6의 두 번째 그림에서 웨이퍼(610)의 상부면)에 형성되고, 테스트핀이 삽입되지 않는 방향의 웨이퍼(610) 표면(도 6의 두 번째 도면에서 웨이퍼(610)의 하부면)을 관통하지는 않을 수 있다. 이 경우, 이하에서 설명할 제 3 홀(H3)을 형성하는 과정에서 제 1 홀들(H1)이 관통하지 않는 웨이퍼(610) 표면 부분(도 6의 두 번째 도면에서 웨이퍼(610)의 하부면)이 식각될 수도 있으므로, 이를 고려하여 제 1 홀들(H1)이 관통하지 않는 웨이퍼(610) 표면 부분의 두께를 조절할 수 있다.

도 6에는 하나의 제 2 홀(H2)과 두 개의 제 1 홀들(H1)을 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 가이드핀의 개수만큼의 제 2 홀(H2)과 테스트핀의 개수 또는 테스트할 반도체 칩의 패드들(예를 들어, 솔더 볼 형상의 패드들)의 개수만큼의 제 1 홀(H1)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(610)를 식각하여 형성할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성하는 단계에서, 테스트핀이 삽입되는 방향의 제 1 홀들(H1)의 모서리(도 6(a)에서 웨이퍼(610)의 상부면의 제 1 홀들(H1)의 모서리) 및 가이드핀이 삽입되는 방향의 제 2 홀들(H2)의 모서리(도 6(a)에서 웨이퍼(610)의 상부면의 제 2 홀들(H2)의 모서리)가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 웨이퍼(610)를 관통하도록 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)의 모서리가 경사를 가지거나 라운딩 형상을 가지도록 하는 방법은 다양한 방법을 이용할 수 있으므로, 이하 구체적인 설명은 생략한다.

이상과 같이 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성한 후, 복수의 제 1 홀들(H1) 중 인접한 적어도 두 개의 제 1 홀들(H1)을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들(H1)의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 웨이퍼(510)의 표면에서 웨이퍼(510)를 관통하지 않는 적어도 하나의 제 3 홀(H3)을 형성할 수 있다. 예를 들어, 제 1 홀들(H1) 및 제 2 홀들(H2)이 형성된 웨이퍼(510)의 표면(도 6(a)의 세 번째 도면에서 웨이퍼(510)의 상부면)에 포토레지스트(620)를 코팅하고, 포토 마스크(PM)를 이용하여 코팅된 포토레지스트(620) 중 적어도 하나의 제 3 홀(H3)에 대응하는 부분을 현상하고, 상기 현상된 부분을 웨이퍼(610)를 관통하지 않도록 식각한 후 상기 현상되지 않은 포토레지스트(620)를 박리하여 제 3 홀(H3)을 형성할 수 있다. 포토레지스트(620) 중 제 3 홀(H3)에 대응하는 부분을 현상한 후 현상된 부분을 식각하면 도 6(a)의 여섯 번째 도면과 같이 제 3 홀(H3)이 형성될 수 있으며, 제 3 홀(H3)은 웨이퍼(610) 두께의 1/n(n은 자연수)의 두께(예를 들어, 1/2의 두께)를 가질 수 있다.

제 3 홀(H3)을 형성하고 남아있는 포토레지스트(620)을 박리한 후, 제 1 홀들(H1) 및 제 2 홀들(H2)이 형성되지 않은 웨이퍼(610)의 표면에 포토레지스트(620)을 코팅할 수 있다. 즉, 도 6(b)의 첫 번째 도면에서와 같이, 제 1 홀들(H1) 및 제 2 홀들(H2)이 형성되지 않은 웨이퍼(610)의 상부면에 포토레지스트(630)를 코팅할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)이 형성되지 않은 웨이퍼(610)의 표면에 포토레지스트(630)을 코팅한 후, 포토 마스크(PM)를 이용하여 코팅된 포토레지스트(630) 중 제 1 홀(H1)에 대응하는 부분(P1) 및 제 2 홀(H2)에 대응하는 부분(P2)을 현상하여 포토레지스트(630) 중 P2, P3 부분을 제거할 수 있다. 그리고, 포토레지스트(630) 중 현상된 P2, P3 부분의 웨이퍼를 식각하여 제 1 홀들(H1) 및 제 2 홀들(H2)이 웨이퍼(610)를 관통하도록 형성할 수 있다.

이후에, 제 2 홀들(H2)에 도금(640) 처리를 할 수 있다. 도 6(b)에서는 제 2 홀들(H2)의 모서리를 포함한 일 부분, 즉 제 2 홀들(H2)의 모서리, 제 2 홀들(H2)의 모서리와 연속하는 제 2 홀들(H2) 표면 중 일부분 및 제 2 홀들(H2)의 모서리와 연속하는 웨이퍼(610) 표면 중 일부분에 도금(640) 처리를 하는 경우를 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 도 6(b)에 도시된 것과 상이한 면적으로 도금(640) 처리를 할 수도 있다. 이와 같이 도금 처리가 종료되면, 가이드용 홀들(GDH) 및 접촉용 홀들(CTH)이 형성된 칩 안착부(460)가 완성될 수 있다.

이와 같이 제조된 칩 안착부(460)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(610) 표면 중 도금(330) 부분을 제외한 부분 또는 도금(330) 부분을 포함한 전체에 폴리이미드 층(미도시)을 형성하여, 웨이퍼(610)의 표면이 외부로 노출되는 것을 방지할 수 있다.

도 7은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 1의 칩 안착부(160)의 제조 방법을 설명하기 위한 도면이다.

도 1 및 도 7을 참조하면, 칩 안착부(160)를 제조하기 위하여 먼저 웨이퍼(710)에 복수의 제 1 홀들(H1) 및 복수의 제 2 홀들(H2)을 형성할 수 있다. 도 7에는 하나의 제 2 홀(H2)과 두 개의 제 1 홀들(H1)을 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 가이드핀의 개수만큼의 제 2 홀(H2)과 테스트핀의 개수 또는 테스트할 반도체 칩의 패드들(예를 들어, 솔더 볼 형상의 패드들)의 개수만큼의 제 1 홀(H1)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(710)를 식각하여 형성할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성하는 단계에서, 테스트핀이 삽입되는 방향의 제 1 홀들(H1)의 모서리(도 7에서 웨이퍼(710)의 상부면의 제 1 홀들(H1)의 모서리) 및 가이드핀이 삽입되는 방향의 제 2 홀들(H2)의 모서리(도 7에서 웨이퍼(710)의 상부면의 제 2 홀들(H2)의 모서리)가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 웨이퍼(710)를 관통하도록 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)의 모서리가 경사를 가지거나 라운딩 형상을 가지도록 하는 방법은 다양한 방법을 이용할 수 있으므로, 이하 구체적인 설명은 생략한다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성한 이후에, 웨이퍼(710)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(710)의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(710)의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성할 수 있다. 즉, 도 7에는 웨이퍼(710)의 한쪽 면에 상기 폴리이미드 층이 형성된 경우를 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 웨이퍼(710)의 양쪽 면 중 하나의 면 또는 양쪽 면 모두에 상기 폴리이미드 층이 형성될 수 있다. 웨이퍼(710)의 양쪽 면 중 하나의 면 또는 양면에 상기 폴리이미드 층을 형성함으로써, 웨이퍼(710)의 균열 또는 깨짐을 방지할 수 있으며 특히 접촉용 홀(CTH)들 사이의 면적이 좁은 웨이퍼(710) 부분의 균열 또는 깨짐을 방지할 수 있고, 웨이퍼(710)의 표면이 외부로 노출되는 것을 방지할 수도 있다.

도 8은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 도 4의 칩 안착부(460)의 제조 방법을 설명하기 위한 도면이다.

도 4 및 도 8을 참조하면, 칩 안착부(460)를 제조하기 위하여 먼저 웨이퍼(810)에 복수의 제 1 홀들(H1) 및 복수의 제 2 홀들(H2)을 형성할 수 있다. 도 8에는 하나의 제 2 홀(H2)과 두 개의 제 1 홀들(H1)을 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 가이드핀의 개수만큼의 제 2 홀(H2)과 테스트핀의 개수 또는 테스트할 반도체 칩의 패드들(예를 들어, 솔더 볼 형상의 패드들)의 개수만큼의 제 1 홀(H1)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)은 웨이퍼(810)를 식각하여 형성할 수 있다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성하는 단계에서, 테스트핀이 삽입되는 방향의 제 1 홀들(H1)의 모서리(도 8에서 웨이퍼(510)의 상부면의 제 1 홀들(H1)의 모서리) 및 가이드핀이 삽입되는 방향의 제 2 홀들(H2)의 모서리(도 8에서 웨이퍼(510)의 상부면의 제 2 홀들(H2)의 모서리) 가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 웨이퍼(810)를 관통하도록 제 1 홀들(H1) 및 제 2 홀들(H2)을 형성할 수 있다. 제 1 홀들(H1) 및 제 2 홀들(H2)의 모서리가 경사를 가지거나 라운딩 형상을 가지도록 하는 방법은 다양한 방법을 이용할 수 있으므로, 이하 구체적인 설명은 생략한다.

제 1 홀들(H1) 및 제 2 홀들(H2)을 형성한 이후에, 복수의 제 1 홀들(H1) 중 인접한 적어도 두 개의 제 1 홀들(H1)을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들(H1)의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 웨이퍼(810)의 표면에서 웨이퍼(810)를 관통하지 않는 적어도 하나의 제 3 홀(H3)을 형성할 수 있다. 예를 들어, 웨이퍼(810)의 상부와 하부의 표면에 감광성 필름(825, 820)을 코팅하고, 포토 마스크(PM)를 이용하여 상기 테스트핀이 삽입되는 방향의 웨이퍼(810) 표면에 코팅된 감광성 필름(825) 중 적어도 하나의 제 3 홀(H3)에 대응하는 부분을 현상하고, 상기 현상된 부분을 웨이퍼(810)를 관통하지 않도록 식각한 후 상기 현상되지 않은 감광성 필름(820, 825)을 박리하여 제 3 홀(H3)을 형성할 수 있다. 웨이퍼(810)의 상부와 하부의 표면에 감광성 필름(825, 820)을 코팅하는 단계는 상기 모서리를 식각하기 위하여 웨이퍼(810)의 일 면에 감광성 필름(820)을 코팅한 경우에는, 상기 테스트핀이 삽입되는 방향의 웨이퍼(810) 표면에 감광성 필름(825)을 코팅하는 단계만을 수행하여 동일한 효과를 얻을 수 있다. 감광성필름(825) 중 제 3 홀(H3)에 대응하는 부분을 현상한 후 현상된 부분을 식각하면 도 8의 다섯 번째 도면과 같이 제 3 홀(H3)이 형성될 수 있으며, 제 3 홀(H3)은 웨이퍼(810) 두께의 1/n(n은 자연수)의 두께(예를 들어, 1/2의 두께)를 가질 수 있다.

제 3 홀(H3)을 형성하고 남아있는 감광성필름(820, 825)을 박리한 후, 웨이퍼(810)의 표면 중 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 웨이퍼(810)의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 웨이퍼(810)의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성할 수 있다. 즉, 도 8에는 웨이퍼(810)의 한쪽 면에 상기 폴리이미드 층이 형성된 경우를 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 웨이퍼(810)의 양쪽 면 중 하나의 면 또는 양쪽 면 모두에 상기 폴리이미드 층이 형성될 수 있다. 웨이퍼(810)의 양쪽 면 중 하나의 면 또는 양면에 상기 폴리이미드 층을 형성함으로써, 웨이퍼(810)의 균열 또는 깨짐을 방지할 수 있으며 특히 접촉용 홀(CTH)들 사이의 면적이 좁은 웨이퍼(810) 부분의 균열 또는 깨짐을 방지할 수 있고, 웨이퍼(810)의 표면이 외부로 노출되는 것을 방지할 수도 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법에 있어서,
웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계; 및
상기 제 1 홀들 중 상기 테스트핀들이 삽입되는 방향의 모서리를 포함하는 표면 및 상기 제 2 홀들 중 상기 가이드핀들이 삽입되는 방향의 모서리를 포함하는 표면 중 적어도 하나의 표면을 도금하는 단계를 구비하고,
상기 도금하는 단계는,
상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계;
포토 마스크를 이용하여 상기 코팅된 감광성 필름 중 상기 제 1 홀들 각각을 포함하고 상기 제 1 홀들 각각보다 큰 면적을 가지는 제 1 부분들 및 상기 제 2 홀들 각각을 포함하고 상기 제 2 홀들 각각보다 큰 면적을 가지는 제 2 부분들을 현상하는 단계;
상기 현상된 부분 및 상기 제 1 홀들과 상기 제 2 홀들의 표면을 도금하는 단계; 및
상기 감광성 필름 중 현상되지 않은 부분을 박리하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
삭제
제1항에 있어서, 상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는,
상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 상기 웨이퍼를 관통하는 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계인 것을 특징으로 하는 칩 안착부의 제조 방법.
제1항에 있어서, 상기 현상하는 단계는,
상기 포토 마스크를 이용하여 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 감광성 필름 중 상기 제 1 부분들 및 상기 제 2 부분들을 현상하는 단계; 및
상기 포토 마스크를 이용하여 상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼 표면에 코팅된 감광성 필름 중 상기 제 1 부분들 및 상기 제 2 부분들을 현상하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제1항에 있어서, 상기 칩 안착부의 제조 방법은,
상기 감광성 필름을 코팅하는 단계를 수행하기 전에 상기 웨이퍼, 상기 제 1 홀들 및 상기 제 2 홀들의 표면을 증착하여 증착면을 형성하는 단계; 및
상기 감광성 필름을 박리하는 단계를 수행한 이후에 상기 증착면을 박리하는 단계를 더 구비하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제1항에 있어서, 상기 칩 안착부의 제조 방법은,
상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제1항에 있어서, 상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는,
상기 웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계;
상기 제 1 홀들 및 상기 제 2 홀들이 형성되지 않은 상기 웨이퍼의 표면에 포토레지스트를 코팅하는 단계;
포토 마스크를 이용하여 상기 코팅된 포토레지스트 중 상기 제 1 홀들에 대응하는 부분 및 상기 제 2 홀들에 대응하는 부분을 현상하는 단계; 및
상기 현상된 부분의 웨이퍼를 식각하여 상기 제 1 홀들 및 상기 제 2 홀들이 상기 웨이퍼를 관통하도록 형성하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제7항에 있어서, 상기 제 1 홀들 및 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계는,
상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지도록 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제7항에 있어서, 상기 도금하는 단계는,
상기 제 2 홀들의 모서리, 상기 제 2 홀들의 모서리와 연속하는 상기 제 2 홀들 표면 중 일부분 및 상기 제 2 홀들의 모서리와 연속하는 상기 웨이퍼 표면 중 일부분을 도금하는 단계; 및
상기 제 1 홀들의 모서리, 상기 제 1 홀들의 모서리와 연속하는 상기 제 1 홀들 표면 중 일부분 및 상기 제 1 홀들의 모서리와 연속하는 상기 웨이퍼 표면 중 일부분을 도금하는 단계 중 적어도 하나의 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법에 있어서,
웨이퍼를 식각하여 상기 테스트용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계;
상기 복수의 제 1 홀들 중 인접한 적어도 두 개의 제 1 홀들을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼의 표면에서 상기 웨이퍼를 관통하지 않는 적어도 하나의 제 3 홀을 형성하는 단계; 및
상기 제 2 홀들 중 상기 가이드핀들이 삽입되는 방향의 모서리를 포함하는 표면을 도금하는 단계를 구비하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제10항에 있어서, 상기 도금하는 단계는,
상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계;
포토 마스크를 이용하여 상기 코팅된 감광성 필름 중 상기 제 2 홀들 각각을 포함하고 상기 제 2 홀들 각각보다 큰 면적을 가지는 부분들을 현상하는 단계;
상기 현상된 부분들 및 상기 제 2 홀들의 표면을 도금하는 단계; 및
상기 감광성 필름 중 현상되지 않은 부분을 박리하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제11항에 있어서, 상기 현상하는 단계는,
상기 포토 마스크를 이용하여 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 감광성 필름 중 상기 제 2 홀들 각각을 포함하고 상기 제 2 홀들 각각보다 큰 면적을 가지는 부분들을 현상하는 단계인 것을 특징으로 하는 칩 안착부의 제조 방법.
제11항에 있어서, 상기 도금하는 단계는,
상기 감광성 필름을 코팅하는 단계를 수행하기 전에 상기 웨이퍼, 상기 제 1 홀들, 상기 제 2 홀들 및 상기 적어도 하나의 제 3 홀의 표면을 증착하여 증착면을 형성하는 단계; 및
상기 감광성 필름을 박리하는 단계를 수행한 이후에 상기 증착면을 박리하는 단계를 더 구비하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제11항에 있어서, 상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는,
상기 웨이퍼를 관통하는 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계이고,
상기 적어도 하나의 제 3 홀을 형성하는 단계는,
상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계;
상기 포토 마스크를 이용하여 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 상기 감광성 필름 중 상기 적어도 하나의 제 3 홀에 대응하는 부분을 현상하는 단계;
상기 현상된 부분을 상기 웨이퍼를 관통하지 않도록 식각하는 단계; 및
상기 감광성 필름 중 현상되지 않은 부분을 박리하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제11항에 있어서, 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계는,
상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지도록 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계인 것을 특징으로 하는 칩 안착부의 제조 방법.
제10항에 있어서, 상기 칩 안착부의 제조 방법은,
상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제10항에 있어서, 상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는,
웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계;
상기 제 1 홀들 및 상기 제 2 홀들이 형성되지 않은 상기 웨이퍼의 표면에 포토레지스트를 코팅하는 단계;
포토 마스크를 이용하여 상기 코팅된 포토레지스트 중 상기 제 1 홀들에 대응하는 부분 및 상기 제 2 홀들에 대응하는 부분을 현상하는 단계;
상기 현상된 부분의 웨이퍼를 식각하여 상기 제 1 홀들 및 상기 제 2 홀들이 상기 웨이퍼를 관통하도록 형성하는 단계; 및
상기 가이드핀이 삽입되는 방향의 상기 제 2 홀들의 식각된 모서리를 포함하는 표면을 도금하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제17항에 있어서, 상기 적어도 하나의 제 3 홀을 형성하는 단계는,
상기 제 1 홀들 및 상기 제 2 홀들이 형성된 웨이퍼의 표면에 상기 포토레지스트를 코팅하는 단계;
상기 포토 마스크를 이용하여 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 상기 포토레지스트 중 상기 적어도 하나의 제 3 홀에 대응하는 부분을 현상하는 단계;
상기 현상된 부분을 상기 웨이퍼를 관통하지 않도록 식각하는 단계; 및
상기 포토레지스트 중 현상되지 않은 부분을 박리하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제18항에 있어서, 상기 적어도 하나의 제 3 홀을 형성하는 단계는,
상기 제 1 홀들 및 상기 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계 이후에 수행되는 것을 특징으로 하는 칩 안착부의 제조 방법.
제17항에 있어서, 상기 제 1 홀들 및 상기 제 2 홀들을 상기 웨이퍼를 관통하지 않도록 형성하는 단계는,
상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지도록 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제17항에 있어서, 상기 도금하는 단계는,
상기 제 2 홀들의 모서리, 상기 제 2 홀들의 모서리와 연속하는 상기 제 2 홀들 표면 중 일부분 및 상기 제 2 홀들의 모서리와 연속하는 상기 웨이퍼 표면 중 일부분을 도금하는 단계인 것을 특징으로 하는 칩 안착부의 제조 방법.
테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법에 있어서,
웨이퍼를 식각하여 상기 접촉용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계; 및
상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성하는 단계를 구비하고,
상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는,
상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지면서 상기 웨이퍼를 관통하는 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계인 것을 특징으로 하는 칩 안착부의 제조 방법.
삭제
테스트할 반도체칩이 안착되고 상기 안착된 테스트용 칩의 솔더볼 형상의 패드와 테스트핀이 삽입되어 접촉되는 복수의 접촉용 홀들 및 가이드핀이 삽입되어 상기 접촉용 홀들과 상기 테스트핀들의 위치를 얼라인(align)시키는 복수의 가이드용 홀들이 형성되는 칩 안착부를 포함하는 반도체 테스트용 소켓 중 상기 칩 안착부의 제조 방법에 있어서,
웨이퍼를 식각하여 상기 테스트용 홀들을 형성하기 위한 제 1 홀들 및 상기 가이드용 홀들을 형성하기 위한 제 2 홀들을 형성하는 단계;
상기 복수의 제 1 홀들 중 인접한 적어도 두 개의 제 1 홀들을 포함하고 상기 인접한 적어도 두 개의 제 1 홀들의 면적을 합한 것보다 큰 면적을 가지며 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼의 표면에서 상기 웨이퍼를 관통하지 않는 적어도 하나의 제 3 홀을 형성하는 단계; 및
상기 테스트핀 및 상기 가이드핀이 삽입되지 않는 방향의 상기 웨이퍼의 표면 및 상기 테스트핀 및 상기 가이드핀이 삽입되는 방향의 상기 웨이퍼의 표면 중 적어도 하나의 표면에 폴리이미드(Polyimide) 층을 형성하는 단계를 구비하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제24항에 있어서, 상기 제 1 홀들 및 제 2 홀들을 형성하는 단계는,
상기 웨이퍼를 관통하는 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계이고,
상기 적어도 하나의 제 3 홀을 형성하는 단계는,
상기 웨이퍼의 상부와 하부의 표면에 감광성 필름을 코팅하는 단계;
포토 마스크를 이용하여 상기 테스트핀이 삽입되는 방향의 상기 웨이퍼 표면에 코팅된 상기 감광성 필름 중 상기 적어도 하나의 제 3 홀에 대응하는 부분을 현상하는 단계;
상기 현상된 부분을 상기 웨이퍼를 관통하지 않도록 식각하는 단계; 및
상기 감광성 필름 중 현상되지 않은 부분을 박리하는 단계를 포함하는 것을 특징으로 하는 칩 안착부의 제조 방법.
제24항에 있어서, 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계는,
상기 제 1 홀들 중 상기 테스트핀이 삽입되는 방향의 모서리 및 상기 제 2 홀들 중 상기 가이드핀이 삽입되는 방향의 모서리가 경사를 가지거나 라운딩(rounding) 형상을 가지도록 상기 제 1 홀들 및 상기 제 2 홀들을 형성하는 단계인 것을 특징으로 하는 칩 안착부의 제조 방법.