KR101254520B1

KR101254520B1 - 반도체 발광 소자

Info

Publication number: KR101254520B1
Application number: KR1020117009817A
Authority: KR
Inventors: 아키히코 무라이
Original assignee: 파나소닉 주식회사
Priority date: 2008-10-22
Filing date: 2009-10-09
Publication date: 2013-04-19
Also published as: JP5603546B2; EP2345092A4; EP2345092A1; US8536585B2; JP2010103247A; WO2010047289A1; KR20110059662A; US20110198668A1

Abstract

본 발명의 반도체 발광 소자(10)는 n형 ZnO 기판(3), 발광층(2), 애노드(5), 및 캐소드(4)를 포함한다. 상기 n형 ZnO 기판(3)은 면들 중 하나 상에 장착면(31)을 가진다. 상기 발광층(2)은 p형 GaN막(24) 및 상기 p형 GaN막(24) 상에 중첩된 n형 GaN막(22)으로 구성되고, 상기 n형 ZnO 기판(3)의 장착면(31) 상에 상기 p형 GaN막(24)이 바로 배치되면서 상기 n형 ZnO 기판(3) 상에 중첩되어 있다. 상기 애노드(5)는 상기 n형 ZnO 기판(3)의 장착면(31)과 오믹 접촉하고 상기 발광층(2)과는 간격을 두고서 상기 n형 ZnO 기판(3)의 장착면(31) 상에 바로 배치되어 있다. 상기 캐소드(4)는 상기 n형 GaN막(22)과 오믹 접촉한 상태로 상기 n형 GaN막(22) 상에 배치되어 있다. 상기 캐소드(4)와 상기 애노드(5)는 금속 재료로만 구성된 동일한 구조체이다. 본 발명의 반도체 발광 소자는 캐소드(4)와 애노드(5) 모두와의 양호한 오믹 접촉을 보장하고, 금속 재료의 소비를 최소화한다.

Description

반도체 발광 소자 {SEMI-CONDUCTOR LIGHT EMITTING DEVICE}

본 발명은 반도체 발광 소자에 관한 것이다.

높은 광 추출 효율 및 높은 광 출력을 얻기하기 위해, GaN, InGaN, AlGaInN 등의 질화물 반도체 재료로 이루어진 발광부(light emitting portion)를 구비한 LED 칩을 포함하는 반도체 발광 소자를 개발하기 위한 많은 연구가 이루어졌다. 반도체 발광 소자의 발광광(luminescent light)과, 반도체 발광 소자의 발광 파장보다 긴 파장의 광을 방출하는 파장 변환 재료(wavelength transforming material)인 인광체(phosphor)의 광을 혼합하여 혼색광(mixed-color light)을 방사하는 발광 장치를 개발하기 위한 많은 연구가 이루어졌다. 예를 들면, 인광체의 발광광과 반도체 발광 소자의 청색광(blue colored light) 또는 자색광(purple colored light)을 혼합하여 백색광(white colored light)을 얻기 위해, 백색 발광 소자(일반적으로 백색 LED라고 함)를 상업적으로 이용할 수 있다.

도 3은 사파이어 기판(1'), 캐소드(4'), 애노드(5'), 그리고 버퍼층(121), n형 GaN층(122), 발광층(123), 및 p형 GaN층(124)으로 구성된 적층체(laminate)로 형성된 발광층(2')을 포함하는 반도체 발광 소자의 일례를 나타낸다. 캐소드(4')는, 사파이어 기판(1')에서 떨어져 있는 n형 GaN층(122)의 일면(one surfac) 상에 형성되어 있다. 애노드(5')는 p형 GaN층(124) 상에 형성되어 있다. 다양한 발광층(2')의 적층 구조가 제안되어 있다.

도 3의 반도체 발광 소자는 애노드(5')와 캐소드(4') 사이에 인가된 순방향 바이어스 전압이 존재할 때 발광층(123)에서의 전자-정공 쌍(electron-hole pair)의 재결합에 의해 광을 방출하도록 구성된다. 도 3의 이 반도체 발광 소자에서는, 사파이어 기판(1')의 일면은 플립 플롭 장착(flip-flop mounting)에 의해 광 출력면으로 사용되어 이곳을 통해 발광층(123)에서 방출되는 광을 방사하다.

도 3의 반도체 발광 소자는, p형 GaN층(124)과 n형 GaN층(122)의 상이한 전기적 특성으로 인해, 상이한 전극 구조를 가지는 적층체로 각각 형성된 애노드(5')와 캐소드(4')를 가진다. 즉, p형 GaN층(124)의 형성에 적합한 전극은 n형 GaN층(122)과의 오믹 접촉(ohmic contact)이 좋지 않고(접촉 저항이 낮은 오믹 접촉이 아님), n형 GaN층(122)의 형성에 적합한 전극은 p형 GaN층(124)과의 오믹 접촉이 좋지 않다(접촉 저항이 낮은 오믹 접촉이 아님). 도 3의 반도체 발광 소자에서, 애노드(5')는 Ni막(151), Au막(152), 및 Al막(153)의 적층체로 형성되고, 한편 캐소드(4')는 Ti막(141)과 이 Ti막(141) 상에 중첩된 Al막(142)으로 형성된다. 애노드(5')와 캐소드(4') 모두를 위한 Ni/Au, Pd/Ag, Pt/Au 막 적층체, 캐소드(4')용의 Ti/AI/Ni/Au막 적층체 등의 다양한 전극 구조가 제안되어 있다.

도 3의 반도체 발광 소자의 제조 시에는, 캐소드(4')와 애노드(5')는 전자빔 증착법(electronic beam deposition method)을 이용하여 개별적으로 마련되어야 하므로, 비금속(base metal)(예컨대, Al), 귀금속(noble metal)(예컨대, Au, Ag, Pt), 그리고 희금속(rare metal)(예컨대, Ti, Ni, Pd)과 같은 금속 재료의 소비는 물론 제조 단계가 증가하고, 이로써 제조 비용이 상승한다.

일본 특허공개공보 제2004-179347호는 캐소드와 애노드 모두 ITO막과 Ag막으로 구성된 적층체로 형성되어 있는 것을 개시하고 있다.

그러나, 일본 특허공개공보 제2004-179347호의 반도체 발광 소자에서는, ITO막과 Ag막 사이의 접착력 부족으로 인해 Ag막이 적층체의 ITO막으로부터 분리될 수 있다.

또, 일본 특허공개공보 제2004-179347호의 반도체 발광 소자는 LED층(2')과 사파이어 기판(1') 간의 굴절률의 큰 격차로 인해 그들 사이의 계면에서 전반사(totally reflected)되는 대량의 광 때문에 높은 광출력을 얻지 못한다.

상기 문제점을 감안하여 본 발명의 반도체 발광 소자를 완성하였다. 본 발명은 캐소드 및 애노드의 신뢰성을 향상시키고, 금속 재료의 소비를 최소화하며, 광출력이 높은 반도체 발광 소자를 얻기 위한 것이다.

본 발명의 반도체 발광 소자는 n형 ZnO 기판, 발광층, 애노드, 및 캐소드를 포함한다. 상기 n형 ZnO 기판의 면들 중 하나 상에는 장착면을 가진다. 상기 발광층은 p형 GaN막 및 상기 p형 GaN막 상에 중첩된 n형 GaN막으로 구성된다. 상기 발광층은 상기 n형 ZnO 기판의 장착면 상에 상기 p형 GaN막이 바로 배치되면서 상기 n형 ZnO 기판 상에 중첩되어 있다. 상기 애노드는 상기 n형 ZnO 기판의 장착면과 오믹 접촉하고 상기 발광층과는 간격을 두고서 상기 n형 ZnO 기판의 장착면 상에 바로 배치되어 있다. 상기 캐소드는 상기 n형 GaN막과 오믹 접촉 상태로 상기 n형 GaN막 상에 배치되어 있다. 상기 애노드와 상기 캐소드는 금속 재료로만 구성된 동일한 구조체(structure)이다.

본 발명의 반도체 발광 소자는 애노드와 캐소드 모두의 양호한 오믹 접촉을 보장하고, 금속 재료의 소비를 최소할 수 있다. 본 발명의 반도체 발광 소자는 두 전극의 적층체의 층들 사이의 접착력을 향상시킬 수 있어, 높은 신뢰성을 얻을 수 있다. 또, 상기 발광층의 p형 GaN층은 굴절률이 사파이어 기판보다 작은 투명한 n형 ZnO 기판 상에 형성되어, 광추출 효율을 향상시키고, 이로써 높은 광출력을 얻는다. 상기 캐소드와 상기 애노드 각각은 제1 금속막과 제2 금속막으로 구성된 금속 적층체로 이루어지는 것이 바람직하다. 상기 애노드의 제1 금속막은 상기 n형 ZnO 기판과 직접 오믹 접촉 상태로 유지된다. 상기 캐소드의 제1 금속막은 상기 발광층의 n형 GaN막과 직접 오믹 접촉 상태로 유지된다. 이 구성에서, 상기 캐소드와 상기 애노드 각각은 금속으로 이루어져, 이들의 적층체의 층간 접착력을 향상시킨다.

상기 금속 적층체는, Ti막, Au막, 및 이들 사이에 개재된 Al막으로 구성된 적층체; Ti막과 Au막으로 구성된 적층체; Al막과 Au막으로 구성된 적층체; Ti막, Al막, Ni막, 및 Au막으로 구성된 적층체로 이루어지는 그룹에서 선택되는 것이 바람직하다. 본 반도체 발광 소자의 상기 캐소드와 상기 애노드 각각은, 상기 Au막이 상기 금속 적층체에서 최하위 막(lowest film)이 되도록 각각 배치되어 있고, 이로써 플립플롭 장착 시에 Au 범프에 신뢰성 있게 접속되고 산화를 방지한다.

도 1은 제1 실시예에 따른 반도체 발광 소자의 개략 단면도이다.
도 2는 제2 실시에에 따른 반도체 발광 소자의 개략 단면도이다.
도 3은 종래의 반도체 발광 소자의 개략 단면도이다.

(제1 실시예)

이하, 본 실시예의 반도체 발광 소자에 대해 설명한다.

본 실시예의 반도체 발광 소자(10)는 n형 ZnO 기판(3), 발광층(2), 캐소드(4). 및 애노드(5)를 포함한다. n형 ZnO 기판(3)의 면들 중 하나 상에는 장착면(mounting surface)(31)이 있다. 발광층(2)은 n형 GaN막(22), 발광막(23), 및 p형 GaN막(24)으로 구성된 GaN계 청색광 LED칩으로 형성된다. n형 ZnO 기판(3)의 장착면(31)의 평면 사이즈는 p형 GaN막(24)의 평면 사이즈보다 크다. p형 GaN막(24)은 n형 ZnO 기판(3)의 장착면(31) 상에 바로 배치되고, 그 위에 발광막(23)이 중첩된다. n형 GaN막(22)은 p형 GaN막(24)으로부터 떨어져 발광막(23) 상에 형성된다. 애노드(5)는 n형 ZnO 기판(3)의 장착면(31) 상에, 장착면(31)과는 오믹 접촉하고 발광층(2)과는 간격을 둔 상태로 바로 배치된다. 캐소드(4)는 n형 GaN막(22) 상에, n형 GaN막(22)과 오믹 접촉한 상태로 배치된다. 캐소드(4)와 애노드(5)는 금속 재료만으로 구성된 동일한 구조체이다.

반도체 발광 소자(10)에서, 발광층(2) 은 n형 GaN막(22), 발광막(23), 및 p형 GaN막(24)으로 구성된다. 발광층(2)의 평면 사이즈는 n형 ZnO 기판(3)의 장착면(31)의 평면 사이즈보다 작다. 캐소드(4)는 n형 GaN막(22)에서 보면 발광막(23)과는 반대측에 있는 n형 GaN막(22)의 면의 중앙에서 n형 GaN막(22) 상에 중첩된다. 애노드(5)는 발광층(2)과는 간격을 두고서 장착면(31) 상에 형성된다. 이 구성의 반도체 발광 소자(10)에 의하면, n형 GaN막(22), 발광막(23), 및 p형 GaN막(24)은 동일한 평면 사이즈로 배치된다. n형 GaN막(22) 상에 형성된 캐소드(4)의 형상, 사이즈, 개수 및 위치는 한정되지 않는다. n형 ZnO 기판(3)의 소스 역할을 하는 n형 ZnO 웨이퍼 상에 중첩되기 전에, 후술하는 바와 같이, MOVPE(Metal Organic Vapour Phase Epitaxy) 등의 에피택셜 성장 기술로 사파이어 웨이퍼의 하나의 (0001) 면 상에 발광층(2)이 형성된다. 발광층(2) 의 액피택셜 성장 기술은 MOVPE로 한정되지 않으며, HVPE(Hydride Vapor Phase Epitaxy), MBE (Molecular beam epitaxy) 등일 수도 있다.

발광막(23)은 복수의 GaN계 배리어와 이 GaN계 배리어들 간에 개재된 InGaN계 우물을 가지는 양자 우물 구조이다. 발광막(23)은 단일 양자 우물 구조로 한정되지 않으며, 다중 양자 우물 구조일 수도 있다. 발광막(23)은 양자 우물로 한정되지 않으며, 단일의 층으로 형성될 수도 있다. 본 실시예의 발광막(23)은 특정한 InGaN의 조성을 가지도록 설정되어 피크 파장이 450 nm인 광을 방출한다. 본 발명의 상기한 피크 파장으로 한정되지 않는다. 발광막(23)은 질화물 반도체 재료로 이루어져야 하고, AlInGaN, AlInN, AlGaN 등에서 선택된 하나의 재료로 형성될 수 있어, 원하는 피크 파장을 제공할 수 있다.

발광층(2)의 금속 적층체는 기본적으로 n형 GaN막(22)과 p형 GaN막(24)으로 구성된다. 즉, 발광층(2)은 n형 GaN막(22)과 p형 GaN막(24)으로만 구성된 금속 적층체; 발광막(23), GaN막(24), 및 이들 사이에 개재된 p형 AlGaN막 구성된 금속 적층체 등일 수 있다.

GaN과 ZnO는 모두 우르차이트형(Wurtzite typed) 결정 구조를 가지는 극성(polar) 반도체 재료이고, c축을 따라 분극화된다. 발광층(2)에서, n형 GaN막(22)의 면들 중 발광막(23)과는 반대측에 있는 면에는 N 분극(polarized) (000-1) 면을 가진다. p형 GaN막(24)의 면들 중 발광막(23)과는 반대측에 있는 면에는 Ga 분극 (0001) 면을 가진다. n형 ZnO 기판(3)의 장착면(31)에는 Zn 분극 (0001) 면을 가지고, n형 ZnO 기판(3)의 장착면(31)의 반대측 상면(top surface)에 O 분극 (000-1) 면을 가진다. 즉, 발광층(2)은 n형 ZnO 기판(3) 상에 ZnO 기판(3)의 Zn 분극면이 p형 GaN막(24)의 Ga 분극면과 접촉하게 되도록 중첩된다.

본 실시예의 반도체 발광 소자(10)에서, n형 ZnO 기판(3)의 형상은, 실질적으로 하면(bottom surface)은 발광층(2)에 인접한 장착면(31)으로 사용되고 상면(32)은 발광층(2)에서 떨어져 있는 육각뿔대(truncated hexagonal pyramid)로 형성된다. 발광층(2)은 실질적으로 평면 사이즈가 장착면(31)의 평면 사이즈보다 작은 육각형으로 형성된다. n형 전도성(conductivity)을 가지는 n형 ZnO 기판(3)은, 도핑을 제외하고, ZnO 결정 격자의 O 또는 Zn 원자 내의 결함을 활용하여 얻을 수 있다. 그러나, ZnO 기판(3)은 애노드(5)와의 오믹 접촉 저항을 감소시키기 위해, Ga 도핑 ZnO 기판(GZO 기판), Al 도핑 ZnO 기판(AZO 기판) 등과 같은, 도핑된 ZnO 기판을 사용하여 특정한 n형 전도성을 가지도록 제어되기에 적업하다.

캐노드(4)는 첫 번째(제1) 막인 Ti 막(41), 두 번째(제2) 막인 Al막(42), 세 번째(제3) 막인 Au막(43)으로 구성된 적층체로 형성되고, 애노드(5)는 제1 막인 Ti막(51), 제2 막인 Al막(52), 제3 막인 Au막(53)으로 구성된 적층체로 형성된다. 캐소드(4)의 Ti 막(41)과 애노드(5)의 Ti 막(51)은 각각 발광층(2)의 n형 GaN막(22)과 n형 ZnO 기판(3) 상에 바로 배치되어 있다. 애노드(5)와 캐소드(4) 각각에 있어, Al막(42, 52)은 Ti막(41, 51) 위에 바로 배치되고, Au막(43, 53)은 Ti막(41, 51)과는 떨어져 Al막(42, 52) 상에 중첩되어 있다. 즉, Au막(43, 53)은 각 전극의 금속 적층체에서 최하위 막이 되도록 배치된다. 각 전극에서, Ti막(41, 51), Al막(42, 52), 및 Au 막(43, 53)의 두께는 각각 10nm, 50nm, 및 500nm로 설정된다. 본 발명은 이 두께로 한정되지 않는다. 본 실시예의 반도체 발광 소자(10)에서, 캐소드(4)와 애노드(5) 모두는 동일한 금속 재료로 구성된 동일한 전극 구조를 가져, 금속 적층체의 인접하는 막들 사이의 계면, 캐소드(4)와 n형 GaN막(22) 사이의 계면, 그리고 애노드(5)와 n형 ZnO 기판(3) 사이의 계면에서 높은 접착력을 얻을 수 있다. 본 실시예에서, 캐소드(4)와 애노드(5)는 전자빔 증착(electron beam(EB) deposition)에 의해 동시에 형성된다.

본 실시예의 반도체 발광 소자(10)에서, 캐소드(4)와 애노드(5) 각각은 Ti막(41, 51), Al막(42, 52), 및 Au 막(43, 53)으로 구성된 금속 적층체로 형성되어, n형 GaN막(22)과 n형 ZnO 기판(3) 각각과 우수한 오믹 접촉(낮은 접촉 저항의 오믹 접촉)으로 유지된다. 각 전극은 Ti과 Au막으로 구성된 금속 적층체; Al막과 Au막으로 구성된 금속 적층체; 또는 Ti막, Al막, Ni막, 및 Au막으로 구성된 금속 적층체로 형성될 수 있다. 상기한 금속 적층체 중 어느 것이든, Au막이 각 전극의 금속 적층체에서 최하위 막이되도록 배치되어, 캐소드(4)와 애노드(5)의 산화를 방지하고, 플립플롭 장착하는 동안에 Au 범프에 대한 접속의 신뢰성을 향상시킨다.

애노드(5)와 캐소드(4) 사이에 인가되는 순방향 바이어스 전압을 받은 때, 본 실시예의 반도체 발광 소자(10)는 터널링 전류(tunneling current)를 발생시키도록 구동되어 전자가 캐소드(4)로부터 n형 GaN막(22)으로 흐르고, 정공은 애노드(5)로부터 p형 GaN막(24)으로 흘러서, 그후 발광막(23)에서 전자와 정공이 재결합하여 n형 ZnO 기판(3)의 측면(lateral surface)(33)과 상면(32)을 통해 방사되는 광을 방출한다. 피크 파장이 450 nm인 광에 반응하여, ZnO, GaN, 및 공기 각각의 굴절률은 2.1 , 2.4, 및 1이다.

이하, 반도체 발광 소자(10)의 제조 방법에 대해 설명한다.

먼저, 하나의 (0001) 면에 MOVPE 등으로 n형 GaN막(22), 발광막(23),및 p형 GaN막(24)으로 구성된 금속 적층체의 발광층(2), 사파이어 웨이퍼와 발광층(2) 사이에 개재되는 비도핑 GaN막으로 이루어진 버퍼층을 구비한 사파이어 웨이퍼를 형성한다(결정 성장 프로세스). 그후, 발광층(2)을 포토리소그래피 및 에칭 기술을 이용하여 실질적으로 육각형 형태로 패터닝한다(패터닝 프로세스). 다음에, 발광층(2)을 n형 ZnO 기판(3)의 소스 역할을 하는 n형 ZnO 웨이퍼 상에 중첩한다(중첩 프로세스). 다음에, n형 ZnO 웨이퍼의 발광층(2)으로부터 떨어져 있는 일면에 미리 정해진 형태로 패터닝된 마스킹층(masking layer)를 형성하고(마스킹 프로세스), 그 후 사파이어 웨이퍼를 발광층(2)에서 제거한다(웨이퍼 분리(lift-off) 프로세스). 캐소드(4)와 애노드(5)를 형성(전극 형성 프로세스)한 후, 염산과 같은 에칭용 산성 용액으로, 결정학적 배향(crystallographic orientation)과 관련된 이방성 에칭 레이트(anisotropic etching rate)를 이용하여, n형 ZnO 웨이퍼를 에칭하여 n형 ZnO 기판(3)을 육각뿔대 형태로 에칭한다(n형 ZnO 기판 형성 프로세스). 그 후, n형 ZnO 기판에서 마스킹층을 제거한다(마스킹층 제거 프로세스). 본 실시예의 n형 ZnO 웨이퍼는 10³ cm^-2이하의 전위 결함 밀도(dislocation defect density)를 가지고, 대량 생산에 적합한 수열 합성(hydrothermal synthesis)으로 생산된다. 본 실시예의 중첩 프로세스는,n형 ZnO 웨이퍼 및, 이 n형 ZnO 웨이퍼와 접촉하게 되는 발광층(2)의 일면을 세정하는 제1 단계, 발광층(2)에서 보면 사파이어 웨이퍼와는 반대측에 있는 발광층(2)의 일면 상에 n형 ZnO 웨이퍼를 중첩하는 제2 단계, 및 열처리 하에서 미리 정해진 압력(예컨대, 2MPa)을 인가함으로써 n형 ZnO 웨이퍼와 발광층(2)을 접속하는 제3 단계에 의해 수행된다. 본 발명의 상기한 압력으로 한정되지 않는다. 인가 압력은 n형 ZnO 웨이퍼의 사이즈에 따라 결정될 수 있다. 본 실시예의 열처리는 질소 가스 중에 온도 800℃로 수행된다. 본 발명은 상기한 온도로 한정되지 않는다. 전극 형성 프로세스는 리소그래피 기술에 의해 캐소드와 애노드에 대응하는 특정한 부위에 개구를 가지는 레지스트층을 구비한 n형 ZnO 기판(3)의 장착면을 형성하는 단계, 전자빔 증착에 의해 캐소드(4)와 애노드(5)를 동시에 형성하는 제2 단계, 및 유기 용제(organic solvent)(예컨대, 아세톤)로 레지스트층 및 불필요한 막들을 제거(분리)하는 제3 단계에 의해 수행되어야 한다.

n형 ZnO 기판(3)의 형상은 육각뿔대로 형성되고, n형 ZnO 웨이퍼의 두께를 선택함으로써 미리 정해진 두께를 가지도록 되어 있다. 본 실시예에서, n형 ZnO 웨이퍼의 두께는 500 μm로 선택되어, 두께 500 μm의 n형 ZnO 기판을 제공한다. 본 발명에서 n형 ZnO 웨이퍼는 상기한 두께로 한정되지 않는다. n형 ZnO 기판(3)의 각 측면(33)은 n형 ZnO 웨이퍼의 결정축에 따라 장착면(31)에 대해 특정한 경사각을 가지도록 제어된다. 본 실시예에서, n형 ZnO 웨이퍼는 장착면(31)으로 사용되는 Zn 분극 (0001) 면, 상면(32)으로 사용되는 O 분극 (000-1) 면을 가지고, 결정 이방성 에칭(crystalline anisotropic etching)으로 에칭되어 n형 ZnO 기판(3)을 형성한다. 이러한 에칭 프로세스는 측면(33)을 {10-1-1} 면이 되게 할 수 있으므로, 측면(33)이 60도의 경사각을 재현 가능하게(reproducibly) 가질 수 있다. 또, 본 실시예에서, n형 ZnO 웨이퍼의 결정 이방성 에칭은 육각형 마스킹층을 사용하여 구현되므로, 마스킹층의 평면 사이즈를 조정함으로써 n형 ZnO 기판(3)의 상면(32)의 부분을, 그리고 마스킹층의 평면 사이즈와 n형 ZnO 웨이퍼의 두께를 조정함으로써 n형 ZnO 기판(3)의 장착면(31)의 부분을, 모두 형성할 수 있다. 그러므로, n형 ZnO 기판(3)의 장착면(31)은 마스킹층의 평면 사이즈를 조정함으로써 대면적으로 가질 수 있고, 이로써 대형 발광막(23)을 사용하여 높은 광출력을 얻을 수 있다.

본 실시예의 반도체 발광 소자(10)에서, 캐소드(4)와 애노드(5)는 각각 n형 GaN막(22)과 n형 ZnO 기판(3) 상에 설치되고, 동일한 금속 재료로 구성된 금속 적층체로 형성된다. 이것에 의해 전극 형성 시에 금속 재료의 소비를 최소화할 수 있고 캐소드와 애노드 양자에 대한 우수한 오믹 접촉을 얻을 수 있는 것은 물론 접착력을 증대시킬 수 있어, 신뢰성을 향상시킬 수 있다. 발광층(2)의 p형 GaN막(24)의 굴절률은 사파이어 기판(1')(도 3 참조)의 굴절률보다 작고, 투명한 n형 ZnO 기판(3) 상에 중첩되어, 광추출 효율을 향상시키고, 이로써 높은 광출력을 얻을 수 있다. 본 실시예에서는, 캐소드(4)와 애노드(5) 각각의 Ti막(41, 51)을 금속 적층체의 최상위 막이 되도록 배치하고, 이로써 캐소드(4)와 n형 GaN막(22) 사이의 계면, 그리고 애노드(5)와 n형 ZnO 기판(3) 사이의 계면에서의 접착력을 향상시킨다.

본 실시예의 반도체 발광 소자(10)에서, n형 ZnO 기판(3)은 풍부하고 무독성의 Zn 및 O 원자로 구성되므로, 저비용으로 안정되게 생산하는 데 적합할 것으로 생각된다. 또, 각 측면(33)의 경사각은 캐소드(4)와 애노드(5)를 장착하는 장착면(31)에 대해 60도로 설정되고, 따라서 방사광의 확산 각도를 증가시킨다. 본 실시예의 반도체 발광 소자(10)는 120°이상의 출력각 내에서 50% 이상의 방사 밀도(radiant intensity)를 제공한다.

(제2 실시예)

도 2에 나타낸 본 실시예의 반도체 발광 소자(10)의 기본 구조는 제1 실시예와 유사하다. 본 실시예의 반도체 발광 소자(10)에서, n형 ZnO 기판(3)의 형상은 직사각형이고, 캐소드(4)와 애노드(5) 각각은 제1 막인 Ti막(41, 51)과 제2 막인 Au막(43, 53)으로 구성된 금속 적층체로 이루어진다. 제1 실시예와 같은 구성요소는 같은 도면부호로 나타내고, 필요하다고 생각되면 중복 설명하지 않는다.

본 실시예에서, Ti막(41, 51)과 Au막(43, 53)의 두께는 각각 10 nm와 50 nm로 설정되지만, 본 발명은 상기 한 두께로 한정되지 않는다. 각각의 전극은, 도 1에 도시된 제1 실시예에서 사용된 것처럼, Ti막(41, 51), Al막(42, 52) 및 Au막(43, 53)으로 구성된 금속 적층체로 형성될 수 있다. 각각의 전극은 Ti막과 Au막으로 구성된 금속 적층체, 또는 Ti막, Al막, Ni막, 및 Au막이 차례로 중첩되어 구성된 금속 적층체일 수 있다.

본 실시예의 반도체 발광 소자(10)의 제조 프로세스는 제1 실시예에서의 제조 프로세스와 거의 동일하다. 본 실시예에서, 결정 성장 프로세스 다음에 패터닝 프로세스에서 발광층(2)을 직사각형 형태로 형성한다. 사파이어 기판을 제거하는 웨이퍼 분리 프로세스, 및 그 다음의 캐소드(4)과 애노드(5)을 형성하는 전극 형성 프로세스 후에, n형 ZnO 웨이퍼를 직사각형 형태의 n형 ZnO 기판(3)으로 다이싱한다.

상기한 실시예의 반도체 발광 소자(10)에서, 발광막(23)은 청색광을 방출하도록 구성된다. 그러나, 방출광의 색상은 청색으로 한정되지 않으며, 적색, 녹색 또는 자색일 수 있다. 반도체 발광 소자(10)는, 반도체 발광 소자(10)의 광에 의해 여기되어 반도체 발광 소자(10)의 발광광(luminescent light)의 파장보다 긴 파장을 가지는 색의 광을 방출하는 형광 재료(또는 파장 변환 재료)와 결합하여, 반도체 발광 소자(10)의 발광색(luminescent color)과 상이한 색의 혼색광(예컨대, 백색광)을 방사하는 발광 장치를 형성할 수 있다.

Claims

복수의 표면을 포함하며, 상기 복수의 표면 중 하나를 장착면으로 하는 n형 ZnO 기판;
p형 GaN막 및 상기 p형 GaN막 상에 중첩된 n형 GaN막을 포함하고, 상기 n형 ZnO 기판의 상기 장착면 상에 상기 p형 GaN막이 바로 배치되면서 상기 n형 ZnO 기판 상에 중첩된 발광층;
상기 n형 ZnO 기판의 상기 장착면과 오믹 접촉하고 상기 발광층과는 간격을 두고서 상기 n형 ZnO 기판의 상기 장착면 상에 바로 배치된 애노드; 및
상기 n형 GaN막과 오믹 접촉하여 상기 n형 GaN막 상에 배치된 캐소드
를 포함하고,
상기 애노드와 상기 캐소드는 금속 재료로만 구성된 동일한 구조체인
반도체 발광 소자.
제1항에 있어서,
상기 캐소드와 상기 애노드 각각은 복수의 금속막으로 구성된 금속 적층체로 형성되는, 반도체 발광 소자.
제2항에 있어서,
상기 금속 적층체는,
상기 장착면 측에서부터 차례로 적층된 Ti막, Al막, 및 Au막으로 구성된 적층체;
상기 장착면 측에서부터 차례로 적층된 Ti막과 Au막으로 구성된 적층체;
상기 장착면 측에서부터 차례로 적층된 Al막과 Au막으로 구성된 적층체;
상기 장착면 측에서부터 차례로 적층된 Ti막, Al막, Ni막, 및 Au막으로 구성된 적층체
로 이루어지는 그룹에서 선택되는, 반도체 발광 소자.