KR101209321B1 - 능동 분극화 수단을 이용하는 저전력 소비 수정 발진기 회로 - Google Patents

능동 분극화 수단을 이용하는 저전력 소비 수정 발진기 회로 Download PDF

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Abstract

수정 발진기 회로는, 공급 전압원의 두 단자 사이에 전류원(4)과 직렬-배치된 두 개의 상보성 PMOS 및 NMOS 트랜지스터(P1, N1)를 포함하는 인버터를 포함하여, 능동 지로를 정의한다. PMOS 트랜지스터(P1)의 소스 단자가 전류원에 연결되고, 나머지 NMOS 트랜지스터(N1)의 소스 단자가 접지 단자에 연결된다. 트랜지스터들의 드레인 단자가 출력에서 쿼츠(3)의 제 1 전극(XOUT)에 연결되고, 상기 트랜지스터들의 게이트 단자가 입력에서 쿼츠의 제 2 전극(XIN)에 연결된다. 제 1 위상-시프트 커패시터(C1)가 쿼츠의 제 1 전극에 연결되고, 제 2 커패시터(C2)가 쿼츠의 제 2 전극에 연결된다. 발진기 회로는 인버터의 트랜지스터들의 드레인 단자와 게이트 단자 사이에 배열되는 능동 분극화 수단(2)을 포함한다. 이러한 분극화 수단은 폴로워-설치 연산 상호 컨덕턴스 증폭기일 수 있고, 상기 증폭기의 임피던스 값은, 쿼츠에서 발진을 생성하기 위하여 능동 지로의 상호 컨덕턴스에 손상을 가하지 않도록 충분히 높다.

Description

능동 분극화 수단을 이용하는 저전력 소비 수정 발진기 회로{LOW-CONSUMPTION ACTIVE-BIAS QUARTZ OSCILLATOR CIRCUIT}
본 발명은, 특히 시계학적 이용(horological use)에 있어서, 능동 분극화(active polarization)를 이용하는 저전력 소비 수정 발진기 회로에 관한 것이다.
발진기 회로는 공급 전압원의 두 단자 사이에 전류원과 직렬로 설치된 두 개의 상보성 MOS 트랜지스터로 형성되는 인버터를 포함하여, 능동 지로(active branch)를 형성할 수 있다. MOS 트랜지스터들 중 한 트랜지스터의 한 소스 단자가 전류원에 연결되고, 나머지 트랜지스터의 한 소스 단자가 공급 전압원의 단자들 중 하나에 연결된다. MOS 및 PMOS 트랜지스터의 드레인 단자가 출력에서 쿼츠의 제 1 전극에 연결되고, 상기 트랜지스터의 게이트 단자가 입력에서 쿼츠의 제 2 전극에 연결된다. 제 1 위상 시프트 커패시터가 쿼츠의 제 1 전극에 일반적으로 연결되고, 제 2 가변 커패시터(adjustable capacitor)가 쿼츠의 제 2 전극에 연결된다.
이러한 유형의 발진기 회로가 스위스 특허 제623 450호에 의한 종래 기술에 개시되어 있으며, 상기 특허는 또한, 인버터 트랜지스터들의 게이트와 드레인 사이에 배열된 분극화 레지스터를 제공한다. 이러한 조립체가 쿼츠에서 전압 발진을 산출하여 쿼츠의 제 1 출력 전극에 의해 결정되는 주파수에서 발진 신호를 생성한다.
발진기의 능동 지로에서의 전류를 감소시킴으로써 저전력 소비 발진기 회로를 제작하기 위하여, 분극화 저항은 높은 값이어야 한다. 인버터에 의해 생성되는 필수 음성 저항과, 수정 발진기를 유지하기 위하여 분극화 저항을 통해 흐르는 전류를 파괴하지 않도록 이러한 높은 값을 갖는 분극화 저항이 선택되어야 한다. 이러한 유형의 저전력 소비 발진기 회로가 실리콘 기판에 집적되는 경우, 높은 값을 갖는 레지스터를 이용하는 것이 문제가 될 수 있는데, 이러한 레지스터가 집적 회로에서 많은 공간을 차지하기 때문이다. 따라서, 이것이 이러한 유형의 저전력 소비 발진기 회로의 결점이 된다.
또한, 조정 유닛에 의해 제어되는 적응성 있는 전류원에 의해 수정 발진기의 진폭이 유지될 수 있다. 이러한 유형의 조정 유닛의 실시예가, 가령, 1979년 9월, 제네바, 제 10 회 국제 크로노메트리 학회(International Chronometry Congress)에서 발행된, Eric A. Vittoz의 "Quartz oscillators for watches" 제목의 논문, 페이지 131-140, Vol. 3에 개시되어 있다.
US, NJ, Piscataway, IEEE service center, solid-state circuits의 1988년 6월 1의 IEEE journal에 발행된, Eric A. Vittoz의 "High-performance crystal oscillator circuits　: Theory and application" 제목의 논문에서, 발진기 회로의 능동 지로의 MOS 트랜지스터(M1)의 드레인 단자와 게이트 단자 사이에, 능동 분극화 수단인 의사-레지스터 배열이 제공된다. 상기 논문의 도 11에서 볼 수 있는 바와 같이, 이러한 의사-레지스터는 MOS 트랜지스터(M17)를 이용하여 제작되며, 상기 의사-레지스터에 대하여 드레인 단자 및 소스 단자가 MOS 트랜지스터(M1)의 드레인 단자 및 게이트 단자에 각각 연결된다. 의사-레지스터 트랜지스터의 게이트 단자는, 다이오드에서 공급 전압원의 두 공급 단자 사이의 전류원(M10)과 직렬로 설치되는 두 개의 MOS 트랜지스터(M19 및 M15)를 거쳐 분극화된다.
상기 논문의 도 11에서 보이는 이러한 배열의 결점은, 전류원(M10)에 의해 공급되는 분극화 전류가 다이오드에 설치된 두 트랜지스터를 통해 손실된다는 것이다. 이러한 분극화 전류는 오직 다이오드에 설치된 상기 트랜지스터들의 지정 전위를 정의하기 위해서만 사용되고, 발진기의 능동 지로에서의 동작에는 기여하지 않는다.
스위스 특허 제689 088호에 발진기 회로가 기술되며, 이러한 발진기 회로에서 능동 분극화 수단은, 발진기 회로의 능동 지로에서의 MOS 트랜지스터의 드레인 및 게이트 단자 사이에 전압 폴로워(voltage follower)로서 설치된 연산 상호 컨덕턴스 증폭기(operational transconductance amplifier)이다. 두 개의 트랜지스터(C1, C2)가 쿼츠 단자(K)와 접지에 각각 연결되고, 보상 커패시터(CK)가 증폭기의 출력과 쿼츠의 하나의 단자 사이에 연결된다. 상기 커패시터(C1, C2)는 큰 용량값을 가져서 증폭기를 안정화할 수 있는데, 큰 용량값을 갖는 이러한 커패시터들은 작은 크기의 발진기 회로를 허용하지 않기 때문에 결점이 된다.
따라서, 본 발명의 목적은, 저전력 소비 수정 발진기 회로를 제공함으로써 종래 기술의 결점을 극복하기 위한 것이며, 이러한 저전력 소비 수정 발진기는, 능동 분극화(active polarisation) 수단을 가지고, 쉽게 집적되면서도, 수정 발진기를 손상시키지 않고 높은 분극화 임피던스를 보장한다.
따라서 본 발명은 전술된 수정 발진기 회로에 관한 것이며, 상기 수정 발진기는 독립항 제 1 항에 정의된 특징들을 포함한다.
수정 발진기 회로의 특정 실시예들이 종속항 제 2 항 내지 제 6 항에 정의된다.
본 발명에 따른 발진기 회로의 한 가지 이점으로는, 이러한 발진기 회로가 인버터 트랜지스터들의 게이트 및 드레인 단자 사이에 부분적으로 배열되는 높은 임피던스를 갖는 능동 분극화(active polarisation) 수단을 포함한다는 것이다. 이러한 분극화 수단은 집적이 용이한 간단한 전자적 요소들을 이용해 제작될 수 있다. 발진기 회로가 스위치-온 된 경우, 능동 분극화 수단은 처음에 인버터의 MOS 트랜지스터들의 게이트를 분극화하여 쿼츠에서 발진을 생성할 수 있다. 일단 발진이 안정화되면, 쿼츠와 병렬인 음성 저항을 생성하는, 능동 지로의 유효한 상호 컨덕턴스가, 분극화 수단의 높은 임피던스에 의해 상기 발진기가 손상을 받지 않고 수정(quartz) 발진을 유지하는데 필수적이다. 따라서, 능동 지로의 총 상호 컨덕턴스가 분극화 임피던스를 전적으로 보상하여 수정 발진을 유지할 수 있다.
분극화 수단에 있어서, 전압 폴로워로서 구성되는 연산 상호 컨덕턴스 증폭기를 사용하는 한 가지 이점은, 연산 상호 컨덕턴스 증폭기가 매우 높은 임피던스를 갖는 발진기 회로의 발진기 부분을 능동적으로 분극화한다는 것이다. 이러한 폴로워는 발진이 쿼츠에서 생성될 때 출력 전류를 공급한다. 더욱이, 발진기가 피어스 구성(Pierce configuration)에 쿼츠를 포함하기 때문에, 밀러 구성에 설치되는 쿼츠 부유 커패시터(stray capacitor)는, 이러한 목적을 위한 발진기 회로에 그 밖의 다른 커패시터를 포함하도록 하지 않고도 증폭기를 완전히 안정화한다.
발진기 회로의 한 가지 이점은 상기 발진기 회로가 능동 분극화 수단으로서 의사-레지스터를 포함할 수 있다는 것이다. 이러한 의사-레지스터는 NMOS 트랜지스터를 이용하여 제작될 수 있고, 상기 NMOS 트랜지스터에 있어서, 소스 단자가 인버터 트랜지스터들의 게이트 단자에 연결되고, 드레인 단자가 인버터 트랜지스터들의 드레인 단자에 연결된다. 이러한 의사-레지스터는, 또 다른 NMOS 트랜지스터의 드레인 및 게이트 단자에 또한 연결되는 또 다른 작은 값 전류원에 의해 자신의 게이트 단자 위에서 분극화되고, 상기 또 다른 NMOS 트랜지스터에 있어서, 소스 단자가 인버터 트랜지스터들의 드레인 단자에 연결된다. 발진 단계에서, 전류원으로부터의 낮은 전류가 인버터의 NMOS 트랜지스터의 능동 지로의 분극화 전류원에 의해 공급되는 전류에 더해진다.
능동 지로의 분극화 전류와, 분극화 수단의 낮은 공급 전류가 제 1 쿼츠 전극에서 검출되는 진폭 레벨에 기초하여 조정 유닛에서 유리하게 적응될 수 있다.
수정 발진기 회로의 목적, 이점 및 특징들이, 도면에 도시된 제한 없는 예시들과 관련하여 이하의 설명에서 좀 더 명확하게 나타날 것이다.
도 1은 본 발명에 따른 수정 발진기 회로의 발진기 부분의 간략화된 제 1 실시예이다.
도 2는 본 발명에 따른 수정 발진기 회로에 있어서, 도 1에서 분극화 수단으로서 사용되는 증폭기의 실시예를 도시한다.
도 3은 본 발명에 따른 수정 발진기 회로의 발진기 부분의 간략화된 제 2 실시예를 도시한다.
도 4는 본 발명에 따른 수정 발진기 회로의 발진기 부분의 분극화 전류를 조정하기 위한 유닛을 도시한다.
도 5는 본 발명에 따른 수정 발진기 회로에서 검출되는 발진 진폭의 함수로서 발진기 부분의 분극화 전류의 그래프를 도시한다.
이하의 설명에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 수정 발진기 회로의 임의의 요소들이 오직 간략화된 방법으로 기술될 것이다. 특히 시계학적 이용(horological use)에 있어서, 주로 클록 신호를 공급할 수 있 있는 수정 발진기 회로에 대한 참조가 이루어진다.
도 1은 수정 발진기 회로의 발진기 부분(1)의 제 1 실시예가 도시된다. 발진기 회로의 이러한 발진기 부분(1)은, 연속적인 공급 전압원(도시되지 않음)의 양의 단자(VDD)와 접지 단자 사이에 전류원(4)과 직렬로 설치되는 두 개의 상보성 MOS 트랜지스터(N1 및 P1)를 포함하는 인버터를 포함한다. 인버터와 전류원의 이러한 직렬 배열이 발진기의 능동 지로(active branch)를 정의한다.
제 1 PMOS 트랜지스터(P1)의 소스 단자가, 전압원의 양의 단자(VDD)에 연결되는 전류원(4)에 연결된다. 제 2 NMOS 트랜지스터(N1)의 소스 단자가 공급 전압원의 접지 단자에 연결된다. 두 트랜지스터(P1 및 N1)의 드레인 단자가 모두 쿼츠(3)의 제 1 전극에 연결되어, 발진기 회로의 출력 단자(XOUT)를 정의한다. 그러나, 두 트랜지스터(P1 및 N1)의 게이트 단자는 모두 입력에서 쿼츠(3)의 제 2 전극에 연결되어 입력 단자(XIN)를 정의한다. 이러한 입력 단자(XIN)는, 도 4와 관련해 아래에서 설명되는 조정 유닛을 거쳐 발진 진폭을 검출하는데 이용된다.
적절한 값의 필터링 커패시터(Cf)가 인버터의 제 1 PMOS 트랜지스터(P1)의 소스 단자와 접지 단자 사이에 연결된다. 이러한 필터링 커패시터는 높은 임피던스에서의 전류원(4)의 발진 전압을 필터링할 수 있다. 제 1 트랜지스터(P1)의 소스 단자를 설정(set)하는 이러한 커패시터 덕에, 제 1 트랜지스터가, 소스 단자가 접지 단자와 직접 연결되는 제 2 NMOS 트랜지스터와 동일한 방식으로 동작하도록 한다. 이러한 두 트랜지스터(N1 및 P1)는 능동 지로에서 조합으로 동작하여, 전류원(4)에 의해 명확히 정의되는 전류를 이용해 쿼츠(3)에서의 발진을 유지할 수 있다.
발진기는, 쿼츠(3)의 제 1 전극(XOUT)과 접지 사이에 연결되는 제 1 위상 시프트 커패시터(C1)와, 제 2 수정 전극(XIN)과 접지 사이에 연결되는 제 2 가변 커패시터(C2)를 갖는 피어스(Pierce) 유형이다. 이러한 쿼츠 또는 수정 공진기(3)는 부유 커패시터(CQ)를 포함하고, 이러한 부유 커패시터(CQ)는, 도 1에서 점선으로 도시된 바와 같이, 직렬-배치 요소들(도시되지 않음), 즉 인덕턴스, 레지스터 및 또 다른 커패시터와 병렬이다. 이러한 부유 커패시터는 약 32.768kHz의 주파수에서 발진할 수 있는 계시기 쿼츠(timepiece quartz)에 대하여 1 내지 1.5pF에 가까운 값을 가질 수 있다.
수정 발진기는 저전력 소비로 동작하도록 되어 있기 때문에, 능동 지로의 분극화 전류(IOUT)가 가령 약 30nA 미만의 작은 값을 가진다. 이는 극단적으로 낮은 전류에 결정적인 능동 지로의 상호 컨덕턴스(gm)로 이끈다. 따라서, 가장 높은 가능한 임피던스를 갖는 분극화 수단이 인버터의 상보성 MOS 트랜지스터(P1 및 N1)의 게이트 및 드레인 단자 사이에 제공되어야 한다. 임피던스는, 수정 발진기가 유지되는 것을 보장하기 위하여, 능동 지로의 유효한 상호 컨덕턴스에 손상을 가하지 않도록 충분히 높아야 한다(가령, 약 100MΩ 이상).
이러한 제 1 실시예에서 능동 분극화 수단은 전압 폴로워로서 설치되는 연산 상호 컨덕턴스 증폭기(2)(operational transconductance amplifier, OTA)이다. 이러한 증폭기의 양의 입력 단자가 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N1)의 드레인 단자와, 쿼츠(3)의 제 1 전극(XOUT)에 연결된다. 음의 입력 단자가 증폭기의 출력 단자와, 트랜지스터(P1 및 N1)의 게이트 단자와, 쿼츠(3)의 제 2 전극(XIN)에 연결된다.
위에서 나타난 바와 같이, 능동 분극화 수단의 임피던스는 쿼츠에 의해 주로 좌우되어야 할 소비 전력을 위해 충분히 높아야 한다. 이는 수정 발진기가 유지된다는 것을 보장한다. 일단 발진이 안정화되면, 전압 폴로워로서 설치된 OTA 증폭기의 연속적인 입력 전압과 연속적인 출력 전압이 동일하다. 그 결과, 출력 전극(XOUT)에 걸친 발진 신호가 입력 전극(XIN)에 걸친 발진 신호로부터 180°만큼 위상 시프트된다.
이러한 유형의 연산 상호 컨덕턴스 증폭기(2)가 사용되는 경우, 차단주파수가 쿼츠(3)의 발진 주파수보다 낮아야 한다. 그러나, 계시기 쿼츠에 의한 약 32kHz의 주파수에서의 발진의 경우, 트랜지스터(P1 및 N1)의 드레인 및 게이트 단자 사이의 OTA 증폭기(2)의 전압 폴로워 구성이 불안정성을 초래할 수 있다. 따라서, 가령 약 3nA 미만의 낮은 전류에 의해 동력이 공급되는 이러한 유형의 OTA 증폭기(2)가 바람직하지 않은 표류 주파수(stray frequency)에서 발진을 생성할 수 있다.
그러나, 쿼츠(3)가 밀러 구성에서 폴로워 구성의 OTA 증폭기(2)와 병렬로 배치되는 부유 커패시터(stray capacitor)(CQ)를 포함하기 때문에, 이러한 배열을 완전히 안정화한다. 밀러 구성에서, 부유 커패시터의 용량값에 능동 지로 출력에서의 유효한 루프의 매우 높은 이득이 곱해진다. 이는 자연스럽게, 병렬 구성으로 부유 커패시터를 갖는 폴로워 구성에서 OTA 증폭기(2)의 차단 주파수가 충분한 위상 여유(phase margin)를 갖고 크게 감소된다는 것을 의미하고, 따라서 OTA 폴로워는 완전히 안정화된다. 이로 인해, 증폭기를 안정화하기 위하여 또 다른 커패시터를 사용할 필요가 없으며, 이는 이러한 OPA 폴로워의 쿼츠/능동 분극화 수단 조합의 상당한 이점이 된다.
발진기 회로에 대한 능동 분극화 수단으로서 사용되는 이러한 유형의 연산 상호 컨덕턴스 증폭기(OTA)의 실시예가 도 2에 도시된다. 이러한 증폭기는, 첫째로, 공급 전압 단자의 양의 단자(VDD)에 연결되는 전류원(5)에 연결되는 각각의 트랜지스터의 소스 단자를 갖는 차동 PMOS 트랜지스터 쌍(P11 및 P12)을 포함한다. 제 1 PMOS 입력 트랜지스터(P11)의 게이트 단자가 증폭기의 음의 입력 단자(IN-)를 형성하고, 제 2 PMOS 입력 트랜지스터(P12)의 게이트 단자가 증폭기의 양의 입력 단자(IN+)를 형성한다.
제 1 입력 트랜지스터(P11)의 드레인 단자가 제 1 NMOS 전류 미러의 제 1 NMOS 트랜지스터(N11)의 드레인 및 게이트 단자에 연결된다. 이러한 제 1 트랜지스터(N11)의 게이트 단자가 제 1 NMOS 전류 미러의 동일한 제 2 NMOS 트랜지스터(N12)의 게이트 단자에 연결된다. 제 1 및 제 2 트랜지스터(N11 및 N12)의 소스 단자가 접지 단자에 연결된다. 제 1 NMOS 트랜지스터(N11)가 배열되어 제 2 NMOS 트랜지스터(N12)에서 이를 통해 흐르는 전류를 반사한다.
제 1 NMOS 전류 미러의 제 2 NMOS 트랜지스터(N12)의 드레인 단자가 PMOS 전류 미러의 제 1 PMOS 트랜지스터(P13)의 드레인 및 게이트 단자에 연결된다. 제 1 PMOS 트랜지스터(P13)의 게이트 단자가 PMOS 전류 미러의 동일한 제 2 PMOS 트랜지스터(P14)의 게이트 단자에 연결된다. PMOS 전류 미러의 제 1 및 제 2 트랜지스터(P13, P14)의 소스 단자가 공급 전압원의 양의 단자(VDD)에 연결된다. 제 1 PMOS 트랜지스터(P13)가 배열되어 제 2 NMOS 트랜지스터(N12)에서 시작되어 제 2 PMOS 트랜지스터(P14)를 통해 흐르는 전류를 반사하며, 상기 제 2 PMOS 트랜지스터의 드레인 단자는 증폭기 출력 단자(OUT)에 연결된다.
제 2 입력 트랜지스터(P12)의 드레인 단자가 제 2 NMOS 전류 미러의 제 1 NMOS 트랜지스터(N13)의 드레인 및 게이트 단자에 연결된다. 이러한 제 1 트랜지스터(N13)의 게이트 단자가 제 2 NMOS 전류 미러의 동일한 제 2 NMOS 트랜지스터(N14)의 게이트 단자에 연결된다. 제 1 및 제 2 트랜지스터(N13, N14)의 소스 단자가 접지 단자에 연결된다. 제 1 NMOS 트랜지스터(N13)가 배열되어 제 2 NMOS 트랜지스터에서 이를 통해 흐르는 전류를 반사한다. 트랜지스터(N14)의 드레인 단자가 트랜지스터(P14)의 드레인 단자와 증폭기 출력 단자(OUT)에 직접 연결된다.
제 1 입력 트랜지스터(P11)의 음의 입력 단자(IN-)가 제 2 입력 트랜지스터(P12)의 양의 입력 단자(IN+)를 분극화하는 전압보다 낮은 전압에 의해 분극화될 때, 전류원(5)으로부터의 전류가 제 1 트랜지스터(P11)의 소스와 드레인 단자 사이를 주로 통과한다. 그 결과, 이러한 전류가 제 1 NMOS 미러와 PMOS 미러에 의해 반사되어 증폭기 전류 출력(OUT)을 위쪽으로 이끌 수 있다. 반대로, 반대의 경우에서, 음의 입력 단자(IN-)가 양의 입력 단자(IN+)를 분극화하는 전압보다 높은 전압에 의해 분극화되는 경우, 전류원(5)으로부터의 전류가 제 2 트랜지스터(P12)의 소스와 드레인 단자 사이를 주로 통과한다. 따라서, 제 2 NMOS 전류 미러에 의해 반사되는 전류가 증폭기 전류 출력(OUT)을 아래쪽으로 이끌 수 있다.
연산 상호 컨덕턴스 증폭기의 전류 소비는 비교적 낮다. 평균 소비는 약 3nA 미만일 수 있는 전류원(5)으로부터의 전류(I0)의 값의 약 두배이다. 전류원(5)으로부터의 전류는 또한, 도 4와 관련해 아래에서 설명되는 조정 유닛에 의해 쿼츠에서 검출되는 발진 진폭을 따라 적응될 수 있다. 전류원은 상기 조정 유닛에 구성된다.
도 3은 수정 발진기 회로의 발진 부분(1)의 제 2 실시예를 도시한다. 도 1과 관련해 위에서 기술된 발진 회로에서와 동일한 요소들은 동일한 도면 부호를 갖는다. 그 결과, 간소화를 위하여, 이러한 요소들에 대한 설명이 도 3에서 반복되지 않을 것이다.
이러한 제 2 실시예의 본질적인 차이가 인버터의 상보성 MOS 트랜지스터(P1 및 N1)의 드레인 및 게이트 단자 사이에 부분적으로 배열되는 능동 분극화 수단과 관련된다. 이러한 능동 분극화 수단은 NMOS 트랜지스터(N7)를 이용하여 제작되는 의사-레지스터를 본질적으로 포함한다. 트랜지스터(N7)의 소스 단자가 인버터의 트랜지스터(P1 및 N1)의 게이트 단자에 연결되고, 트랜지스터(N7)의 드레인 단자가 인버터의 트랜지스터(P1 및 N1)의 드레인 단자에 연결된다.
의사-레지스터 트랜지스터(N7)의 게이트 단자가 조정 유닛에 구성되는 전류원(5)으로부터 전류(I0)를 수신하기 위하여 NMOS 분극화 트랜지스터(N8)의 드레인 및 게이트 단자에 연결된다. 이러한 전류원(5)은 도시되지 않은 공급 전압원의 양의 단자(VDD)에 연결된다. NMOS 트랜지스터(N8)의 소스 단자가 인버터의 트랜지스터(P1, N1)의 드레인 단자에 연결된다. 발진 단계에서, 전류원(5)으로부터의 낮은 전류(I0)가 인버터의 NMOS 트랜지스터(N1)의 능동 지로의 분극화 전류원(4)에 의해 공급되는 전류(IOUT)에 더해진다.
의사-레지스터(N7)를 갖는 이러한 제 2 실시예가 제 1 실시예와 같은 쿼츠(3)에 이러한 높은 발진 진폭을 제공할 수 있다. 이는, 발진 단계에서 제 2 전극(XIN) 양단의 전압 레벨이 제 1 전극(XOUT) 양단의 전압 레벨에 비하여 지나치게 큰 값만큼 떨어질 때, 능동 지로의 유효한 상호 컨덕턴스를 떨어뜨리고 이에 손상을 가하는 의사-레지스터(N7)의 임피던스 기인한다.
도 4는 수정 발진기 회로의 발진기 부분의 분극화 전류를 조정하기 위한 유닛(10)이 도시된다. 이러한 조정 유닛은 발진 진폭을 검출하기 위하여 검출 커패시터(Cd)를 거쳐 쿼츠의 제 2 입력 전극(XIN)에 연결된다. 이러한 검출 커패시터는 낮은 커패시터 값(가령, 약 0.5pF)을 가진다.
조정 유닛(10)은 NMOS 전류 미러에 연결되는 PMOS 전류 미러를 대부분 포함하여 절대 온도에 비례하는(PTAT) 하나 이상의 전류원을 만들 수 있다. 이러한 전류원은 커패시터(Cd)를 거쳐 검출되는 쿼츠에 대한 발진 진폭 레벨에 따라 적응될 수 있어야 한다.
이를 위해, NMOS 미러는 기호 1로 표시되는 제 1 단위 NMOS 트랜지스터(N3)를 포함한다. 트랜지스터(N3)의 소스 단자가 접지 단자에 연결된다. 트랜지스터(N3)의 게이트 단자가 검출 커패시터(Cd)에 연결된다. 이러한 제 1 단위 트랜지스터(N3)의 드레인 및 게이트 단자가, NMOS 트랜지스터(N4)에 의해 상기 NMOS 트랜지스터의 드레인과 소스 단자 사이에 형성되는 제 1 의사-레지스터를 거쳐 서로 연결된다. 의사-레지스터 임피던스는 높은 값을 가지면서도, 제 1 트랜지스터(N3)의 드레인 단자와 게이트 단자 사이에 0V에 가까운 전압 간격(voltage gap)을 보장한다.
제 1 단위 NMOS 트랜지스터(N3)의 드레인 단자가, NMOS 트랜지스터(N6)에 의해 상기 NMOS 트랜지스터의 드레인과 소스 단자 사이에 형성되는 제 2 의사-레지스터를 거쳐 NMOS 전류 미러의 제 2 NMOS 트랜지스터(N2)의 게이트 단자에 연결된다. 제 2 의사-레지스터의 임피던스 또한 높은 값을 가진다. 제 2 NMOS 트랜지스터(N2)의 치수가 제 1 단위 NMOS 트랜지스터(N3)의 치수보다 n배 더 크다(즉, 제 2 트랜지스터(N2)의 게이트 폭이 제 1 트랜지스터(N3)의 게이트 폭보다 n배 더 클 수 있다). 정수 n은 가령, 4와 동일할 수 있다. 제 2 NMOS 트랜지스터(N2)의 소스 단자가 레지스터(Rn)(가령, 약 1M
Figure 112010038309963-pct00002
)를 거쳐 접지 단자에 연결된다. 이는, PTAT 전류원을 구성하는 PMOS 전류 미러와 조합함으로써 두 개의 NMOS 트랜지스터(N3 및N2)를 통과해 흐르는 전류의 값을 정의한다.
제 1 NMOS 트랜지스터(N3)의 드레인 단자와 접지 단자 사이에 연결되는 제 1 안정화 커패시터(C3)와, 제 2 NMOS 트랜지스터(N2)의 게이트 단자와 접지 단자 사이에 연결되는 제 2 안정화 커패시터(C4)가 제공될 수 있다. 이들 커패시터(C3, C4) 각각은 가령, 약 5pF의 용량값을 가질 수 있다.
제 2 NMOS 트랜지스터(N2)가 PMOS 전류 미러를 제어한다. 제 2 트랜지스터(N2)의 드레인 단자가 제 1 PMOS 트랜지스터(P2)의 드레인 및 게이트 단자에 직접 연결되고, 상기 제 1 PMOS 트랜지스터(P2)의 소스 단자가 공급 전압원의 양의 단자(VDD)에 연결된다. 제 1 트랜지스터(P2)와 동등한 크기의, PMOS 전류 미러의 제 2 PMOS 트랜지스터(P3)의 게이트 단자가 제 1 PMOS 트랜지스터(P2)의 게이트 단자에 연결된다. 이러한 제 2 트랜지스터(P3)의 소스 단자가 양의 단자(VDD)에 연결되고, 상기 제 2 트랜지스터(P3)의 드레인 단자가 제 1 NMOS 트랜지스터의 드레인 단자에 직접 연결되어, 정의되는 PTAT 전류 생성 루프를 폐쇄할 수 있다.
PMOS 전류 미러의 제 3 PMOS 트랜지스터(P5)가 NMOS 트랜지스터(N4 및 N6)에 의해 형성되는 의사-레지스터를 분극화한다. 이를 위하여, PMOS 트랜지스터(P5)의 드레인 단자가 트랜지스터(N4 및 N6)의 게이트 단자에 연결된다. 이러한 제 3 PMOS 트랜지스터(P5)의 소스 단자가 공급 전압원의 양의 단자(VDD)에 연결되고, 상기 제 3 PMOS 트랜지스터(P5)의 게이트 단자가 트랜지스터(P2 및 P3)의 게이트 단자에 연결된다.
이러한 제 3 PMOS 트랜지스터(P5)는 제 1 및 제 2 PMOS 트랜지스터(P2 및 P3)보다 작다. 기호 1을 지니고 있는 트랜지스터(P5)가 트랜지스터(P2 및 P3)보다 10배 더 작을 수 있다. 그 결과, 제 3 PMOS 트랜지스터(P5)에서 반사되는 전류는 제 1 및 제 2 트랜지스터(P2 및 P3)를 통해 흐르는 전류보다 10배 더 작다. 각각의 트랜지스터(P2 및P3)에서의 전류가 약 30nA 미만인 경우, 따라서 제 2 트랜지스터(P5)에서의 전류는 약 30nA 미만일 수 있다.
또한 제 3 PMOS 트랜지스터(P5)의 드레인 단자가 분극화 NMOS 트랜지스터(N5)의 드레인 및 게이트 단자에 연결되고, 상기 분극화 NMOS 트랜지스터(N5)의 소스 단자가 능동 지로의 트랜지스터(P3 및 N3)의 드레인 단자에 연결된다. 이러한 제 3 PMOS 트랜지스터(P5)에서 반사되는 전류가 분극화 트랜지스터(N5)의 드레인 및 소스 단자 사이를 주로 통과하여, 트랜지스터(P3 및 N3)에 의해 형성되는 능동 지로로 주입될 것이다. 따라서, NMOS 트랜지스터(N3)를 통과해 흐르는 전류는 PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P5)로부터의 전류를 포함한다.
트랜지스터(N4 및 N6)에 의해 형성되는 의사-레지스터와, 분극화 NMOS 트랜지스터(P5)의 배열이, 동일한 게이트-소스 전압과 정합되어야 할 트랜지스터들을 활성화한다. 트랜지스터들 각각의 게이트 전위가 동일하고, 따라서 명확히 정의된다.
PMOS 전류 미러의 제 4 PMOS 트랜지스터(P4)가, 상기 제 4 PMOS 트랜지스터(P4)의 드레인 단자를 거쳐, 발진기 회로의 발진기 부분의 능동 지로의 분극화 전류(IOUT)를 제공한다. 트랜지스터(P4)의 게이트 단자가 트랜지스터(P2 및 P3)의 게이트 단자에 연결되고, 상기 트랜지스터(P4)의 소스 단자가 공급 전압원의 양의 단자(VDD)에 연결된다. 기호 10에 의해 정의된 이러한 제 4 트랜지스터(P4)는 제 1 및 제 2 PMOS 트랜지스터(P2 및 P3)와 동등한 크기를 가진다.
PMOS 전류 미러의 제 5 PMOS 트랜지스터(P6)가, 상기 제 5 PMOS 트랜지스터(P6)의 드레인 단자를 거쳐, OTA 폴로워일 수 있거나 의사-레지스터를 포함할 수 있는 분극화 수단에 대한 분극화 전류(I0)를 제공한다. 트랜지스터(P6)의 게이트 단자가 트랜지스터(P2, P3 및 P4)의 게이트 단자에 연결되고, 상기 트랜지스터(P6)의 소스 단자가 공급 전압원의 양의 단자(VDD)에 연결된다. 제 5 트랜지스터(P6)는 제 3 PMOS 트랜지스터(P5)와 동등한 크기를 가져서(가령, PMOS 트랜지스터(P2, P3 및 P4)보다 10배 더 작음) 분극화 전류(I0)를 공급할 수 있다. 이러한 분극화 전류(I0)의 값이 발진기 부분의 능동 지로의 분극화 전류보다 10배 더 작을 수 있다.
물론, PMOS 트랜지스터(P6)의 크기가 트랜지스터(P2, P3, P4)의 크기보다 10배 작도록 선택되어 인버터 능동 지로 전류(IOUT)에 대하여 분극화 전류(I0)를 추가로 감소시킬 수 있다.
도 5의 그래프에서 간소하게 볼 수 있는 바와 같이, 단자(XIN)에 걸친 쿼츠 입력에서 검출되는 발진 진폭이 증가하도록, 발진기 부분 능동 지로의 분극화 전류(IOUT)의 값이 좀 더 감소하여야 한다.
도 5의 그래프 a가 조정 유닛의 출력 전류(IOUT)에 관하여 측정된 발진 진폭(XIN)의 전달 함수를 나타낸다. 그래프 b가 전극(XIN)에 걸친 발진 진폭에 관한 발진기 부분 전류의 전달 함수를 나타낸다. 일단 발진이 안정화되면, 그래프 a와 b의 교차점이, 분극화 전류(IOUT)의 값이 XIN에서의 안정화된 발진 진폭에 대하여 적응되는 지점 c에서의 최적 값을 나타낸다.
위에서 기술된 수정 발진기 회로는, 0.18μm CMOS 기술에서 일반적인 p-도핑 실리콘 기판에서, 쿼츠(3)를 제외하고 집적된 형태로 유리하게 제작될 수 있다. 이는 능동 분극화를 이용하는 저전력 소비 발진 회로를 제공한다.
기술된 설명으로부터, 해당 업계 종사자는 청구항에 의해 정의되는 본 발명의 범위를 벗어나지 않는 한 수정 발진기 회로의 몇몇 변형예를 고려할 수 있다. 발진기 부분 구성요소들이 양의 단자와 공급 전압원의 접지 단자 사이에 역으로 설치될 수 있다. 따라서 분극화 전류원이 인버터의 NMOS 트랜지스터의 소스 단자와 접지 단자 사이에 연결될 수 있고, PMOS 트랜지스터의 소스 단자가 양의 단자에 연결될 수 있다. 이러한 경우에서, 조정 유닛이 역으로 구성되어 발진기 부분에 대한 분극화 전류를 생성하여야 한다.

Claims (6)

  1. 인버터를 포함하는 시계학적(horological) 수정 발진기 회로에 있어서,
    상기 인버터는 공급 전압원의 두 단자 사이에 제 1 전류원(4)과 직렬-배치되는 두 개의 상보성 MOS 트랜지스터(P1, N1)를 포함하여 능동 지로(active branch)를 정의하며, 제 1 MOS 트랜지스터(P1)의 소스 단자가 제 1 전류원에 연결되고, 반면 제 2 MOS 트랜지스터(N1)의 소스 단자가 공급 전압원의 단자들 중 하나에 연결되며, 인버터의 두 트랜지스터의 드레인 단자가 함께 출력에서 쿼츠(quartz)(3)의 제 1 전극(XOUT)에 연결되고, 반면 상기 인버터 트랜지스터들의 게이트 단자가 함께 입력에서 쿼츠의 제 2 전극(XIN)에 연결되며, 제 1 위상 시프트 커패시터(C1)가 쿼츠의 제 1 전극에 연결되고, 반면 제 2 커패시터(C2)가 쿼츠의 제 2 전극에 연결되며, 발진기 회로가 인버터 트랜지스터들의 드레인 단자와 게이트 단자 사이에 배열되는 능동 분극화 수단(2)을 포함하고, 쿼츠에서 발진을 생성하기 위하여 능동 지로의 상호 컨덕턴스에 손상을 가하지 않도록 상기 분극화 수단의 임피던스 값이 100MΩ과 동일하거나 또는 더 크며,
    상기 능동 분극화 수단은, 상보성 MOS 트랜지스터(P1, N1)의 드레인 단자와 게이트 단자 사이에, 전압 폴로워(voltage follower)로서 설치되고 시계학적 쿼츠의 부유 커패시터(CQ)에 의해 안정화되는 연산 상호 컨덕턴스 증폭기(2)를 포함하거나, 또는 MOS 트랜지스터(N7)를 이용하여 제작되는 의사-레지스터를 포함하며, 상기 MOS 트랜지스터(N7)의 게이트 단자가 상보성 MOS 트랜지스터들의 게이트 단자에 연결되고, 상기 MOS 트랜지스터(N7)의 드레인 단자가 상보성 MOS 트랜지스터들의 드레인 단자에 연결되며, 게이트 단자는 제 2 분극화 전류원(5)을 거쳐 분극화되고, 제 1 전류원(IOUT)의 전류에 더하여 상기 제 2 분극화 전류원(5)의 전류(I0)가 제 2 상보성 MOS 트랜지스터(N1)를 통과해 흐르도록 제공되는 것을 특징으로 하는 시계학적 수정 발진기 회로.
  2. 제 1 항에 있어서,
    상기 능동 분극화 수단은 연산 상호 컨덕턴스 증폭기이고, 상기 연산 상호 컨덕턴스 증폭기의 양의 입력 단자가 인버터의 상보성 MOS 트랜지스터들의 드레인 단자에 그리고 쿼츠(3)의 제 1 전극(XOUT)에 직접 연결되고, 상기 연산 상호 컨덕턴스 증폭기의 음의 입력 단자가 증폭기의 출력 단자에, 인버터의 MOS 트랜지스터들의 게이트 단자에, 그리고 쿼츠의 제 2 전극(XIN)에 직접 연결되며, 시계학적 쿼츠의 부유 커패시터(CQ)는 밀러 구성(Miller configuration)에서 폴로워-설치 증폭기(2)와 병렬로 배치되어 상기 증폭기를 안정화할 수 있고, 상기 부유 커패시터의 용량값에 증폭기를 거쳐 유효한 루프의 이득이 곱해지는 것을 특징으로 하는 시계학적 수정 발진기 회로.
  3. 제 1 항에 있어서,
    상기 능동 분극화 수단은, 의사-레지스터(N7)에 더하여, 의사-레지스터 MOS 트랜지스터(N7)와 동일한 유형의 MOS 분극화 트랜지스터(N8)를 포함하며, 분극화 트랜지스터의 소스 단자가 인버터의 상보성 MOS 트랜지스터들의 드레인 단자에 연결되고, 분극화 트랜지스터의 드레인 및 게이트 단자가 의사-레지스터 MOS 트랜지스터(N7)의 게이트 단자에, 그리고 제 2 분극화 전류원(5)에 연결되어 의사-레지스터 MOS 트랜지스터와 분극화 트랜지스터를 분극화할 수 있으며, 상기 분극화 트랜지스터에서 분극화 전류가 흐르고, 상기 분극화 전류는 분극화 트랜지스터를 거쳐 제 2 상보성 MOS 트랜지스터(N1)로 공급되는 것을 특징으로 하는 시계학적 수정 발진기 회로.
  4. 제 1 항에 있어서,
    상기 수정 발진기 회로는 조정 유닛(10)을 포함하고, 상기 조정 유닛(10)은 검출 커패시터(Cd)를 거쳐 쿼츠(3)의 제 2 전극(XIN)에 연결되어 발진 진폭 레벨을 검출하며, 능동 지로의 제 1 전류원(4)과 능동 분극화 수단의 제 2 분극화 전류원(5)은 조정 유닛에서 구성되고, 각각의 전류원의 전류값은 검출되는 발진 진폭 레벨에 따라 순응되는 것을 특징으로 하는 시계학적 수정 발진기 회로.
  5. 제 4 항에 있어서,
    제 1 PMOS 트랜지스터(P1)의 소스 단자가 능동 지로의 제 1 전류원(4)에 연결되고, 상기 전류원(4)은 전압원의 양의 단자(VDD)에 연결되며, 여기서, 제 2 NMOS 트랜지스터(N1)의 소스 단자가 전압원의 접지 단자에 연결되고, 상기 조정 유닛(10)은, 하나 이상의 PTAT 전류원에 대한 생성 루프에서의 전류값을 정의하기 위하여, 전압원의 양의 단자에 연결되는 하나 이상의 PMOS 전류 미러(P2, P3)를 포함하고, 상기 PMOS 전류미러는 전압원의 접지와 레지스터(Rn)에 연결되는 NMOS 전류 미러(N2, N3)와 조합되며, NMOS 전류 미러는 제 1 단위 NMOS 트랜지스터(N3)를 포함하고, 상기 제 1 단위 NMOS 트랜지스터(N3)의 게이트 단자가 검출 커패시터(Cd), 그리고 제 1 의사-레지스터(N4)를 거쳐 제 1 트랜지스터의 드레인 단자에 연결되고, 제 1 트랜지스터의 드레인 단자가 제 2 의사-레지스터(N6)를 거쳐 제 2 NMOS 트랜지스터(N2)의 게이트 단자에 연결되며, 상기 제 2 NMOS 트랜지스터(N2)의 치수가 제 1 NMOS 트랜지스터보다 n배 더 크고, 제 2 트랜지스터의 소스 단자가 레지스터에 연결되며, PMOS 전류 미러는, 정의된 전류 생성 루프를 폐쇄하기 위하여, 제 1 PMOS 트랜지스터(P2)의 게이트 단자에 연결되는 게이트 단자와 제 1 NMOS 트랜지스터의 드레인 단자에 직접 연결되는 드레인 단자를 가지며, 제 1 PMOS 트랜지스터(P2)를 포함하고, 상기 제 1 PMOS 트랜지스터(P2)의 드레인 및 게이트 단자가 제 2 NMOS 트랜지스터의 드레인 및 게이트 단자가 제 2 NMOS 트랜지스터의 드레인 단자에 연결되며, 제 1 PMOS 트랜지스터와 동등한 크기의 제 2 PMOS 트랜지스터를 포함하고, PMOS 전류 미러는, 발진기 부분의 능동 지로에 대한 제 1 전류원(IOUT)으로서 PMOS 트랜지스터(P4)를 포함하고, 상기 PMOS 트랜지스터는 제 1 및 제 2 PMOS 트랜지스터들과 동등한 크기이며, 그리고, 능동 분극화 수단에 대한 제 2 분극화 전류원(I0)으로서 또 다른 PMOS 트랜지스터(P6)를 포함하며, 상기 또 다른 PMOS 트랜지스터의 크기가 그 밖의 다른 트랜지스터들보다 10배 더 작은 것을 특징으로 하는 시계학적 수정 발진기 회로.
  6. 제 5 항에 있어서,
    PMOS 전류 미러는, 드레인 단자와 소스 단자 사이에 NMOS 트랜지스터(N4, N6)에 의해 각각 형성되는 제 1 및 제 2 의사-레지스터를 분극화하기 위하여, 미러의 제 1 및 제 2 PMOS 트랜지스터들보다 작은 크기의 제 3 PMOS 트랜지스터(P5)를 포함하고, 제 3 PMOS 트랜지스터(P5)의 하나의 드레인 단자가 의사-레지스터 NMOS 트랜지스터들의 게이트 단자에 연결되며, 제 3 PMOS 트랜지스터(P5)의 드레인 단자는 또한 NMOS 분극화 트랜지스터(N5)의 드레인 단자와 게이트 단자에 연결되고, 상기 NMOS 분극화 트랜지스터(N5)의 소스 단자가, 능동 지로에서, 반사되는 전류를 제 3 PMOS 트랜지스터(P5)로 통과시키기 위하여, 제 1 NMOS 트랜지스터(N3)와 제 2 PMOS 트랜지스터(P3)의 드레인 단자에 연결되며, 상기 분극화 트랜지스터와 의사-레지스터 트랜지스터들이 동일한 게이트-소스 전압들과 정합되는 것을 특징으로 하는 시계학적 수정 발진기 회로.
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