KR101166814B1 - 게이트 구동회로 및 이의 리페어방법 - Google Patents
게이트 구동회로 및 이의 리페어방법 Download PDFInfo
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Abstract
본 발명은 불량 스테이지를 복구할 수 있는 게이트 구동회로 및 이의 리페어방법에 관한 것으로, 다수의 제 1 출력라인을 갖는 쉬프트 레지스터; 상기 제 1 출력라인과 교차하도록 배열된 적어도 2개의 출력 리페어 라인들;위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들; 상기 클럭전송라인들과 교차하도록 배열된 적어도 하나의 클럭 리페어 라인들; 및, 상기 출력 리페어 라인들 및 클럭 리페어 라인들에 접속된 적어도 1개의 보조 스테이지를 포함하여 구성되는 것이다.
액정표시장치, 쉬프트 레지스터, 리페어 라인, 스테이지
Description
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 제 1 실시예에 따른 게이트 구동회로를 나타낸 도면
도 3은 도 2의 제 3 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
도 4는 본 발명의 제 2 실시예에 따른 게이트 구동회로를 나타낸 도면
도 5는 도 4의 제 3 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
도 6은 본 발명의 제 3 실시예에 따른 게이트 구동회로를 나타낸 도면
도 7은 도 6의 제 2 및 제 4 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
도 8은 본 발명의 제 4 실시예에 따른 게이트 구동회로를 나타낸 도면
도 9는 도 8의 제 2 및 제 4 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
도 10은 본 발명의 제 5 실시예에 따른 게이트 구동회로를 나타낸 도면
＊도면의 주요부에 대한 부호 설명
ST201 내지 ST20n : 스테이지 ST20n+1 : 더미 스테이지
241a 내지 241c : 출력라인 200 : 표시부
GL1 내지 GLn : 게이트 라인 CLK1 내지CLK4 : 클럭펄스
Vst : 스타트 펄스 270 : 보조 스테이지
280a 내지 280d : 클럭전송라인 222a 내지 222c : 출력 리페어 라인
266 : 클럭 리페어 라인
본 발명은 게이트 구동회로에 관한 것으로, 특히 스테이지의 불량을 복구할 수 있는 게이트 구동회로 및 이의 리페어방법에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 게이트 구동회로를 구비한다. 일반적으로 상기 게이트 구동회로 는 쉬프트 레지스터를 구비한다.
이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지(ST101 내지 ST10n+1)를 포함한다. 더미 스테이지(ST101n+1)를 제외한 나머지 스테이지(ST101 내지 ST10n+1)는 차례로 스캔펄스를 출력하여 표시부에 구비된 게이트 라인들에 공급한다.
한편, 각 스테이지(ST101 내지 ST10n+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블되고, 다음단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다.
이와 같은 동작을 위해 각 스테이지(ST101 내지 ST10n)는 3개의 출력라인(141a, 141b, 141c)을 갖는다.
즉, 각 제 1 출력라인(141a)은 해당 스테이지와 해당 게이트 라인간을 전기적으로 연결하며, 각 제 2 출력라인(141b)은 상기 제 1 출력라인(141a)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 제 3 출력라인(141c)은 상기 제 1 출력라인(141a)과 이전단 스테이지간을 전기적으로 연결한다.
한편, 상기 스테이지들(ST101 내지 ST10n+1) 중 어느 하나에 불량이 발생하여 동작불능 일 때, 상기 동작불능 상태인 스테이지의 후단에 위치한 모든 스테이지들은 출력을 발생할 수 없게된다.
예를들어, 도 1에 도시된 바와 같이, 제 3 스테이지(ST103)에 불량이 발생하 여 상기 제 3 스테이지(ST103)가 동작불능인 경우 상기 제 3 스테이지(ST103)로부터는 스캔펄스가 출력되지 않는다.
여기서, 이 제 3 스테이지(ST103)의 바로 후단에 위치한 제 4 스테이지(ST104)는 상기 제 3 스테이지(ST103)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 3 스테이지(ST103)가 동작불능 상태가 되면 상기 제 4 스테이지(ST104)는 인에이블되지 못한다. 따라서, 상기 제 4 스테이지(ST104)도 스캔펄스를 출력할 수 없다.
또한, 상기 제 4 스테이지(ST104)의 바로 후단에 위치한 제 5 스테이지는 상기 제 4 스테이지(ST104)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 4 스테이지(ST104)가 스캔펄스를 출력하지 못하므로 상기 제 5 스테이지도 인에이블되지 못한다.
이와 같은 원리로, 나머지 제 6 스테이지부터 제 n 스테이지(ST10n)도 전부 스캔펄스를 출력할 수 없게된다.
따라서, 상기 불량이 발생한 제 3 스테이지(ST103)부터 제 n 스테이지(ST10n)에 접속된 제 3 내지 제 n 게이트 라인이 구동되지 못한다. 결국, 상기 제 3 내지 제 n 게이트 라인에 접속된 화소셀들이 화상을 표시하지 못하게 되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 동작불능 상태의 스테이지를 대체할 수 있는 다수의 보조 스테이지를 구비하여 상기 동작불 능 상태의 스테이지를 복구할 수 있는 게이트 구동회로 및 이의 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 다수의 제 1 출력라인을 갖는 쉬프트 레지스터; 상기 제 1 출력라인과 교차하도록 배열된 적어도 2개의 출력 리페어 라인들; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들; 상기 클럭전송라인들과 교차하도록 배열된 적어도 하나의 클럭 리페어 라인들; 및, 상기 출력 리페어 라인들 및 클럭 리페어 라인들에 접속된 적어도 1개의 보조 스테이지를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하여 각 스테이지에 제공하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들과 교차하도록 배열된 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인, 제 2 출력 리페어 라인, 및 클럭 리페어 라인에 접속된 보조 스테이지를 포함하는 게이트 구동회로의 리페어방법에 있어서, 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지의 전단에 위치한 스테이지의 출력라인과 제 1 출력 리페어 라인을 연결하는 단계; 상기 임의의 스테이지의 출력라인과 제 2 출력 리페어 라인을 연결하는 단계; 및, 상기 임의의 스테이지에 클럭 펄스를 공급하기 위한 클럭전송라인과 상기 클럭 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1, 제 2, 및 제 3 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들과 교차하도록 배열된 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인, 제 2 출력 리페어 라인, 제 3 출력 리페어 라인, 및 클럭 리페어 라인에 접속된 보조 스테이지를 포함하는 게이트 구동회로의 리페어방법에 있어서, 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계; 상기 임의의 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계; 상기 임의의 스테이지의 후단에 위치한 스테이지의 출력라인과 상기 제 3 출력 리페어 라인을 연결하는 단계; 및, 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 클럭 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클 럭전송라인들에 교차하도록 배열된 제 1 및 제 2 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 제 3 출력 리페어 라인의 일단, 및 제 1 클럭 리페어 라인에 접속된 제 1 보조 스테이지와; 상기 제 1 출력 리페어 라인의 타단, 제 2 출력 리페어 라인의 타단, 제 3 출력 리페어 라인의 타단, 및 제 2 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함하여 구성된 게이트 구동회로의 리페어방법에 있어서, 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 1 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계; 상기 제 1 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계; 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 2 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계; 상기 제 2 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계: 상기 제 1 클럭 리페어 라인과 상기 제 1 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 상기 제 2 클럭 리페어 라인과 상기 제 2 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 및, 상기 제 1 출력 리페어 라인의 일부 및 상기 제 2 출력 리페어 라인의 일부를 단선시키는 단계를 포함하여 이루어짐을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클 럭전송라인들과 교차하도록 배열된 제 1 및 제 2 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인, 제 2 출력 리페어 라인, 제 1 클럭 리페어 라인, 및 제 2 클럭 리페어 라인 에 접속된 보조 스테이지를 포함하는 게이트 구동회로의 리페어방법에 있어서, 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계; 상기 임의의 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계; 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 제 1 클럭 리페어 라인을 연결하는 단계; 및, 상기 임의의 스테이지의 후단에 위치한 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 제 2 클럭 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로의 리페어방법은, 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들에 교차하도록 배열된 제 1, 제 2, 제 3, 및 제 4 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 제 3 출력 리페어 라인의 일단, 제 1 클럭 리페어 라인, 및 제 2 클럭 리페어 라인에 접속된 제 1 보조 스테이지와; 상기 제 1 출력 리페어 라인의 타단, 제 2 출력 리페어 라인의 타단, 제 3 출력 리페어 라인의 타단, 제 3 클럭 리페어 라인, 및 제 4 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함하여 구성된 게이트 구동회로 의 리페어방법에 있어서, 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 1 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계; 상기 제 1 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계; 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 2 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계; 상기 제 2 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계: 상기 제 1 클럭 리페어 라인과 상기 제 1 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 상기 제 2 클럭 리페어 라인과, 상기 제 1 스테이지의 후단에 위치한 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 상기 제 3 클럭 리페어 라인과 상기 제 2 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 상기 제 4 클럭 리페어 라인과, 상기 제 2 스테이지의 후단에 위치한 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 및, 상기 제 1 출력 리페어 라인의 일부 및 상기 제 2 출력 리페어 라인의 일부를 단선시키는 단계를 포함하여 이루어짐을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 게이트 구동회로는, 도 2에 도시된 바와 같이, 다수의 제 1 출력라인(241a)을 갖는 쉬프트 레지스터(SR)와, 상기 제 1 출력라인(241a)과 교차하도록 배열된 제 1, 제 2, 및 제 3 출력 리페어 라인(222a, 222b, 222c)과, 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 전송하는 제 1 내지 제 4 클럭전송라인들(288a 내지 288d)과, 상기 제 1 내지 제 4 클럭전송라인들(288a 내지 288d)과 교차하도록 배열된 클럭 리페어 라인(266)과, 상기 제 1 내지 제 3 출력 리페어 라인들(222a, 222b, 222c) 및 클럭 리페어 라인(266)에 접속된 보조 스테이지(270)를 포함한다.
여기서, 상기 쉬프트 레지스터(SR)는 제 1 내지 제 n 스테이지(ST201 내지 ST20n), 그리고 더미 스테이지(ST20n+1)를 구비한다. 상기 각 스테이지(ST201 내지 ST20n+1)는 제 1 스테이지(ST201)부터 더미 스테이지(ST20n+1) 순서로 차례로 스캔펄스를 출력하여 액정패널의 표시부(200)에 공급한다. 여기서, 상기 더미 스테이지(ST20n+1)를 제외한 제 1 내지 제 n 스테이지(ST201 내지 ST20n)는 자신으로부터 출력된 스캔펄스를 상기 표시부(200)에 구비된 해당 게이트 라인에 공급한다. 따라서, 상기 각 게이트 라인(GL1 내지 GLn)은 제 1 게이트 라인(GL1)부터 제 n 게이트 라인(GLn) 순서로 차례로 구동된다.
이와 같은 스테이지들(ST201 내지 ST20n+1)은 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 그리고, 인에이블된 각 스테이지는 위상차를 갖는 적어도 2종의 클럭펄스들 중 어느 하나를 입력받아 이를 해당 게이트 라인에 스캔펄스로서 공급한다. 반대로, 디스에이블된 각 스테이지는 오프 전압원을 출력하고 이를 해당 게이트 라인에 공급함으로써, 상기 해당 게이트 라인을 비활성화시킨다.
예를들어, 제 2 스테이지(ST202)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 제 3 스테이지(ST203)로부터의 제 3 스캔펄스에 응답하여 디스에이블된다. 이 인에이블된 제 2 스테이지(ST202)는 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 게이트 라인(GL2)에 제 2 스캔펄스로서 공급한다.
이와 같은 동작을 위해, 상기 제 1 스테이지(ST201) 및 더미 스테이지(ST20n+1)를 제외한 각 스테이지(ST202 내지 ST20n)는 상기 스캔펄스를 출력하는 제 1 내지 제 3 출력라인(241a 내지 241c)을 가지며, 클럭전송라인(288a, 288b, 288c, 288d)으로부터의 클럭펄스를 공급받는 제 1 입력단자를 가지며, 그리고 전단 및 후단 스테이지로부터의 스캔펄스를 공급받는 제 2 및 제 3 입력단자를 갖는다.
여기서, 각 스테이지(ST201 내지 ST20n)의 제 1 출력라인(241a)은 각 스테이지(ST201 내지 ST20n)와 각 게이트 라인간을 전기적으로 연결하며, 각 스테이지(ST201 내지 ST20n)의 제 2 출력라인(241b)은 자신의 제 1 출력라인(241a)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 스테이지(ST202 내지 ST20n)의 제 3 출력라인(241c)은 자신의 제 1 출력라인(241a)과 이전단 스테이지간을 전기적으로 연결한다.
즉, 각 스테이지(ST201 내지 ST20n)의 제 1 출력라인(241a)의 일단은 각 스테이지(ST201 내지 ST20n)에 접속되고, 타단은 각 게이트 라인(GL1 내지 GLn)에 접속된다. 그리고, 각 스테이지(ST201 내지 ST20n)의 제 2 출력라인(241b)의 일단은 제 1 출력라인(241a)에 접속되고, 타단은 후단 스테이지의 제 2 입력단자에 접속된 다. 그리고, 각 스테이지(ST201 내지 ST20n)의 제 3 출력라인(241c)의 일단은 제 1 출력라인(241a)에 접속되고, 타단은 전단 스테이지의 제 3 입력단자에 접속된다. 그리고, 각 스테이지(ST201 내지 ST20n)의 제 1 입력단자는 해당 클럭전송라인에 접속된다.
예를들어, 제 2 스테이지(ST202)의 제 1 출력라인(241a)은 상기 제 2 스테이지(ST202)와 제 1 게이트 라인(GL1)간을 전기적으로 접속시키고, 상기 제 2 스테이지(ST202)의 제 2 출력라인(241b)은 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)과 제 3 스테이지(ST203)간을 전기적으로 접속시키며, 상기 제 2 스테이지(ST202)의 제 3 출력라인(241c)은 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)과 제 1 스테이지(ST201)간을 전기적으로 접속시킨다.
한편, 제 1 스테이지(ST201)의 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)는 제 1 출력라인(241a), 제 2 출력라인(241b), 제 1 입력단자, 및 제 2 입력단자를 갖는다.
그리고, 더미 스테이지(ST20n+1)의 다음단에는 스테이지가 존재하지 않으며, 또한 상기 더미 스테이지(ST20n+1)는 게이트 라인에 출력을 하지 않으므로, 상기 더미 스테이지(ST20n+1)는 제 3 출력라인(241c) 및 제 2 입력단자를 갖는다.
그리고, 제 1 내지 제 3 출력 리페어 라인(222a, 222b, 222c)은 상기 제 1 출력라인(241a)들과 교차하도록 상기 제 1 출력라인(241a)들의 상부에 형성된다. 이때, 상기 각 출력 리페어 라인(222a, 222b, 222c)과 상기 제 1 출력라인(241a)들 사이에는 절연막이 형성되어 상기 각 출력 리페어 라인(222a, 222b, 222c)과 상기 제 1 출력라인(241a)들간을 전기적으로 분리시킨다.
한편, 상기 보조 스테이지(270)는 세 개의 입력단자와 하나의 출력단자를 갖는다.
여기서, 상기 보조 스테이지(270)의 제 1 입력단자는 클럭 리페어 라인(266)에 접속되며, 상기 보조 스테이지(270)의 제 2 입력단자는 제 1 출력 리페어 라인(222a)에 접속되며, 상기 보조 스테이지(270)의 제 3 입력단자는 제 3 출력 리페어 라인(222c)에 접속되며, 그리고 상기 보조 스테이지(270)의 출력단자는 제 2 출력 리페어 라인(222b)에 접속된다.
여기서, 상기 클럭 리페어 라인(266)은 클럭전송라인들(288a 내지 288d)과 교차하도록 상기 클럭전송라인들(288a 내지 288d)의 상부에 형성된다. 이때, 상기 클럭 리페어 라인(266)과 상기 클럭전송라인들(288a 내지 288d) 사이에는 절연막이 형성되어 상기 클럭 리페어 라인(266)과 상기 클럭전송라인들(288a 내지 288d)간을 전기적으로 분리시킨다.
한편, 상기 보조 스테이지(270)는 상기 각 스테이지(ST201 내지 ST20n+1)와 동일하게 동작한다. 즉, 상기 보조 스테이지(270)는 자신의 제 2 입력단자를 통해 입력된 신호를 공급받아 인에이블되고, 이 인에이블된 상태에서 자신의 제 1 입력단자에 입력된 신호(클럭펄스)를 자신의 출력단자를 통해 복구용 스캔펄스로서 출력한다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 게이트 구동회로에서 임의의 스테이지에 불량이 발생하여 이 스테이지가 동작불능일 경우, 이 동작불능의 스 테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 3은 도 2의 제 3 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 제 3 스테이지(ST203)가 동작불능일 때, 상기 제 3 스테이지(ST203)는 아무런 출력을 발생하지 않는다.
즉, 도 3은 제 1 및 제 2 스테이지(ST201, ST202)가 정상적으로 동작하여 제 1 및 제 2 게이트 라인(GL1, GL2)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 3 스테이지(ST203)는 동작불능이 되어 상기 제 3 스테이지(ST203), 및 제 3 스테이지(ST203)의 후단에 위치한 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 3에 도시된 제 3 내지 제 n 스테이지(ST203 내지 ST20n)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)은 스캔펄스를 공급받지 못한다.
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 제 3 스테이지(ST203)와 제 1 출력라인(241a)(상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))간을 전기적으로 분리시킨다. 즉, 도 3에 도시된 바와 같이, 제 1 출력라인(241a)의 일부분(399a)을 레이저를 조사하여 제거함으로써 상기 제 3 스테이지(ST203)와 상기 제 1 출력라인(241a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(241a)이 단선되는 부분(399a)은 상기 제 3 스테이지(ST203)의 출력단자와 교점(상기 제 3 스테이지(ST203)의 제 1 출력라인(241a)과 제 3 출력라인 (241c)의 교점) 사이이다.
이어서, 상기 제 3 스테이지(ST203)와 제 3 클럭전송라인(288c)간을 전기적으로 분리시킨다. 즉, 도 3에 도시된 바와 같이, 제 3 클럭전송라인(288c)과 상기 제 3 스테이지(ST203)간을 전기적으로 연결하는 전송라인(313)의 일부분(399b)을 레이저를 조사하여 제거함으로써 상기 제 3 스테이지(ST203)와 상기 제 3 클럭전송라인(288c)간을 전기적으로 분리시킬 수 있다.
이렇게 함으로써 상기 제 3 스테이지(ST203)는 제 3 게이트 라인(GL3)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 3 스테이지(ST203)와 상기 제 3 게이트 라인(GL3)간을 전기적으로 분리시키는 이유는 상기 제 3 스테이지(ST203)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 3 게이트 라인(GL3)에 공급되는 것을 방지하기 위함이다.
다음으로, 제 2 출력 리페어 라인(222b)과 하나의 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 동작불능 상태인 스테이지, 즉 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)을 나타낸다.
이러한 전기적인 연결은 상기 제 2 출력 리페어 라인(222b)과 상기 제 2 출력라인(241b)간의 교점(281b)에 레이저를 조사하여, 상기 교점(281b)을 웰딩(welding)함으로써 이룰 수 있다.
이어서, 제 1 출력 리페어 라인(222a)과 또 다른 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 상기 동작불능 상태인 스테이지의 바로 전단에 위치한 스테이지, 즉 제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a)을 나타낸다.
이러한 전기적인 연결은 상기 제 1 출력 리페어 라인(222a)과 상기 제 1 출력라인(241a)간의 교점(281a)에 레이저를 조사하여, 상기 교점(281a)을 웰딩(welding)함으로써 이룰 수 있다.
다음으로, 제 3 출력 리페어 라인(222c)과 또 다른 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 상기 동작불능 상태인 스테이지의 바로 후단에 위치한 스테이지, 즉 제 4 스테이지(ST204)에 접속된 제 1 출력라인(241a)을 나타낸다.
이러한 전기적인 연결은 상기 제 3 출력 리페어 라인(222c)과 상기 제 1 출력라인(241a)간의 교점(281c)에 레이저를 조사하여, 상기 교점(281c)을 웰딩(welding)함으로써 이룰 수 있다.
다음으로, 클럭 리페어 라인(266)과 하나의 클럭전송라인(288a, 288b, 288c, 또는 288d)을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 3 스테이지(ST203)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 3 클럭펄스(CLK3)를 전송하는 제 3 클럭펄스전송라인(288c)을 나타낸다. 이 제 3 클럭전송라인(288c)과 상기 클럭 리페어 라인(266)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 상기 클럭 리페어 라인(266)과 상기 제 3 클럭전송라인(241a)간의 교점(283)에 레이저를 조사하여, 상기 교점(283)을 웰딩(welding)함으로써 이룰 수 있다.
이렇게 함으로써, 보조 스테이지(270)의 제 1 입력단자는 상기 클럭 리페어 라인(266)을 통해 제 3 클럭전송라인(288c)에 접속되고, 상기 보조 스테이지(270)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(222a)을 통해 제 1 출력라인(241a)(제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a))에 접속되며, 상기 보조 스테이지(270)의 출력단자는 상기 제 2 출력 리페어 라인(222b)을 통해 제 1 출력라인(241a)(제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))에 접속되며, 상기 보조 스테이지(270)의 제 3 입력단자는 상기 제 3 출력 리페어 라인(222c)을 통해 제 1 출력라인(241a)(제 4 스테이지(ST204)에 접속된 제 1 출력라인(241a)에 접속된다.
이와 같이 복구된 본 발명의 제 1 실시예에 따른 게이트 구동회로를 동작시키면, 먼저 제 1 스테이지(ST201)가 스타트 펄스(Vst)에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 1 클럭전송라인(288a)으로부터 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스로서 출력한다. 그리고, 이 제 1 스캔펄스를 자신의 제 1 출력라인(241a)을 통해 제 1 게이트 라인(GL1)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a, 241b)을 통해 제 2 스테이지(ST202)에 공급한다.
이어서, 상기 제 2 스테이지(ST202)는 상기 제 1 스테이지(ST201)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 2 클럭전송라인(288b)으로부터 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스로서 출력한다. 그리고, 이 제 2 스캔펄스를 자신의 제 1 출력라인(241a)을 통해 제 2 게이트 라인(GL2)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a, 241b)을 통해 제 3 스 테이지(ST2030)에 공급하고, 자신의 제 1 및 제 3 출력라인(241b, 241c)을 통해 제 1 스테이지(ST201)에 공급한다.
여기서, 상기 제 3 스테이지(ST203)는 동작불능 상태이기 때문에 상기 제 2 스테이지(ST202)로부터 제 2 스캔펄스를 공급받음에도 불구하고 제 3 스캔펄스를 출력하지 못한다.
한편, 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)에 공급된 제 2 스캔펄스는, 교점(281a) 및 제 1 출력 리페어 라인(222a)을 통해 보조 스테이지(270)에 공급된다.
그러면, 상기 보조 스테이지(270)는 상기 제 2 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 3 클럭전송라인(288c)으로부터 제 3 클럭펄스(CLK3)를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 3 스캔펄스와 동일한 스캔펄스이다.
이 보조 스테이지(270)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(222b)에 공급되고, 이 제 2 출력 리페어 라인(222b)에 공급된 복구용 스캔펄스는 교점(281b), 제 1 출력라인(241a)(제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)), 및 제 2 출력라인(241b)(제 3 스테이지(ST202)에 접속된 제 2 출력라인(241b))을 통해 제 4 스테이지(ST204)에 공급된다. 따라서, 상기 제 4 스테이지(ST204)가 인에이블될 수 있다.
이에 따라, 상기 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 순차적으로 스캔펄스를 출력할 수 있다.
결국, 상기 보조 스테이지(270)는 동작불능 상태의 스테이지를 대신하여 스캔펄스를 출력한다.
또한, 상기 제 4 스테이지(ST204)로부터 출력된 스캔펄스는 제 1 출력라인(241a)(제 4 스테이지(ST204)에 접속된 제 1 출력라인(241a), 교점(281c), 및 제 3 출력 리페어 라인(222c)을 통해 상기 보조 스테이지(270)에 공급된다. 이에 따라, 상기 보조 스테이지(270)는 디스에이블된다. 따라서, 상기 보조 스테이지(270)는 한 프레임에 한 번의 스캔펄스를 출력한다.
한편, 상기 보조 스테이지(270)의 제 3 입력단자에는 상기 제 3 출력 리페어 라인(222c) 대신에 클럭 리페어 라인이 연결될 수 있다.
이하, 이와 관련된 본 발명의 제 2 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 2 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 게이트 구동회로는 전술한 제 1 실시예의 그것과 동일하며, 도 4에 도시된 바와 같이, 제 3 출력 리페어 라인 대신에 제 2 클럭 리페어 라인(266b)을 갖는다.
즉, 본 발명의 제 2 실시예에 따른 게이트 구동회로에서의 보조 스테이지(570)는 제 1 입력단자를 통해 제 1 클럭 리페어 라인(266a)에 접속되어 있으며, 제 3 입력단자를 통해 제 2 클럭 리페어 라인(266b)에 접속되어 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 게이트 구동회로에서 임의의 스테이지에 불량이 발생하여 이 스테이지가 동작불능일 경우, 이 동작불능의 스 테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 5는 도 4의 제 3 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 제 3 스테이지(ST203)가 동작불능일 때, 상기 제 3 스테이지(ST203)는 아무런 출력을 발생하지 않는다.
즉, 도 5는 제 1 및 제 2 스테이지(ST201, ST202)가 정상적으로 동작하여 제 1 및 제 2 게이트 라인(GL1, GL2)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 3 스테이지(ST203)는 동작불능이 되어 상기 제 3 스테이지(ST203), 및 제 3 스테이지(ST203)의 후단에 위치한 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 5에 도시된 제 3 내지 제 n 스테이지(ST203 내지 ST20n)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)은 스캔펄스를 공급받지 못한다.
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 제 3 스테이지(ST203)와 제 1 출력라인(241a)(상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))간을 전기적으로 분리시킨다. 즉, 도 5에 도시된 바와 같이, 제 1 출력라인(241a)의 일부분(399a)을 레이저를 조사하여 제거함으로써 상기 제 3 스테이지(ST203)와 상기 제 1 출력라인(241a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(241a)이 단선되는 부분(399a)은 상기 제 3 스테이지(ST203)의 출력단자와 교점(상기 제 3 스테이지(ST203)의 제 1 출력라인(241a)과 제 3 출력라인 (241c)의 교점) 사이이다.
이어서, 상기 제 3 스테이지(ST203)와 제 3 클럭전송라인(288c)간을 전기적으로 분리시킨다. 즉, 도 5에 도시된 바와 같이, 제 3 클럭전송라인(288c)과 상기 제 3 스테이지(ST203)간을 전기적으로 연결하는 전송라인(313)의 일부분(399b)을 레이저를 조사하여 제거함으로써 상기 제 3 스테이지(ST203)와 상기 제 3 클럭전송라인(288c)간을 전기적으로 분리시킬 수 있다.
이렇게 함으로써 상기 제 3 스테이지(ST203)는 제 3 게이트 라인(GL3)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 3 스테이지(ST203)와 상기 제 3 게이트 라인(GL3)간을 전기적으로 분리시키는 이유는 상기 제 3 스테이지(ST203)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 3 게이트 라인(GL3)에 공급되는 것을 방지하기 위함이다.
다음으로, 제 2 출력 리페어 라인(222b)과 하나의 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 동작불능 상태인 스테이지, 즉 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)을 나타낸다.
이러한 전기적인 연결은 상기 제 2 출력 리페어 라인(222b)과 상기 제 2 출력라인(241b)간의 교점(281b)에 레이저를 조사하여, 상기 교점(281b)을 웰딩(welding)함으로써 이룰 수 있다.
이어서, 제 1 출력 리페어 라인(222a)과 또 다른 제 1 출력라인(241a)간을 전기적으로 연결시킨다. 여기서, 상기 제 1 출력라인(241a)은 상기 동작불능 상태인 스테이지의 바로 전단에 위치한 스테이지, 즉 제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a)을 나타낸다.
이러한 전기적인 연결은 상기 제 1 출력 리페어 라인(222a)과 상기 제 1 출력라인(241a)간의 교점(281a)에 레이저를 조사하여, 상기 교점(281a)을 웰딩(welding)함으로써 이룰 수 있다.
다음으로, 제 1 클럭 리페어 라인(266a)과 하나의 클럭전송라인(288a, 288b, 288c, 또는 288d)을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 3 스테이지(ST203)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 3 클럭펄스(CLK3)를 전송하는 제 3 클럭펄스전송라인(288c)을 나타낸다. 이 제 3 클럭전송라인(288c)과 상기 제 1 클럭 리페어 라인(266a)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 상기 제 1 클럭 리페어 라인(266a)과 상기 제 3 클럭전송라인(288c)간의 교점(283a)에 레이저를 조사하여, 상기 교점(283a)을 웰딩(welding)함으로써 이룰 수 있다.
이어서, 제 2 클럭 리페어 라인(266b)과 다른 하나의 클럭전송라인(288a, 288b, 288c, 또는 288d)을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 3 스테이지(ST203)의 바로 후단에 위치한 스테이지, 즉 제 4 스테이지(ST204)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 4 클럭펄스(CLK4)를 전송하는 제 4 클럭펄스전송라인(288d)을 나타낸다. 이 제 4 클럭전송라인(288d)과 상기 제 2 클럭 리페어 라인(266b)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 상기 제 2 클럭 리페어 라인(266b)과 상기 제 4 클럭전송라인(288d)간의 교점(283b)에 레이저를 조사하여, 상기 교점(283)을 웰딩(welding)함으로써 이룰 수 있다.
이렇게 함으로써, 보조 스테이지(570)의 제 1 입력단자는 상기 제 1 클럭 리페어 라인(266a)을 통해 제 3 클럭전송라인(288c)에 접속되고, 상기 보조 스테이지(570)의 제 3 입력단자는 상기 제 2 클럭 리페어 라인(266b)을 통해 제 4 클럭전송라인(288d)에 접속되며, 상기 보조 스테이지(570)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(222a)을 통해 제 1 출력라인(241a)(제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a))에 접속되며, 상기 보조 스테이지(570)의 출력단자는 상기 제 2 출력 리페어 라인(222b)을 통해 제 1 출력라인(241a)(제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))에 접속된다.
이와 같이 복구된 본 발명의 제 2 실시예에 따른 게이트 구동회로를 동작시키면, 먼저 제 1 스테이지(ST201)가 스타트 펄스(Vst)에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 1 클럭전송라인(288a)으로부터 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스로서 출력한다. 그리고, 이 제 1 스캔펄스를 자신의 제 1 출력라인(241a)을 통해 제 1 게이트 라인(GL1)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a, 241b)을 통해 제 2 스테이지(ST202)에 공급한다.
이어서, 상기 제 2 스테이지(ST202)는 상기 제 1 스테이지(ST201)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 2 클럭전송라인(288b)으로부터 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스로서 출력한 다. 그리고, 이 제 2 스캔펄스를 자신의 제 1 출력라인(241a)을 통해 제 2 게이트 라인(GL2)에 공급하고, 자신의 제 1 및 제 2 출력라인(241a, 241b)을 통해 제 3 스테이지(ST2030)에 공급하고, 자신의 제 1 및 제 3 출력라인(241b, 241c)을 통해 제 1 스테이지(ST201)에 공급한다.
여기서, 상기 제 3 스테이지(ST203)는 동작불능 상태이기 때문에 상기 제 2 스테이지(ST202)로부터 제 2 스캔펄스를 공급받음에도 불구하고 제 3 스캔펄스를 출력하지 못한다.
한편, 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)에 공급된 제 2 스캔펄스는, 교점(281a) 및 제 1 출력 리페어 라인(222a)을 통해 보조 스테이지(570)에 공급된다.
그러면, 상기 보조 스테이지(570)는 상기 제 2 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 3 클럭전송라인(288c)으로부터 제 3 클럭펄스(CLK3)를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 3 스캔펄스와 동일한 스캔펄스이다.
이 보조 스테이지(570)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(222b)에 공급되고, 이 제 2 출력 리페어 라인(222b)에 공급된 복구용 스캔펄스는 교점(281b), 제 1 출력라인(241a)(제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)), 및 제 2 출력라인(241b)(제 3 스테이지(ST202)에 접속된 제 2 출력라인(241b))을 통해 제 4 스테이지(ST204)에 공급된다. 따라서, 상기 제 4 스테이지(ST204)가 인에이블될 수 있다.
이에 따라, 상기 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 순차적으로 스캔펄스를 출력할 수 있다.
결국, 상기 보조 스테이지(570)는 동작불능 상태의 스테이지를 대신하여 스캔펄스를 출력한다.
한편, 상기 제 4 클럭전송라인(288d)으로부터의 제 4 클럭펄스(CLK4)는 교점(283b) 및 제 2 클럭 리페어 라인(266b)을 통해 상기 보조 스테이지(570)에 공급된다. 이에 따라, 상기 보조 스테이지(570)는 상기 제 4 클럭펄스(CLK4)에 응답하여 디스에이블된다. 따라서, 상기 보조 스테이지(570)는 한 프레임에 한 번의 스캔펄스를 출력한다.
본 발명의 다른 구조로서, 각 보조 스테이지가 하나씩의 클럭 리페어 라인에 독립적으로 접속되고, 세 개의 출력 리페어 라인에 공통으로 접속된 구조도 가능하다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
도 6은 본 발명의 제 3 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
도 6에 도시된 본 발명의 제 3 실시예에 따른 게이트 구동회로는, 전술한 도 2에 도시된 본 발명의 제 1 실시예에 따른 게이트 구동회로와 동일하다. 단, 본 발명의 제 3 실시예에 따른 게이트 구동회로는, 도 6에 도시된 바와 같이, 두 개의 보조 스테이지(470a, 470b) 및 두 개의 클럭 리페어 라인(483a, 483b)을 포함한다.
제 1 및 제 2 보조 스테이지(470a, 470b)는, 전술한 제 1 실시예의 보조 스테이지(270)와 동일하다.
여기서, 상기 제 1 보조 스테이지(470a)의 제 1 입력단자는 제 1 클럭 리페 어 라인(466a)에 접속되며, 상기 제 1 보조 스테이지(470a)의 제 2 입력단자는 제 1 출력 리페어 라인(444a)의 일단에 접속되며, 상기 제 1 보조 스테이지(470a)의 제 3 입력단자는 제 3 출력 리페어 라인(444c)의 일단에 접속되며, 그리고 상기 제 1 보조 스테이지(470a)의 출력단자는 제 2 출력 리페어 라인(444b)의 일단에 접속된다.
그리고, 상기 제 2 보조 스테이지(470b)의 제 1 입력단자는 제 2 클럭 리페어 라인(466b)에 접속되며, 상기 제 2 보조 스테이지(470b)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(444a)의 타단에 접속되며, 상기 제 2 보조 스테이지(470b)의 제 3 입력단자는 제 3 출력 리페어 라인(444c)의 타단에 접속되며, 그리고 상기 제 2 보조 스테이지(470b)의 출력단자는 상기 제 2 출력 리페어 라인(444b)의 타단에 접속된다.
물론, 상기 제 1 및 제 2 클럭 리페어 라인(466a, 466b)은 상기 클럭전송라인들(488a 내지 488d)과 교차하도록 상기 클럭전송라인들(488a 내지 488d)의 상부에 배열된다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 게이트 구동회로에서 임의의 스테이지에 불량이 발생하여 상기 스테이지가 동작불능일 경우, 이 동작불능의 스테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 7은 도 6의 제 2 및 제 4 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 제 2 스테이지(ST402) 및 제 4 스테이지(ST404)가 동작불능일 때, 상기 제 2 스테이지(ST402) 및 제 4 스테이지(ST404)는 아무런 출력을 발생하지 않는다.
즉, 도 7은 제 1 스테이지(ST401)가 정상적으로 동작하여 제 1 게이트 라인(GL1)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 2 스테이지(ST402) 및 제 4 스테이지(ST404)는 동작불능이 되어 상기 제 2 스테이지(ST402), 및 제 2 스테이지(ST402)의 후단에 위치한 제 3 스테이지(ST403)부터 더미 스테이지(ST40n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 7에 도시된 제 2 내지 제 n 스테이지(ST402 내지 ST40n)에 접속된 제 2 내지 제 n 게이트 라인(GL2 내지 GLn)은 스캔펄스를 공급받지 못한다.
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 제 2 스테이지(ST402)와 제 1 출력라인(441a)(상기 제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a))간을 전기적으로 분리시킨다. 즉, 도 7에 도시된 바와 같이, 제 1 출력라인(441a)의 일부분(599a)을 레이저를 조사하여 제거함으로써 상기 제 2 스테이지(ST402)와 상기 제 1 출력라인(441a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(441a)이 단선되는 부분(599a)은 상기 제 2 스테이지(ST402)의 출력단자와 교점(상기 제 2 스테이지(ST402)의 제 1 출력라인(441a)과 제 3 출력라인(441c)의 교점) 사이이다.
이어서, 상기 제 2 스테이지(ST402)와 제 2 클럭전송라인(488b)간을 전기적으로 분리시킨다. 즉, 도 7에 도시된 바와 같이, 제 2 클럭전송라인(488b)과 상기 제 2 스테이지(ST402)간을 전기적으로 연결하는 전송라인(513)의 일부분(599b)을 레이저를 조사하여 제거함으로써 상기 제 2 스테이지(ST402)와 상기 제 2 클럭전송라인(488b)간을 전기적으로 분리시킬 수 있다.
이렇게 함으로써 상기 제 2 스테이지(ST402)는 제 2 게이트 라인(GL2)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 2 스테이지(ST402)와 상기 제 2 게이트 라인(GL2)간을 전기적으로 분리시키는 이유는 상기 제 2 스테이지(ST402)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 2 게이트 라인(GL2)에 공급되는 것을 방지하기 위함이다.
이어서, 제 4 스테이지(ST404)와 제 1 출력라인(441a)(상기 제 4 스테이지(ST402)에 접속된 제 1 출력라인(441a))간을 전기적으로 분리시킨다. 즉, 도 7에 도시된 바와 같이, 제 1 출력라인(441a)의 일부분(699a)을 레이저를 조사하여 제거함으로써 상기 제 4 스테이지(ST404)와 상기 제 1 출력라인(441a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(441a)이 단선되는 부분(699a)은 상기 제 4 스테이지(ST404)의 출력단자와 교점(상기 제 4 스테이지(ST404)의 제 1 출력라인(441a)과 제 3 출력라인(441c)의 교점) 사이이다.
이어서, 상기 제 4 스테이지(ST404)와 제 4 클럭전송라인(488d)간을 전기적으로 분리시킨다. 즉, 도 7에 도시된 바와 같이, 제 4 클럭전송라인(488d)과 상기 제 4 스테이지(ST404)간을 전기적으로 연결하는 전송라인(513)의 일부분(699b)을 레이저를 조사하여 제거함으로써 상기 제 4 스테이지(ST404)와 상기 제 4 클럭전송라인(488d)간을 전기적으로 분리시킬 수 있다.
이렇게 함으로써 상기 제 4 스테이지(ST404)는 제 4 게이트 라인(GL4)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 4 스테이지(ST404)와 상기 제 4 게이트 라인(GL4)간을 전기적으로 분리시키는 이유는 상기 제 4 스테이지(ST404)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 4 게이트 라인(GL4)에 공급되는 것을 방지하기 위함이다.
다음으로, 제 2 출력 리페어 라인(444b)과 두 개의 제 1 출력라인(441a)간을 전기적으로 연결시킨다. 여기서, 하나의 제 1 출력라인(441a)은 동작불능 상태인 스테이지, 즉 제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a)을 나타낸다. 그리고, 다른 하나의 제 1 출력라인(441a)은 또 다른 동작불능 상태인 스테이지, 즉 제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a)을 나타낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 2 출력 리페어 라인(444b)과 하나의 제 1 출력라인(441a)간의 교점(481c)을 웰딩하고, 상기 제 2 출력 리페어 라인(444b)과 다른 하나의 제 1 출력라인(441a)간의 교점(481d)을 웰딩함으로써 이룰 수 있다.
이어서, 제 1 출력 리페어 라인(444a)과 또 다른 두 개의 제 1 출력라인(441a)간을 전기적으로 연결시킨다. 여기서, 하나의 제 1 출력라인(441a)은 상기 동작불능 상태인 제 2 스테이지(ST402)의 바로 전단에 위치한 스테이지, 즉 제 1 스테이지(ST401)에 접속된 제 1 출력라인(441a)을 나타낸다. 그리고, 다른 하나의 제 1 출력라인(441a)은 상기 동작불능 상태인 제 4 스테이지(ST404)의 바로 전단에 위치한 스테이지, 즉 제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a)을 나타 낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 1 출력 리페어 라인(444a)과 하나의 제 1 출력라인(441a)간의 교점(481a)을 웰딩하고, 상기 제 1 출력 리페어 라인(444a)과 다른 하나의 제 1 출력라인(441a)간의 교점(481b)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 3 출력 리페어 라인(444c)과 또 다른 두 개의 제 1 출력라인(441a)간을 전기적으로 연결시킨다. 여기서, 하나의 제 1 출력라인(441a)은 상기 동작불능 상태인 스테이지의 바로 후단에 위치한 스테이지, 즉 제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a)을 나타낸다. 그리고, 다른 하나의 제 1 출력라인(441a)은 상기 동작불능 상태인 제 4 스테이지(ST404)의 바로 후단에 위치한 스테이지, 즉 제 5 스테이지에 접속된 제 1 출력라인(441a)을 나타낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 3 출력 리페어 라인(444c)과 하나의 제 1 출력라인(441a)간의 교점(656a)을 웰딩하고, 상기 제 2 출력 리페어 라인(444b)과 다른 하나의 제 1 출력라인(441a)간의 교점(656b)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 1 클럭 리페어 라인(466a)과 하나의 클럭전송라인을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 2 스테이지(ST402)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 2 클럭펄스(CLK2)를 전송하는 제 2 클럭펄스전송라인(488b)을 나타낸다. 이 제 2 클럭전송라인(488b)과 상기 제 1 클럭 리페어 라인(466a)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 1 클럭 리페어 라인(466a)과 상기 제 2 클럭전송라인(488b)간의 교점(483a)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 2 클럭 리페어 라인(466b)과 또 다른 하나의 클럭전송라인을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 4 스테이지(ST404)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 4 클럭펄스(CLK4)를 전송하는 제 4 클럭전송라인(488d)을 나타낸다. 이 제 4 클럭전송라인(488d)과 상기 제 1 클럭 리페어 라인(466a)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 2 클럭 리페어 라인(466b)과 또 다른 제 4 클럭전송라인(488d)간의 교점(483b)을 웰딩함으로써 이룰 수 있다.
이후, 상기 제 1 출력 리페어 라인(444a)의 일부분(499a)을 단선시킨다. 이때, 상기 제 1 출력 리페어 라인(444a)의 단선 부분(499a)은 교점(481a)과 교점(481b) 사이이다. 여기서, 하나의 교점(481a)은 상기 제 1 출력 리페어 라인(444a)과 제 1 출력라인(441a)(제 1 스테이지(ST401)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타내며, 다른 하나의 교점(481b)은 상기 제 1 출력 리페어 라인(444a)과 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타낸다.
그리고, 상기 제 2 출력 리페어 라인(444b)의 일부분(499b)을 단선시킨다. 이때, 상기 제 2 출력 리페어 라인(444b)의 단선 부분(499b)은 교점(481a)과 교점(481b) 사이이다. 여기서, 상기 하나의 교점(481c)은 상기 제 2 출력 리페어 라인(444b)과 제 1 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타내며, 다른 하나의 교점(481d)은 상기 제 2 출력 리페어 라인(444b)과 제 1 출력라인(441a)(제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타낸다.
그리고, 상기 제 3 출력 리페어 라인(444c)의 일부분(499c)을 단선시킨다. 이때, 상기 제 3 출력 리페어 라인(444c)의 단선 부분(499c)은 교점(656a)과 교점(656b) 사이이다. 여기서, 하나의 교점(656a)은 상기 제 3 출력 리페어 라인(444c)과 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타내며, 다른 하나의 교점(656b)은 상기 제 3 출력 리페어 라인(444c)과 제 1 출력라인(441a)(제 5 스테이지(ST405)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타낸다.
이와 같이 상기 제 1, 제 2, 및 제 3 출력 리페어 라인(444a, 444b, 444c)의 일부를 단선시킴으로써, 제 1 및 제 2 보조 스테이지(470a, 470b)의 각 출력이 서로 뒤섞이는 것을 방지할 수 있다.
이렇게 함으로써, 제 1 보조 스테이지(470a)의 제 1 입력단자는 상기 제 1 클럭 리페어 라인(466a)을 통해 제 2 클럭전송라인(488b)에 접속되고, 상기 제 1 보조 스테이지(470a)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(444a)을 통해 제 1 출력라인(441a)(제 1 스테이지(ST401)에 접속된 제 1 출력라인(441a))에 접속되며, 상기 제 1 보조 스테이지(470a)의 제 3 입력단자는 상기 제 3 출력 리페어 라인(444c)을 통해 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a))에 접속되며, 그리고 상기 제 1 보조 스테이지(470a)의 출력단자는 상기 제 2 출력 리페어 라인(444b)을 통해 제 1 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a))에 접속된다.
또한, 제 2 보조 스테이지(470b)의 제 1 입력단자는 상기 제 2 클럭 리페어 라인(466b)을 통해 제 2 클럭전송라인(488b)에 접속되고, 상기 제 2 보조 스테이지(470b)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(444a)을 통해 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a))에 접속되며, 상기 제 2 보조 스테이지(470b)의 제 3 입력단자는 상기 제 3 출력 리페어 라인(444c)을 통해 제 1 출력라인(441a)(제 5 스테이지에 접속된 제 1 출력라인(441a))에 접속되며, 그리고 상기 제 2 보조 스테이지(470b)의 출력단자는 상기 제 2 출력 리페어 라인(444b)을 통해 제 1 출력라인(441a)(제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a))에 접속된다.
이와 같은 복구된 본 발명의 제 3 실시예에 따른 게이트 구동회로를 동작시키면, 먼저 제 1 스테이지(ST401)가 스타트 펄스(Vst)에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 1 클럭전송라인(488a)으로부터 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스로서 출력한다. 그리고, 이 제 1 스캔펄스를 자신의 제 1 출력라인(441a)을 통해 제 1 게이트 라인(GL1)에 공급하고, 자신의 제 1 및 제 2 출력라인(441a, 441b)을 통해 제 2 스테이지(ST402)에 공급한다.
여기서, 상기 제 2 스테이지(ST402)는 동작불능 상태이기 때문에 상기 제 1 스테이지(ST401)로부터 제 1 스캔펄스를 공급받음에도 불구하고 제 2 스캔펄스를 출력하지 못한다.
한편, 상기 제 1 스테이지(ST401)의 제 1 출력라인(441a)에 공급된 제 1 스캔펄스는 교점(481a) 및 제 1 출력 리페어 라인(444a)을 통해 제 1 보조 스테이지(470a)에 공급된다.
그러면, 상기 제 1 보조 스테이지(470a)는 상기 제 1 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 2 클럭전송라인(488b)으로부터 제 2 클럭펄스를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 2 스캔펄스와 동일한 스캔펄스이다.
이 제 1 보조 스테이지(470a)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(444b)에 공급되고, 이 제 2 출력 리페어 라인(444b)에 공급된 복구용 스캔펄스는 교점(481c), 제 1 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a)), 및 제 2 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 2 출력라인(441a))을 통해 제 3 스테이지(ST403)에 공급된다. 따라서, 상기 제 3 스테이지(ST403)가 인에이블될 수 있다.
상기 인에이블된 제 3 스테이지(ST403)는 제 3 클럭전송라인(488c)으로부터 제 3 클럭펄스(CLK3)를 공급받아 이를 제 3 스캔펄스로서 출력한다. 그리고, 이 제 3 스캔펄스를 자신의 제 1 출력라인(441a)을 통해 제 3 게이트 라인(GL3)에 공급하 고, 자신의 제 1 및 제 2 출력라인(441a, 441b)을 통해 제 4 스테이지(ST404)에 공급하고, 자신의 제 1 및 제 3 출력라인(441a, 441c)을 통해 제 2 스테이지(ST402)에 공급한다.
여기서, 상기 제 4 스테이지(ST402)는 동작불능 상태이기 때문에 상기 제 1 스테이지(ST401)로부터 제 3 스캔펄스를 공급받음에도 불구하고 제 4 스캔펄스를 출력하지 못한다.
한편, 상기 제 3 스테이지(ST403)의 제 1 출력라인(441a)에 공급된 제 3 스캔펄스는 교점(481b) 및 제 1 출력 리페어 라인(444a)을 통해 제 2 보조 스테이지(470b)에 공급된다.
그러면, 상기 제 2 보조 스테이지(470b)는 상기 제 3 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 4 클럭전송라인(488d)으로부터 제 4 클럭펄스(CLK4)를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 4 스캔펄스와 동일한 스캔펄스이다.
이 제 2 보조 스테이지(470b)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(444b)에 공급되고, 이 제 2 출력 리페어 라인(444b)에 공급된 복구용 스캔펄스는 교점(481d), 제 1 출력라인(441a)(제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a)), 및 제 2 출력라인(441b)(제 4 스테이지(ST404)에 접속된 제 2 출력라인(441b))을 통해 제 5 스테이지(ST405)에 공급된다. 따라서, 상기 제 5 스테이지(ST405)가 인에이블될 수 있다.
이에 따라, 상기 제 5 스테이지(ST405)부터 더미 스테이지(ST40n+1)까지 순 차적으로 스캔펄스를 출력할 수 있다.
또한, 상기 제 3 스테이지(ST403)로부터 출력된 스캔펄스는 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a), 교점(656a), 및 제 3 출력 리페어 라인(444c)을 통해 상기 제 1 보조 스테이지(470a)에 공급된다. 이에 따라, 상기 제 1 보조 스테이지(470a)는 디스에이블된다. 따라서, 상기 제 1 보조 스테이지(470a)는 한 프레임에 한 번의 스캔펄스를 출력한다.
또한, 상기 제 5 스테이지(ST405)로부터 출력된 스캔펄스는 제 1 출력라인(441a)(제 5 스테이지(ST405)에 접속된 제 1 출력라인(441a), 교점(656b), 및 제 3 출력 리페어 라인(444c)을 통해 상기 제 2 보조 스테이지(470b)에 공급된다. 이에 따라, 상기 제 2 보조 스테이지(470b)는 디스에이블된다. 따라서, 상기 제 2 보조 스테이지(470b)는 한 프레임에 한 번의 스캔펄스를 출력한다.
이하, 본 발명의 제 4 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 8은 본 발명의 제 4 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 게이트 구동회로는 전술한 제 3 실시예의 그것과 동일하며, 도 8에 도시된 바와 같이, 제 1 보조 스테이지(870a)와 제 2 보조 스테이지(870b)가 각각 제 3 출력 리페어 라인(444c) 대신에 두 개씩의 클럭 리페어 라인(866a, 866b, 877a, 877b)을 갖는다.
즉, 본 발명의 제 4 실시예에 따른 게이트 구동회로에서의 제 1 보조 스테이지(870a)는 제 1 입력단자를 통해 제 1 클럭 리페어 라인(866a)에 접속되어 있으 며, 제 3 입력단자를 통해 제 2 클럭 리페어 라인(866b)에 접속되어 있다. 그리고, 제 2 보조 스테이지(870b)는 제 1 입력단자를 통해 제 3 클럭 리페어 라인(877a)에 접속되어 있으며, 제 3 입력단자를 통해 제 4 클럭 리페어 라인(877b)에 접속되어 있다.
여기서, 상기 제 1 보조 스테이지(870a)의 제 1 입력단자는 제 1 클럭 리페어 라인(866a)에 접속되며, 상기 제 1 보조 스테이지(870a)의 제 3 입력단자는 제 2 클럭 리페어 라인(866b)에 접속되며, 상기 제 1 보조 스테이지(870a)의 제 2 입력단자는 제 1 출력 리페어 라인(444a)의 일단에 접속되며, 그리고 상기 제 1 보조 스테이지(870a)의 출력단자는 제 2 출력 리페어 라인(444b)의 일단에 접속된다.
그리고, 상기 제 2 보조 스테이지(870b)의 제 1 입력단자는 제 3 클럭 리페어 라인(877a)에 접속되며, 상기 제 2 보조 스테이지(870b)의 제 3 입력단자는 제 4 클럭 리페어 라인(877b)에 접속되며, 상기 제 2 보조 스테이지(870b)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(444a)의 타단에 접속되며, 그리고 상기 제 2 보조 스테이지(870b)의 출력단자는 상기 제 2 출력 리페어 라인(444b)의 타단에 접속된다.
이와 같이 구성된 본 발명의 제 4 실시예에 따른 게이트 구동회로에서 임의의 스테이지에 불량이 발생하여 상기 스테이지가 동작불능일 경우, 이 동작불능의 스테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 9는 도 8의 제 2 및 제 4 스테이지가 동작불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 9에 도시된 바와 같이, 제 2 스테이지(ST402) 및 제 4 스테이지(ST404)가 동작불능일 때, 상기 제 2 스테이지(ST402) 및 제 4 스테이지(ST404)는 아무런 출력을 발생하지 않는다.
즉, 도 9는 제 1 스테이지(ST401)가 정상적으로 동작하여 제 1 게이트 라인(GL1)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 2 스테이지(ST402) 및 제 4 스테이지(ST404)는 동작불능이 되어 상기 제 2 스테이지(ST402), 및 제 2 스테이지(ST402)의 후단에 위치한 제 3 스테이지(ST403)부터 더미 스테이지(ST40n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 9에 도시된 제 2 내지 제 n 스테이지(ST402 내지 ST40n)에 접속된 제 2 내지 제 n 게이트 라인(GL2 내지 GLn)은 스캔펄스를 공급받지 못한다.
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 제 2 스테이지(ST402)와 제 1 출력라인(441a)(상기 제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a))간을 전기적으로 분리시킨다. 즉, 도 9에 도시된 바와 같이, 제 1 출력라인(441a)의 일부분(599a)을 레이저를 조사하여 제거함으로써 상기 제 2 스테이지(ST402)와 상기 제 1 출력라인(441a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(441a)이 단선되는 부분(599a)은 상기 제 2 스테이지(ST402)의 출력단자와 교점(상기 제 2 스테이지(ST402)의 제 1 출력라인(441a)과 제 3 출력라인(441c)의 교점) 사이이다.
이어서, 상기 제 2 스테이지(ST402)와 제 2 클럭전송라인(488b)간을 전기적 으로 분리시킨다. 즉, 도 9에 도시된 바와 같이, 제 2 클럭전송라인(488b)과 상기 제 2 스테이지(ST402)간을 전기적으로 연결하는 전송라인(513)의 일부분(599b)을 레이저를 조사하여 제거함으로써 상기 제 2 스테이지(ST402)와 상기 제 2 클럭전송라인(488b)간을 전기적으로 분리시킬 수 있다.
이렇게 함으로써 상기 제 2 스테이지(ST402)는 제 2 게이트 라인(GL2)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 2 스테이지(ST402)와 상기 제 2 게이트 라인(GL2)간을 전기적으로 분리시키는 이유는 상기 제 2 스테이지(ST402)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 2 게이트 라인(GL2)에 공급되는 것을 방지하기 위함이다.
이어서, 제 4 스테이지(ST404)와 제 1 출력라인(441a)(상기 제 4 스테이지(ST402)에 접속된 제 1 출력라인(441a))간을 전기적으로 분리시킨다. 즉, 도 9에 도시된 바와 같이, 제 1 출력라인(441a)의 일부분(699a)을 레이저를 조사하여 제거함으로써 상기 제 4 스테이지(ST404)와 상기 제 1 출력라인(441a)간을 전기적으로 분리시킬 수 있다. 이때, 상기 제 1 출력라인(441a)이 단선되는 부분(699a)은 상기 제 4 스테이지(ST404)의 출력단자와 교점(상기 제 4 스테이지(ST404)의 제 1 출력라인(441a)과 제 3 출력라인(441c)의 교점) 사이이다.
이어서, 상기 제 4 스테이지(ST404)와 제 4 클럭전송라인(488d)간을 전기적으로 분리시킨다. 즉, 도 9에 도시된 바와 같이, 제 4 클럭전송라인(488d)과 상기 제 4 스테이지(ST404)간을 전기적으로 연결하는 전송라인(513)의 일부분(699b)을 레이저를 조사하여 제거함으로써 상기 제 4 스테이지(ST404)와 상기 제 4 클럭전송 라인(488d)간을 전기적으로 분리시킬 수 있다.
이렇게 함으로써 상기 제 4 스테이지(ST404)는 제 4 게이트 라인(GL4)과 전기적으로 분리될 수 있는바, 이와 같이 상기 제 4 스테이지(ST404)와 상기 제 4 게이트 라인(GL4)간을 전기적으로 분리시키는 이유는 상기 제 4 스테이지(ST404)로부터 출력될 수 있는 왜곡된 스캔펄스가 상기 제 4 게이트 라인(GL4)에 공급되는 것을 방지하기 위함이다.
다음으로, 제 2 출력 리페어 라인(444b)과 두 개의 제 1 출력라인(441a)간을 전기적으로 연결시킨다. 여기서, 하나의 제 1 출력라인(441a)은 동작불능 상태인 스테이지, 즉 제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a)을 나타낸다. 그리고, 다른 하나의 제 1 출력라인(441a)은 또 다른 동작불능 상태인 스테이지, 즉 제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a)을 나타낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 2 출력 리페어 라인(444b)과 하나의 제 1 출력라인(441a)간의 교점(481c)을 웰딩하고, 상기 제 2 출력 리페어 라인(444b)과 다른 하나의 제 1 출력라인(441a)간의 교점(481d)을 웰딩함으로써 이룰 수 있다.
이어서, 제 1 출력 리페어 라인(444a)과 또 다른 두 개의 제 1 출력라인(441a)간을 전기적으로 연결시킨다. 여기서, 하나의 제 1 출력라인(441a)은 상기 동작불능 상태인 제 2 스테이지(ST402)의 바로 전단에 위치한 스테이지, 즉 제 1 스테이지(ST401)에 접속된 제 1 출력라인(441a)을 나타낸다. 그리고, 다른 하나의 제 1 출력라인(441a)은 상기 동작불능 상태인 제 4 스테이지(ST404)의 바로 전단에 위치한 스테이지, 즉 제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a)을 나타낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 1 출력 리페어 라인(444a)과 하나의 제 1 출력라인(441a)간의 교점(481a)을 웰딩하고, 상기 제 1 출력 리페어 라인(444a)과 다른 하나의 제 1 출력라인(441a)간의 교점(481b)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 1 클럭 리페어 라인(866a)과 하나의 클럭전송라인을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 2 스테이지(ST402)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 2 클럭펄스(CLK2)를 전송하는 제 2 클럭펄스전송라인(488b)을 나타낸다. 이 제 2 클럭전송라인(488b)과 상기 제 1 클럭 리페어 라인(866a)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 1 클럭 리페어 라인(866a)과 상기 제 2 클럭전송라인(488b)간의 교점(983a)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 2 클럭 리페어 라인(866b)과 하나의 클럭전송라인을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 2 스테이지(ST402)의 바로 후단에 위치한 스테이지, 즉 제 3 스테이지(ST403)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 3 클럭펄스(CLK3)를 전송하는 제 3 클럭펄스전송라인(488c)을 나타낸 다. 이 제 3 클럭전송라인(488c)과 상기 제 2 클럭 리페어 라인(866b)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 1 클럭 리페어 라인(866a)과 상기 제 2 클럭전송라인(488b)간의 교점(983a)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 3 클럭 리페어 라인(877a)과 또 다른 하나의 클럭전송라인을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 4 스테이지(ST404)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 4 클럭펄스(CLK4)를 전송하는 제 4 클럭전송라인(488d)을 나타낸다. 이 제 4 클럭전송라인(488d)과 상기 제 3 클럭 리페어 라인(877a)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 3 클럭 리페어 라인(877a)과 제 4 클럭전송라인(488d)간의 교점(984a)을 웰딩함으로써 이룰 수 있다.
다음으로, 제 4 클럭 리페어 라인(877b)과 또 다른 하나의 클럭전송라인을 전기적으로 연결시킨다. 여기서, 상기 클럭전송라인은 상기 동작불능 상태인 제 4 스테이지(ST404)의 바로 후단에 위치한 스테이지, 즉 제 5 스테이지(ST405)에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인을 나타낸다. 즉, 상기 클럭전송라인은 제 1 클럭펄스(CLK1)를 전송하는 제 1 클럭전송라인(488a)을 나타낸다. 이 제 1 클럭전송라인(488a)과 상기 제 4 클럭 리페어 라인(877b)간을 전기적으로 연결시킨다.
이러한 전기적인 연결은 레이저를 사용하여 상기 제 4 클럭 리페어 라인(877b)과 제 1 클럭전송라인(488a)간의 교점(984b)을 웰딩함으로써 이룰 수 있다.
이후, 상기 제 1 출력 리페어 라인(444a)의 일부분(499a)을 단선시킨다. 이때, 상기 제 1 출력 리페어 라인(444a)의 단선 부분(499a)은 교점(481a)과 교점(481b) 사이이다. 여기서, 하나의 교점(481a)은 상기 제 1 출력 리페어 라인(444a)과 제 1 출력라인(441a)(제 1 스테이지(ST401)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타내며, 다른 하나의 교점(481b)은 상기 제 1 출력 리페어 라인(444a)과 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타낸다.
그리고, 상기 제 2 출력 리페어 라인(444b)의 일부분(499b)을 단선시킨다. 이때, 상기 제 2 출력 리페어 라인(444b)의 단선 부분(499b)은 교점(481a)과 교점(481b) 사이이다. 여기서, 상기 하나의 교점(481c)은 상기 제 2 출력 리페어 라인(444b)과 제 1 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타내며, 다른 하나의 교점(481d)은 상기 제 2 출력 리페어 라인(444b)과 제 1 출력라인(441a)(제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a))간이 교차하며 연결된 지점을 나타낸다.
이와 같이 상기 제 1 및 제 2 출력 리페어 라인(444a, 444b)의 일부를 단선시킴으로써, 제 1 및 제 2 보조 스테이지(870a, 870b)의 각 출력이 서로 뒤섞이는 것을 방지할 수 있다.
이렇게 함으로써, 제 1 보조 스테이지(870a)의 제 1 입력단자는 상기 제 1 클럭 리페어 라인(866a)을 통해 제 2 클럭전송라인(488b)에 접속되고, 상기 제 1 보조 스테이지(870a)의 제 3 입력단자는 상기 제 2 클럭 리페어 라인(866b)을 통해 제 3 클럭전송라인(488c)에 접속되며, 상기 제 1 보조 스테이지(870a)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(444a)을 통해 제 1 출력라인(441a)(제 1 스테이지(ST401)에 접속된 제 1 출력라인(441a))에 접속되며, 그리고 상기 제 1 보조 스테이지(870a)의 출력단자는 상기 제 2 출력 리페어 라인(444b)을 통해 제 1 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a))에 접속된다.
또한, 제 2 보조 스테이지(870b)의 제 1 입력단자는 상기 제 3 클럭 리페어 라인(877a)을 통해 제 4 클럭전송라인(488d)에 접속되며, 상기 제 2 보조 스테이지(870b)의 제 3 입력단자는 상기 제 4 클럭 리페어 라인(877b)을 통해 제 1 클럭전송라인(488a)에 접속되며, 상기 제 2 보조 스테이지(870b)의 제 2 입력단자는 상기 제 1 출력 리페어 라인(444a)을 통해 제 1 출력라인(441a)(제 3 스테이지(ST403)에 접속된 제 1 출력라인(441a))에 접속되며, 그리고 상기 제 2 보조 스테이지(870b)의 출력단자는 상기 제 2 출력 리페어 라인(444b)을 통해 제 1 출력라인(441a)(제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a))에 접속된다.
이와 같이 복구된 본 발명의 제 4 실시예에 따른 게이트 구동회로를 동작시키면, 먼저 제 1 스테이지(ST401)가 스타트 펄스(Vst)에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 1 클럭전송라인(488a)으로부터 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스로서 출력한다. 그리고, 이 제 1 스캔펄스를 자신의 제 1 출력라인(441a)을 통해 제 1 게이트 라인(GL1)에 공급하고, 자신의 제 1 및 제 2 출력라인(441a, 441b)을 통해 제 2 스테이지(ST402)에 공급한다.
여기서, 상기 제 2 스테이지(ST402)는 동작불능 상태이기 때문에 상기 제 1 스테이지(ST401)로부터 제 1 스캔펄스를 공급받음에도 불구하고 제 2 스캔펄스를 출력하지 못한다.
한편, 상기 제 1 스테이지(ST401)의 제 1 출력라인(441a)에 공급된 제 1 스캔펄스는 교점(481a) 및 제 1 출력 리페어 라인(444a)을 통해 제 1 보조 스테이지(870a)에 공급된다.
그러면, 상기 제 1 보조 스테이지(870a)는 상기 제 1 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 2 클럭전송라인(488b)으로부터 제 2 클럭펄스(CLK2)를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 2 스캔펄스와 동일한 스캔펄스이다.
이 제 1 보조 스테이지(470a)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(444b)에 공급되고, 이 제 2 출력 리페어 라인(444b)에 공급된 복구용 스캔펄스는 교점(481c), 제 1 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 1 출력라인(441a)), 및 제 2 출력라인(441a)(제 2 스테이지(ST402)에 접속된 제 2 출력라인(441a))을 통해 제 3 스테이지(ST403)에 공급된다. 따라서, 상기 제 3 스테이지(ST403)가 인에이블될 수 있다.
상기 인에이블된 제 3 스테이지(ST403)는 제 3 클럭전송라인(488c)으로부터 제 3 클럭펄스(CLK3)를 공급받아 이를 제 3 스캔펄스로서 출력한다. 그리고, 이 제 3 스캔펄스를 자신의 제 1 출력라인(441a)을 통해 제 3 게이트 라인(GL3)에 공급하 고, 자신의 제 1 및 제 2 출력라인(441a, 441b)을 통해 제 4 스테이지(ST404)에 공급하고, 자신의 제 1 및 제 3 출력라인(441a, 441c)을 통해 제 2 스테이지(ST402)에 공급한다.
여기서, 상기 제 4 스테이지(ST402)는 동작불능 상태이기 때문에 상기 제 1 스테이지(ST401)로부터 제 3 스캔펄스를 공급받음에도 불구하고 제 4 스캔펄스를 출력하지 못한다.
한편, 상기 제 3 스테이지(ST403)의 제 1 출력라인(441a)에 공급된 제 3 스캔펄스는 교점(481b) 및 제 1 출력 리페어 라인(444a)을 통해 제 2 보조 스테이지(870b)에 공급된다.
그러면, 상기 제 2 보조 스테이지(870b)는 상기 제 3 스캔펄스에 응답하여 인에이블되고, 이 인에이블된 상태에서 제 4 클럭전송라인(488d)으로부터 제 4 클럭펄스(CLK4)를 공급받아 이를 복구용 스캔펄스로서 출력한다. 이 복구용 스캔펄스는 결국 제 4 스캔펄스와 동일한 스캔펄스이다.
이 제 2 보조 스테이지(870b)로부터 출력된 복구용 스캔펄스는 출력단자를 통해 제 2 출력 리페어 라인(444b)에 공급되고, 이 제 2 출력 리페어 라인(444b)에 공급된 복구용 스캔펄스는 교점(481d), 제 1 출력라인(441a)(제 4 스테이지(ST404)에 접속된 제 1 출력라인(441a)), 및 제 2 출력라인(441b)(제 4 스테이지(ST404)에 접속된 제 2 출력라인(441b))을 통해 제 5 스테이지(ST405)에 공급된다. 따라서, 상기 제 5 스테이지(ST405)가 인에이블될 수 있다.
이에 따라, 상기 제 5 스테이지(ST405)부터 더미 스테이지(ST40n+1)까지 순 차적으로 스캔펄스를 출력할 수 있다.
한편, 상기 제 3 클럭전송라인(488c)으로부터의 제 3 클럭펄스(CLK3)는 교점(983b) 및 제 2 클럭 리페어 라인(866a)을 통해 상기 제 1 보조 스테이지(870a)에 공급된다. 이에 따라, 상기 제 1 보조 스테이지(870a)는 상기 제 3 클럭펄스(CLK3)에 응답하여 디스에이블된다. 따라서, 상기 제 1 보조 스테이지(870a)는 한 프레임에 한 번의 스캔펄스를 출력한다.
또한, 상기 제 1 클럭전송라인(488a)으로부터의 제 1 클럭펄스(CLK1)는 교점(984b) 및 제 4 클럭 리페어 라인(877b)을 통해 상기 제 2 보조 스테이지(870b)에 공급된다. 이에 따라, 상기 제 2 보조 스테이지(870b)는 상기 제 1 클럭펄스(CLK1)에 응답하여 디스에이블된다. 따라서, 상기 제 2 보조 스테이지(870b)는 한 프레임에 한 번의 스캔펄스를 출력한다.
이하, 본 발명의 제 5 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 10은 본 발명의 제 5 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
도 10에 도시된 본 발명의 제 5 실시예에 따른 게이트 구동회로는, 도 2의 게이트 구동회로가 게이트 라인들의 양측에 접속된 형태이다.
여기서, 제 1 쉬프트 레지스터(SR_L)는 제 1 출력라인들(641a_L)을 통해 표시부(600)에 구비된 게이트 라인들(GL1 내지 GLn)의 일단에 접속된다. 이 제 1 출력라인들(641a_L)의 상부에는 상기 제 1 출력라인들(641a_L)을 교차하도록 제 1 내지 제 3 출력 리페어 라인(666a_L, 666b_L, 666c_L)이 형성된다.
그리고, 이 제 1 쉬프트 레지스터(SR_L)는 제 1 내지 제 4 클럭전송라인들(688a_L 내지 688d_L)로부터의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 상기 클럭전송라인들(688a_L 내지 688d_L)의 상부에는 상기 클럭전송라인들(688a_L 내지688d_L)을 교차하도록 클럭 리페어 라인(667_L)이 형성된다.
상기 제 1 쉬프트 레지스터(SR_L)는 하나의 더미 스테이지(ST60n+1_L), 및 상기 게이트 라인들(GL1 내지 GLn)의 일단에 접속된 다수의 스테이지(ST601_L 내지 ST60n_L)를 포함한다.
이 제 1 출력 리페어 라인(666a_L), 제 2 출력 리페어 라인(666b_L), 제 3 출력 리페어 라인(666c_L), 및 클럭 리페어 라인(667_L)은 복구용 클럭펄스 발생기(670_L)에 접속된다.
한편, 제 2 쉬프트 레지스터(SR_R)는 제 1 출력라인들(641a_R)을 통해 표시부(600)에 구비된 게이트 라인들(GL1 내지 GLn)의 타단에 접속된다. 이 제 1 출력라인들(641a_R)의 상부에는 상기 제 1 출력라인들(641a_R)을 교차하도록 제 1 내지 제 3 출력 리페어 라인(666a_R, 666b_R, 666c_R)이 형성된다.
그리고, 이 제 2 쉬프트 레지스터(SR_R)는 제 1 내지 제 4 클럭전송라인들(688a_R 내지 688d_R)로부터의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 상기 클럭전송라인들(688a_R 내지 688d_R)의 상부에는 상기 클럭전송라인들(688a_R 내지 688d_R)을 교차하도록 클럭 리페어 라인(667_R)이 형성된다.
상기 제 2 쉬프트 레지스터(SR_R)는 하나의 더미 스테이지(ST60n+1_R), 및 상기 게이트 라인들(GL1 내지 GLn)의 타단에 접속된 다수의 스테이지(ST601 내지 ST60n)를 포함한다.
이 제 1 출력 리페어 라인(666a_R), 제 2 출력 리페어 라인(666b_R), 제 3 출력 리페어 라인(666c_R) 및 클럭 리페어 라인(667_R)은 복구용 클럭펄스 발생기(670_R)에 접속된다.
이와 같이 구성된 본 발명의 제 3 실시예에 따른 게이트 구동회로의 리페어 방법은, 전술한 제 1 및 제 2 실시예의 그것과 동일하다.
한편, 도면에 도시하지 않았지만, 본 발명의 또 다른 실시예에 따른 게이트 구동회로는, 도 4, 도 6, 또는 도 8에 도시된 게이트 구동회로를 2개 구비하여 게이트 라인들의 양측을 구동하는 구조를 가질 수 도 있다.
또 한편, 본 발명의 제 1, 제 3, 및 제 5 실시예에서의 제 3 출력 리페어 라인(222c, 444c, 666c_L, 666c_R)은 없어도 무방하다. 이때, 상기와 같이 제 3 출력 라인을 사용하지 않을 경우, 상기 보조 스테이지에 구비된 풀다운 스위칭소자의 면적을 풀업 스위칭소자의 면적보다 더 크게 설정하여 상기 각 스테이지가 디스에이블되지 않고도 멀티 출력을 발생하지 않도록 하는 것이 중요하다.
즉, 상기 보조 스테이지는 제 1 노드 및 제 2 노드의 충전/방전 상태를 제어하는 노드 제어부와, 상기 제 1 노드의 상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 상기 제 2 노드의 상태에 따라 저전위 전압을 출력하는 풀다운 스위칭소자를 포함한다.
한편, 표시장치의 사이즈를 줄이기 위해 상술한 쉬프트 레지스터(SR)는 액정패널(200 또는 400)의 가장자리 부분, 즉 액정패널(200 또는 400)의 비표시부에 형 성되는 것이 바람직하다.
또 한편, 상술한 각 실시예에서의 보조 스테이지는 가장 최외각에 위치한 스테이지의 일측에 위치하는 것이 바람직하다. 즉, 보조 스테이지는 제 1 스테이지의 상측 또는 더미 스테이지의 하측에 위치하는 것이 바람직하다.
또한, 각 스테이지는 인접한 스테이지간에 위치하여도 무방하다. 이때, 상기 보조 스테이지가 여러 개 일 경우, 상기 각 보조 스테이지는 두 개 이상의 스테이지들로 이루어진 스테이지 그룹간에 위치할 수도 있다. 즉, 상기 스테이지들은 적어도 2개의 스테이지들을 갖는 다수의 스테이지 그룹으로 나눌 수 있는데, 각 보조 스테이지는 서로 인접한 스테이지 그룹간에 위치할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 게이트 구동회로 및 이의 리페어방법에는 다음과 같은 효과가 있다.
본 발명의 실시예에 따른 게이트 구동회로는 다수의 동작불능 상태의 스테이지를 대체할 수 있는 다수의 보조 스테이지를 구비한다. 따라서, 동작불능 상태의 스테이지를 용이하게 복구할 수 있다.
Claims (43)
- 다수의 제 1 출력라인을 갖는 쉬프트 레지스터;상기 제 1 출력라인과 교차하도록 배열된 적어도 2개의 출력 리페어 라인들;위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들;상기 클럭전송라인들과 교차하도록 배열된 적어도 하나의 클럭 리페어 라인들; 및,상기 출력 리페어 라인들 및 클럭 리페어 라인들에 접속된 적어도 1개의 보조 스테이지를 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 1 항에 있어서,상기 쉬프트 레지스터는 상기 클럭전송라인들로부터의 클럭펄스들 중 적어도 하나를 공급받아, 상기 각 제 1 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,n(n은 자연수) 번째 제 1 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 액정패널의 n 번째 게이트 라인에 접속됨을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 2 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 4 항에 있어서,상기 제 2 출력라인은 n-1 번째 스테이지의 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 하는 게이트 구동회로.
- 제 4 항에 있어서,n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
- 제 6 항에 있어서,상기 제 3 출력라인은 n+1 번째 스테이지의 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,상기 보조 스테이지는,상기 클럭 리페어 라인이 접속된 제 1 입력단자;상기 제 1 출력 리페어 라인이 접속된 제 2 입력단자; 및,상기 제 2 출력 리페어 라인이 접속된 출력단자를 포함함을 특징으로 하는 게이트 구동회로.
- 제 8 항에 있어서,상기 제 1 출력 리페어 라인은 임의의 스테이지의 전단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 상기 임의의 스테이지의 제 1 출력라인에 연결되며; 그리고,상기 클럭 리페어 라인은 상기 임의의 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 제 9 항에 있어서,상기 제 1 출력 리페어 라인은 n-1(n은 2 이상의 자연수) 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 n 번째 스테이지에 접속된 제 1 출력라인에 연결되며; 그리고,상기 클럭 리페어 라인은 상기 n 번째 스테이지에 공급되는 클럭펄스와 동일한 클럭펄스를 전송하는 클럭전송라인에 연결된 것을 특징으로 하는 게이트 구동회 로.
- 제 10 항에 있어서,상기 n 번째 스테이지와 상기 제 1 출력라인간이 전기적으로 분리되며; 그리고,상기 n 번째 스테이지와, 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리된 것을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,상기 보조 스테이지는,제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 및 제 1 클럭 리페어 라인에 접속된 제 1 보조 스테이지; 및,상기 제 1 출력 리페어 라인의 타단, 상기 제 2 출력 리페어 라인의 타단, 및 제 2 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함함을 특징으로 하는 게이트 구동회로.
- 제 12 항에 있어서,상기 제 1 출력 리페어 라인은 임의의 제 1 스테이지의 전단에 위치한 스테이지의 제 1 출력라인, 및 임의의 제 2 스테이지의 전단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 상기 제 1 스테이지의 제 1 출력라인, 및 상기 제 2 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 제 1 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 2 클럭 리페어 라인은 상기 제 2 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며; 그리고,상기 제 1 출력 리페어 라인의 일부 및 제 2 출력 리페어 라인의 일부가 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 13 항에 있어서,상기 제 1 출력 리페어 라인은 n-1(n은 2 이상의 자연수) 번째 스테이지의 제 1 출력라인, 및 m-1(m은 n보다 큰 자연수) 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 n 번째 스테이지의 제 1 출력라인, 및 상기 m 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 n 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 2 클럭 리페어 라인은 상기 m 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 1 출력 리페어 라인이, 상기 n-1 번째 스테이지의 제 1 출력라인과 m-1 번째 스테이지의 제 1 출력라인 사이에서 단선되며; 그리고,상기 제 2 출력 리페어 라인이, 상기 n 번째 스테이지의 제 1 출력라인과 m 번째 스테이지의 제 1 출력라인 사이에서 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 14 항에 있어서,상기 n 번째 스테이지와 상기 제 1 출력라인간이 전기적으로 분리되며; 그리고,상기 n 번째 스테이지와, 상기 n 번째 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리되며;상기 m 번째 스테이지와 상기 제 1 출력라인간이 전기적으로 분리되며; 그리고,상기 m 번째 스테이지와, 상기 m 번째 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리된 것을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,상기 보조 스테이지는,상기 클럭 리페어 라인이 접속된 제 1 입력단자;상기 제 1 출력 리페어 라인이 접속된 제 2 입력단자;상기 제 2 출력 리페어 라인이 접속된 제 3 입력단자; 및,상기 제 3 출력 리페어 라인이 접속된 출력단자를 포함함을 특징으로 하는 게이트 구동회로.
- 제 16 항에 있어서,상기 제 1 출력 리페어 라인은 임의의 스테이지의 전단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 상기 임의의 스테이지의 제 1 출력라인에 연결되며; 그리고,상기 제 3 출력 리페어 라인은 상기 임의의 스테이지의 후단에 위치한 스테이지의 제 1 출력라인에 연결되며; 그리고,상기 클럭 리페어 라인은 상기 임의의 스테이지에 필요한 클럭신호를 전송하는 클럭전송라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 제 17 항에 있어서,상기 제 1 출력 리페어 라인은 n-1(n은 2 이상의 자연수) 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 n 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 3 출력 리페어 라인은 n+1 번째 스테이지의 제 1 출력라인에 연결되며; 그리고,상기 클럭 리페어 라인은 상기 n 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 제 18 항에 있어서,상기 n 번째 스테이지와 상기 제 1 출력라인간이 전기적으로 분리되며; 그리고,상기 n 번째 스테이지와, 상기 n 번째 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리된 것을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,상기 보조 스테이지는,제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 제 3 출력 리페어 라인의 일단, 및 제 1 클럭 리페어 라인에 접속된 제 1 보조 스테이지; 및,상기 제 1 출력 리페어 라인의 타단, 상기 제 2 출력 리페어 라인의 타단, 상기 제 3 출력 리페어 라인의 타단, 및 제 2 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함함을 특징으로 하는 게이트 구동회로.
- 제 20 항에 있어서,상기 제 1 출력 리페어 라인은 임의의 제 1 스테이지의 전단에 위치한 스테이지의 제 1 출력라인, 및 임의의 제 2 스테이지의 전단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 상기 제 1 스테이지의 제 1 출력라인, 및 상기 제 2 스테이지의 제 1 출력라인에 연결되며;상기 제 3 출력 리페어 라인은 상기 제 1 스테이지의 후단에 위치한 스테이지의 제 1 출력라인, 및 상기 제 2 스테이지의 후단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 제 1 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 2 클럭 리페어 라인은 상기 제 2 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며; 그리고,상기 제 1 출력 리페어 라인의 일부, 제 2 출력 리페어 라인의 일부, 및 제 3 출력 리페어 라인의 일부가 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 21 항에 있어서,상기 제 1 출력 리페어 라인은 n-1(n은 2 이상의 자연수) 번째 스테이지의 제 1 출력라인, 및 m-1(m은 n보다 큰 자연수) 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 n 번째 스테이지의 제 1 출력라인, 및 상기 m 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 3 출력 리페어 라인은 n+1 스테이지의 제 1 출력라인, 및 m+1 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 n 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 2 클럭 리페어 라인은 상기 m 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 1 출력 리페어 라인이, 상기 n-1 번째 스테이지의 제 1 출력라인과 m-1 번째 스테이지의 제 1 출력라인 사이에서 단선되며;상기 제 2 출력 리페어 라인이, 상기 n 번째 스테이지의 제 1 출력라인과 m 번째 스테이지의 제 1 출력라인 사이에서 단선되며; 그리고,상기 제 3 출력 리페어 라인이, 상기 n+1 번째 스테이지의 제 1 출력라인과 m+1 번째 스테이지의 제 1 출력라인 사이에서 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,상기 보조 스테이지는,제 1 클럭 리페어 라인이 접속된 제 1 입력단자;제 2 클럭 리페어 라인이 접속된 제 2 입력단자;제 1 출력 리페어 라인이 접속된 제 2 입력단자; 및,제 2 출력 리페어 라인이 접속된 출력단자를 포함함을 특징으로 하는 게이트 구동회로.
- 제 23 항에 있어서,상기 제 1 출력 리페어 라인은 임의의 스테이지의 전단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 상기 임의의 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 임의의 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며; 그리고,상기 제 2 클럭 리페어 라인은 상기 클럭펄스 상기 임의의 스테이지의 후단에 위치한 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 제 24 항에 있어서,상기 제 1 출력 리페어 라인은 n-1(n은 2 이상의 자연수) 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 n 번째 스테이지에 접속된 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 n 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며; 그리고,상기 제 2 클럭 리페어 라인은 n+1 번째 스테이지에 공급되는 클럭펄스를 전 송하는 클럭전송라인에 연결된 것을 특징으로 하는 게이트 구동회로.
- 제 25 항에 있어서,상기 n 번째 스테이지와 상기 제 1 출력라인간이 전기적으로 분리되며; 그리고,상기 n 번째 스테이지와, 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리된 것을 특징으로 하는 게이트 구동회로.
- 제 2 항에 있어서,상기 보조 스테이지는,제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 제 1 클럭 리페어 라인, 및 제 2 클럭 리페어 라인에 접속된 제 1 보조 스테이지; 및,상기 제 1 출력 리페어 라인의 타단, 상기 제 2 출력 리페어 라인의 타단, 제 3 클럭 리페어 라인, 및 제 4 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함함을 특징으로 하는 게이트 구동회로.
- 제 27 항에 있어서,상기 제 1 출력 리페어 라인은 임의의 제 1 스테이지의 전단에 위치한 스테이지의 제 1 출력라인, 및 임의의 제 2 스테이지의 전단에 위치한 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 상기 제 1 스테이지의 제 1 출력라인, 및 상기 제 2 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 제 1 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 2 클럭 리페어 라인은 상기 제 1 스테이지의 후단에 위치한 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 3 클럭 리페어 라인은 상기 제 2 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 4 클럭 리페어 라인은 상기 제 2 스테이지의 후단에 위치한 스테이지에 필요한 클럭펄스를 전송하는 클럭전송라인에 연결되며; 그리고,상기 제 1 출력 리페어 라인의 일부 및 제 2 출력 리페어 라인의 일부가 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 28 항에 있어서,상기 제 1 출력 리페어 라인은 n-1(n은 2 이상의 자연수) 번째 스테이지의 제 1 출력라인, 및 m-1(m은 n보다 큰 자연수) 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 2 출력 리페어 라인은 n 번째 스테이지의 제 1 출력라인, 및 상기 m 번째 스테이지의 제 1 출력라인에 연결되며;상기 제 1 클럭 리페어 라인은 상기 n 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 2 클럭 리페어 라인은 n+1 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 3 클럭 리페어 라인은 상기 m 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 4 클럭 리페어 라인은 m+1 번째 스테이지에 공급되는 클럭펄스를 전송하는 클럭전송라인에 연결되며;상기 제 1 출력 리페어 라인이, 상기 n-1 번째 스테이지의 제 1 출력라인과 m-1 번째 스테이지의 제 1 출력라인 사이에서 단선되며; 그리고,상기 제 2 출력 리페어 라인이, 상기 n 번째 스테이지의 제 1 출력라인과 m 번째 스테이지의 제 1 출력라인 사이에서 단선된 것을 특징으로 하는 게이트 구동회로.
- 제 29 항에 있어서,상기 n 번째 스테이지와, 상기 n 번째 스테이지의 제 1 출력라인간이 전기적으로 분리되며;상기 n 번째 스테이지와, 상기 n 번째 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리되며;상기 m 번째 스테이지와, 사익 m 번째 스테이지의 제 1 출력라인간이 전기적으로 분리되며; 그리고,상기 m 번째 스테이지와, 상기 m 번째 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인간이 전기적으로 분리된 것을 특징으로 하는 게이트 구동회로.
- 청구항 31은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 보조 스테이지는, 상기 스테이지들 중 가장 최외곽에 위치한 스테이지의 일측에 위치한 것을 특징으로 하는 게이트 구동회로.
- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 보조 스테이지는 상기 스테이지들간에 위치하는 것을 특징으로 하는 게이트 구동회로.
- 청구항 33은(는) 설정등록료 납부시 포기되었습니다.제 32 항에 있어서,상기 스테이지들은 적어도 2개의 스테이지들을 갖는 다수의 스테이지 그룹으로 나누어지며, 상기 보조 스테이지는 서로 인접한 스테이지 그룹간에 위치한 것을 특징으로 하는 게이트 구동회로.
- 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하여 각 스테이지에 제공하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들과 교차하도록 배열된 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인, 제 2 출력 리페어 라인, 및 클럭 리페어 라인에 접속된 보조 스테이지를 포함하는 게이트 구동회로의 리페어방법에 있어서,상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지의 전단에 위치한 스테이지의 출력라인과 제 1 출력 리페어 라인을 연결하는 단계;상기 임의의 스테이지의 출력라인과 제 2 출력 리페어 라인을 연결하는 단계; 및,상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 클럭 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 34 항에 있어서,상기 임의의 스테이지와, 상기 임의의 스테이지의 출력라인을 전기적으로 분리하는 단계; 및,상기 임의의 스테이지와, 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1, 제 2, 및 제 3 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클럭 전송라인들과 교차하도록 배열된 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인, 제 2 출력 리페어 라인, 제 3 출력 리페어 라인, 및 클럭 리페어 라인에 접속된 보조 스테이지를 포함하는 게이트 구동회로의 리페어방법에 있어서,상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계;상기 임의의 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계;상기 임의의 스테이지의 후단에 위치한 스테이지의 출력라인과 상기 제 3 출력 리페어 라인을 연결하는 단계; 및,상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 클럭 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 36 항에 있어서,상기 임의의 스테이지와, 상기 임의의 스테이지의 출력라인을 전기적으로 분리하는 단계; 및,상기 임의의 스테이지와, 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들에 교차하도록 배열된 제 1 및 제 2 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 제 3 출력 리페어 라인의 일단, 및 제 1 클럭 리페어 라인에 접속된 제 1 보조 스테이지와; 상기 제 1 출력 리페어 라인의 타단, 제 2 출력 리페어 라인의 타단, 제 3 출력 리페어 라인의 타단, 및 제 2 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함하여 구성된 게이트 구동회로의 리페어방법에 있어서,상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 1 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계;상기 제 1 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계;상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 2 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계;상기 제 2 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계:상기 제 1 클럭 리페어 라인과 상기 제 1 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계;상기 제 2 클럭 리페어 라인과 상기 제 2 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 및,상기 제 1 출력 리페어 라인의 일부 및 상기 제 2 출력 리페어 라인의 일부를 단선시키는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 38 항에 있어서,상기 제 1 스테이지와, 상기 제 1 스테이지의 출력라인을 전기적으로 분리하는 단계;상기 제 1 스테이지와, 상기 제 1 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계;상기 제 2 스테이지와, 상기 제 2 스테이지의 출력라인을 전기적으로 분리하는 단계; 및,상기 제 2 스테이지와, 상기 제 2 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들과 교차하도록 배열된 제 1 및 제 2 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인, 제 2 출력 리페어 라인, 제 1 클럭 리페어 라인, 및 제 2 클럭 리페어 라인 에 접속된 보조 스테이지를 포함하는 게이트 구동회로의 리페어방법에 있어서,상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계;상기 임의의 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계;상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 제 1 클럭 리페어 라인을 연결하는 단계; 및,상기 임의의 스테이지의 후단에 위치한 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인과 상기 제 2 클럭 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 40 항에 있어서,상기 임의의 스테이지와, 상기 임의의 스테이지의 출력라인을 전기적으로 분리하는 단계; 및,상기 임의의 스테이지와, 상기 임의의 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 출력라인을 갖는 다수의 스테이지를 포함한 쉬프트 레지스터와; 상기 출력라 인들에 교차하도록 배열된 제 1 및 제 2 출력 리페어 라인과; 위상차를 갖는 적어도 2개의 클럭펄스를 전송하는 적어도 2개의 클럭전송라인들과; 상기 클럭전송라인들에 교차하도록 배열된 제 1, 제 2, 제 3, 및 제 4 클럭 리페어 라인과; 상기 제 1 출력 리페어 라인의 일단, 제 2 출력 리페어 라인의 일단, 제 3 출력 리페어 라인의 일단, 제 1 클럭 리페어 라인, 및 제 2 클럭 리페어 라인에 접속된 제 1 보조 스테이지와; 상기 제 1 출력 리페어 라인의 타단, 제 2 출력 리페어 라인의 타단, 제 3 출력 리페어 라인의 타단, 제 3 클럭 리페어 라인, 및 제 4 클럭 리페어 라인에 접속된 제 2 보조 스테이지를 포함하여 구성된 게이트 구동회로의 리페어방법에 있어서,상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 1 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계;상기 제 1 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계;상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 제 2 스테이지의 전단에 위치한 스테이지의 출력라인과 상기 제 1 출력 리페어 라인을 연결하는 단계;상기 제 2 스테이지의 출력라인과 상기 제 2 출력 리페어 라인을 연결하는 단계:상기 제 1 클럭 리페어 라인과 상기 제 1 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계;상기 제 2 클럭 리페어 라인과, 상기 제 1 스테이지의 후단에 위치한 스테이 지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계;상기 제 3 클럭 리페어 라인과 상기 제 2 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계;상기 제 4 클럭 리페어 라인과, 상기 제 2 스테이지의 후단에 위치한 스테이지에 클럭펄스를 전송하는 클럭전송라인을 연결하는 단계; 및,상기 제 1 출력 리페어 라인의 일부 및 상기 제 2 출력 리페어 라인의 일부를 단선시키는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
- 제 42 항에 있어서,상기 제 1 스테이지와, 상기 제 1 스테이지의 출력라인을 전기적으로 분리하는 단계;상기 제 1 스테이지와, 상기 제 1 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계;상기 제 2 스테이지와, 상기 제 2 스테이지의 출력라인을 전기적으로 분리하는 단계; 및,상기 제 2 스테이지와, 상기 제 2 스테이지에 클럭펄스를 공급하기 위한 클럭전송라인을 전기적으로 분리하는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
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| US20040104882A1 (en) | 2002-11-29 | 2004-06-03 | Toshiba Matsushita Display Technology Co., Ltd. | Bidirectional shift register shifting pulse in both forward and backward directions |
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