KR101159689B1 - Method for forming overlay vernier in semiconductor device - Google Patents

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Abstract

본 발명은 이중 노광(Double Exposure Technology) 및 네가티브 현상(Negative Develop) 공정 적용 시에 사용 가능한 오버레이 버니어를 형성하는 것을 목적으로 하는 기술이다.
본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은 반도체 기판 상부에 감광막을 도포하는 단계와, 감광막에 제 1 라인 패턴을 포함하는 제 1 버니어 패턴이 구비된 제 1 노광 마스크를 이용하여 1차 노광을 진행하는 단계와, 1차 노광된 감광막에 대해 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 포함하는 제 2 버니어 패턴이 구비된 제 2 노광 마스크를 이용하여 2차 노광을 진행하는 단계와, 2차 노광된 감광막에 대해 네가티브 현상(Negative Develop)을 진행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention aims to form an overlay vernier that can be used in double exposure technology and negative develop process applications.
In the overlay vernier forming method of a semiconductor device according to the present invention, a first exposure mask is formed by applying a photoresist film on an upper surface of a semiconductor substrate and a first exposure mask having a first vernier pattern including a first line pattern on the photoresist film. Advancing the second exposure using a second exposure mask including a second vernier pattern including a second line pattern crossing the first line pattern and a step of proceeding; And performing a negative development on the second exposed photoresist to form a photoresist pattern.

Description

반도체 소자의 오버레이 버니어 형성 방법{METHOD FOR FORMING OVERLAY VERNIER IN SEMICONDUCTOR DEVICE}Overlay vernier formation method of semiconductor device {METHOD FOR FORMING OVERLAY VERNIER IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것이다. 보다 상세하게는 이중 노광(Double Exposure Technology) 및 네가티브 현상(Negative Develop) 공정 적용 시 사용 가능한 반도체 소자의 오버레이 버니어 형성 방법에 관한 것이다.The present invention relates to a method of forming an overlay vernier of a semiconductor device. More specifically, the present invention relates to a method of forming an overlay vernier of a semiconductor device which can be used in applying a double exposure technology and a negative develop process.

일반적으로 반도체 소자를 제조하는 공정에서 각종 회로 패턴은 포토리소그래피(photolithography) 공정에 의해 형성되는데, 이러한 포토리소그래피 공정은 웨이퍼 상면에 감광막을 도포하는 공정, 감광막이 도포된 웨이퍼에 빛을 조사하여 미리 형성된 회로 패턴을 웨이퍼 상에 전사시키는 노광 공정, 감광막 상의 노광된 부분을 선택적으로 제거하여 회로패턴을 형성하는 현상 공정 등으로 이루어진다.In general, in the process of manufacturing a semiconductor device, various circuit patterns are formed by a photolithography process. The photolithography process is a process of applying a photoresist film to an upper surface of a wafer, and a photolithography process. An exposure process of transferring a circuit pattern onto a wafer, and a developing process of selectively removing the exposed portion on the photosensitive film to form a circuit pattern.

최근 반도체 제조에서 개발 및 생산 원가를 줄이기 위한 방법으로 기존에 보유하고 있는 노광 장비를 사용하여 노광 장비 자체의 한계에 비해 작은 패턴을 형성하려는 시도가 이루어지고 있다. 이와 같이, 소자의 집적도가 높아질수록 마스크 패터닝 공정의 개발도 어려움을 더해가고 있다. 이에 따라 기존에 사용되었던 노광 조건 최적화, 감광막의 해상력 개선 또는 OPC 기술 등을 적용하여 패터닝 문제를 해결해 왔으나, 더 이상 이와 같은 조건으로의 패터닝이 어렵게 되어 새로운 기술의 도입이 요구되었다. 또한, 라인/스페이스 패턴과 콘택홀 패턴 형성 시에 해상력을 높이기 위해 여러가지 노광 조건 및 감광막의 개발이 중요하게 됨에 따라 여러가지 새로운 방법이 제시되고 있다. Recently, as a method for reducing development and production costs in semiconductor manufacturing, attempts have been made to form a pattern that is smaller than the limitation of the exposure equipment itself by using the existing exposure equipment. As such, as the degree of integration of devices increases, the development of a mask patterning process is also increasing. Accordingly, the problem of patterning has been solved by applying exposure conditions, photoresist resolution, or OPC technology, which has been used in the past. In addition, as the development of various exposure conditions and photosensitive films becomes important in order to increase resolution in forming line / space patterns and contact hole patterns, various new methods have been proposed.

그 중에 이중 노광(DET; Double Exposure Technology) 방법 및 네가티브 현상(Negative Develop) 방법이 개발되어 사용되고 있다. 그러나, 기존에 사용되는 포지티브 현상을 기준으로 형성된 오버레이 버니어는 이중 노광 및 네가티브 현상 공정에 적용이 어려운 문제점이 있다. 또한, 네가티브 현상 공정을 사용하면서 기존의 오버레이 버니어를 사용하게 되면, 패턴 디포커스(Defous)나 패턴 식각 공정 시 낫 오픈(Not Open) 현상이 발생하는 문제점이 있다. Among them, a double exposure (DET) method and a negative develop method are developed and used. However, the overlay vernier formed based on the positive development used in the related art has a problem that it is difficult to apply to the double exposure and negative development process. In addition, when using an existing overlay vernier while using a negative development process, there is a problem that a not open phenomenon occurs during a pattern defocus or a pattern etching process.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 이중 노광 및 네가티브 현상 공정 적용 시에 사용 가능한 오버레이 버니어를 형성하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention is directed to solving the conventional problems as described above, and aims to form an overlay vernier that can be used in double exposure and negative development process applications.

상기 목적을 달성하기 위한 반도체 소자의 오버레이 버니어 형성 방법은 반도체 기판 상부에 감광막을 도포하는 단계와, 감광막에 제 1 라인 패턴을 포함하는 제 1 버니어 패턴이 구비된 제 1 노광 마스크를 이용하여 1차 노광을 진행하는 단계와, 1차 노광된 감광막에 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 포함하는 제 2 버니어 패턴이 구비된 제 2 노광 마스크를 이용하여 2차 노광을 진행하는 단계와, 2차 노광된 감광막에 네가티브 현상(Negative Develop)을 진행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of forming an overlay vernier of a semiconductor device may include applying a photoresist film on an upper surface of a semiconductor substrate, and using a first exposure mask having a first vernier pattern including a first line pattern on the photoresist film. Performing a second exposure using a second exposure mask provided with a second vernier pattern including a second line pattern intersecting the first line pattern on the first exposed photoresist film; And performing a negative development on the second exposed photoresist to form a photoresist pattern.

나아가, 제 1 버니어 패턴 및 제 2 버니어 패턴은 모 버니어를 정의하며, 제 1 라인 패턴 및 제 2 라인 패턴은 라인/스페이스 형태로 형성하며, 제 1 라인 패턴은 제 1 버니어 패턴의 장축 방향에 평행하게 형성하고, 제 2 라인 패턴은 제 2 버니어 패턴의 단축 방향에 평행하게 형성하는 것을 특징으로 한다. 따라서, 제 1 라인 패턴과 제 2 라인 패턴은 서로 수직하게 교차된다.Further, the first vernier pattern and the second vernier pattern define a parent vernier, the first line pattern and the second line pattern are formed in a line / space shape, and the first line pattern is parallel to the long axis direction of the first vernier pattern. The second line pattern is formed parallel to the short axis direction of the second vernier pattern. Therefore, the first line pattern and the second line pattern cross each other perpendicularly.

또한, 2차 노광 공정 시 제 2 버니어 패턴은 제 1 버니어 패턴과 중첩되도록 진행하며, 제 1 라인 패턴 및 제 2 라인 패턴은 차광 패턴인 것이 바람직하다. In addition, during the second exposure process, the second vernier pattern proceeds to overlap the first vernier pattern, and the first line pattern and the second line pattern are preferably light blocking patterns.

그리고, 감광막 패턴을 형성하는 단계에서 1차 노광 공정 및 2차 노광 공정에서 비노광 영역의 감광막이 제거되며, 감광막 패턴을 형성하는 단계 이후, 감광막 패턴에 레지스트 플로우(Resist Flow) 또는 릴락스(RELACS) 공정을 진행하는 단계를 더 포함한다.In addition, the photoresist of the non-exposed areas is removed in the first and second exposure processes in the step of forming the photoresist pattern, and after forming the photoresist pattern, a resist flow or a relaxation (RELACS) is applied to the photoresist pattern. ) Further comprising the step of proceeding with the process.

또한, 감광막 패턴을 형성하는 단계에서, 감광막 패턴은 모 버니어를 정의하며, 감광막 패턴을 형성하는 단계 이후, 상기 모 버니어 내측의 상기 감광막 패턴 상부에 박스(Box) 형태의 자 버니어를 형성하는 단계를 더 포함하는 것을 특징으로 한다.Also, in the forming of the photoresist pattern, the photoresist pattern defines a parent vernier, and after forming the photoresist pattern, forming a box-shaped ruler vernier on the photoresist pattern inside the mother vernier. It further comprises.

본 발명의 반도체 소자의 오버레이 버니어 형성 방법은 이중 노광 및 네가티브 현상 공정 적용 시에 사용 가능한 오버레이 버니어를 형성함으로써, 오버레이 버니어 형성 시 패턴 디포커스의 발생을 방지하는 효과를 제공한다. 또한, 패터닝 공정 시 패턴의 낫 오픈 현상의 발생을 억제하는 효과를 제공한다. The overlay vernier forming method of the semiconductor device of the present invention forms an overlay vernier usable during double exposure and negative development process, thereby providing an effect of preventing the occurrence of pattern defocus during overlay vernier formation. In addition, it provides an effect of suppressing the occurrence of the sickle opening phenomenon of the pattern during the patterning process.

도 1a 및 도 1b는 이중 노광 및 네가티브 현상 공정으로 콘택홀 패턴을 형성하는 방법을 도시한 평면도 및 단면도이다.
도 2a 및 도 2b는 네가티브 현상 공정에 적용되는 오버레이 버니어를 도시한 평면도 및 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 오버레이 버니어를 도시한 평면도 및 단면도이다. 1A and 1B are a plan view and a cross-sectional view illustrating a method of forming a contact hole pattern in a double exposure and negative development process.
2A and 2B are a plan view and a cross-sectional view showing the overlay vernier applied to the negative development process.
3A to 3D are plan and cross-sectional views illustrating an overlay vernier according to the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법의 일실시예에 대해 상세히 설명하기로 한다.Hereinafter, an embodiment of an overlay vernier forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

현재, 초미세 콘택홀을 형성하기 위해 이중 노광(Double Exposure Technology) 및 네가티브 현상(Negative Develop) 방법을 적용하여 피치(Pitch)가 작은 콘택홀 패턴을 형성하고 있다. 이러한 이중 노광 및 네가티브 현상 방법이 적용되면서 프레임(Frame) 상의 오버레이 버니어(Overlay Vernier)에도 새로운 디자인(Design)이 요구되고 있다. At present, a contact hole pattern having a small pitch is formed by applying a double exposure technology and a negative develop method to form an ultra-fine contact hole. As the double exposure and negative development methods are applied, a new design is required for an overlay vernier on a frame.

도 1a 및 도 1b는 이중 노광 및 네가티브 현상 공정을 적용하여 콘택홀 패턴을 형성하는 방법을 도시한 것으로, 도 1a와 도 1b의 (ⅰ)는 평면도를 도시한 것이며, 도 1b의 (ⅱ)는 도 1b의 (ⅰ)의 X - X'에 따른 단면도를 도시한 것이다.1A and 1B illustrate a method of forming a contact hole pattern by applying a double exposure and negative development process. FIGS. 1A and 1B illustrate a plan view, and FIG. 1B illustrates (ii). FIG. 1B is a cross sectional view taken along line X-X '.

먼저, 도 1a를 참조하면 반도체 기판 상부에 반사방지막(미도시)을 형성하고, 반사방지막(미도시) 상부에 감광막을 형성한다. 그 다음, 제 1 라인 패턴(미도시)을 포함하는 제 1 노광 마스크(미도시)를 이용하여 1차 노광을 진행한다. 여기서, 제 1 라인 패턴(미도시)은 차광 패턴인 것이 바람직하다. First, referring to FIG. 1A, an antireflection film (not shown) is formed on a semiconductor substrate, and a photoresist film is formed on an antireflection film (not shown). Next, the first exposure is performed using a first exposure mask (not shown) including a first line pattern (not shown). Here, the first line pattern (not shown) is preferably a light shielding pattern.

이어서, 제 2 라인 패턴(미도시)을 포함하는 제 2 노광 마스크(미도시)를 이용하여 1차 노광된 감광막에 대해 2차 노광을 진행한다. 제 2 라인 패턴(미도시)은 제 1 라인 패턴(미도시)과 마찬가지로 차광 패턴인 것이 바람직하다. 또한, 제 1 라인 패턴(미도시)과 제 2 라인 패턴(미도시)은 수직으로 교차되도록 하는 것이 바람직하다. 상술한 1차 및 2차 노광 공정은 DUV(Deep Ultra-Violet) 또는 EUV(Extreme Ultra-Violet) 노광원을 이용하여 진행한다. 도 1a는 이중 노광 공정을 진행한 후 노광 영역(103)과 비노광 영역(100)을 도시한 것으로, 제 1 라인 패턴(미도시)이 노광된 부분과 제 2 라인 패턴(미도시)이 중첩되는 부분은 두 번의 노광 공정 시 한번도 빛을 맞지 않은 비노광 영역(100)이 된다. Subsequently, the second exposure is performed on the first exposed photosensitive film using a second exposure mask (not shown) including a second line pattern (not shown). It is preferable that a 2nd line pattern (not shown) is a light shielding pattern similarly to a 1st line pattern (not shown). Also, the first line pattern (not shown) and the second line pattern (not shown) may be vertically intersected. The above-described primary and secondary exposure processes are performed using a deep ultra-violet (DUV) or extreme ultra-violet (EUV) exposure source. FIG. 1A illustrates an exposure area 103 and a non-exposure area 100 after a double exposure process, in which a portion in which a first line pattern (not shown) is exposed and a second line pattern (not shown) overlap. The part becomes the non-exposed area 100 that is not hit by light in two exposure processes.

다음으로, 도 1b를 참조하면 이중 노광이 진행된 감광막에 대해 네가티브 현상 공정을 진행하여 감광막 패턴(109)을 형성한다. 네가티브 현상은 극성 유기용매로 현상하는 방식으로서 빛을 받은 투광 영역의 폴리머(Polymer)가 유기용매에 녹지 않는 특성을 이용하는 것이다. 즉, 빛을 받지 않은 비노광 영역이 현상 용액에 제거되어 사라지기 때문에, 빛을 받은 부분의 감광막이 패턴으로 남겨진다. 따라서, 도 1a의 비노광 영역(100)과 같이 두 번의 노광 공정 시 한번도 빛을 맞지 않은 영역이 현상 공정에 의해 제거되어 콘택홀(110)을 정의하는 감광막 패턴(109)이 형성된다. 이때, 네가티브 현상을 진행함으로써 해상도가 향상된 콘택홀을 형성할 수 있다.Next, referring to FIG. 1B, a negative development process is performed on the photosensitive film subjected to the double exposure to form the photosensitive film pattern 109. Negative development is a method of developing with a polar organic solvent, which utilizes a property that a polymer of a light-transmitting region does not dissolve in an organic solvent. That is, since the non-exposed areas that are not light are removed and disappeared in the developing solution, the photosensitive film of the lighted portion is left in a pattern. Accordingly, the photoresist pattern 109 defining the contact hole 110 is formed by removing the region that is not exposed to light in two exposure processes, such as the non-exposed region 100 of FIG. 1A, by the developing process. In this case, a contact hole having an improved resolution may be formed by performing a negative phenomenon.

통상의 반도체 제조 공정에서는 전 공정에서 형성된 레이어와 현 공정을 통해 형성되는 레이어 간의 정렬 상태를 파악 및 보정하기 위해 오버레이 버니어(Overlay Vernier)를 형성하여 레이어 간의 오버레이를 측정하고 있다. 여기서, 오버레이 버니어는 반도체 기판 상에 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성하는 패턴으로 셀 영역의 패턴과 동시에 형성된다. 따라서, 상술한 바와 같은 이중 노광 및 네가티브 현상을 이용하여 셀 패턴을 형성하는 경우, 프레임 상의 오버레이 버니어 역시 새롭게 디자인되어야 한다. In a conventional semiconductor manufacturing process, an overlay vernier is formed to measure and correct an alignment state between a layer formed in a previous process and a layer formed through a current process to measure overlay between layers. Here, the overlay vernier is a pattern formed to align the exposure mask at the correct position when forming the pattern on the semiconductor substrate, and is formed simultaneously with the pattern of the cell region. Therefore, when forming a cell pattern using the double exposure and negative phenomenon as described above, the overlay vernier on the frame must also be newly designed.

도 2a 및 도 2b는 네가티브 현상을 진행하기 위해 변경된 오버레이 버니어용 노광 마스크 및 오버레이 버니어를 도시한 평면도 및 단면도로서, 도 2a의 (ⅱ)는 도 2a의 (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도이다.2A and 2B are a plan view and a cross-sectional view showing an exposure mask and an overlay vernier for an overlay vernier modified to proceed with negative development, and FIG. 2A (ii) is a cut plane according to X-X 'of FIG. 2A It is a cross-sectional view showing.

먼저, 도 2a를 참조하면 노광 마스크(200) 상에 모 버니어를 정의하는 바(Bar)형 버니어 패턴(205)이 사각 형태로 배열되어 구비되어 있다. 여기서, 버니어 패턴(205)은 차광 패턴으로 형성하는 것이 바람직하다. First, referring to FIG. 2A, a bar type vernier pattern 205 defining a parent vernier is arranged on the exposure mask 200 in a rectangular shape. Here, the vernier pattern 205 is preferably formed in a light shielding pattern.

이러한 노광 마스크를 이용하여 노광 및 현상 공정을 진행하여 '도 2b'에 도시된 바와 같은 오버레이 버니어를 형성한다. 이때, 현상 공정은 네가티브 현상으로 진행하는 것이 바람직하다. 즉, 반도체 기판(250) 상부에 홀 형태의 모 버니어(260)를 정의하는 감광막 패턴(255)이 형성된다. Exposure and development processes are performed using such an exposure mask to form an overlay vernier as shown in FIG. 2B. At this time, it is preferable that the developing process proceeds to negative development. That is, the photoresist pattern 255 defining the parent vernier 260 having a hole shape is formed on the semiconductor substrate 250.

상술한 바와 같이, 네가티브 현상을 진행하기 위해 노광 마스크(200) 상에서 버니어 패턴(205)의 톤(Tone)을 기존과 반대의 톤으로 형성한다. 즉, 버니어 패턴(205)을 차광 패턴으로 형성함으로써, 네가티브 현상 공정 적용 시 사용 가능한 오버레이 버니어를 형성할 수 있다.As described above, the tone of the vernier pattern 205 is formed on the exposure mask 200 with the tone opposite to the conventional one in order to proceed with the negative development. That is, by forming the vernier pattern 205 in a light shielding pattern, it is possible to form an overlay vernier that can be used in the application of a negative development process.

또한, 도 3a 내지 도 3d는 셀 영역에 미세 콘택홀 패턴을 형성하는 공정 시 사용되는 오버레이 버니어 형성 방법을 도시한 것으로, 도 3a, 도 3b, 도 3c 및 도 3d의 (ⅰ)은 평면도를 도시한 것이고, 도 3d의 (ⅱ)는 도 3d의 (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도이다. 3A to 3D illustrate an overlay vernier forming method used in a process of forming a fine contact hole pattern in a cell region, and FIGS. 3A, 3B, 3C, and 3D illustrate a plan view. FIG. 3D (ii) is a cross-sectional view showing a cut plane taken along line X-X 'of FIG. 3D.

먼저, 도 3a는 제 1 노광 마스크(300)를 도시한 것으로, 제 1 노광 마스크(300) 상에 모 버니어를 정의하는 바(Bar)형 제 1 버니어 패턴(305)이 사각 형태로 배열되어 구비되어 있다. 여기서, 제 1 버니어 패턴(305)은 다수의 제 1 라인 패턴(305a)을 포함하고 있다. 제 1 라인 패턴(305a)은 제 1 버니어 패턴(305)의 장축 방향과 평행하게 형성되며, 라인/스페이스(Line/Space) 형태로 형성된다. 또한, 제 1 라인 패턴(305a)은 차광 패턴으로 형성하는 것이 바람직하다. First, FIG. 3A illustrates a first exposure mask 300. A bar type first vernier pattern 305 defining a parent vernier is arranged on the first exposure mask 300 in a rectangular shape. It is. Here, the first vernier pattern 305 includes a plurality of first line patterns 305a. The first line pattern 305a is formed in parallel with the long axis direction of the first vernier pattern 305, and is formed in a line / space form. In addition, the first line pattern 305a is preferably formed as a light shielding pattern.

그리고, 도 3b는 제 2 노광 마스크(302)를 도시한 것으로, 제 2 노광 마스크(302) 상에 모 버니어를 정의하는 바(Bar)형 제 2 버니어 패턴(307)이 사각 형태로 배열되어 구비되어 있다. 여기서, 제 2 버니어 패턴(307)은 다수의 제 2 라인 패턴(307a)을 포함하고 있다. 제 2 라인 패턴(307a)은 제 2 버니어 패턴(307)의 단축 방향과 평행하게 형성되며, 라인/스페이스(Line/Space) 형태로 형성된다. 즉, 제 1 라인 패턴(305a)과 제 2 라인 패턴(307a)은 수직으로 교차되도록 형성된다. 또한, 제 2 라인 패턴(305a)은 차광 패턴으로 형성하는 것이 바람직하다.3B illustrates a second exposure mask 302, in which a bar-shaped second vernier pattern 307 defining a parent vernier is arranged on the second exposure mask 302 in a rectangular shape. It is. Here, the second vernier pattern 307 includes a plurality of second line patterns 307a. The second line pattern 307a is formed in parallel with the short axis direction of the second vernier pattern 307 and is formed in a line / space form. That is, the first line pattern 305a and the second line pattern 307a are formed to cross vertically. In addition, the second line pattern 305a is preferably formed as a light shielding pattern.

다음으로, 도 3a의 노광 마스크 및 도 3b의 노광 마스크를 이용하여 이중 노광 공정을 진행한다. 도 3c 및 도 3d를 참조하여 이중 노광 공정을 구체적으로 설명하면 다음과 같다. Next, the double exposure process is performed using the exposure mask of FIG. 3A and the exposure mask of FIG. 3B. The double exposure process will be described in detail with reference to FIGS. 3C and 3D.

먼저, 도 3c를 참조하면 반도체 기판(350) 상부에 반사방지막(미도시)을 형성한다. 그 다음, 반사방지막(미도시) 상부에 감광막을 형성한 후 제 1 노광 마스크(도 3a의 305)를 이용한 1차 노광 공정을 진행한다. 이어서, 1차 노광된 감광막에 대해 제 2 노광 마스크(도 3b의 307)를 이용한 2차 노광 공정을 진행한다. 이와 같이 이중 노광을 진행하면, 비노광 영역(310)과 노광 영역(309)이 형성된다. 이어서, 도 3d에 도시된 바와 같이 네가티브 현상 공정을 진행하여 오버레이 버니어를 정의하는 감광막 패턴(355)을 형성한다. 이때, 네가티브 현상 공정은 비노광 영역(310) 중 빛을 한번도 받지 않은 비노광 영역(310)의 감광막이 제거된다. 즉, 제 1 라인 패턴(305a)에 의해 차광된 부분과 제 2 라인 패턴(307a)에 의해 차광된 부분이 중첩되는 비노광 영역(310)이 홀 패턴이 된다. 셀 영역의 콘택홀 패턴 형성과 동시에 프레임 상에서도 제 1 노광 마스크(도 3a의 305) 및 제 2 노광 마스크(도 3b의 307)를 이용하여 이중 노광을 진행하면, 도 3d와 같이 모 버니어(360) 내에 콘택홀(360a) 패턴들이 다수 형성된다. First, referring to FIG. 3C, an antireflection film (not shown) is formed on the semiconductor substrate 350. Next, after the photoresist is formed on the antireflection film (not shown), the first exposure process using the first exposure mask (305 of FIG. 3A) is performed. Subsequently, the secondary exposure process using the 2nd exposure mask (307 of FIG. 3B) is performed with respect to the primary exposed photosensitive film | membrane. When the double exposure is performed in this manner, the non-exposed area 310 and the exposed area 309 are formed. Subsequently, as illustrated in FIG. 3D, a negative development process is performed to form a photoresist pattern 355 that defines an overlay vernier. In this case, in the negative development process, the photoresist of the non-exposed area 310 that has never received light among the non-exposed areas 310 is removed. That is, the non-exposure region 310 in which the portion shielded by the first line pattern 305a and the portion shielded by the second line pattern 307a overlaps the hole pattern. When the double exposure is performed using the first exposure mask (305 of FIG. 3A) and the second exposure mask (307 of FIG. 3B) on the frame simultaneously with forming the contact hole pattern of the cell region, as shown in FIG. 3D, the parent vernier 360 is formed. A plurality of contact hole 360a patterns are formed therein.

다음으로, 감광막 패턴에 대해 레지스트 플로우(Resist Flow) 공정 및 릴락스(RELAC) 공정을 추가로 진행하여 미세 콘택홀을 형성할수 있다. 레지스트 플로우 공정은 감광막 패턴에 대해 감광막의 유리전이 온도 이상으로 열에너지를 인가하여 감광막을 열 유동(thermal flow)시키는 공정이다. 즉, 기존에 형성되었던 감광막 패턴은 공급된 열에너지에 의해 원래 크기를 감소시키는 방향으로 열 유동하여 미세 콘택홀이 형성된다. 그리고, 릴락스(RELACS, Resolution Enhancement Lithography assisted by Chemical Shrink) 공정은 릴락스층과 감광막 패턴 측벽 간의 가교 반응에 의해 감광막 패턴 측벽에 스페이서를 형성함으로써 미세 콘택홀을 형성할 수 있다. Next, a resist contact process and a RELAC process may be further performed on the photoresist pattern to form a fine contact hole. The resist flow process is a process of applying thermal energy above the glass transition temperature of the photosensitive film pattern to the photosensitive film pattern to thermal flow the photosensitive film. That is, the existing photoresist pattern is thermally flowed in a direction of decreasing original size by the supplied thermal energy to form a fine contact hole. In the RELACS process, a micro contact hole may be formed by forming spacers on the photoresist pattern sidewalls by a crosslinking reaction between the relaxes layer and the photoresist pattern sidewalls.

도시되지는 않았으나, 모 버니어를 정의하는 감광막 패턴(355)을 형성한 후 모 버니어(360) 내측의 감광막 패턴(355) 상부에 박스(Box) 형태의 자 버니어를 형성하는 공정을 진행하여 오버레이 버니어를 완성한다. Although not shown, after forming a photoresist pattern 355 defining a parent vernier, a process of forming a box-shaped ruler vernier on the photoresist pattern 355 inside the mother vernier 360 is performed to overlay vernier. To complete.

상술한 바와 같이, 이중 노광 및 네가티브 현상 공정 적용 시 사용 가능한 오버레이 버니어를 형성함으로써, 패턴 프로파일(Pattern Profile) 음(-)의 기울기(Slope)로 형성되어 패턴 디포커스(Pattern Defocus)가 발생하지 않으며, 패턴 식각 공정 시 패턴의 낫 오픈(Not Open) 현상의 발생을 억제하여 오버레이 특성을 향상시키는 오버레이 버니어를 형성할 수 있다. As described above, by forming an overlay vernier that can be used in the double exposure and negative development process, the pattern profile is formed with a negative slope so that no pattern defocus occurs. In addition, it is possible to form an overlay vernier to improve the overlay characteristics by suppressing the occurrence of a not open phenomenon of the pattern during the pattern etching process.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

100, 250, 350 : 반도체 기판 100a : 제 1 라인 패턴
100b : 제 2 라인 패턴 105 : 반도체 기판
107 : 반사방지막 109, 355 : 감광막 패턴
110, 360a : 콘택홀 200 : 노광 마스크
205 : 버니어 패턴 255, 355 : 감광막 패턴
260, 360 : 모 버니어 300 : 제 1 노광 마스크
305 : 제 1 버니어 패턴 305a : 제 1 라인 패턴
302 : 제 2 노광 마스크 307 : 제 2 버니어 패턴
307a : 제 2 라인 패턴 309 : 노광 영역
310 : 비노광 영역 100, 250, 350: semiconductor substrate 100a: first line pattern
100b: second line pattern 105: semiconductor substrate
107: antireflection film 109, 355: photosensitive film pattern
110, 360a: contact hole 200: exposure mask
205: Vernier pattern 255, 355: Photosensitive film pattern
260, 360: Mo vernier 300: First exposure mask
305: first vernier pattern 305a: first line pattern
302: Second exposure mask 307: Second vernier pattern
307a: second line pattern 309: exposure area
310: non-exposure area

Claims (11)

반도체 기판 상부에 감광막을 도포하는 단계;
상기 감광막에 제 1 라인 패턴을 포함하는 제 1 버니어 패턴이 구비된 제 1 노광 마스크를 이용하여 1차 노광을 진행하는 단계;
상기 1차 노광된 감광막에 상기 제 1 라인 패턴과 교차되는 방향으로 연장된 형태의 제 2 라인 패턴을 포함하는 제 2 버니어 패턴이 구비된 제 2 노광 마스크를 이용하여 2차 노광을 진행하는 단계; 및
상기 2차 노광된 감광막에 네가티브 현상(Negative Develop)을 진행하여 감광막 패턴을 형성하는 단계를 포함하되, 상기 제 1 버니어 패턴 및 제 2 버니어 패턴은 바(Bar) 형 패턴이 사각 형태로 배열되어 모 버니어를 정의하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.Applying a photoresist film on the semiconductor substrate;
Performing a first exposure on the photosensitive film by using a first exposure mask including a first vernier pattern including a first line pattern;
Performing a second exposure using a second exposure mask having a second vernier pattern on the first exposed photoresist film, the second vernier pattern including a second line pattern extending in a direction crossing the first line pattern; And
And forming a photoresist pattern by performing a negative development on the second exposed photoresist, wherein the first vernier pattern and the second vernier pattern have a bar-shaped pattern arranged in a square shape. A method for forming an overlay vernier of a semiconductor device, characterized by defining a vernier. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 1 라인 패턴 및 제 2 라인 패턴은 라인/스페이스 형태로 형성되는 것을 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
And the first line pattern and the second line pattern are formed in line / space form. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 1 라인 패턴은 상기 제 1 버니어 패턴의 장축 방향에 평행하게 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
And the first line pattern is formed parallel to the long axis direction of the first vernier pattern. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 제 2 라인 패턴은 상기 제 2 버니어 패턴의 단축 방향에 평행하게 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
And the second line pattern is formed parallel to a short axis direction of the second vernier pattern. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 제 1 라인 패턴과 상기 제 2 라인 패턴은 서로 수직하게 교차되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
And the first line pattern and the second line pattern perpendicularly intersect each other. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 2차 노광 공정 시 상기 제 2 버니어 패턴은 상기 제 1 버니어 패턴과 중첩되도록 진행하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
And overlaying the second vernier pattern to overlap the first vernier pattern during the second exposure process. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 제 1 라인 패턴 및 제 2 라인 패턴은 차광 패턴인 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
And the first line pattern and the second line pattern are light shielding patterns. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 감광막 패턴을 형성하는 단계에서 1차 노광 공정 및 2차 노광 공정에서 비노광 영역의 감광막이 제거되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
Forming a photoresist pattern, wherein the photoresist of the non-exposed region is removed in a first exposure process and a second exposure process. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 감광막 패턴을 형성하는 단계 이후,
상기 감광막 패턴에 레지스트 플로우(Resist Flow) 또는 릴락스(RELACS) 공정을 진행하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
After forming the photosensitive film pattern,
Performing a resist flow or relax process on the photoresist pattern
Overlay vernier forming method of a semiconductor device further comprising. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 감광막 패턴을 형성하는 단계에서,
상기 감광막 패턴은 모 버니어를 정의하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method according to claim 1,
In the step of forming the photosensitive film pattern,
And the photosensitive film pattern defines a parent vernier. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 10에 있어서,
상기 감광막 패턴을 형성하는 단계 이후,
상기 모 버니어 내측의 상기 감광막 패턴 상부에 박스(Box) 형태의 자 버니어를 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.The method of claim 10,
After forming the photosensitive film pattern,
Forming a box-shaped ruler vernier on the photoresist pattern inside the mother vernier
Overlay vernier forming method of a semiconductor device further comprising.
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