KR100866725B1 - Method for manufacturing fine pattern of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 실리콘 기판의 상부에 나이트라이드층, 제 1 하드마스크층 및 제 2 하드마스크층을 순차적으로 형성하는 단계; 상기 제 2 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴 및 상기 제 1 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 하드마스크층 및 상기 나이트라이드층을 식각하는 단계를 포함한다.The present invention relates to a method of forming a fine pattern of a semiconductor device, comprising the steps of sequentially forming a nitride layer, a first hard mask layer and a second hard mask layer on the silicon substrate; Etching the second hard mask layer to form a hard mask layer pattern; Forming a first photoresist pattern on the hard mask layer pattern and the first hard mask layer; And etching the first hard mask layer and the nitride layer using the first photoresist pattern and the hard mask layer pattern.
Description
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 코아/페리와 같은 복잡한 영역에서 효과적인 이중 겹침 패터닝을 수행하여 이중 패터닝시 발생하는 오버레이 문제를 해결할 수 있도록 해주는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine pattern of a semiconductor device, and more particularly, to a semiconductor device that can solve an overlay problem caused by double patterning by performing effective double overlap patterning in a complex region such as core / ferry of a semiconductor device. It relates to a method of forming a fine pattern.
통상적으로 반도체 웨이퍼(Wafer) 제조 공정 중 포토 리소그래피(Photo-Lithography) 공정에서는 여러 개의 마스크(Mask)를 이용하여 웨이퍼에 회로 모양을 인식하기 위한 노광 작업을 실시하게 된다.In general, in a photo-lithography process of a semiconductor wafer manufacturing process, an exposure operation for recognizing a circuit shape on a wafer is performed using a plurality of masks.
이러한 노광 공정은 마스크에 형성된 패턴을 웨이퍼 표면의 패턴과 일치시킨 후 레티클(Reticle)에 광을 선별적으로 투과 또는 차단하는 부재를 사용하여 웨이퍼 상에 적층된 포토 레지스트에 자외선 빛을 부분적으로 투과시켜 해당 부위의 감광막을 선택적으로 노광하는 공정을 말한다.This exposure process matches the pattern formed on the mask with the pattern on the surface of the wafer and then partially transmits ultraviolet light to the photoresist deposited on the wafer using a member that selectively transmits or blocks the light on the reticle. The process of selectively exposing the photosensitive film of the said site | part is said.
이와 같은 노광 장비는 마스크에 형성된 패턴을 웨이퍼에 정확히 노광하기 위해서 웨이퍼가 웨이퍼 스테이지에 로딩(Loading) 되면 마스크의 스크라이브 레 인(Scribe Lane) 상에 형성된 정렬 키(Key)를 이용하여 웨이퍼와의 정렬 과정을 거치게 된다.Such an exposure apparatus uses an alignment key formed on a scribe lane of a mask when the wafer is loaded on a wafer stage in order to accurately expose the pattern formed on the mask to the wafer. You will go through the process.
도 1a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 코아 영역에서의 레티클 레이아웃도이다. 그리고, 도 1b는 도 1a의 레이아웃을 통한 패터닝시 결함이 발생된 시뮬레이션 결과를 나타낸 도면이다.1A is a reticle layout diagram in a core region in a method of forming a fine pattern of a conventional semiconductor device. FIG. 1B is a diagram illustrating a simulation result in which a defect occurs when patterning through the layout of FIG. 1A.
여기서, 도 1b는 도 1a의 레이아웃을 NA(Numerical Aperture:렌즈의 개구수)가 "1" 이하인 드라이(Dry) 장비로 노광했을 때의 시뮬레이션 결과를 나타낸 것으로 패턴과 패턴 사이의 브리지(Bridge) 위험이 있다.Here, FIG. 1B illustrates a simulation result when the layout of FIG. 1A is exposed to a dry device having a NA (Numerical Aperture: numerical aperture) of “1” or less. FIG. 1B shows a risk of a bridge between patterns. There is this.
즉, 도 1c에서 보는 바와 같이 베스트 포커스(Best Focus)에 대비했을 경우 0.05㎛ 정도의 약간의 디포커스(Defocus)가 발생할 경우에도 패터닝이 제대로 되지 않는 문제점이 있다.That is, as shown in FIG. 1C, when preparing for the best focus, even when a slight defocus of about 0.05 μm occurs, patterning is not properly performed.
이러한 양상은 고집적의 디바이스가 개발될수록 가중되어진다. 이에 따라, NA를 높일 수 있는 이멀젼(Immersion) 장비를 도입함으로써 이러한 문제점을 해결할 수 있었다.This aspect is aggravated as more integrated devices are developed. Accordingly, this problem could be solved by introducing an emulsion (Immersion) equipment that can increase the NA.
종래의 자외선(UV)을 통한 노광 공정은 파장의 한계로 인해 노광이 가능한 피치(Pitch)의 한계에 다다르고 있다. 이러한 노광 파장의 한계를 극복하기 위해서 이멀젼 리소그래피(Immersion Lithography)와 같이 굴절률 값을 변화시키는 공정이 개시된 바 있다. 그런데, 이러한 공정의 경우 새롭게 추가되는 신규 노광 장비의 가격이 고가이기 때문에 신규 투자 비용이 많이 요구되는 단점이 있다.Conventional exposure process through ultraviolet (UV) has reached the limit of the pitch (Pitch) that can be exposed due to the limitation of the wavelength. In order to overcome the limitations of the exposure wavelength, a process of changing the refractive index value, such as emulsion lithography, has been disclosed. However, such a process has a disadvantage in that a lot of new investment costs are required because the price of the newly added new exposure equipment is expensive.
이러한 문제점을 개선하기 위해서 레이아웃을 두 종류로 나눔으로써 한번에 노광되는 패턴의 피치(Pitch)가 두 배가 되도록 하여, 이중으로 패터닝하는 방법으로 파장의 한계를 극복하는 방법이 있다. 이러한 이중 패터닝 방법은 해상 한계를 극복하기 위해 작은 패턴을 형성하고자 할 경우 이용될 수 있는 방법이다. 즉, 규칙적인 셀(Cell)을 나눠서 두 번 노광함으로써 한번에 노광 되는 패턴의 피치를 두 배로 하여 쉽게 노광할 수 있는 이중 패터닝 방법이 개시된 바 있다.In order to solve this problem, there is a method of overcoming the limitation of the wavelength by dividing the layout into two types so that the pitch of the pattern exposed at once is doubled and patterning the double. This double patterning method is a method that can be used to form a small pattern to overcome the resolution limit. That is, the double patterning method has been disclosed that can be easily exposed by doubling the pitch of the pattern exposed at once by dividing the regular cell (Cell) twice.
도 2a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 첫 번째 레티클 레이아웃도이다. 그리고, 도 2b는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 두 번째 레티클 레이아웃도이다. 또한, 도 2c는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도를 나타낸다.2A is a first reticle layout diagram for double patterning in a method of forming a fine pattern of a conventional semiconductor device. 2B is a second reticle layout diagram for double patterning in the conventional method of forming a fine pattern of a semiconductor device. In addition, FIG. 2C illustrates a layout diagram in which the first and second reticles overlap when double patterning in a method of forming a fine pattern of a conventional semiconductor device.
이러한 종래의 이중 패터닝 방법의 경우 도 2a 및 도2b에서와 같이 도 1a의 도면을 그대로 이분하여 나타낸 레이아웃 모식도를 활용하여 노광 공정을 수행한다. 여기서, 이중 패터닝의 경우 첫 번째 노광한 패턴과 두 번째 노광하는 패턴 사이의 오버레이(Overlay)가 중요하다. In the case of the conventional double patterning method, as shown in FIGS. 2A and 2B, an exposure process is performed by utilizing a layout schematic diagram which is obtained by dividing the drawing of FIG. 1A as it is. Here, in the case of double patterning, an overlay between the first exposed pattern and the second exposed pattern is important.
그런데, 이러한 방법은 단순한 구조에 적합하여 오버레이 마진이 부족한 문제점이 있다. 그리고, 종래의 이중 패터닝 방법은 첫 번째 패터닝과 두 번째 패터닝 간의 오버랩(Overlap)이 발생하게 되는 문제점이 있다.However, this method has a problem in that the overlay margin is insufficient because it is suitable for a simple structure. In addition, the conventional double patterning method has a problem in that an overlap between the first patterning and the second patterning occurs.
즉, 셀(Cell)에서와 같이 패턴이 따로따로 분리되어 있는 경우에는 공정 마진이 있으나, 코아/페리 영역과 같이 패턴이 서로 연결되어 있는 경우에는 공정 마진이 부족하다. 이에 따라, 도 2c에서와 같이 첫 번째 패터닝과 두 번째 패터닝으 로 나누었을 때 오버레이가 벗어날 경우 두 패턴이 연결되지 않는 문제점이 있다.That is, when the patterns are separated separately as in the cell, there is a process margin. However, when the patterns are connected to each other, such as a core / ferry region, the process margin is insufficient. Accordingly, there is a problem in that the two patterns are not connected when the overlay is separated when divided into the first patterning and the second patterning as shown in FIG. 2C.
각 패터닝 간의 오버랩이 제대로 이루어지지 않을 경우 한쪽 방향으로 패턴이 몰려있기 때문에 레이아웃을 나누기 전의 원래 패턴과 다른 패턴을 나타내게 된다. 셀과 같이 패턴이 떨어져 있는 경우 한쪽으로 몰리는 문제는 있지만, 코아/페리와 같이 복잡한 패턴의 경우 오버랩이 조금만 틀어져도 원래의 패턴과 다르게 떨어져 있는 패턴 모양을 갖게 되어 코아/페리에 이중 패터닝 방법을 적용하는데 문제점이 있다.If the overlap between each patterning is not done properly, the pattern is clustered in one direction, which results in a pattern different from the original pattern before the layout is divided. If the pattern is separated like a cell, it may be crowded to one side, but in the case of a complex pattern such as core / ferry, a double patterning method is applied to the core / ferry because the overlapped pattern is different from the original pattern. There is a problem.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 코아/페리와 같은 복잡한 영역에서 패터닝시 레이아웃을 구분하고 오버랩 노광을 수행하여 패턴을 연결함으로써 피치의 증가에 따른 파장의 한계를 극복함과 동시에 이중 패터닝시 발생하는 오버레이 문제를 해결할 수 있도록 하고자 한다.The present invention was created to solve the above problems, and overcomes the limitation of the wavelength due to the increase of the pitch by dividing the layout at the time of patterning in complex areas such as core / ferry and connecting the patterns by performing overlap exposure. At the same time, it is intended to solve the overlay problem that occurs during double patterning.
본 발명의 반도체 소자의 미세 패턴 형성 방법은 실리콘 기판의 상부에 나이트라이드층, 제 1 하드마스크층 및 제 2 하드마스크층을 순차적으로 형성하는 단계; 상기 제 2 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴 및 상기 제 1 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 하드마스크층 및 상기 나이트라이드층을 식각하는 단계를 포함한다.The method of forming a fine pattern of a semiconductor device of the present invention comprises the steps of sequentially forming a nitride layer, a first hard mask layer and a second hard mask layer on the silicon substrate; Etching the second hard mask layer to form a hard mask layer pattern; Forming a first photoresist pattern on the hard mask layer pattern and the first hard mask layer; And etching the first hard mask layer and the nitride layer using the first photoresist pattern and the hard mask layer pattern.
본 발명의 반도체 소자의 미세 패턴 형성 방법은 실리콘 기판의 상부에 나이트라이드층 및 제 1 내지 제 5 하드마스크층을 순차적으로 형성하는 단계; 상기 제 5 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴 및 상기 제 4 하드마스크층의 상부에 제 1 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토 레지스트 패턴 및 상기 하드마스크층 패턴을 이용하여 상기 제 1 내지 제 4 하드마스크층을 식각하는 단계를 포함한다.The method of forming a fine pattern of a semiconductor device of the present invention comprises the steps of sequentially forming a nitride layer and the first to fifth hard mask layer on the silicon substrate; Etching the fifth hard mask layer to form a hard mask layer pattern; Forming a first photoresist pattern on the hard mask layer pattern and the fourth hard mask layer; And etching the first to fourth hard mask layers using the first photoresist pattern and the hard mask layer pattern.
이상에서 설명한 바와 같이, 본 발명은 코아/페리 영역과 같이 복잡한 패턴에서 규칙적인 셀을 나눠서 패터닝시 두 번 노광을 수행함으로써 한번에 노광되는 피치를 두 배로 함으로써 파장의 한계를 극복하고 효과적인 노광을 수행할 수 있도록 한다. 이에 따라, 이중 패터닝시 발생하는 오버레이 문제를 해결할 수 있도록 하는 효과를 제공한다.As described above, the present invention overcomes the wavelength limitation and effectively performs exposure by doubling the pitch exposed at one time by dividing the regular cells in a complex pattern such as a core / ferry region and performing two exposures during patterning. To be able. Accordingly, it provides an effect that can solve the overlay problem that occurs during double patterning.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3a는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 첫 번째 레티클 레이아웃도이다. 그리고, 도 3b는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 두 번째 레티클 레이아웃도이다.3A is a first reticle layout diagram for double overlap patterning in a method of forming a fine pattern of a semiconductor device according to the present invention. 3B is a second reticle layout diagram for double overlap patterning in a method of forming a fine pattern of a semiconductor device according to the present invention.
본 발명은 도 1a와 같은 코아 영역에서의 레티클 레이아웃을 종래와 같이 그대로 이분하는 것이 아니라, 연결되는 패턴 부분을 길게 하여 첫 번째 마스크와 두 번째 마스크 간의 노광시 연결되는 패턴 부분을 겹치게 노광하도록 한다. 즉, 도 3a,3b에서 보는 바와 같이, 본 발명의 레티클 레이아웃도는 패턴 하단의 연결되는 부분이 종래의 도 2a,2b에 비교하여 볼 때 더욱 길게 되어 있는 것을 알 수 있다.The present invention does not divide the reticle layout in the core region as shown in FIG. 1A as it is, but instead extends the pattern portions to be connected to overlap the pattern portions to be connected when exposing the first mask and the second mask. That is, as shown in Figures 3a, 3b, it can be seen that the reticle layout diagram of the present invention is longer than when compared to the conventional Figures 2a, 2b at the bottom of the pattern.
도 3c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도이다. 그리고, 도 3d는 도3a의 첫 번째 레티클 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면이고, 도 3e는 도3b의 두 번째 레티클 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면이다. 3C is a layout diagram of overlapping first and second reticles during double overlap patterning in a method of forming a fine pattern of a semiconductor device according to the present invention. 3D illustrates a patterning simulation result through the first reticle layout of FIG. 3A, and FIG. 3E illustrates a patterning simulation result through the second reticle layout of FIG. 3B.
도 3f는 첫 번째 및 두 번째 패터닝 후 최종 패터닝 시뮬레이션 결과를 나타낸 도면이다. 이러한 경우 오버레이가 벗어나도 겹쳐지는 영역만큼 공정 마진이 있기 때문에 코아/페리 영역과 같이 복잡하게 이어져 있는 패턴을 효과적으로 나눠서 패터닝할 수 있게 된다.3F is a diagram showing final patterning simulation results after first and second patterning. In this case, since there is a process margin as much as the overlapping area even if the overlay is removed, it is possible to effectively divide and pattern a complicated pattern such as a core / ferry area.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따른 공정 단면도이다.4A to 4H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the present invention.
먼저, 도 4a를 참조하면, 실리콘 기판(100)의 상부에 실리콘 식각을 위한 나이트라이드(Nitride)층(102)을 형성한다. 그리고, 나이트라이드층(102)의 상부에 비정질 탄소(Amorphous Carbon:a-C)층(104)을 형성한다. 또한, 비정질 탄소층(104)의 상부에 SiON층(실리콘산화질화막;106), 폴리층(108), SiON층(110) 및 폴리층(112)을 차례로 형성한다.First, referring to FIG. 4A, a
여기서, SiON층(110)은 폴리층(108,112)의 사이에서 베리어(Barrier) 역할을 한다. 그리고, SiON층(106)은 기판에 형성된 비정질 탄소층(104)의 식각시 선택비가 높은 하드마스크로 사용된다.Here, the
이후에, 도 4b에서와 같이, 폴리층(112)의 상부에 하부유기반사방지막(Bottom Anti-Reflective Coating Layer;BARC;114)을 형성한다. 그리고, 하부유기반사방지막(114)의 상부에 첫 번째 레티클을 통하여 포토 레지스트(116) 패턴을 형성한다.Thereafter, as shown in FIG. 4B, a bottom anti-reflective coating layer (BARC) 114 is formed on the
여기서, 포토 레지스트(116)가 좁게 형성된 좌측의 패턴 (A)은 겹쳐지지 않는 패턴을 나타내고, 포토 레지스트(116)가 넓게 형성된 우측의 패턴 (B)은 겹쳐지는 패턴을 나타낸다.Here, the pattern A on the left side in which the
이어서, 도 4c에서와 같이, 포토 레지스트(116) 패턴을 식각 마스크로 하여 폴리층(112)을 식각하여 폴리층(112) 패턴을 형성하고 하부유기반사방지막(114)을 제거한다.Subsequently, as shown in FIG. 4C, the
다음에, 도 4d에서와 같이, 상기 구조물의 전면에 하부유기반사방지막(118)을 형성하고, 하부유기반사방지막(118)의 상부에 두 번째 레티클을 통하여 포토 레지스트(120) 패턴을 형성한다.Next, as shown in FIG. 4D, a lower
이후에, 도 4e에서와 같이, 포토 레지스트(120) 및 폴리층(112) 패턴을 식각 마스크로 하여 SiON층(110)을 식각한다. 이러한 경우, (A)와 같이 첫 번째와 두 번째 레티클 레이아웃이 겹쳐지지 않는 좌측의 패턴은 상부층의 SiON층(110) 패턴이 형성되지만, (B)와 같이 첫 번째와 두 번째 레티클 레이아웃이 겹쳐지는 우측의 패턴은 상부층의 SiON층(110) 패턴이 형성되지 않고 그대로 남아있게 된다.Thereafter, as shown in FIG. 4E, the
이어서, 도 4f와 같이, 하부층의 폴리층(108)을 식각하게 되면, 상부층에 SiON층(110)이 남아있는 (B)영역은 식각이 되지 않지만, SiON층(110)이 없는 (A)영역은 식각된다.Subsequently, as shown in FIG. 4F, when the
이후에, (A)영역의 비정질 탄소층(104)과 SiON층(106)을 식각할 경우 최종적으로 얻어지는 패턴은 도 4g와 같다. 그리고, (A)영역의 나이트라이드층(102), 비정질 탄소층(104) 및 SiON층(106)을 식각할 경우 최종적으로 얻어지는 패턴은 도 4h와 같다.Subsequently, when the
본 발명은 코아/페리 영역과 같은 복잡한 패턴을 형성함에 있어서 레이아웃의 연결되는 부분을 첫 번째와 두 번째 패터닝시 겹쳐서 노광하여 피치를 두 배로 함으로써 파장의 한계를 극복함은 물론, 복잡한 구조의 패턴을 오버레이 문제없이 효과적으로 형성할 수 있게 된다. 이에 따라, 본 발명은 이중 겹침 패터닝을 통하여 노광 파장의 한계를 극복하여 효과적으로 미세 구조 패턴을 형성할 수 있도록 한다.In the present invention, in forming a complex pattern such as a core / ferry region, the overlapping portions of the layout are overlapped and exposed at the first and second patterning to double the pitch to overcome the limitations of the wavelength, as well as to solve the complex structure pattern. It can be formed effectively without an overlay problem. Accordingly, the present invention can effectively form a microstructure pattern by overcoming the limitation of the exposure wavelength through double overlap patterning.
도 1a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 코아 영역에서의 레티클 레이아웃도. 1A is a reticle layout diagram in a core region in a method of forming a fine pattern of a conventional semiconductor device.
도 1b 및 도 1c는 도 1a의 레이아웃을 통한 패터닝시 결함이 발생된 시뮬레이션 결과를 설명하기 위한 도면. 1B and 1C are diagrams for explaining simulation results in which defects are generated during patterning through the layout of FIG. 1A.
도 2a는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 첫번째 레티클 레이아웃도. 2A is a first reticle layout diagram for double patterning in a method of forming a fine pattern of a conventional semiconductor device.
도 2b는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝을 위한 두번째 레티클 레이아웃도. FIG. 2B is a second reticle layout diagram for double patterning in a method of forming a fine pattern of a conventional semiconductor device. FIG.
도 2c는 종래의 반도체 소자의 미세 패턴 형성 방법에서 이중 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도. FIG. 2C is a layout diagram of overlapping first and second reticles during double patterning in a method of forming a fine pattern of a conventional semiconductor device. FIG.
도 3a는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 첫번째 레티클 레이아웃도. 3A is a first reticle layout diagram for double overlap patterning in a method of forming a fine pattern of a semiconductor device according to the present invention.
도 3b는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝을 위한 두번째 레티클 레이아웃도. 3B is a second reticle layout diagram for double overlap patterning in a method for forming a fine pattern of a semiconductor device according to the present invention;
도 3c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서 이중 겹침 패터닝시 첫 번째 및 두 번째 레티클이 겹쳐진 레이아웃도.Figure 3c is a layout of the first and second reticle is overlapped during double overlap patterning in the method of forming a fine pattern of a semiconductor device according to the present invention.
도 3d는 도3a의 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면. 3D is a diagram illustrating a patterning simulation result through the layout of FIG. 3A.
도 3e는 도3b의 레이아웃을 통한 패터닝 시뮬레이션 결과를 나타낸 도면. 3E is a diagram illustrating a patterning simulation result through the layout of FIG. 3B.
도 3f는 첫 번째 및 두 번째 패터닝 후 최종 패터닝 시뮬레이션 결과를 나타 낸 도면. 3F shows the results of the final patterning simulation after the first and second patterning.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따른 공정 단면도.4A to 4H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the present invention.
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| JP2003234274A (en) * | 2002-02-07 | 2003-08-22 | Fuji Photo Film Co Ltd | Nearfield light exposure method by mask multiple exposure |
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