KR101156896B1 - Semiconductor package substrate and manufacturing method of the same - Google Patents

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KR101156896B1 KR1020100066534A KR20100066534A KR101156896B1 KR 101156896 B1 KR101156896 B1 KR 101156896B1 KR 1020100066534 A KR1020100066534 A KR 1020100066534A KR 20100066534 A KR20100066534 A KR 20100066534A KR 101156896 B1 KR101156896 B1 KR 101156896B1
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Abstract

본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것으로서, 일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판과; 상기 부품면의 범프 패드 상에 형성된 제1표면처리층과; 상기 솔더면의 솔더링 패드 상에 형성된 제2표면처리층을 포함하며, 상기 제1표면처리층과 상기 제2표면처리층의 두께가 서로 다른 반도체 패키지 기판이 개시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package substrate and a method of manufacturing the same, wherein the circuit pattern includes a component surface having a circuit pattern including bump pads for semiconductor mounting on one surface thereof and a soldering pad for coupling with external components on the other surface. A base substrate having a formed solder surface; A first surface treatment layer formed on the bump pad of the component surface; Disclosed is a semiconductor package substrate including a second surface treatment layer formed on a soldering pad of the solder surface and having different thicknesses of the first surface treatment layer and the second surface treatment layer.

Description

반도체 패키지 기판 및 그 제조방법 {Semiconductor package substrate and manufacturing method of the same}Semiconductor package substrate and manufacturing method of the same

본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package substrate and a method of manufacturing the same.

제품의 사이클이 짧아지면서 고객의 요구에 신속한 대응과 개발기간을 단축해야 하는 상황에서 반도체용 기판의 박판화 경향으로 고객사에 납품하는 크기인 스트립(strip) 기판 및 단위(unit) 기판의 휨(Warpage)은 해결해야 할 핵심적인 기술 문제로 떠오르고 있다. As the cycle of the product is shortened, it is necessary to quickly respond to customer demands and shorten the development period, and the warpage of strip and unit boards, which is the size delivered to customers due to the trend of thinning of semiconductor substrates Is emerging as a key technical problem to be solved.

기판에 반도체 칩을 패키징할 때 기판이 휘어져 있으면 칩이 파손되는 문제를 야기하고 있어서 반도체 패키징 업체들은 신규 기판을 승인하는데 휨에 대한 사양을 요구하는 실정이다.
When packaging a semiconductor chip on a substrate, if the substrate is bent, the chip is broken, which causes semiconductor packaging companies to require the specification of warpage to approve a new substrate.

기판의 휨을 줄이는 기존의 방법은 크게 세 가지로 나눌 수 있다.Conventional methods for reducing the warpage of the substrate can be divided into three major.

첫 번째 방법은 기판에 관통 슬릿을 만들어 기판에 작용하는 기판 휨을 해소하는 방법이며, 두 번째 방법은 기판에 강성을 증가시키는 층을 삽입하여 휨에 대한 저항을 크게 함으로써 기판의 휨을 개선하는 방법이며, 세 번째 방법은 기판의 휨을 발생시키는 주요 원인이 되는 솔더레지스트층과 구리층의 더미 영역(dummy area)을 조정하여 휨을 줄이는 방법이다. The first method is to solve the warpage of the substrate by creating a through slit in the substrate, and the second method is to improve the warpage of the substrate by inserting a layer that increases rigidity into the substrate to increase the resistance to the warpage. The third method is to reduce the warpage by adjusting the dummy areas of the solder resist layer and the copper layer which are the main causes of warpage of the substrate.

그러나, 이러한 방법들은 스트립 크기의 기판의 휨을 개선할 수 있으나 단위 크기의 기판에서 발생하는 휨을 해결할 수 없는 문제점이 있다.
However, these methods can improve the warpage of the strip size substrate, but there is a problem that can not solve the warpage occurring in the unit size substrate.

이하, 도 1 내지 도 2를 참조하여 종래기술의 일 실시예에 따른 반도체 패키지 기판의 구조를 개략적으로 설명한다. Hereinafter, a structure of a semiconductor package substrate according to an exemplary embodiment of the prior art will be described with reference to FIGS. 1 to 2.

도 1을 참조하면, 반도체 패키지 기판(10)은 코어 절연층(11)의 일면, 예를 들어, 부품면에 회로용 금속층, 예를 들어, 범프 패드를 구성하는 제1구리층(12a)과 제1표면처리층(13a)을 가지며, 코어 절연층(11)의 타면, 예를 들어, 솔더면에 회로용 금속층, 예를 들어, 솔더링 패드를 구성하는 제2구리층(12b)과 제2표면처리층(13b)을 갖는다. Referring to FIG. 1, the semiconductor package substrate 10 may include a first copper layer 12a constituting a circuit metal layer, for example, a bump pad, on one surface, for example, a component surface of the core insulating layer 11. 2nd copper layer 12b and 2nd which have a 1st surface treatment layer 13a and comprise a metal layer for circuits, for example, a soldering pad, on the other surface, for example, a solder surface of the core insulating layer 11 It has the surface treatment layer 13b.

상기 코어 절연층(11)의 양면에 형성되는 제1구리층(12a)과 제2구리층(12b) 및 제1표면처리층(13a)과 제2표면처리층(13b)은 통상 대칭되는 형상으로 실질적으로 동일한 두께로 형성된다. The first copper layer 12a and the second copper layer 12b and the first surface treatment layer 13a and the second surface treatment layer 13b formed on both surfaces of the core insulating layer 11 are generally symmetrical. To substantially the same thickness.

이때, 기판을 구성하는 여러층의 열팽창계수(CTE) 차이 및 패키지 생산 공정에서 수반되는 온도 변화에 의하여 단위 크기의 최종 제품에서 도 2에 나타낸 바와 같이 부품면(도면에서 상면)으로 오목하게 휘거나, 또는 반대로 부품면으로 볼록하게 휘는 휨(warpage)이 발생된다.
At this time, due to the difference in the coefficient of thermal expansion (CTE) of the various layers constituting the substrate and the temperature change accompanying the package production process, the final product of the unit size is concave or curved into the component surface (upper surface in the drawing) as shown in FIG. On the contrary, warpage occurs convexly to the part surface.

따라서, 스트립 크기의 기판의 휨 뿐 아니라 최종 제품이 되는 단위 크기의 기판에서 발생하는 휨을 해결할 수 있는 방안이 절실히 요구되고 있다.Therefore, there is an urgent need for a method capable of solving not only the warpage of the strip size substrate but also the warpage occurring in the unit size substrate which becomes the final product.

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 기판의 휨에 가장 실질적인 영향을 주면서 제품의 박판화에 대응할 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.The present invention is to solve the above-mentioned problems of the prior art, an aspect of the present invention is to provide a semiconductor package substrate and a method for manufacturing the same that can respond to the thinning of the product while having the most substantial effect on the warpage of the substrate.

본 발명의 다른 측면은 기판의 휨에 가장 큰 영향을 주면서 원 샷(one shot) 몰드에 대응 가능한 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a semiconductor package substrate capable of coping with a one shot mold while having the greatest influence on the bending of the substrate, and a method of manufacturing the same.

본 발명의 또 다른 측면은 패널 기판, 스트립 기판 및 단위 기판 모두의 휨을 개선할 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.
Another aspect of the present invention is to provide a semiconductor package substrate and a method of manufacturing the same that can improve the warpage of both the panel substrate, strip substrate and unit substrate.

본 발명의 바람직한 일 측면에 따르면:According to one preferred aspect of the invention:

일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판;A base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface;

상기 부품면의 범프 패드 상에 형성된 제1표면처리층; 및A first surface treatment layer formed on the bump pad of the component surface; And

상기 솔더면의 솔더링 패드 상에 형성된 제2표면처리층;A second surface treatment layer formed on the soldering pad of the solder surface;

을 포함하며,/ RTI >

상기 제1표면처리층과 상기 제2표면처리층의 두께가 서로 다른 반도체 패키지 기판이 제공된다.A semiconductor package substrate having different thicknesses of the first surface treatment layer and the second surface treatment layer is provided.

상기 반도체 패키지 기판에서, 상기 베이스 기판은 내층 회로용 금속층을 갖는 다층 기판일 수 있다.In the semiconductor package substrate, the base substrate may be a multilayer substrate having a metal layer for an inner layer circuit.

바람직하게는, 상기 제1표면처리층과 상기 제2표면처리층의 두께차가 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

바람직하게는, 상기 제1표면처리층이 제1니켈도금층과 제1금도금층을 포함하며, 상기 제2표면처리층이 제2니켈도금층과 제2금도금층을 포함하며, 상기 제1니켈도금층과 상기 제2니켈도금층의 두께가 서로 다를 수 있다.Preferably, the first surface treatment layer includes a first nickel plating layer and a first gold plating layer, and the second surface treatment layer includes a second nickel plating layer and a second gold plating layer, and the first nickel plating layer and The thickness of the second nickel plating layer may be different from each other.

여기서, 바람직하게는, 상기 제1니켈도금층과 상기 제2니켈도금층의 두께차가 3 내지 10㎛일 수 있다.Here, preferably, the thickness difference between the first nickel plating layer and the second nickel plating layer may be 3 to 10 μm.

일 실시예에 따르면, 상기 제1니켈도금층의 두께가 3 내지 12㎛이고, 상기 제2니켈도금층의 두께가 6 내지 15㎛일 수 있다.According to an embodiment, the thickness of the first nickel plating layer may be 3 to 12 μm, and the thickness of the second nickel plating layer may be 6 to 15 μm.

다른 실시예에 따르면, 상기 제1니켈도금층의 두께가 6 내지 15㎛이고, 상기 제2니켈도금층의 두께가 3 내지 12㎛일 수 있다.According to another embodiment, the thickness of the first nickel plating layer may be 6 to 15 μm, and the thickness of the second nickel plating layer may be 3 to 12 μm.

추가적으로, 상기 베이스 기판의 양면에 각각 형성되며, 상기 범프 패드 및 상기 솔더링 패드를 노출시키는 개구부를 갖는 솔더레지스트층을 더 포함할 수 있다.
In addition, the semiconductor substrate may further include a solder resist layer formed on both surfaces of the base substrate and having an opening exposing the bump pad and the soldering pad.

본 발명의 바람직한 또 다른 측면에 따르면, According to another preferred aspect of the present invention,

일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판을 제공하는 단계; 및Providing a base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed on one surface, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface; And

상기 부품면의 범프 패드 및 상기 솔더면의 솔더링 패드 상에 제1표면처리층 및 제2표면처리층을 각각 형성하는 단계;Forming a first surface treatment layer and a second surface treatment layer on the bump pad of the component surface and the soldering pad of the solder surface, respectively;

를 포함하며,/ RTI >

상기 제1표면처리층과 상기 제2표면처리층의 두께를 서로 다르게 형성하는 반도체 패키지 기판의 제조방법이 제공된다.A method of manufacturing a semiconductor package substrate is provided which forms the thicknesses of the first surface treatment layer and the second surface treatment layer differently.

상기 제조방법에서, 상기 베이스 기판은 내층 회로용 금속층을 갖는 다층 기판일 수 있다.In the manufacturing method, the base substrate may be a multi-layer substrate having a metal layer for the inner layer circuit.

바람직하게는, 상기 제공된 베이스 기판이 상기 부품면으로 볼록하게 휘는 경우 상기 제1표면처리층의 두께를 상기 제2표면처리층의 두께보다 크게 형성할 수 있다.Preferably, when the provided base substrate is convexly curved to the component surface, the thickness of the first surface treatment layer may be greater than the thickness of the second surface treatment layer.

바람직하게는, 상기 제공된 베이스 기판이 상기 부품면으로 오목하게 휘는 경우 상기 제1표면처리층의 두께를 상기 제2표면처리층의 두께보다 작게 형성할 수 있다.Preferably, when the provided base substrate is concavely curved to the component surface, the thickness of the first surface treatment layer may be smaller than the thickness of the second surface treatment layer.

바람직하게는, 상기 제1표면처리층과 상기 제2표면처리층의 두께차가 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

바람직하게는, 상기 제1표면처리층 및 상기 제2표면처리층을 형성하는 단계는: Preferably, the step of forming the first surface treatment layer and the second surface treatment layer is:

상기 베이스 기판의 부품면의 범프 패드 및 솔더면의 솔더링 패드 상에 제1니켈도금층 및 제2니켈도금층을 각각 형성하는 단계와, 상기 제1니켈도금층 및 상기 제2니켈도금층 상에 제1금도금층 및 제2금도금층을 각각 형성하는 단계를 포함하며, Forming a first nickel plating layer and a second nickel plating layer on the bump pad of the component surface of the base substrate and the soldering pad of the solder surface, respectively, and a first gold plating layer on the first nickel plating layer and the second nickel plating layer. And forming second gold plating layers, respectively.

상기 제1니켈도금층과 상기 제2니켈도금층의 두께를 다르게 형성할 수 있다.The thickness of the first nickel plating layer and the second nickel plating layer may be different.

여기서, 상기 베이스 기판이 상기 부품면으로 볼록하게 휘는 경우 상기 제1니켈도금층의 두께를 상기 제2니켈도금층의 두께보다 크게 형성할 수 있으며, 일 실시예에 따르면, 상기 제1니켈도금층의 두께가 6 내지 15㎛이고, 상기 제2니켈도금층의 두께가 3 내지 12㎛일 수 있다.Here, when the base substrate is convexly curved to the part surface, the thickness of the first nickel plating layer may be greater than the thickness of the second nickel plating layer. According to an embodiment, the thickness of the first nickel plating layer may be 6 to 15㎛, the second nickel plating layer may have a thickness of 3 to 12㎛.

상기 베이스 기판이 상기 부품면으로 오목하게 휘는 경우 상기 제1니켈도금층의 두께를 상기 제2니켈도금층의 두께보다 작게 형성할 수 있으며, 일 실시예에 따르면, 상기 제1니켈도금층의 두께가 3 내지 12㎛이고, 상기 제2니켈도금층의 두께가 6 내지 15㎛일 수 있다.When the base substrate is concavely curved to the component surface, the thickness of the first nickel plating layer may be smaller than the thickness of the second nickel plating layer. According to an embodiment, the thickness of the first nickel plating layer may be 3 to 3 times. 12 μm, and the thickness of the second nickel plating layer may be 6 to 15 μm.

추가적으로, 상기 베이스 기판을 제공하는 단계 이후에, 상기 베이스 기판의 양면에 상기 범프 패드 및 상기 솔더링 패드를 각각 노출시키는 개구부를 갖는 솔더레지스트층을 각각 형성하는 단계를 더 포함할 수 있다.
In addition, after the providing of the base substrate, the method may further include forming solder resist layers each having openings exposing the bump pads and the soldering pads, respectively, on both sides of the base substrate.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
Prior to this, the terms or words used in this specification and claims are not to be interpreted in a conventional and dictionary sense, and the inventors may appropriately define the concept of terms in order to best describe their own invention. It should be interpreted as meaning and concept corresponding to the technical idea of the present invention based on the principle that the present invention.

본 발명에 따르면, 표면처리층의 두께를 변화시켜 기판의 휨을 근본적으로 개선할 수 있다.According to the present invention, it is possible to fundamentally improve the warpage of the substrate by changing the thickness of the surface treatment layer.

생산공정에 수반되는 기판의 온도 감소에 따라 기판을 구성하는 여러 층의 열 팽창률 차이로 기판이 휘게 된다. 본 발명에서는 볼록하게 휘는 면의 표면처리층의 두께를 오목하게 휘는 면의 표면처리층보다 두껍게 형성하여 층 두께를 비대칭으로 조정함으로써 베이스 기판에서 발생되는 기판 수축량을 표면처리층에서 발생하는 기판 수축량과 상쇄시켜 기판의 휨 량을 대폭 감소시킬 수 있다. As the temperature of the substrate accompanying the production process decreases, the substrate bends due to the difference in thermal expansion rates of the various layers constituting the substrate. In the present invention, by forming the thickness of the surface treatment layer of the convex curved surface thicker than the surface treatment layer of the concave curved surface to adjust the layer thickness asymmetrically, the amount of substrate shrinkage generated in the base substrate and the amount of substrate shrinkage generated in the surface treatment layer and The offset can significantly reduce the amount of warpage of the substrate.

나아가, 기판이 박판화 되어도 기판의 휨을 대폭 줄이기 위한 추가적인 공정이 필요 없으며, 패널, 스트립 및 단위 기판 사이즈에 상관없이 다양한 제품에 적용할 수 있다.
Furthermore, even if the substrate is thinned, no additional process is required to significantly reduce the warpage of the substrate, and it can be applied to various products regardless of the panel, strip, and unit substrate sizes.

도 1 내지 도 2는 종래기술의 일 실시예에 따른 반도체 패키지 기판을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 3 내지 도 4는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지 기판을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 5 내지 도 6은 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지 기판을 설명하기 위하여 개략적으로 나타낸 단면도이다.
도 7 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 반도체 패키지 기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정흐름도이다.
도 9 내지 도 10은 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지 기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정흐름도이다.1 to 2 are cross-sectional views schematically illustrating a semiconductor package substrate according to an embodiment of the prior art.
3 to 4 are cross-sectional views schematically illustrating a semiconductor package substrate according to an exemplary embodiment of the present invention.
5 to 6 are cross-sectional views schematically illustrating a semiconductor package substrate according to another exemplary embodiment of the present invention.
7 to 8 are schematic flowcharts illustrating a method of manufacturing a semiconductor package substrate according to an exemplary embodiment of the present invention.
9 to 10 are schematic flowcharts illustrating a method of manufacturing a semiconductor package substrate according to another exemplary embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 도면에 도시된 각 구성요소의 크기는 설명을 위하여 간략하게 나타낸 것으로서, 실제 구성 크기와 실질적으로 대응되는 것은 아님이 주지되어야 한다.BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. In addition, it is to be noted that the size of each component shown in the drawings is shown for simplicity of description and does not substantially correspond to the actual configuration size.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
In the following description of the present invention, detailed description of known related arts will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured by the present invention. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms.

본 발명에서 사용되는 용어, "부품면"은 통상 반도체 소자가 탑재되는 면을 의미하며, "솔더면"은 외부 부품과의 결합을 위하여 통상 솔더볼이 탑재되는 면을 의미한다.
As used herein, the term "part surface" generally refers to a surface on which a semiconductor device is mounted, and the "solder surface" refers to a surface on which a solder ball is usually mounted for coupling with an external component.

본 발명에서 사용되는 표현, "부품면으로 볼록하게 휘는 경우"는 기판의 코어층을 기준으로 부품면과 솔더면 중 부품면측 수직 방향으로 상대적으로 돌출되어 휘는 경우를 의미한다. 이와 유사하게, 본 발명에서 사용되는 표현, "부품면으로 오목하게 휘는 경우"는 기판의 코어층을 기준으로 부품면과 솔더면 중 솔더면측 수직 방향으로 상대적으로 돌출되어 휘는 경우를 의미한다.
The expression used in the present invention, " convex convex to the component surface " means a case where the component surface and the solder surface are protruded relatively in the vertical direction of the component surface side based on the core layer of the substrate. Similarly, the expression used in the present invention, "in the case of concave concave to the component surface" means a case of protruding relatively in the vertical direction of the solder surface side of the component surface and the solder surface relative to the core layer of the substrate.

반도체 패키지 기판의 휨 현상이 발생하는 원인은 기판을 구성하는 여러 층의 열 팽창률이 상이하고 기판 및 패키지 생산공정에서 수반되는 온도 변화에 기인한다.The cause of warpage of the semiconductor package substrate is caused by different thermal expansion coefficients of the various layers constituting the substrate and a change in temperature accompanying the substrate and package production process.

이에, 본 발명에서는 부품면과 솔더면의 표면처리층의 두께를 상이하게 조정함으로써 휨을 발생시키는 응력 방향에 대해 서로 상반되는 방향으로 응력이 발생되도록 하고, 결과적으로 서로 상반되는 열 응력의 상쇄를 통해서 기판의 휨을 개선하고자 한다.
Accordingly, in the present invention, by differently adjusting the thickness of the surface treatment layer of the component surface and the solder surface, the stress is generated in a direction opposite to each other with respect to the stress direction causing the warpage, and consequently through the offset of the mutual stress It is intended to improve the warpage of the substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 패키지 기판Semiconductor package substrate

도 3 내지 도 4는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지 기판을 설명하기 위하여 개략적으로 나타낸 단면도이고, 도 5 내지 도 6은 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지 기판을 설명하기 위하여 개략적으로 나타낸 단면도이다.
3 to 4 are cross-sectional views schematically illustrating a semiconductor package substrate according to an exemplary embodiment of the present invention, and FIGS. 5 to 6 illustrate semiconductor package substrates according to another exemplary embodiment of the present invention. A schematic cross-sectional view.

본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판은:A semiconductor package substrate according to one preferred embodiment of the present invention is:

일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판과;A base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface;

상기 부품면의 범프 패드 상에 형성된 제1표면처리층과; A first surface treatment layer formed on the bump pad of the component surface;

상기 솔더면의 솔더링 패드 상에 형성된 제2표면처리층;A second surface treatment layer formed on the soldering pad of the solder surface;

을 포함하며,/ RTI >

상기 제1표면처리층과 상기 제2표면처리층의 두께가 서로 다르다.The thicknesses of the first surface treatment layer and the second surface treatment layer are different from each other.

상기 베이스 기판은 내층 회로용 금속층을 갖는 다층 기판일 수 있다.The base substrate may be a multilayer substrate having a metal layer for an inner layer circuit.

바람직하게는, 상기 제1표면처리층과 상기 제2표면처리층의 두께차가 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

바람직하게는, 상기 제1표면처리층이 제1니켈도금층과 제1금도금층을 포함하며, 상기 제2표면처리층이 제2니켈도금층과 제2금도금층을 포함하며, 상기 제1니켈도금층과 상기 제2니켈도금층의 두께가 서로 다를 수 있다.Preferably, the first surface treatment layer includes a first nickel plating layer and a first gold plating layer, and the second surface treatment layer includes a second nickel plating layer and a second gold plating layer, and the first nickel plating layer and The thickness of the second nickel plating layer may be different from each other.

추가적으로, 상기 베이스 기판의 양면에 각각 형성되며, 상기 범프 패드 및 상기 솔더링 패드를 노출시키는 개구부를 갖는 솔더레지스트층을 더 포함할 수 있다.
In addition, the semiconductor substrate may further include a solder resist layer formed on both surfaces of the base substrate and having an opening exposing the bump pad and the soldering pad.

이하, 도 3 내지 도 4를 참조하여 본 발명의 바람직한 제1실시예에 따른 반도체 패키지 기판을 설명한다.
Hereinafter, a semiconductor package substrate according to a first embodiment of the present invention will be described with reference to FIGS. 3 to 4.

도 3을 참조하면, 상기 반도체 패키지 기판(100)은 절연층(101)의 일면에 반도체 실장을 위한 범프 패드(102a)를 포함하는 회로패턴이 형성된 부품면을 가지며, 절연층(101)의 타면에 외부 부품과의 결합을 위한 솔더링 패드(102b)를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판과; 상기 부품면의 범프 패드(102a) 상에 형성된 제1표면처리층(103a+104a)과; 상기 솔더면의 솔더링 패드(102b) 상에 형성된 제2표면처리층(103b+104b)을 포함하며, 상기 제1표면처리층(103a+104a)의 두께가 상기 제2표면처리층(103b+104b)의 두께보다 크다.Referring to FIG. 3, the semiconductor package substrate 100 has a component surface having a circuit pattern including bump pads 102a for semiconductor mounting on one surface of the insulating layer 101, and the other surface of the insulating layer 101. A base substrate having a solder surface on which a circuit pattern including a soldering pad 102b for coupling with external components is formed; A first surface treatment layer (103a + 104a) formed on the bump pad (102a) of the component surface; And a second surface treatment layer 103b + 104b formed on the soldering pad 102b of the solder surface, wherein the thickness of the first surface treatment layer 103a + 104a is the second surface treatment layer 103b + 104b. ) Is greater than the thickness.

바람직하게는, 상기 제1표면처리층(103a+104a)과 상기 제2표면처리층(103b+104b)의 두께차는 상기 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있도록 3 내지 10㎛일 수 있다.
Preferably, the thickness difference between the first surface treatment layer 103a + 104a and the second surface treatment layer 103b + 104b may be 3 to 10 μm to offset the warpage of the base substrate to correct the warpage.

도 3에서는 설명의 편의를 위하여 베이스 기판의 회로 패턴 중 접속단자 부분만을 확대하여 나타내었으나, 당업자라면, 부품면에 접속단자로서 형성된 범프 패드(102a) 외의 회로패턴 및 솔더면에 접속단자로서 형성된 솔더링 패드(102b) 외의 회로패턴이 구비됨을 충분히 인식할 수 있을 것이다.
In FIG. 3, only the connection terminal portion of the circuit pattern of the base substrate is enlarged for convenience of description. However, those skilled in the art will appreciate that soldering formed as a connection terminal on the solder surface and a circuit pattern other than the bump pad 102a formed as the connection terminal on the component surface. It will be appreciated that a circuit pattern other than the pad 102b is provided.

또한, 본 도면에서는 상기 베이스 기판의 코어로서 절연층(101)만을 도시하였으나, 상기 베이스 기판은 필요에 따라 내층 회로용 금속층을 갖는 다층 기판일 수 있다.
In addition, although only the insulating layer 101 is shown as a core of the base substrate in this drawing, the base substrate may be a multilayer substrate having a metal layer for an inner layer circuit, if necessary.

상기 절연층으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
As the insulating layer, a conventional resin insulating material may be used. The resin insulating material may be thermosetting resin such as FR-4, Bismaleimide Triazine (BT), Ajinomoto Build up Film (ABF), thermoplastic resin such as polyimide, or the like. Resin impregnated with a reinforcing material such as a fiber or an inorganic filler, for example, prepreg may be used, and thermosetting resin and / or photocurable resin may be used, but is not particularly limited thereto.

상기 회로패턴은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 전형적이다.
The circuit pattern may be applied without limitation as long as it is used as a conductive metal for circuits in the circuit board field, and copper is typically used.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
The surface treatment layer is not particularly limited as long as it is known in the art, for example, electrolytic gold plating, electroless gold plating, organic solderability preservative or electroless tin plating (OSP). Formed by Immersion Tin Plating, Immersion Silver Plating, ENIG (electroless nickel and immersion gold), Electroless Nickel Plating / Replacement Plating, DIG Plating, Direct Immersion Gold Plating, Hot Air Solder Leveling Can be.

본 실시예에 따르면, 상기 제1표면처리층(103a+104a)이 제1니켈도금층(103a)과 제1금도금층(104a)을 포함하며, 상기 제2표면처리층(103b+104b)이 제2니켈도금층(103b)과 제2금도금층(104b)을 포함하며, 상기 제1니켈도금층(103a)의 두께가 상기 제2니켈도금층(103b)의 두께보다 크게 형성될 수 있다.According to the present embodiment, the first surface treatment layer 103a + 104a includes a first nickel plating layer 103a and a first gold plating layer 104a, and the second surface treatment layer 103b + 104b is formed of a first surface treatment layer 103a + 104a. The second nickel plating layer 103b and the second gold plating layer 104b may be formed, and the thickness of the first nickel plating layer 103a may be greater than the thickness of the second nickel plating layer 103b.

바람직하게는, 상기 제1니켈도금층(103a)과 상기 제2니켈도금층(103b)의 두께차가 상기 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있도록 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first nickel plating layer 103a and the second nickel plating layer 103b may be 3 to 10 μm so as to cancel the warpage of the base substrate to correct the warpage.

바람직하게는, 상기 제1니켈도금층(103a)의 두께가 6 내지 15㎛이고, 상기 제2니켈도금층(103b)의 두께가 3 내지 12㎛인 범위에서 두께차를 두어 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있다.
Preferably, the first nickel plating layer 103a has a thickness of 6 to 15 µm, and the second nickel plating layer 103b has a thickness difference of 3 to 12 µm to offset the warpage of the base substrate to compensate for the warpage. You can correct it.

또한, 상기 반도체 패키지 기판은 상기 베이스 기판의 양면에 각각 형성되며, 상기 범프 패드(102a) 및 상기 솔더링 패드(102b)를 노출시키는 개구부를 갖는 솔더레지스트층(도시되지 않음)을 더 포함할 수 있다. 이때, 상기 개구부에 의해 노출된 접속단자, 즉 범프 패드(102a) 및 솔더링 패드(102b) 상에 상술한 바와 같은 표면처리층이 형성될 수 있다.
The semiconductor package substrate may further include a solder resist layer (not shown) that is formed on both surfaces of the base substrate, and has openings exposing the bump pads 102a and the soldering pads 102b. . In this case, the surface treatment layer as described above may be formed on the connection terminal exposed by the opening, that is, the bump pad 102a and the soldering pad 102b.

상기 솔더레지스트층은 최외층 회로를 보호하는 보호층 기능을 하며, 전기적 절연을 위해 형성되는 것으로서, 최외층의 접속단자를 노출시키기 위해 개구부가 형성된다. 상기 솔더레지스트는 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트 잉크, 솔더레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으며, 적용 목적에 따라 열경화성 수지나 감광성 수지와 같은 절연재로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
The solder resist layer functions as a protective layer to protect the outermost layer circuit, and is formed for electrical insulation, and openings are formed to expose the connection terminals of the outermost layer. As the solder resist is known in the art, for example, it may be composed of a solder resist ink, a solder resist film or an encapsulant, and may be made of an insulating material such as a thermosetting resin or a photosensitive resin, depending on the application purpose. It is not specifically limited to this.

상술한 바에 따라 부품면의 제1표면처리층(103a+104a)의 두께를 솔더면의 제2표면처리층(103b+104b)의 두께보다 크게 형성함으로써, 도 4에 나타낸 바와 같이, 베이스 기판(100a)에서 부품면으로 볼록하게 발생되는 휨을 상쇄하여 최종 반도체 패키지 기판(100)의 휨을 방지할 수 있다.
As described above, by forming the thickness of the first surface treatment layer 103a + 104a of the component surface larger than the thickness of the second surface treatment layer 103b + 104b of the solder surface, as shown in FIG. It is possible to prevent the warpage of the final semiconductor package substrate 100 by canceling the warpage generated convexly to the component surface in 100a).

이하, 도 5 내지 도 6을 참조하여 본 발명의 바람직한 제2실시예에 따른 반도체 패키지 기판을 설명한다. 다만, 제1실시예와 중복되는 설명은 생략한다.
Hereinafter, a semiconductor package substrate according to a second exemplary embodiment of the present invention will be described with reference to FIGS. 5 to 6. However, description overlapping with the first embodiment will be omitted.

도 5를 참조하면, 상기 반도체 패키지 기판(200)은 절연층(201)의 일면에 반도체 실장을 위한 범프 패드(202a)를 포함하는 회로패턴이 형성된 부품면을 가지며, 절연층(201)의 타면에 외부 부품과의 결합을 위한 솔더링 패드(202b)를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판과; 상기 부품면의 범프 패드(202a) 상에 형성된 제1표면처리층(203a+204a)과; 상기 솔더면의 솔더링 패드(202b) 상에 형성된 제2표면처리층(203b+204b)을 포함하며, 상기 제1표면처리층(203a+204a)의 두께가 상기 제2표면처리층(203b+204b)의 두께보다 작다.Referring to FIG. 5, the semiconductor package substrate 200 has a component surface on which a circuit pattern including bump pads 202a for semiconductor mounting is formed on one surface of the insulating layer 201, and the other surface of the insulating layer 201. A base substrate having a solder surface on which a circuit pattern including a soldering pad 202b for coupling with an external component is formed; A first surface treatment layer (203a + 204a) formed on the bump pad (202a) of the component surface; And a second surface treatment layer 203b + 204b formed on the soldering pad 202b of the solder surface, wherein the thickness of the first surface treatment layer 203a + 204a is the second surface treatment layer 203b + 204b. Is less than the thickness.

바람직하게는, 상기 제1표면처리층(203a+204a)과 상기 제2표면처리층(203b+204b)의 두께차는 상기 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있도록 3 내지 10㎛일 수 있다.
Preferably, the thickness difference between the first surface treatment layer 203a + 204a and the second surface treatment layer 203b + 204b may be 3 to 10 μm to offset the warpage of the base substrate to correct the warpage.

도 5에서는 설명의 편의를 위하여 베이스 기판의 회로 패턴 중 접속단자 부분만을 확대하여 나타내었으나, 당업자라면, 부품면에 접속단자로서 형성된 범프 패드(202a) 외의 회로패턴 및 솔더면에 접속단자로서 형성된 솔더링 패드(202b) 외의 회로패턴이 구비됨을 충분히 인식할 수 있을 것이다.
In FIG. 5, only the connection terminal portion of the circuit pattern of the base substrate is enlarged for convenience of description. However, those skilled in the art will appreciate that soldering formed as a connection terminal on a solder pattern and a circuit pattern other than the bump pad 202a formed as a connection terminal on the component surface. It will be appreciated that a circuit pattern other than the pad 202b is provided.

또한, 본 도면에서는 상기 베이스 기판의 코어로서 절연층(201)만을 도시하였으나, 상기 베이스 기판은 필요에 따라 내층 회로용 금속층을 갖는 다층 기판일 수 있다.
In addition, although only the insulating layer 201 is shown as a core of the base substrate in this drawing, the base substrate may be a multilayer substrate having a metal layer for an inner layer circuit, if necessary.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
The surface treatment layer is not particularly limited as long as it is known in the art, for example, electrolytic gold plating, electroless gold plating, organic solderability preservative or electroless tin plating (OSP). Formed by Immersion Tin Plating, Immersion Silver Plating, ENIG (electroless nickel and immersion gold), Electroless Nickel Plating / Replacement Plating, DIG Plating, Direct Immersion Gold Plating, Hot Air Solder Leveling Can be.

본 실시예에 따르면, 상기 제1표면처리층(203a+204a)이 제1니켈도금층(203a)과 제1금도금층(204a)을 포함하며, 상기 제2표면처리층(203b+204b)이 제2니켈도금층(203b)과 제2금도금층(204b)을 포함하며, 상기 제1니켈도금층(203a)의 두께가 상기 제2니켈도금층(203b)의 두께보다 작게 형성될 수 있다.According to the present embodiment, the first surface treatment layer 203a + 204a includes a first nickel plated layer 203a and a first gold plated layer 204a, and the second surface treatment layer 203b + 204b includes a first surface treatment layer 203a + 204b. A second nickel plating layer 203b and a second gold plating layer 204b may be formed, and the thickness of the first nickel plating layer 203a may be smaller than that of the second nickel plating layer 203b.

바람직하게는, 상기 제1니켈도금층(203a)과 상기 제2니켈도금층(203b)의 두께차가 상기 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있도록 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first nickel plating layer 203a and the second nickel plating layer 203b may be 3 to 10 μm so as to cancel the warpage of the base substrate to correct the warpage.

바람직하게는, 상기 제1니켈도금층(203a)의 두께가 3 내지 12㎛이고, 상기 제2니켈도금층(203b)의 두께가 6 내지 15㎛인 범위에서 두께차를 두어 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있다.
Preferably, the first nickel plated layer 203a has a thickness of 3 to 12 μm, and the second nickel plated layer 203b has a thickness difference of 6 to 15 μm to offset the warpage of the base substrate to compensate for the warpage. You can correct it.

또한, 상기 반도체 패키지 기판은 상기 베이스 기판의 양면에 각각 형성되며, 상기 범프 패드(202a) 및 상기 솔더링 패드(202b)를 노출시키는 개구부를 갖는 솔더레지스트층(도시되지 않음)을 더 포함할 수 있다. 이때, 상기 개구부에 의해 노출된 접속단자, 즉 범프 패드(202a) 및 솔더링 패드(202b) 상에 상술한 바와 같은 표면처리층이 형성될 수 있다.
In addition, the semiconductor package substrate may further include a solder resist layer (not shown) that is formed on both surfaces of the base substrate and has an opening that exposes the bump pad 202a and the soldering pad 202b. . In this case, the surface treatment layer as described above may be formed on the connection terminal exposed by the opening, that is, the bump pad 202a and the soldering pad 202b.

상술한 바에 따라 부품면의 제1표면처리층(203a+204a)의 두께를 솔더면의 제2표면처리층(203b+204b)의 두께보다 작게 형성함으로써, 도 6에 나타낸 바와 같이, 베이스 기판(200a)에서 부품면으로 오목하게 발생되는 휨을 상쇄하여 최종 반도체 패키지 기판(200)의 휨을 방지할 수 있다.
As described above, by forming the thickness of the first surface treatment layer 203a + 204a of the component surface smaller than the thickness of the second surface treatment layer 203b + 204b of the solder surface, as shown in FIG. It is possible to prevent the warpage of the final semiconductor package substrate 200 by canceling the warpage generated concave to the component surface in 200a).

반도체 패키지 기판의 제조방법Manufacturing Method of Semiconductor Package Substrate

도 7 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 반도체 패키지 기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정흐름도이고, 도 9 내지 도 10은 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지 기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정흐름도이다.
7 to 8 are schematic flowcharts illustrating a method of manufacturing a semiconductor package substrate according to an exemplary embodiment of the present invention, and FIGS. 9 to 10 are semiconductor package substrates according to another exemplary embodiment of the present invention. Process flow diagram schematically shown to explain the manufacturing method of the.

본 발명의 바람직한 일 실시예에 따른 반도체 패키지 기판의 제조방법은:Method for manufacturing a semiconductor package substrate according to an embodiment of the present invention:

일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판을 제공하는 단계와; Providing a base substrate having a component surface having a circuit pattern including a bump pad for semiconductor mounting on one surface thereof and a solder surface having a circuit pattern including a soldering pad for coupling with external components on the other surface;

상기 부품면의 범프 패드 및 상기 솔더면의 솔더링 패드 상에 제1표면처리층 및 제2표면처리층을 각각 형성하는 단계를 포함하며,Forming a first surface treatment layer and a second surface treatment layer on the bump pad of the component surface and the soldering pad of the solder surface, respectively;

상기 제1표면처리층과 상기 제2표면처리층의 두께를 서로 다르게 형성한다.The thicknesses of the first surface treatment layer and the second surface treatment layer are different from each other.

바람직하게는, 상기 제1표면처리층과 상기 제2표면처리층의 두께차가 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

바람직하게는, 상기 제1표면처리층 및 상기 제2표면처리층을 형성하는 단계는: Preferably, the step of forming the first surface treatment layer and the second surface treatment layer is:

상기 베이스 기판의 부품면의 범프 패드 및 솔더면의 솔더링 패드 상에 제1니켈도금층 및 제2니켈도금층을 각각 형성하는 단계와, 상기 제1니켈도금층 및 상기 제2니켈도금층 상에 제1금도금층 및 제2금도금층을 각각 형성하는 단계를 포함하며, Forming a first nickel plating layer and a second nickel plating layer on the bump pad of the component surface of the base substrate and the soldering pad of the solder surface, respectively, and a first gold plating layer on the first nickel plating layer and the second nickel plating layer. And forming second gold plating layers, respectively.

상기 제1니켈도금층과 상기 제2니켈도금층의 두께를 다르게 형성할 수 있다.The thickness of the first nickel plating layer and the second nickel plating layer may be different.

추가적으로, 상기 베이스 기판을 제공하는 단계 이후에, 상기 베이스 기판의 양면에 상기 범프 패드 및 상기 솔더링 패드를 각각 노출시키는 개구부를 갖는 솔더레지스트층을 각각 형성하는 단계를 더 포함할 수 있다.
In addition, after the providing of the base substrate, the method may further include forming solder resist layers each having openings exposing the bump pads and the soldering pads, respectively, on both sides of the base substrate.

이하, 도 7 내지 도 8을 참조하여 본 발명의 바람직한 제1실시예에 따른 반도체 패키지 기판의 제조방법을 설명한다. 다만, 상술한 반도체 패키지 기판과 중복되는 설명은 생략한다.
Hereinafter, a method of manufacturing a semiconductor package substrate according to a first embodiment of the present invention will be described with reference to FIGS. 7 to 8. However, the description overlapping with the above-described semiconductor package substrate is omitted.

우선, 도 7을 참조하면, 절연층(301)의 일면에 반도체 실장을 위한 범프 패드(302a)를 포함하는 회로패턴이 형성된 부품면을 가지며, 절연층(301)의 타면에 외부 부품과의 결합을 위한 솔더링 패드(302b)를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판(300a)을 준비한다.
First, referring to FIG. 7, a component surface having a circuit pattern including bump pads 302a for semiconductor mounting is formed on one surface of the insulating layer 301, and the other surface of the insulating layer 301 is coupled to an external component. A base substrate 300a having a solder surface on which a circuit pattern including a soldering pad 302b is formed is prepared.

이때, 본 실시예에서는, 상기 베이스 기판(300a)에서, 도 7의 하단 도면을 참조하면, 부품면의 기판 수축량이 솔더면에 비해서 상대적으로 작아서 부품면으로 볼록하게 휘는 현상이 나타나는 경우를 상정한다.
At this time, in the present embodiment, with reference to the bottom view of FIG. 7 in the base substrate 300a, it is assumed that a phenomenon in which the shrinkage amount of the substrate on the component surface is relatively small compared to the solder surface is convexly curved to the component surface. .

다음, 도 8을 참조하면, 상술한 바와 같은 휨을 발생시키는 응력을 상쇄시키기 위하여, 부품면의 범프 패드(302a) 상에 형성되는 제1표면처리층(303a+304a)의 두께를 솔더면의 솔더링 패드(302b) 상에 형성되는 제2표면처리층(303b+304b)의 두께보다 크게 형성함으로써, 도 8의 하단에 나타낸 바와 같이, 베이스 기판(300a)에서 발생되는 휨과 반대 방향으로 휨을 상쇄하여 최종 반도체 패키지 기판(300)의 휨을 방지한다.
Next, referring to FIG. 8, in order to offset the stress causing the warpage as described above, the thickness of the first surface treatment layer 303a + 304a formed on the bump pad 302a of the component surface is soldered on the solder surface. By forming larger than the thickness of the second surface treatment layer 303b + 304b formed on the pad 302b, as shown in the lower end of FIG. 8, the warpage is canceled in the opposite direction to the warpage generated in the base substrate 300a. The bending of the final semiconductor package substrate 300 is prevented.

본 실시예에 따르면, 상기 제1표면처리층(303a+304a) 및 상기 제2표면처리층(303b+304b)을 형성하는 단계는 상기 베이스 기판(300a)의 부품면의 범프 패드(302a) 및 솔더면의 솔더링 패드(302b) 상에 제1니켈도금층(303a) 및 제2니켈도금층(303b)을 각각 형성하는 단계와, 상기 제1니켈도금층(303a) 및 상기 제2니켈도금층(303b) 상에 제1금도금층(304a) 및 제2금도금층(304b)을 각각 형성하는 단계를 포함하며, 상기 제1니켈도금층(303a)의 두께를 상기 제2니켈도금층(303b)의 두께보다 크게 형성할 수 있다.According to the present embodiment, the forming of the first surface treatment layer 303a + 304a and the second surface treatment layer 303b + 304b may include bump pads 302a of the component surface of the base substrate 300a; Forming a first nickel plating layer 303a and a second nickel plating layer 303b on the soldering pad 302b of the solder surface, and forming the first nickel plating layer 303a and the second nickel plating layer 303b. And forming a first gold plated layer 304a and a second gold plated layer 304b, respectively, wherein a thickness of the first nickel plated layer 303a is greater than a thickness of the second nickel plated layer 303b. Can be.

이때, 상기 베이스 기판(300a)의 부품면의 범프 패드(302a) 및 솔더면의 솔더링 패드(302b) 상에 제1니켈도금층(303a) 및 제2니켈도금층(303b)을 각각 형성하는 단계는 양면에 당업계에 공지된 통상의 도금레지스트 패턴을 형성한 후 동시에 수행하거나, 또는 필요에 따라 일면을 전면 마스킹하고 나머지 타면에 도금층을 형성한 후, 다시 타면을 전면 마스킹하고 일면에 도금층을 형성하는 방식으로 한 면씩 교대로 수행하여도 무방하다.At this time, the step of forming the first nickel plating layer 303a and the second nickel plating layer 303b on the bump pad 302a of the component surface of the base substrate 300a and the soldering pad 302b of the solder surface, respectively, may be double-sided. After forming a conventional plating resist pattern known in the art at the same time, or if necessary, the entire surface of one side and the plating layer formed on the other side, and then the other side of the entire surface and form a plating layer on one side It may be performed alternately one by one.

이와 유사하게, 상기 제1니켈도금층(303a) 및 상기 제2니켈도금층(303b) 상에 제1금도금층(304a) 및 제2금도금층(304b)을 각각 형성하는 단계 역시 양면이 동시에 수행되거나 또는 한 면씩 교대로 수행할 수 있다.
Similarly, forming the first gold plating layer 304a and the second gold plating layer 304b on the first nickel plating layer 303a and the second nickel plating layer 303b, respectively, may be performed at the same time. Can be performed alternately one by one.

바람직하게는, 상기 제1니켈도금층(303a)과 상기 제2니켈도금층(303b)의 두께차가 상기 베이스 기판(300a)의 휨을 상쇄하여 휨을 보정할 수 있도록 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first nickel plating layer 303a and the second nickel plating layer 303b may be 3 to 10 μm so as to offset the warpage of the base substrate 300a to correct the warpage.

바람직하게는, 상기 제1니켈도금층(303a)의 두께가 6 내지 15㎛이고, 상기 제2니켈도금층(303b)의 두께가 3 내지 12㎛인 범위에서 두께차를 두어 형성함으로써 베이스 기판(300a)의 휨을 상쇄하여 휨을 보정할 수 있다.
Preferably, the base substrate 300a is formed by having a thickness difference in a range in which the thickness of the first nickel plating layer 303a is 6 to 15 µm and the thickness of the second nickel plating layer 303b is 3 to 12 µm. The warpage can be compensated for by canceling the warpage.

상기 베이스 기판(300a)을 준비한 이후, 도시되지는 않았으나, 상기 베이스 기판(300a)의 양면에 상기 범프 패드(302a) 및 상기 솔더링 패드(302b)를 각각 노출시키는 개구부를 갖는 솔더레지스트층을 형성하는 단계를 더 수행할 수 있다.After preparing the base substrate 300a, a solder resist layer having openings exposing the bump pad 302a and the soldering pad 302b, respectively, is formed on both sides of the base substrate 300a. You can perform more steps.

이때, 상기 개구부를 통해서 노출된 범프 패드(302a) 및 솔더링 패드(302b)에는 상술한 바와 같은 표면처리층 형성 단계가 수행될 수 있다.In this case, the surface treatment layer forming step as described above may be performed on the bump pad 302a and the soldering pad 302b exposed through the opening.

여기서, 상기 개구부는 통상의 LDA(laser direct ablation) 공법, 포토리소그라피법 등 특별히 한정되지 않고 당업계에 공지된 공법에 의해 형성될 수 있다.
Here, the opening is not particularly limited, such as a conventional laser direct ablation (LDA) method, a photolithography method may be formed by a method known in the art.

상술한 바와 같이, 도 8을 참조하면, 베이스 기판(300a)의 부품면으로 볼록하게 휘는 경우, 부품면의 제1표면처리층(303a+304a)의 두께를 솔더면의 제2표면처리층(303b+304b)의 두께보다 크게 형성함으로써, 부품면으로 볼록하게 발생되는 휨을 상쇄하여 최종 반도체 패키지 기판(300)의 휨을 방지할 수 있다.
As described above, referring to FIG. 8, when convexly curved to the component surface of the base substrate 300a, the thickness of the first surface treatment layer 303a + 304a of the component surface is equal to that of the solder surface second surface treatment layer ( By forming larger than the thickness of 303b + 304b, the warpage generated convexly to a component surface can be canceled and the warpage of the final semiconductor package substrate 300 can be prevented.

이하, 도 9 내지 도 10을 참조하여 본 발명의 바람직한 제2실시예에 따른 반도체 패키지 기판의 제조방법을 설명한다. 다만, 상술한 반도체 패키지 기판과 중복되는 설명은 생략한다.
Hereinafter, a method of manufacturing a semiconductor package substrate according to a second exemplary embodiment of the present invention will be described with reference to FIGS. 9 to 10. However, the description overlapping with the above-described semiconductor package substrate is omitted.

우선, 도 9를 참조하면, 절연층(401)의 일면에 반도체 실장을 위한 범프 패드(402a)를 포함하는 회로패턴이 형성된 부품면을 가지며, 절연층(401)의 타면에 외부 부품과의 결합을 위한 솔더링 패드(402b)를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판(400a)을 준비한다.
First, referring to FIG. 9, a component surface having a circuit pattern including bump pads 402a for semiconductor mounting is formed on one surface of the insulating layer 401, and the other surface of the insulating layer 401 is coupled to an external component. A base substrate 400a having a solder surface on which a circuit pattern including a soldering pad 402b is formed is prepared.

이때, 본 실시예에서는, 상기 베이스 기판(400a)에서, 도 9의 하단 도면을 참조하면, 부품면의 기판 수축량이 솔더면에 비해 상대적으로 커서 부품면으로 오목하게 휘는 현상이 나타나는 경우를 상정한다.
At this time, in the present embodiment, with reference to the bottom view of FIG. 9 in the base substrate 400a, it is assumed that a phenomenon in which the shrinkage of the substrate on the component surface is relatively large compared to the solder surface appears to be concave to the component surface. .

다음, 도 10을 참조하면, 상술한 바와 같은 휨을 발생시키는 응력을 상쇄시키기 위하여, 부품면의 범프 패드(402a) 상에 형성되는 제1표면처리층(403a+404a)의 두께를 솔더면의 솔더링 패드(402b) 상에 형성되는 제2표면처리층(403b+404b)의 두께보다 작게 형성함으로써 베이스 기판(400a)에서 발생되는 휨과 반대 방향으로 휨을 상쇄하여 최종 반도체 패키지 기판(400)의 휨을 방지한다.
Next, referring to FIG. 10, in order to offset the stress causing the warpage as described above, the thickness of the first surface treatment layer 403a + 404a formed on the bump pad 402a of the component surface is soldered on the solder surface. By forming smaller than the thickness of the second surface treatment layer 403b + 404b formed on the pad 402b, the warpage is canceled in a direction opposite to the warpage generated in the base substrate 400a, thereby preventing warping of the final semiconductor package substrate 400. do.

본 실시예에 따르면, 상기 제1표면처리층(403a+404a) 및 상기 제2표면처리층(403b+404b)을 형성하는 단계는 상기 베이스 기판(400a)의 부품면의 범프 패드(402a) 및 솔더면의 솔더링 패드(402b) 상에 제1니켈도금층(403a) 및 제2니켈도금층(403b)을 각각 형성하는 단계와, 상기 제1니켈도금층(403a) 및 상기 제2니켈도금층(403b) 상에 제1금도금층(404a) 및 제2금도금층(404b)을 각각 형성하는 단계를 포함하며, 상기 제1니켈도금층(403a)의 두께를 상기 제2니켈도금층(403b)의 두께보다 작게 형성할 수 있다.According to the present embodiment, the step of forming the first surface treatment layer 403a + 404a and the second surface treatment layer 403b + 404b may include bump pads 402a of the component surface of the base substrate 400a and Forming a first nickel plating layer 403a and a second nickel plating layer 403b on the soldering pad 402b on the solder surface, and forming the first nickel plating layer 403a and the second nickel plating layer 403b on the solder pad 402b. Forming a first gold plated layer 404a and a second gold plated layer 404b, respectively, wherein the thickness of the first nickel plated layer 403a is smaller than the thickness of the second nickel plated layer 403b. Can be.

이때, 상기 베이스 기판(400a)의 부품면의 범프 패드(402a) 및 솔더면의 솔더링 패드(402b) 상에 제1니켈도금층(403a) 및 제2니켈도금층(403b)을 각각 형성하는 단계는 양면에 당업계에 공지된 통상의 도금레지스트 패턴을 형성한 후 동시에 수행하거나, 또는 필요에 따라 일면을 전면 마스킹하고 나머지 타면에 도금층을 형성한 후, 다시 타면을 전면 마스킹하고 일면에 도금층을 형성하는 방식으로 한 면씩 교대로 수행하여도 무방하다.At this time, the step of forming the first nickel plating layer 403a and the second nickel plating layer 403b on the bump pad 402a of the component surface of the base substrate 400a and the soldering pad 402b of the solder surface, respectively, may be double-sided. After forming a conventional plating resist pattern known in the art at the same time, or if necessary, the entire surface of one side and the plating layer formed on the other side, and then the other side of the entire surface and form a plating layer on one side It may be performed alternately one by one.

이와 유사하게, 상기 제1니켈도금층(403a) 및 상기 제2니켈도금층(403b) 상에 제1금도금층(404a) 및 제2금도금층(404b)을 각각 형성하는 단계 역시 양면이 동시에 수행되거나 또는 한 면씩 교대로 수행할 수 있다.
Similarly, forming the first gold plated layer 404a and the second gold plated layer 404b on the first nickel plated layer 403a and the second nickel plated layer 403b respectively may be performed simultaneously. Can be performed alternately one by one.

바람직하게는, 상기 제1니켈도금층(403a)과 상기 제2니켈도금층(403b)의 두께차가 상기 베이스 기판의 휨을 상쇄하여 휨을 보정할 수 있도록 3 내지 10㎛일 수 있다.Preferably, the thickness difference between the first nickel plating layer 403a and the second nickel plating layer 403b may be 3 to 10 μm to offset the warpage of the base substrate to correct the warpage.

바람직하게는, 상기 제1니켈도금층(403a)의 두께가 3 내지 12㎛이고, 상기 제2니켈도금층(403b)의 두께가 6 내지 15㎛인 범위에서 두께차를 두어 형성함으로써 베이스 기판(400a)의 휨을 상쇄하여 휨을 보정할 수 있다.
Preferably, the thickness of the first nickel plating layer 403a is 3 to 12 µm and the thickness of the second nickel plating layer 403b is 6 to 15 µm, thereby forming a base substrate 400a. The warpage can be compensated for by canceling the warpage.

상기 베이스 기판(400a)을 준비한 이후, 도시되지는 않았으나, 상기 베이스 기판(400a)의 양면에 상기 범프 패드(402a) 및 상기 솔더링 패드(402b)를 각각 노출시키는 개구부를 갖는 솔더레지스트층을 형성하는 단계를 더 수행할 수 있다.After preparing the base substrate 400a, a solder resist layer having openings exposing the bump pad 402a and the soldering pad 402b, respectively, is formed on both sides of the base substrate 400a. You can perform more steps.

이때, 상기 개구부를 통해서 노출된 범프 패드(402a) 및 솔더링 패드(402b)에는 상술한 바와 같은 표면처리층 형성 단계가 수행될 수 있다.In this case, the surface treatment layer forming step as described above may be performed on the bump pad 402a and the soldering pad 402b exposed through the opening.

여기서, 상기 개구부는 통상의 LDA(laser direct ablation) 공법, 포토리소그라피법 등 특별히 한정되지 않고 당업계에 공지된 공법에 의해 형성될 수 있다.
Here, the opening is not particularly limited, such as a conventional laser direct ablation (LDA) method, a photolithography method may be formed by a method known in the art.

상술한 바와 같이, 도 10을 참조하면, 베이스 기판(400a)의 부품면으로 오목하게 휘는 경우, 부품면의 제1표면처리층(403a+404a)의 두께를 솔더면의 제2표면처리층(403b+404b)의 두께보다 작게 형성함으로써, 부품면으로 오목하게 발생되는 휨을 상쇄하여 최종 반도체 패키지 기판(400)의 휨을 방지할 수 있다.
As described above, referring to FIG. 10, in the case of concave bending to the component surface of the base substrate 400a, the thickness of the first surface treatment layer 403a + 404a of the component surface is determined by the second surface treatment layer of the solder surface ( By forming smaller than the thickness of 403b + 404b, the curvature which generate | occur | produces concave to a component surface can be canceled and the curvature of the final semiconductor package board | substrate 400 can be prevented.

상술한 바와 같이, 본 발명에 따르면, 부품면과 솔더면의 표면처리층의 두께 를 전역적으로 변화시켜 비대칭으로 구성함으로써 기판의 휨에 가장 큰 영향을 주면서 제품의 박판화 및 원 샷 몰드에 대응할 수 있다. As described above, according to the present invention, the thickness of the surface treatment layer of the component surface and the solder surface can be changed asymmetrically so that the thickness of the product and the one shot mold can be coped with the greatest influence on the warpage of the substrate. have.

또한, 패널 기판의 휨, 스트립 기판의 휨 그리고 단위 기판의 휨을 근본적으로 개선할 수 있다.In addition, it is possible to fundamentally improve the warpage of the panel substrate, the warpage of the strip substrate and the warpage of the unit substrate.

또한, 표면처리층이 형성되기 전 베이스 기판에서 발생되는 휨을 상쇄할 수 있도록 표면처리층의 두께를 비대칭으로 구성함으로써 기판의 휨 량을 대폭 감소시킬 수 있다. In addition, it is possible to significantly reduce the amount of warpage of the substrate by asymmetrically configuring the thickness of the surface treatment layer so as to cancel the warpage generated in the base substrate before the surface treatment layer is formed.

나아가, 본 발명에 따르면, 기판이 박판화되어도 기판의 휨을 대폭 줄이기 위한 추가적인 공정이 필요 없으며 패널, 스트립 및 단위 기판 사이즈에 상관없이 다양한 제품에 적용할 수 있다.
Furthermore, according to the present invention, even if the substrate is thinned, it is not necessary to further reduce the warpage of the substrate, and may be applied to various products regardless of the panel, strip, and unit substrate sizes.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and the semiconductor package substrate and its manufacturing method according to the present invention are not limited thereto. It is apparent that modifications and improvements are possible by those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100a, 200a, 300a, 400a : 베이스 기판
100, 200, 300, 400 : 반도체 패키지 기판
101, 201, 301, 401 : 절연층
102a, 202a, 302a, 402a : 범프 패드
102b, 202b, 302b, 402b : 솔더링 패드
103a, 203a, 303a, 403a : 제1니켈도금층
103b, 203b, 303b, 403b : 제2니켈도금층
104a, 204a, 304a, 404a : 제1금도금층
104b, 204b, 304b, 404b : 제2금도금층100a, 200a, 300a, 400a: base substrate
100, 200, 300, 400: semiconductor package substrate
101, 201, 301, 401: insulation layer
102a, 202a, 302a, 402a: bump pad
102b, 202b, 302b, 402b: Soldering Pads
103a, 203a, 303a, 403a: first nickel plated layer
103b, 203b, 303b, and 403b: second nickel plated layer
104a, 204a, 304a, 404a: first gold plated layer
104b, 204b, 304b, 404b: second gold plated layer

Claims (20)

일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판;
상기 부품면의 범프 패드 상에 형성된 제1표면처리층; 및
상기 솔더면의 솔더링 패드 상에 형성된 제2표면처리층;
을 포함하며,
상기 제1표면처리층과 상기 제2표면처리층의 두께가 서로 다르며, 상기 제1표면처리층과 상기 제2표면처리층의 두께차가 3 내지 10㎛인 반도체 패키지 기판.A base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface;
A first surface treatment layer formed on the bump pad of the component surface; And
A second surface treatment layer formed on the soldering pad of the solder surface;
/ RTI >
The thickness of the first surface treatment layer and the second surface treatment layer is different from each other, the thickness difference between the first surface treatment layer and the second surface treatment layer is a semiconductor package substrate. 일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판;
상기 부품면의 범프 패드 상에 형성된 제1표면처리층; 및
상기 솔더면의 솔더링 패드 상에 형성된 제2표면처리층;
을 포함하며,
상기 제1표면처리층과 상기 제2표면처리층의 두께가 서로 다르고,
상기 제1표면처리층이 제1니켈도금층과 제1금도금층을 포함하며, 상기 제2표면처리층이 제2니켈도금층과 제2금도금층을 포함하고, 상기 제1니켈도금층과 상기 제2니켈도금층의 두께가 서로 다른 반도체 패키지 기판.A base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface;
A first surface treatment layer formed on the bump pad of the component surface; And
A second surface treatment layer formed on the soldering pad of the solder surface;
/ RTI >
The thickness of the first surface treatment layer and the second surface treatment layer are different from each other,
The first surface treatment layer includes a first nickel plating layer and a first gold plating layer, and the second surface treatment layer includes a second nickel plating layer and a second gold plating layer, and the first nickel plating layer and the second nickel plating layer. A semiconductor package substrate having a different thickness of the plating layer. 청구항 1 또는 청구항 2에 있어서,
상기 베이스 기판은 내층 회로용 금속층을 갖는 다층 기판인 반도체 패키지 기판.The method according to claim 1 or 2,
And the base substrate is a multilayer substrate having a metal layer for an inner layer circuit. 삭제delete 청구항 2에 있어서,
상기 제1니켈도금층과 상기 제2니켈도금층의 두께차가 3 내지 10㎛인 반도체 패키지 기판.The method according to claim 2,
The semiconductor package substrate, wherein the thickness difference between the first nickel plating layer and the second nickel plating layer is 3 to 10 μm. 청구항 2에 있어서,
상기 제1니켈도금층의 두께가 3 내지 12㎛이고, 상기 제2니켈도금층의 두께가 6 내지 15㎛인 반도체 패키지 기판.The method according to claim 2,
The thickness of the first nickel plating layer is 3 to 12㎛, and the thickness of the second nickel plating layer is 6 to 15㎛ semiconductor package substrate. 청구항 2에 있어서,
상기 제1니켈도금층의 두께가 6 내지 15㎛이고, 상기 제2니켈도금층의 두께가 3 내지 12㎛인 반도체 패키지 기판.The method according to claim 2,
The thickness of the first nickel plating layer is 6 to 15㎛, and the thickness of the second nickel plating layer is 3 to 12㎛ semiconductor package substrate. 청구항 1 또는 청구항 2에 있어서,
상기 베이스 기판의 양면에 각각 형성되며, 상기 범프 패드 및 상기 솔더링 패드를 노출시키는 개구부를 갖는 솔더레지스트층을 더 포함하는 반도체 패키지 기판.The method according to claim 1 or 2,
And a solder resist layer formed on both surfaces of the base substrate, the solder resist layer having an opening exposing the bump pad and the soldering pad. 일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판을 제공하는 단계; 및
상기 부품면의 범프 패드 및 상기 솔더면의 솔더링 패드 상에 제1표면처리층 및 제2표면처리층을 각각 형성하는 단계;
를 포함하며,
상기 제1표면처리층과 상기 제2표면처리층의 두께를 서로 다르게 형성하고,
상기 제공된 베이스 기판이 상기 부품면으로 볼록하게 휘는 경우 상기 제1표면처리층의 두께를 상기 제2표면처리층의 두께보다 크게 형성하는 반도체 패키지 기판의 제조방법.Providing a base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed on one surface, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface; And
Forming a first surface treatment layer and a second surface treatment layer on the bump pad of the component surface and the soldering pad of the solder surface, respectively;
Including;
Different thicknesses of the first surface treatment layer and the second surface treatment layer
And the thickness of the first surface treatment layer is greater than the thickness of the second surface treatment layer when the provided base substrate is convexly curved to the component surface. 일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판을 제공하는 단계; 및
상기 부품면의 범프 패드 및 상기 솔더면의 솔더링 패드 상에 제1표면처리층 및 제2표면처리층을 각각 형성하는 단계;
를 포함하며,
상기 제1표면처리층과 상기 제2표면처리층의 두께를 서로 다르게 형성하고,
상기 제공된 베이스 기판이 상기 부품면으로 오목하게 휘는 경우 상기 제1표면처리층의 두께를 상기 제2표면처리층의 두께보다 작게 형성하는 반도체 패키지 기판의 제조방법.Providing a base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed on one surface, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface; And
Forming a first surface treatment layer and a second surface treatment layer on the bump pad of the component surface and the soldering pad of the solder surface, respectively;
Including;
Different thicknesses of the first surface treatment layer and the second surface treatment layer
And the thickness of the first surface treatment layer is smaller than the thickness of the second surface treatment layer when the provided base substrate is concavely curved to the component surface. 일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판을 제공하는 단계; 및
상기 부품면의 범프 패드 및 상기 솔더면의 솔더링 패드 상에 제1표면처리층 및 제2표면처리층을 각각 형성하는 단계;
를 포함하며,
상기 제1표면처리층과 상기 제2표면처리층의 두께를 서로 다르게 형성하고,
상기 제1표면처리층과 상기 제2표면처리층의 두께차가 3 내지 10㎛인 반도체 패키지 기판의 제조방법.Providing a base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed on one surface, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface; And
Forming a first surface treatment layer and a second surface treatment layer on the bump pad of the component surface and the soldering pad of the solder surface, respectively;
Including;
Different thicknesses of the first surface treatment layer and the second surface treatment layer
The method of manufacturing a semiconductor package substrate, wherein the thickness difference between the first surface treatment layer and the second surface treatment layer is 3 to 10 μm. 일면에 반도체 실장을 위한 범프 패드를 포함하는 회로패턴이 형성된 부품면을 가지며, 타면에 외부 부품과의 결합을 위한 솔더링 패드를 포함하는 회로패턴이 형성된 솔더면을 갖는 베이스 기판을 제공하는 단계; 및
상기 부품면의 범프 패드 및 상기 솔더면의 솔더링 패드 상에 제1표면처리층 및 제2표면처리층을 각각 형성하는 단계;
를 포함하며,
상기 제1표면처리층과 상기 제2표면처리층의 두께를 서로 다르게 형성하고,
상기 제1표면처리층 및 상기 제2표면처리층을 형성하는 단계는:
상기 베이스 기판의 부품면의 범프 패드 및 솔더면의 솔더링 패드 상에 제1니켈도금층 및 제2니켈도금층을 각각 형성하는 단계, 및 상기 제1니켈도금층 및 상기 제2니켈도금층 상에 제1금도금층 및 제2금도금층을 각각 형성하는 단계를 포함하며,
상기 제1니켈도금층과 상기 제2니켈도금층의 두께를 다르게 형성하는 반도체 패키지 기판의 제조방법.Providing a base substrate having a component surface on which a circuit pattern including bump pads for semiconductor mounting is formed on one surface, and a solder surface on which a circuit pattern including soldering pads for coupling with external components is formed on the other surface; And
Forming a first surface treatment layer and a second surface treatment layer on the bump pad of the component surface and the soldering pad of the solder surface, respectively;
Including;
Different thicknesses of the first surface treatment layer and the second surface treatment layer
Forming the first surface treatment layer and the second surface treatment layer is:
Forming a first nickel plating layer and a second nickel plating layer on the bump pad of the component surface of the base substrate and the soldering pad of the solder surface, and a first gold plating layer on the first nickel plating layer and the second nickel plating layer, respectively. And forming second gold plating layers, respectively.
The method of claim 1, wherein the first nickel plating layer and the second nickel plating layer have different thicknesses. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서,
상기 베이스 기판은 내층 회로용 금속층을 갖는 다층 기판인 반도체 패키지 기판의 제조방법.The method according to any one of claims 9 to 12,
And the base substrate is a multilayer substrate having a metal layer for an inner layer circuit. 삭제delete 청구항 12에 있어서,
상기 제1니켈도금층과 상기 제2니켈도금층의 두께차가 3 내지 10㎛인 반도체 패키지 기판의 제조방법.The method of claim 12,
And a thickness difference between the first nickel plated layer and the second nickel plated layer is 3 to 10 μm. 청구항 12에 있어서,
상기 베이스 기판이 상기 부품면으로 볼록하게 휘는 경우 상기 제1니켈도금층의 두께를 상기 제2니켈도금층의 두께보다 크게 형성하는 반도체 패키지 기판의 제조방법.The method of claim 12,
And forming a thickness of the first nickel plating layer larger than a thickness of the second nickel plating layer when the base substrate is convexly curved to the component surface. 청구항 16에 있어서,
상기 제1니켈도금층의 두께가 6 내지 15㎛이고, 상기 제2니켈도금층의 두께가 3 내지 12㎛인 반도체 패키지 기판의 제조방법.18. The method of claim 16,
The thickness of the first nickel plating layer is 6 to 15㎛, and the thickness of the second nickel plating layer is 3 to 12㎛ manufacturing method of a semiconductor package substrate. 청구항 12에 있어서,
상기 베이스 기판이 상기 부품면으로 오목하게 휘는 경우 상기 제1니켈도금층의 두께를 상기 제2니켈도금층의 두께보다 작게 형성하는 반도체 패키지 기판의 제조방법.The method of claim 12,
And forming a thickness of the first nickel plating layer smaller than a thickness of the second nickel plating layer when the base substrate is concavely curved to the component surface. 청구항 18에 있어서,
상기 제1니켈도금층의 두께가 3 내지 12㎛이고, 상기 제2니켈도금층의 두께가 6 내지 15㎛인 반도체 패키지 기판의 제조방법.19. The method of claim 18,
The thickness of the first nickel plating layer is 3 to 12㎛, and the thickness of the second nickel plating layer is 6 to 15㎛ manufacturing method of a semiconductor package substrate. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서,
상기 베이스 기판을 제공하는 단계 이후에,
상기 베이스 기판의 양면에 상기 범프 패드 및 상기 솔더링 패드를 각각 노출시키는 개구부를 갖는 솔더레지스트층을 각각 형성하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.The method according to any one of claims 9 to 12,
After providing the base substrate,
And forming a solder resist layer each having openings exposing the bump pads and the soldering pads on both sides of the base substrate, respectively.
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