KR101300413B1 - Printed circuit board for Semiconductor package and method for the same - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판은 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 갖는 베이스 기판과, 상기 베이스 기판 일면에 형성된 제1솔더레지스트층과, 상기 베이스 기판 타면에 형성된 제2솔더레지스트층과, 상기 베이스 기판 일면에 상기 제1회로패턴과 일체로 형성되되, 상기 제1솔더레지스트층에 매립된 제1접속패드와, 상기 베이스 기판 타면에 상기 회로층과 연결 형성되되, 상기 제2솔더레지스트층에 매립된 제2접속패드 및 상기 제1접속패드 중 일부에 형성된 금속범프를 포함한다.A printed circuit board for a semiconductor package according to an embodiment of the present invention includes a base substrate having at least one circuit layer including a first circuit pattern buried in one surface, a first solder resist layer formed on one surface of the base substrate, A second solder resist layer formed on the other surface of the base substrate, a first connection pad formed integrally with the first circuit pattern on one surface of the base substrate, and buried in the first solder resist layer, and on the other surface of the base substrate It is connected to the circuit layer and includes a second connection pad buried in the second solder resist layer and a metal bump formed on a portion of the first connection pad.

Description

반도체 패키지용 인쇄회로기판 및 그 제조방법{Printed circuit board for Semiconductor package and method for the same}Printed circuit board for semiconductor package and method for the same

본 발명은 반도체 패키지용 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board for a semiconductor package and a method of manufacturing the same.

전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 하나의 기판상에 여러 개의 전자소자를 중첩하여 실장하는 스택(stack), 패키지 기판까지 등장하는 실정이다.With the development of the electronic industry, the demand for high functionalization and miniaturization of electronic components is increasing rapidly. In order to cope with such demands, stacks and package substrates, which stack and mount a plurality of electronic devices on one substrate, have appeared.

패키지 기판의 설계의 진화 과정에서 고속도화 고집적화의 요구에 부응하여 SIP(System In Package)가 탄생하였으며, 이러한 SIP는 PIP(Package In Package), POP(Package On Package) 등 여러 가지 형태로 발전 되어가고 있다.In the evolution of package board design, SIP (System In Package) was created in response to the demand for high speed and high integration. SIP has been developed in various forms such as PIP (Package In Package) and POP (Package On Package). have.

특히, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에서 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package On Package:POP)가 대안으로 떠오르게 되었다.
In particular, R & D on a method for realizing a high performance and high density package substrate required in the market, and as the demand for it increases, a package on package that stacks the package substrate on the package substrate among various methods of forming the package substrate On Package (POP) has emerged as an alternative.

한편, 실장되는 IC의 증가로 인해 I/O 접속단자의 수가 증가되었으며, 이에 따라 미세한 피치 요구도 동시에 증가되고 있다.On the other hand, the number of I / O connection terminals has increased due to the increase in the number of mounted ICs, and accordingly, fine pitch demands have also increased.

종래에는 동박적층판(Copper Clad Laminate:CCL) 양면에 층간 접속을 위한 회로를 형성하고, 솔더 레지스트를 도포하여 볼/와이어 본딩 패드 및 범프 패드를 형성한 후, 상기 패드에 솔더볼을 형성한다.Conventionally, a circuit for interlayer connection is formed on both sides of a copper clad laminate (CCL), a solder resist is applied to form a ball / wire bonding pad and a bump pad, and then solder balls are formed on the pad.

이때, 상기 솔더볼의 형성은 스크린프린팅, DF open 등을 통하여 인쇄한 후 리플로우 공정을 통해 수행될 수 있다.At this time, the formation of the solder ball may be performed through a reflow process after printing through screen printing, DF open and the like.

그러나, 상기 스크린프린팅 방식은 폭이 넓은 접속패드가 필요하여 미세 피치 범프 구현에 적합하지 않아, 미세 피치 또는 사이즈가 작은 범프를 구현할 경우 솔더볼이 형성되지 않거나 부피가 작은 불량이 발생하기 쉬운 단점이 있다.However, the screen printing method is not suitable for realizing fine pitch bumps because a wide connection pad is required, and thus, when a small pitch or a small size bump is implemented, solder balls are not formed or small defects are easily generated. .

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 반도체칩의 실장 신뢰성이 우수한 동시에 미세 피치 구현이 용이한 반도체 패키지용 인쇄회로기판 및 그 제조방법을 제공하는 것이다.The present invention is to solve the above problems of the prior art, an aspect of the present invention is to provide a printed circuit board for a semiconductor package and a method of manufacturing the same, which is excellent in mounting reliability of the semiconductor chip and easy to implement a fine pitch.

또한, 본 발명의 다른 측면은 반도체 패키지 제품의 전체 높이를 감소시켜 용이하게 소형화를 달성할 수 있는 반도체 패키지용 인쇄회로기판 및 그 제조방법을 제공하는 것이다.Further, another aspect of the present invention is to provide a printed circuit board for a semiconductor package and a method of manufacturing the same, which can easily achieve miniaturization by reducing the overall height of the semiconductor package product.

본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판은 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 갖는 베이스 기판과, 상기 베이스 기판 일면에 형성된 제1솔더레지스트층과, 상기 베이스 기판 타면에 형성된 제2솔더레지스트층과, 상기 베이스 기판 일면에 상기 제1회로패턴과 일체로 형성되되, 상기 제1솔더레지스트층에 매립된 제1접속패드와, 상기 베이스 기판 타면에 상기 회로층과 연결 형성되되, 상기 제2솔더레지스트층에 매립된 제2접속패드 및 상기 제1접속패드 중 일부에 형성된 금속범프를 포함한다.A printed circuit board for a semiconductor package according to an embodiment of the present invention includes a base substrate having at least one circuit layer including a first circuit pattern buried in one surface, a first solder resist layer formed on one surface of the base substrate, A second solder resist layer formed on the other surface of the base substrate, a first connection pad formed integrally with the first circuit pattern on one surface of the base substrate, and buried in the first solder resist layer, and on the other surface of the base substrate It is connected to the circuit layer and includes a second connection pad buried in the second solder resist layer and a metal bump formed on a portion of the first connection pad.

이때, 상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.In this case, the surface of the first connection pad may be formed on the same plane as the surface of the first solder resist layer.

또한, 상기 제2접속패드 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.In addition, the second connection pad surface may be formed on the same plane as the surface of the second solder resist layer.

또한, 상기 제1접속패드는 제1반도체칩이 실장되는 제1범프패드 및 상기 제1반도체칩 상에 위치하는 제2반도체칩과 전기적으로 연결되는 제1본딩패드를 포함하며, 상기 금속범프는 상기 제1범프패드 상에 형성될 수 있다.The first connection pad may include a first bump pad on which a first semiconductor chip is mounted and a first bonding pad electrically connected to a second semiconductor chip on the first semiconductor chip. It may be formed on the first bump pad.

여기에서, 상기 제2반도체칩과 제1본딩패드는 와이어 본딩(wire bonding) 또는 플립칩 본딩(flip chip bonding)될 수 있다.The second semiconductor chip and the first bonding pad may be wire bonded or flip chip bonding.

또한, 상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다를 수 있으며, 이때, 상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두꺼울 수 있다.
In addition, the thickness of the first solder resist layer and the thickness of the second solder resist layer may be different from each other, wherein the thickness of the second solder resist layer may be thicker than the thickness of the first solder resist layer.

본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제조방법은 캐리어를 준비하는 단계와, 상기 캐리어 상에 제1접속패드, 상기 제1접속패드와 일체로 연결된 제1회로패턴 및 상기 제1접속패드가 매립된 제1솔더레지스트층을 형성하는 단계와, 상기 제1솔더레지스트층 상에 적어도 하나 이상의 회로층을 갖는 베이스 기판을 형성하는 단계와, 상기 베이스 기판상에 제2접속패드 형성용 개구부를 갖는 제2솔더레지스트층을 형성하는 단계와, 상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계와, 상기 제1솔더레지스트층 상에 상기 제1접속패드 중 일부를 노출시키는 금속범프 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계 및 도금 공정을 수행하여 상기 제2접속패드 및 금속범프를 형성하는 단계를 포함한다.A method of manufacturing a printed circuit board for a semiconductor package according to an embodiment of the present invention may include preparing a carrier, a first connection pad, a first circuit pattern integrally connected with the first connection pad, and the first connection pad on the carrier. Forming a first solder resist layer having a connection pad embedded therein; forming a base substrate having at least one circuit layer on the first solder resist layer; and forming a second connection pad on the base substrate. Forming a second solder resist layer having openings, separating the carrier and the first solder resist layer, and exposing a portion of the first connection pad on the first solder resist layer; Forming a plating resist having an opening for forming and forming a second connection pad and a metal bump by performing a plating process.

이때, 상기 제1접속패드, 제1회로패턴 및 제1솔더레지스트층을 형성하는 단계는 상기 캐리어 상에 상기 제1접속패드 형성용 개구부를 갖는 제1솔더레지스트층을 형성하는 단계와, 상기 제1솔더레지스트층 상에 상기 제1접속패드 형성용 개구부와 대응되는 위치에 상기 제1회로패턴 형성용 오픈부를 갖는 도금 레지스트를 형성하는 단계와, 도금 공정을 수행하여 상기 제1접속패드 형성용 개구부 및 상기 제1회로패턴 형성용 오픈부에 도금층을 형성하는 단계 및 상기 도금 레지스트를 제거하는 단계를 포함할 수 있다.In this case, the forming of the first connection pad, the first circuit pattern, and the first solder resist layer may include forming a first solder resist layer having an opening for forming the first connection pad on the carrier; (1) forming a plating resist having an opening for forming the first circuit pattern on a solder resist layer corresponding to the opening for forming the first connection pad, and performing a plating process to perform the plating process. And forming a plating layer on the first circuit pattern forming open part and removing the plating resist.

또한, 상기 도금 레지스트를 형성하는 단계 이전에 상기 제1솔더레지스트층 상에 제1시드층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a first seed layer on the first solder resist layer before forming the plating resist.

또한, 상기 베이스 기판을 형성하는 단계는 상기 제1솔더레지스트층 상에 상기 제1회로패턴을 커버하는 절연층을 형성하는 단계와, 상기 절연층에 상기 제1회로패턴을 노출시키는 비아홀을 형성하는 단계와, 상기 절연층 상에 회로패턴 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계와, 도금 공정을 수행하여 상기 비아홀 및 회로패턴 형성용 개구부에 도금층을 형성하는 단계 및 상기 도금 레지스트를 제거하는 단계를 포함할 수 있다.The forming of the base substrate may include forming an insulating layer covering the first circuit pattern on the first solder resist layer, and forming a via hole exposing the first circuit pattern on the insulating layer. Forming a plating resist having an opening for forming a circuit pattern on the insulating layer; forming a plating layer in the via hole and an opening for forming a circuit pattern by performing a plating process; and removing the plating resist. It may include.

또한, 상기 절연층을 형성하는 단계 이후에 상기 절연층 상에 동박층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a copper foil layer on the insulating layer after the forming of the insulating layer.

또한, 상기 비아홀을 형성하는 단계 이후에 상기 비아홀 내벽을 포함하여 상기 절연층 상에 제2시드층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a second seed layer on the insulating layer including the via hole inner wall after the forming of the via hole.

또한, 상기 캐리어는 절연재 양면에 제1동박층 및 제2동박층이 순차적으로 형성되어 있으며, 상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계는 상기 제1동박층과 상기 제2동박층을 분리함으로써 수행되고, 상기 제2접속패드 및 금속범프를 형성하는 단계 이후에 상기 도금 레지스트를 제거하는 단계 및 상기 노출된 제2동박층을 제거하는 단계를 더 포함할 수 있다.The first copper foil layer and the second copper foil layer may be sequentially formed on both surfaces of the insulating material, and the separating of the carrier and the first solder resist layer may include the first copper foil layer and the second copper foil layer. The method may further include removing the plating resist after the forming of the second connection pad and the metal bump, and removing the exposed second copper foil layer.

또한, 상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다르게 형성될 수 있으며, 이때, 상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두껍게 형성될 수 있다.In addition, the thickness of the first solder resist layer and the thickness of the second solder resist layer may be formed differently, wherein the thickness of the second solder resist layer is formed to be thicker than the thickness of the first solder resist layer. Can be.

또한, 상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.In addition, the surface of the first connection pad may be formed on the same plane as the surface of the first solder resist layer.

또한, 상기 제2접속패드 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.
In addition, the second connection pad surface may be formed on the same plane as the surface of the second solder resist layer.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명은 캐리어의 동박 상에 금속범프를 형성함으로써, 균일한 높이의 금속범프 구현이 용이한 효과가 있다.The present invention by forming a metal bump on the copper foil of the carrier, there is an effect that the implementation of the metal bump of a uniform height easy.

또한, 본 발명은 코어리스 공법을 적용하여 제조함으로써, 짝수/홀수 층 및 박판 제품 구현이 가능한 효과가 있다.In addition, the present invention is produced by applying the coreless method, there is an effect that can implement even / odd layer and thin products.

또한, 본 발명은 인쇄회로기판 상부 및 하부에 형성되는 솔더 레지스트층의 두께를 달리 구현함으로써, 캐리어와 제품 분리 시 제품에 휨 현상이 발생하는 것을 방지할 수 있는 효과가 있다.In addition, the present invention by implementing a different thickness of the solder resist layer formed on the upper and lower printed circuit board, there is an effect that can prevent the warpage phenomenon in the product when the carrier and the product is separated.

또한, 본 발명은 솔더볼 형성 패드를 솔더 레지스트층과 동일 평면을 갖도록 형성함으로써, 작은 체적을 갖는 솔더볼을 형성할 수 있어 반도체 패키지 전체 높이를 감소시킬 수 있는 효과가 있다.In addition, according to the present invention, the solder ball forming pad is formed to have the same plane as the solder resist layer, so that solder balls having a small volume can be formed, thereby reducing the overall height of the semiconductor package.

또한, 본 발명은 본 발명은 캐리어에 솔더 레지스트층부터 순차적으로 형성함으로써, 솔더 레지스트층 상에 캐리어 동박으로 인한 조도가 형성되므로 후속 공정에서 형성되는 언더필과의 기계적 밀착력이 증가되어 제품 신뢰성이 향상될 수 있는 효과가 있다.In addition, the present invention is formed by sequentially from the solder resist layer to the carrier, the roughness due to the carrier copper foil is formed on the solder resist layer is increased mechanical adhesion with the underfill formed in the subsequent process to improve product reliability It can be effective.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이다.
도 2 내지 도 18은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제조방법을 순차적으로 나타내는 공정흐름도이다.
도 19는 본 발명의 다른 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이다.
도 21은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판과 메인기판의 결합을 나타내는 단면도이다.
도 22는 종래 기술에 따른 반도체 패키지용 인쇄회로기판과 메인 기판의 결합을 나타내는 단면도이다.1 is a cross-sectional view illustrating a structure of a printed circuit board for a semiconductor package according to an embodiment of the present disclosure.
2 to 18 are process flowcharts sequentially illustrating a method of manufacturing a printed circuit board for a semiconductor package according to an embodiment of the present invention.
19 is a cross-sectional view illustrating a structure of a printed circuit board for a semiconductor package according to another exemplary embodiment of the present disclosure.
20 is a cross-sectional view illustrating a structure of a printed circuit board for a semiconductor package according to still another embodiment of the inventive concept.
FIG. 21 is a cross-sectional view illustrating a coupling between a printed circuit board for a semiconductor package and a main board according to an exemplary embodiment.
FIG. 22 is a cross-sectional view illustrating a bonding between a printed circuit board for a semiconductor package and a main board according to the related art.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible even if displayed on different drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 패키지용 인쇄회로기판Printed Circuit Boards for Semiconductor Packages

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이고, 도 19 내지 20은 본 발명의 다른 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 도면이다.
1 is a cross-sectional view illustrating a structure of a printed circuit board for a semiconductor package according to an embodiment of the present invention, and FIGS. 19 to 20 are views illustrating a structure of a printed circuit board for a semiconductor package according to another embodiment of the present invention.

도 1을 참조하면, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)은 베이스 기판(110), 베이스 기판(110) 일면에 형성된 제1솔더레지스트층(120), 베이스 기판(110) 타면에 형성된 제2솔더레지스트층(130), 제1솔더레지스트층(120)에 매립된 제1접속패드(141) 및 제2솔더레지스트층(130)에 매립된 제2접속패드(143)를 포함한다.
Referring to FIG. 1, the semiconductor package printed circuit board 100 according to the present exemplary embodiment may include a base substrate 110, a first solder resist layer 120 formed on one surface of the base substrate 110, and the other surface of the base substrate 110. A second solder resist layer 130 formed in the first solder pad 130, a first connection pad 141 embedded in the first solder resist layer 120, and a second connection pad 143 embedded in the second solder resist layer 130. do.

본 실시 예에서 베이스 기판(110)은 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 가질 수 있다.In this embodiment, the base substrate 110 may have at least one circuit layer including a first circuit pattern buried in one surface.

도 1에서는 베이스 기판(110)을 하나의 절연층(111) 일면에 매립된 제1회로패턴(113)과 하나의 회로층(115, 117)을 갖는 것으로 도시하고 있으나, 이는 하나의 실시 예일 뿐, 당업자라면, 베이스 기판(110)이 다수의 절연층 및 다수의 회로층을 갖도록 형성될 수 있음은 충분히 인식할 수 있을 것이다.
In FIG. 1, the base substrate 110 is illustrated as having the first circuit pattern 113 and one circuit layer 115 and 117 embedded in one surface of the insulating layer 111, but this is only one embodiment. Those skilled in the art will fully appreciate that the base substrate 110 may be formed to have a plurality of insulating layers and a plurality of circuit layers.

상기 절연층(111)으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
As the insulating layer 111, a conventional resin insulating material may be used. The resin insulating material may be thermosetting resin such as FR-4, Bismaleimide Triazine (BT), Ajinomoto Build up Film (ABF), thermoplastic resin such as polyimide, or the like. Resin impregnated with a reinforcing material such as a fiber or an inorganic filler, for example, prepreg may be used, and thermosetting resin and / or photocurable resin may be used, but is not particularly limited thereto.

또한, 상기 제1회로패턴(113)을 포함하여 회로층(115, 117)은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 전형적이다.In addition, the circuit layers 115 and 117 including the first circuit pattern 113 may be applied without limitation as long as the circuit layers 115 and 117 are used as a conductive metal for circuits in the circuit board field, and copper is typically used.

여기에서 회로층(115, 117)은 제1회로패턴(113)과 연결된 비아(115) 및 비아(115)와 연결된 회로패턴(117)을 포함할 수 있다.The circuit layers 115 and 117 may include a via 115 connected to the first circuit pattern 113 and a circuit pattern 117 connected to the via 115.

또한, 회로층(115, 117)은 도 1에 도시한 바와 같이, 시드층(116)을 더 포함할 수 있다.
In addition, the circuit layers 115 and 117 may further include a seed layer 116, as shown in FIG. 1.

제1솔더레지스트층(120) 및 제2솔더레지스트층(130)은 최외층 회로를 보호하는 기능을 하며, 전기적 절연을 위해 형성되는 것이다.The first solder resist layer 120 and the second solder resist layer 130 serve to protect the outermost layer circuit and are formed for electrical insulation.

여기에서, 제1솔더레지스트층(120) 및 제2솔더레지스트층(130)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트 잉크, 솔더레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으며, 적용 목적에 따라 열경화성 수지나 감광성 수지와 같은 절연재로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the first solder resist layer 120 and the second solder resist layer 130 may be made of, for example, a solder resist ink, a solder resist film or an encapsulant, as known in the art. Depending on the purpose of the application may be made of an insulating material such as thermosetting resin or photosensitive resin, but is not particularly limited thereto.

본 실시 예에서는 제1솔더레지스트층(120)의 두께와 제2솔더레지스트층(130)의 두께를 서로 다르게 형성할 수 있는데, 예를 들어, 제2솔더레지스트층(130)의 두께를 제1솔더레지스트층(120)의 두께보다 두껍도록 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.In the present embodiment, the thickness of the first solder resist layer 120 and the thickness of the second solder resist layer 130 may be different from each other. For example, the thickness of the second solder resist layer 130 may be defined as the first thickness. The thickness of the solder resist layer 120 may be greater than the thickness, but is not particularly limited thereto.

본 실시 예에서 반도체 패키지용 인쇄회로기판(100)은 캐리어(200, 도 2참조)를 이용하여 제조되는데, 제조 공정 중 하나인 반도체 패키지용 인쇄회로기판(100)과 캐리어(200)를 분리하는 공정 진행 시 반도체 패키지용 인쇄회로기판(100)에 휨이 발생할 수 있는데 이를 방지하기 위하여 캐리어(200)와 접하는 부분과 대향되는 부분에 형성되는 솔더레지스트층의 두께를 두껍게 형성하는 것이다.
In this embodiment, the printed circuit board 100 for a semiconductor package is manufactured by using a carrier 200 (see FIG. 2), which separates the printed circuit board 100 and the carrier 200 for a semiconductor package, which is one of manufacturing processes. During the process, warpage may occur in the printed circuit board 100 for a semiconductor package. In order to prevent this, a thickness of a solder resist layer formed on a portion facing the carrier 200 is formed to be thick.

본 실시 예에서 제1접속패드(141)는 베이스 기판(110)의 일면에 매립 형성된 제1회로패턴(113)과 일체로 형성될 수 있다. 여기에서 '일체로'는 도 1에 도시한 바와 같이, 제1회로패턴(113)과 따로 형성한 것이 아니라, 도금 공정으로 동시에 형성하여 제1회로패턴(113)과 제1접속패드(141) 사이에 별도의 이음새 부분이 없는 형상을 의미할 수 있다.
In the present exemplary embodiment, the first connection pad 141 may be integrally formed with the first circuit pattern 113 embedded in one surface of the base substrate 110. Here, as shown in FIG. 1, the first circuit pattern 113 and the first connection pad 141 are not formed separately from the first circuit pattern 113 but simultaneously formed by a plating process. It may mean a shape without a separate seam in between.

본 실시 예에서 제1접속패드(141)의 표면은 도 1에 도시한 바와 같이, 제1솔더레지스트층(120)의 표면과 동일 평면상에 형성될 수 있다.In the present exemplary embodiment, the surface of the first connection pad 141 may be formed on the same plane as the surface of the first solder resist layer 120, as shown in FIG. 1.

또한, 본 실시 예에서 제1접속패드(141)는 제1반도체칩(미도시)이 실장되는 제1범프패드(141a) 및 상기 제1반도체칩(미도시) 상에 위치하는 제2반도체칩(미도시)과 전기적으로 연결되는 제1본딩패드(141b)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.In addition, in the present exemplary embodiment, the first connection pad 141 may include a first bump pad 141a on which a first semiconductor chip (not shown) is mounted and a second semiconductor chip located on the first semiconductor chip (not shown). It may include a first bonding pad (141b) electrically connected to (not shown), but is not particularly limited thereto.

여기에서, 제1범프패드(141a) 상에는 도 1에 도시한 바와 같이, 금속범프(150)가 형성될 수 있다.Here, the metal bumps 150 may be formed on the first bump pads 141a as shown in FIG. 1.

이와 같이, 반도체칩이 실장되는 패드 상에 솔더볼 대신 금속범프(150)를 형성함으로써, 미세 피치 구현이 용이한 장점이 있다.
As such, by forming the metal bumps 150 instead of the solder balls on the pads on which the semiconductor chips are mounted, the fine pitch may be easily implemented.

본 실시 예에서는 상술한 바와 같이, 제품의 휨 방지를 위하여 예를 들어, 제2솔더레지스트층(130)의 두께를 제1솔더레지스트층(120)의 두께보다 두껍게 형성하는데, 제2접속패드(143)를 추가적으로 형성하지 않으면, 솔더레지스트층과 패턴과의 단차가 너무 커져 패턴과 메인보드와의 접속에 문제가 발생할 수 있으므로, 금속범프(150) 형성 시 상기 패턴 상에 제2접속패드(143)를 형성하여 솔더레지스트층과 패턴과의 단차를 줄임으로써 상기와 같은 문제가 발생하는 것을 방지할 수 있다.In the present embodiment, as described above, in order to prevent bending of the product, for example, the thickness of the second solder resist layer 130 is formed to be thicker than the thickness of the first solder resist layer 120. If the additional formation of the metal bumps 150 is not performed, the step between the solder resist layer and the pattern may be too large, thereby causing a problem in the connection between the pattern and the main board. ) By reducing the step difference between the solder resist layer and the pattern can be prevented from occurring.

이때, 도 1에 도시한 바와 같이, 제2접속패드(143)의 표면은 도 1에 도시한 바와 같이, 제2솔더레지스트층(130)의 표면과 동일 평면상에 형성될 수 있다. 그러나, 이는 하나의 실시 예에 불과할 뿐, 특별히 이에 한정되는 것은 아니며, 도 19와 같이, 제2접속패드(143)의 표면이 제2솔더레지스트층(130)의 표면과 동일 평면을 이루도록 형성되지 않고 소정의 단차를 갖도록 형성되는 것 역시 가능하다 할 것이다.
In this case, as shown in FIG. 1, the surface of the second connection pad 143 may be formed on the same plane as the surface of the second solder resist layer 130 as shown in FIG. 1. However, this is only one embodiment and is not particularly limited thereto. As shown in FIG. 19, the surface of the second connection pad 143 is not formed to be coplanar with the surface of the second solder resist layer 130. It is also possible to be formed to have a predetermined step without.

또한, 상술한 바와 같이, 제1접속패드(141) 및 제2접속패드(143)의 표면이 각각 제1솔더레지스트층(120) 및 제2솔더레지스트층(130)의 표면과 동일 평면을 이루도록 형성함으로써, 다음과 같은 효과를 얻을 수 있다.
In addition, as described above, the surfaces of the first connection pad 141 and the second connection pad 143 are coplanar with the surfaces of the first solder resist layer 120 and the second solder resist layer 130, respectively. By forming, the following effects can be obtained.

우선, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제1접속패드(141) 상에 형성된 상부 솔더볼(161)은 별도의 코이닝(coining) 공정이 필요하지 않아 공정 수가 감소되어 공정 시간을 단축시킬 수 있다.First, the upper solder ball 161 formed on the first connection pad 141 of the printed circuit board for a semiconductor package according to the present embodiment does not need a separate coining process, so the number of processes is reduced and the process time is shortened. You can.

이는, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제1접속패드(141)는 도 21에 도시한 바와 같이, 제1솔더레지스트층(120)과 동일한 평면을 갖도록 형성되므로, 접속패드와 솔더레지스트층 간에 단차가 존재하지 않아 일정한 높이를 갖는 솔더볼(161)을 형성할 수 있기 때문에 높이를 일정하게 맞춰주기 위한 코이닝(coining) 공정을 필요로 하지 않는 것이다.
This is because the first connection pad 141 of the printed circuit board for semiconductor package according to the present embodiment is formed to have the same plane as the first solder resist layer 120, as shown in FIG. Since there is no step between the resist layers, it is possible to form a solder ball 161 having a constant height, and thus does not require a coining process to uniformly adjust the height.

또한, 도 21 및 도 22를 살펴보면, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제2접속패드(143)는 제2솔더레지스트층(130)과 동일한 평면을 갖도록 형성되고, 종래 기판의 솔더레지스트층(13)과 동일한 평면을 갖도록 형성되는 패드가 포함되지 않는 구조이다.21 and 22, the second connection pad 143 of the printed circuit board for a semiconductor package according to the present embodiment is formed to have the same plane as the second solder resist layer 130, and the solder of the conventional substrate is used. The pad formed to have the same plane as the resist layer 13 is not included.

이와 같은 구조적 차이에 따라, 본 실시 예에 따른 인쇄회로기판(100)의 제2접속패드(143) 상에 형성된 하부 솔더볼(163)의 체적은 종래 기판(10)의 하부 솔더볼(63)의 체적보다 작게 형성할 수 있다.According to the structural difference, the volume of the lower solder ball 163 formed on the second connection pad 143 of the printed circuit board 100 according to the present embodiment is the volume of the lower solder ball 63 of the conventional substrate 10. It can form smaller.

이에 따라, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)과 메인보드(300)간의 거리 d1은 종래 기판(10)과 메인보드(30)간의 거리 d2 보다 감소되므로, 결과적으로 반도체 패키지 제품의 전체 높이를 줄일 수 있게 된다.
Accordingly, the distance d1 between the printed circuit board 100 for the semiconductor package and the main board 300 according to the present embodiment is reduced than the distance d2 between the conventional board 10 and the main board 30, and as a result, the semiconductor package product This will reduce the overall height of the.

또한, 도 20에 도시한 바와 같이, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)은 노출된 제1접속패드(141), 제2접속패드(143) 및 금속범프(150) 상에 산화를 방지하기 위한 표면처리층(151, 153)을 더 형성할 수 있다.In addition, as shown in FIG. 20, the printed circuit board 100 for a semiconductor package according to the present exemplary embodiment may be disposed on the exposed first connection pads 141, the second connection pads 143, and the metal bumps 150. Surface treatment layers 151 and 153 may be further formed to prevent oxidation.

여기에서, 표면처리층(151, 153)은 각각 니켈(Ni)(151) 및 금(Au)(153)으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the surface treatment layers 151 and 153 may be made of nickel (Ni) 151 and gold (Au) 153, respectively, but are not particularly limited thereto.

반도체 패키지용 인쇄회로기판의 제조방법Manufacturing Method of Printed Circuit Board for Semiconductor Package

도 2 내지 도 18은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제조방법을 순차적으로 나타낸 공정흐름도이다.
2 to 18 are process flowcharts sequentially illustrating a method of manufacturing a printed circuit board for a semiconductor package according to an embodiment of the present invention.

우선, 도 2를 참조하면, 캐리어(200)를 준비한다.
First, referring to FIG. 2, the carrier 200 is prepared.

본 실시 예에서, 캐리어(200)는 도 2에 도시한 바와 같이, 절연재(201) 양면에 제1동박층(203a), 제2동박층(203b)이 순차적으로 형성된 구조를 가질 수 있으나, 특별히 이에 한정되는 것은 아니다.
In this embodiment, the carrier 200 may have a structure in which the first copper foil layer 203a and the second copper foil layer 203b are sequentially formed on both surfaces of the insulating material 201, as shown in FIG. 2. It is not limited to this.

다음, 도 3을 참조하면, 캐리어(200) 상에 제1접속패드 형성용 개구부(120a)를 갖는 제1솔더레지스트층(120)을 형성한다.Next, referring to FIG. 3, the first solder resist layer 120 having the opening 120a for forming the first connection pad is formed on the carrier 200.

도 3에서는 캐리어(200)의 일면 상에 제1솔더레지스트층(120)을 형성하는 것을 도시하였지만, 캐리어(200)의 양면 상에 제1솔더레지스트층(120)을 형성하는 것 역시 가능할 것이다.
Although FIG. 3 illustrates forming the first solder resist layer 120 on one surface of the carrier 200, it may also be possible to form the first solder resist layer 120 on both surfaces of the carrier 200.

이때, 제1접속패드 형성용 개구부(120a)를 갖는 제1솔더레지스트층(120)을 형성하는 것은, 먼저 캐리어(200)의 제2동박층(203b) 상에 솔더레지스트층을 형성한 다음, 노광 및 현상 공정 또는 레이저 공정을 통하여 제1접속패드 형성용 개구부(120a)에 대응되는 부분의 솔더레지스트를 제거함으로써 수행될 수 있으나, 이는 하나의 실시 예일 뿐 특별히 이에 한정되는 것은 아니다.
In this case, the first solder resist layer 120 having the opening 120a for forming the first connection pad may be formed by first forming a solder resist layer on the second copper foil layer 203b of the carrier 200. Although it may be performed by removing the solder resist of the portion corresponding to the opening 120a for forming the first connection pad through an exposure and development process or a laser process, this is only one embodiment and is not particularly limited thereto.

다음, 도 4를 참조하면, 제1접속패드 형성용 개구부(120a) 내벽을 포함하여 제1솔더레지스트층(120) 상에 제1시드층(112)을 형성한 다음, 제1접속패드 형성용 개구부(120a)와 대응되는 위치에 제1회로패턴 형성용 오픈부(250a)를 갖는 도금 레지스트(250)를 형성한다.
Next, referring to FIG. 4, the first seed layer 112 is formed on the first solder resist layer 120 including the inner wall of the opening 120a for forming the first connection pad, and then the first connection pad is formed. The plating resist 250 having the open part 250a for forming the first circuit pattern is formed at a position corresponding to the opening 120a.

여기에서, 제1시드층(112)은 전기 도금을 수행하기 위해 형성하는 것으로, 전도성 금속이면 제한 없이 사용가능하나, 구리를 사용하는 것이 전형적이다.
Here, the first seed layer 112 is formed to perform electroplating, and any conductive metal can be used without limitation, but copper is typically used.

또한, 제1회로패턴 형성용 오픈부(250a)를 갖는 도금 레지스트(250)를 형성하는 것은, 먼저 제1시드층(112) 상에 도금 레지스트를 형성한 다음, 노광 및 현상 공정 또는 레이저 공정을 통하여 제1접속패드 형성용 개구부(120a)와 대응되는 부분의 도금 레지스트를 제거함으로써 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.In addition, forming the plating resist 250 having the open portion 250a for forming the first circuit pattern may be performed by first forming a plating resist on the first seed layer 112 and then performing an exposure and development process or a laser process. It may be performed by removing the plating resist of the portion corresponding to the opening portion 120a for forming the first connection pad through, but is not particularly limited thereto.

이때, 도 1에 도시한 바와 같이, 제1회로패턴 형성용 오픈부(250a)의 직경을 제1접속패드 형성용 개구부(120a)의 직경보다 크도록 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.In this case, as shown in FIG. 1, the diameter of the opening portion 250a for forming the first circuit pattern may be larger than the diameter of the opening 120a for forming the first connection pad, but is not particularly limited thereto. .

또한, 본 실시 예에서 도금 레지스트(250)로 드라이 필름(Dry-Film:DF)이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
In addition, a dry film (Dry-Film: DF) may be used as the plating resist 250 in the present embodiment, but is not particularly limited thereto.

다음, 도 5 및 도 6을 참조하면, 도금 공정을 수행하여 제1접속패드 형성용 개구부(120a) 및 제1회로패턴 형성용 오픈부(250a)에 도금층을 형성하여 제1접속패드(141) 및 제1회로패턴(113)을 형성한 다음, 도금 레지스트(250)를 제거한다.
Next, referring to FIGS. 5 and 6, a plating layer is formed on the opening 120a for forming the first connection pad and the opening 250a for forming the first circuit pattern by performing the plating process to form the first connection pad 141. And forming the first circuit pattern 113, and then removing the plating resist 250.

이와 같은 공정을 통해, 제1솔더레지스트층(120)에 매립된 제1접속패드(141)와 제1회로패턴(113)을 일체로 형성할 수 있다. 여기에서, 상기 '일체로'가 의미하는 것은 상기 구조에 관한 설명에서 서술하였다.Through this process, the first connection pad 141 and the first circuit pattern 113 embedded in the first solder resist layer 120 may be integrally formed. Here, what is meant by "in whole" has been described in the description of the structure.

이때, 제1접속패드(141)의 표면은 제1솔더레지스트층(120)의 표면과 동일한 평면을 갖도록 형성될 수 있다.
In this case, the surface of the first connection pad 141 may be formed to have the same plane as the surface of the first solder resist layer 120.

다음, 도 7을 참조하면, 제1솔더레지스트층(120) 상에 제1회로패턴(113)을 커버하도록 절연층(111)을 형성하고, 절연층(111) 상에 동박층(114)을 형성한다.
Next, referring to FIG. 7, the insulating layer 111 is formed on the first solder resist layer 120 to cover the first circuit pattern 113, and the copper foil layer 114 is formed on the insulating layer 111. Form.

상기 절연층(111)으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
As the insulating layer 111, a conventional resin insulating material may be used. The resin insulating material may be thermosetting resin such as FR-4, Bismaleimide Triazine (BT), Ajinomoto Build up Film (ABF), thermoplastic resin such as polyimide, or the like. Resin impregnated with a reinforcing material such as a fiber or an inorganic filler, for example, prepreg may be used, and thermosetting resin and / or photocurable resin may be used, but is not particularly limited thereto.

또한, 상술한 바와 같이, 절연층(111) 상에 동박층(114)을 더 형성할 수 있다.In addition, as described above, the copper foil layer 114 may be further formed on the insulating layer 111.

이는, 후속 공정에서 도금 공정을 통해 회로층을 형성하기 위해 절연층(111) 상에 제2시드층(116, 도 9참조)을 형성하는데, 일반적으로 화학동도금 공정에 의해 형성되는 시드층은 밀착력이 낮으므로, 제2시드층(116)과 절연층(111)의 밀착력을 높이기 위하여, 절연층(111)에 조도가 있는 동박층(114)을 형성하는 것이다.This forms a second seed layer 116 (see FIG. 9) on the insulating layer 111 to form a circuit layer through a plating process in a subsequent process, and in general, the seed layer formed by the chemical copper plating process has an adhesion force. Since it is low, in order to improve the adhesive force of the 2nd seed layer 116 and the insulating layer 111, the copper foil layer 114 with roughness is formed in the insulating layer 111. FIG.

이때, 동박층(114)은 상기 시드층 형성 전에 제거되거나 또는 제거하지 않고 동박층(114) 상에 상기 시드층을 형성할 수 있다.
In this case, the copper foil layer 114 may be formed on the copper foil layer 114 with or without being removed before the seed layer is formed.

다음, 도 8을 참조하면, 절연층(111)에 제1회로패턴(113)을 노출시키는 비아홀(111a)을 형성한다.
Next, referring to FIG. 8, a via hole 111a exposing the first circuit pattern 113 is formed in the insulating layer 111.

이때, 비아홀(111a)는 먼저, 비아홀(111a) 형성 위치와 대응되는 부분의 동박층(114)을 제거한 다음, 레이저 드릴 또는 기계적 드릴을 이용하여 가공함으로써 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
In this case, the via hole 111a may be formed by first removing the copper foil layer 114 at a portion corresponding to the via hole 111a forming position, and then processing the same using a laser drill or a mechanical drill, but is not particularly limited thereto. .

다음, 도 9를 참조하면, 비아홀(111a) 내벽을 포함하여 절연층(111) 상에 제2시드층(116)을 형성한다.
Next, referring to FIG. 9, the second seed layer 116 is formed on the insulating layer 111 including the inner wall of the via hole 111a.

이때, 도 9에서는 제2시드층(116)이 절연층(111) 상에 형성된 동박층(114) 상에 형성된 것으로 도시하고 있으나, 동박층(114)을 제거한 후 절연층(111) 상에 제2시드층(116)을 형성하는 것 역시 가능하다.In this case, although the second seed layer 116 is formed on the copper foil layer 114 formed on the insulating layer 111 in FIG. 9, the second seed layer 116 is formed on the insulating layer 111 after removing the copper foil layer 114. It is also possible to form the two seed layer 116.

즉, 절연층(111) 상에 조도가 있는 동박을 가열 압착하여 동박층(114)을 형성하면, 상기 동박의 조도가 절연층(111)에 전사되어 절연층(111) 표면에 조도가 형성될 수 있다. 이에 따라, 동박층(114)은 제거한 후, 제2시드층(116)을 형성하여도 무방한 것이다.
That is, when the copper foil with roughness is formed on the insulating layer 111 by heat pressing to form the copper foil layer 114, the roughness of the copper foil is transferred to the insulating layer 111 to form roughness on the surface of the insulating layer 111. Can be. Accordingly, after the copper foil layer 114 is removed, the second seed layer 116 may be formed.

다음, 도 10을 참조하면, 제2시드층(116) 상에 회로패턴 형성용 개구부(260a)를 갖는 도금 레지스트(260)를 형성한다.
Next, referring to FIG. 10, a plating resist 260 having an opening 260a for forming a circuit pattern is formed on the second seed layer 116.

여기에서, 회로패턴 형성용 개구부(260a)를 갖는 도금 레지스트(260)를 형성하는 공정은 앞선 단계에서 설명하였으므로, 본 단계에서는 생략할 것이다.Here, since the process of forming the plating resist 260 having the opening 260a for forming the circuit pattern has been described in the previous step, it will be omitted in this step.

또한, 본 단계에서의 도금 레지스트(260) 역시 드라이 필름(Dry-Film:DF)이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
In addition, a dry film (Dry-Film: DF) may also be used as the plating resist 260 in this step, but is not particularly limited thereto.

다음, 도 11 및 도 12를 참조하면, 도금 공정을 수행하여 비아(115) 및 회로패턴(117)을 형성한 다음, 도금 레지스트(260)를 제거한다.
Next, referring to FIGS. 11 and 12, the plating process is performed to form the vias 115 and the circuit patterns 117, and then the plating resist 260 is removed.

다음, 도 13을 참조하면, 절연층(111) 상에 형성된 회로패턴(117) 중 일부를 노출시키는 개구부(130a)를 갖는 제2솔더레지스트층(130)을 형성한다.
Next, referring to FIG. 13, a second solder resist layer 130 having an opening 130a exposing a portion of the circuit pattern 117 formed on the insulating layer 111 is formed.

여기에서, 개구부(130a)를 갖는 제2솔더레지스트층(130)을 형성하는 공정은 앞선 단계에서 설명하였으므로, 본 단계에서는 생략할 것이다.Here, since the process of forming the second solder resist layer 130 having the opening 130a has been described in the previous step, it will be omitted in this step.

도 13에서는 한 층의 절연층과 한층의 회로층을 갖는 베이스 기판(110)을 도시하고 있으나, 이는 하나의 실시 예일 뿐, 다층의 절연층 및 다층의 회로층을 갖는 베이스 기판을 형성하는 것 역시 가능하다.
Although FIG. 13 illustrates a base substrate 110 having a single insulating layer and a single circuit layer, this is only one embodiment, and forming a base substrate having a multi-layered insulating layer and a multi-layered circuit layer is also illustrated. It is possible.

다음, 도 14를 참조하면, 캐리어(200)와 제1솔더레지스트층(120)을 분리한다.
Next, referring to FIG. 14, the carrier 200 and the first solder resist layer 120 are separated.

본 실시 예에서 캐리어(200)는 앞서 말한 바와 같이, 절연재(201) 양면에 제1동박층(203a) 및 제2동박층(203b)이 순차적으로 형성된 구조일 수 있다.As described above, the carrier 200 may have a structure in which the first copper foil layer 203a and the second copper foil layer 203b are sequentially formed on both surfaces of the insulating material 201.

하여, 캐리어(200)와 제1솔더레지스트층(120)을 분리하는 것은, 제1동박층(203a)과 제2동박층(203b)을 분리함으로써 수행될 수 있으며, 이에 따라, 도 14와 같이 제1솔더레지스트층(120) 상에 제2동박층(203b)이 남게 된다.
Thus, the separation of the carrier 200 and the first solder resist layer 120 may be performed by separating the first copper foil layer 203a and the second copper foil layer 203b, thus, as shown in FIG. 14. The second copper foil layer 203b remains on the first solder resist layer 120.

다음, 도 15를 참조하면, 제1솔더레지스트층(120) 상에 금속범프 형성용 개구부(270a)를 갖는 도금 레지스트(270)를 형성한다.
Next, referring to FIG. 15, a plating resist 270 having an opening 270a for forming metal bumps is formed on the first solder resist layer 120.

여기에서, 금속범프 형성용 개구부(270a)는 노광 및 현상 공정 또는 레이저 공정을 통해 제1솔더레지스트층(120)과 동일 평면으로 형성된 제1접속패드(141) 중 제1범프패드(141a)에 대응되는 부분의 도금 레지스트를 제거함으로써 형성될 수 있다.
Here, the openings 270a for forming the metal bumps may be formed on the first bump pads 141a of the first connection pads 141 formed on the same plane as the first solder resist layer 120 through an exposure and development process or a laser process. It can be formed by removing the plating resist of the corresponding portion.

다음, 도 16 내지 18을 참조하면, 도금공정을 수행하여 금속범프(150)를 형성하고, 도금 레지스트(170)를 제거한 다음 노출된 제2동박층(203b)을 제거한다.
Next, referring to FIGS. 16 to 18, the metal bump 150 is formed by performing a plating process, the plating resist 170 is removed, and the exposed second copper foil layer 203b is removed.

이때, 도금 공정을 수행하는 동안 금속범프(150)가 형성되는 동시에 제2솔더레지스트층(130)의 개구부(130a) 내에도 도금층이 형성되어 제2접속패드(143)가 형성될 수 있다.In this case, the metal bumps 150 may be formed during the plating process, and at the same time, the plating layer may be formed in the opening 130a of the second solder resist layer 130 to form the second connection pad 143.

이에 따라, 제2접속패드(143)는 도 18에 도시한 바와 같이, 그 표면이 제2솔더레지스트층(130)의 표면과 동일한 평면을 이루도록 형성할 수도 있고, 도 19에 도시한 바와 같이, 그 표면과 제2솔더레지스트층(130)의 표면이 단차지도록 형성할 수 도 있으나, 특별히 이에 한정되는 것은 아니다.Accordingly, as shown in FIG. 18, the second connection pad 143 may be formed such that its surface forms the same plane as the surface of the second solder resist layer 130. As shown in FIG. The surface and the surface of the second solder resist layer 130 may be formed to be stepped, but are not particularly limited thereto.

다만, 제2접속패드(143)의 표면을 제2솔더레지스트층(130)의 표면과 동일하게 형성하면, 제2접속패드(143)에 형성되는 솔더볼의 체적이 작아져 후속 공정에서 접합될 메인보드와 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)과의 간격을 줄일 수 있는 장점이 있다.
However, if the surface of the second connection pad 143 is formed to be the same as the surface of the second solder resist layer 130, the volume of solder balls formed on the second connection pad 143 may be reduced, and the main parts to be bonded in a subsequent process may be formed. The distance between the board and the printed circuit board 100 for semiconductor packages according to the present embodiment is reduced.

또한, 도 20을 참조하면, 금속범프(150)를 형성한 다음, 제1접속패드(141), 금속범프(150) 및 제2접속패드(143) 상에 표면처리층(151, 153)을 더 형성할 수 있다.In addition, referring to FIG. 20, after the metal bumps 150 are formed, the surface treatment layers 151 and 153 may be formed on the first connection pads 141, the metal bumps 150, and the second connection pads 143. It can form more.

여기에서, 표면처리층(151, 153)은 각각 니켈(Ni)(151) 및 금(Au)(153)을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the surface treatment layers 151 and 153 may include nickel (Ni) 151 and gold (Au) 153, respectively, but are not particularly limited thereto.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
The surface treatment layer is not particularly limited as long as it is known in the art, for example, electrolytic gold plating, electroless gold plating, organic solderability preservative or electroless tin plating (OSP). Formed by Immersion Tin Plating, Immersion Silver Plating, ENIG (electroless nickel and immersion gold), Electroless Nickel Plating / Replacement Plating, DIG Plating, Direct Immersion Gold Plating, Hot Air Solder Leveling Can be.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and a printed circuit board for a semiconductor package and a method for manufacturing the same according to the present invention are not limited thereto, and are within the technical spirit of the present invention. It will be apparent to those skilled in the art that modifications and variations are possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100 : 반도체 패키지용 인쇄회로기판 110 : 베이스 기판
111 : 절연층 112 : 제1시드층
113 : 제1회로패턴 114 : 동박층
115 : 비아 116 : 제2시드층
117 : 회로패턴 120 : 제1솔더레지스트층
120a : 개구부 130 : 제2솔더레지스트층
130a : 개구부 141 : 제1접속패드
141a : 제1범프패드 141b : 제1본딩패드
143 : 제2접속패드 150 : 금속범프
151, 153 : 표면처리층 200 : 캐리어
203a : 제1동박층 203b : 제2동박층
250, 260, 270 : 도금 레지스트100: printed circuit board for semiconductor package 110: base substrate
111: insulating layer 112: first seed layer
113: first circuit pattern 114: copper foil layer
115: via 116: second seed layer
117 a circuit pattern 120 a first solder resist layer
120a: opening 130: second solder resist layer
130a: opening 141: first connection pad
141a: first bump pad 141b: first bonding pad
143: second connection pad 150: metal bump
151, 153: surface treatment layer 200: carrier
203a: first copper foil layer 203b: second copper foil layer
250, 260, 270: plating resist

Claims (18)

일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 갖는 베이스 기판;
상기 베이스 기판 일면에 형성된 제1솔더레지스트층;
상기 베이스 기판 타면에 형성된 제2솔더레지스트층;
상기 베이스 기판 일면에 상기 제1회로패턴과 일체로 형성되되, 상기 제1솔더레지스트층에 매립된 제1접속패드;
상기 베이스 기판 타면에 상기 회로층과 연결 형성되되, 상기 제2솔더레지스트층에 매립된 제2접속패드; 및
상기 제1접속패드 중 일부에 형성된 금속범프를 포함하며,
상기 제2접속패드의 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성된 반도체 패키지용 인쇄회로기판.A base substrate having at least one circuit layer including a first circuit pattern buried in one surface;
A first solder resist layer formed on one surface of the base substrate;
A second solder resist layer formed on the other surface of the base substrate;
A first connection pad formed integrally with the first circuit pattern on one surface of the base substrate and embedded in the first solder resist layer;
A second connection pad formed on the other surface of the base substrate to be connected to the circuit layer and embedded in the second solder resist layer; And
It includes a metal bump formed on a portion of the first connection pad,
And a surface of the second connection pad formed on the same plane as the surface of the second solder resist layer. 청구항 1에 있어서,
상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성된 반도체 패키지용 인쇄회로기판.The method according to claim 1,
And a surface of the first connection pad formed on the same plane as the surface of the first solder resist layer. 삭제delete 청구항 1에 있어서,
상기 제1접속패드는,
제1반도체칩이 실장되는 제1범프패드; 및
상기 제1반도체칩 상에 위치하는 제2반도체칩과 전기적으로 연결되는 제1본딩패드
를 포함하며, 상기 금속범프는 상기 제1범프패드 상에 형성된 반도체 패키지용 인쇄회로기판.The method according to claim 1,
The first connection pad,
A first bump pad on which the first semiconductor chip is mounted; And
A first bonding pad electrically connected to a second semiconductor chip on the first semiconductor chip
And a metal bump formed on the first bump pad. 청구항 4에 있어서,
상기 제2반도체칩과 제1본딩패드는 와이어 본딩(wire bonding) 또는 플립칩 본딩(flip chip bonding)되는 반도체 패키지용 인쇄회로기판.The method of claim 4,
The second semiconductor chip and the first bonding pad is a wire bonding (wire bonding) or flip chip bonding (flip chip bonding) a printed circuit board for a semiconductor package. 청구항 1에 있어서,
상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다른 반도체 패키지용 인쇄회로기판.The method according to claim 1,
The printed circuit board of claim 1, wherein the thickness of the first solder resist layer and the thickness of the second solder resist layer are different from each other. 청구항 1에 있어서,
상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두꺼운 반도체 패키지용 인쇄회로기판.The method according to claim 1,
The thickness of the second solder resist layer is a printed circuit board for a semiconductor package thicker than the thickness of the first solder resist layer. 캐리어를 준비하는 단계;
상기 캐리어 상에 제1접속패드, 상기 제1접속패드와 일체로 연결된 제1회로패턴 및 상기 제1접속패드가 매립된 제1솔더레지스트층을 형성하는 단계;
상기 제1솔더레지스트층 상에 적어도 하나 이상의 회로층을 갖는 베이스 기판을 형성하는 단계;
상기 베이스 기판상에 제2접속패드 형성용 개구부를 갖는 제2솔더레지스트층을 형성하는 단계;
상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계;
상기 제1솔더레지스트층 상에 상기 제1접속패드 중 일부를 노출시키는 금속범프 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계; 및
도금 공정을 수행하여 상기 제2접속패드 및 금속범프를 형성하는 단계
를 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.Preparing a carrier;
Forming a first connection pad, a first circuit pattern integrally connected with the first connection pad, and a first solder resist layer in which the first connection pad is embedded on the carrier;
Forming a base substrate having at least one circuit layer on the first solder resist layer;
Forming a second solder resist layer having an opening for forming a second connection pad on the base substrate;
Separating the carrier and the first solder resist layer;
Forming a plating resist on the first solder resist layer, the plating resist having an opening for forming metal bumps to expose a portion of the first connection pads; And
Performing a plating process to form the second connection pads and the metal bumps;
Method of manufacturing a printed circuit board for a semiconductor package comprising a. 청구항 8에 있어서,
상기 제1접속패드, 제1회로패턴 및 제1솔더레지스트층을 형성하는 단계는,
상기 캐리어 상에 상기 제1접속패드 형성용 개구부를 갖는 제1솔더레지스트층을 형성하는 단계;
상기 제1솔더레지스트층 상에 상기 제1접속패드 형성용 개구부와 대응되는 위치에 상기 제1회로패턴 형성용 오픈부를 갖는 도금 레지스트를 형성하는 단계;
도금 공정을 수행하여 상기 제1접속패드 형성용 개구부 및 상기 제1회로패턴 형성용 오픈부에 도금층을 형성하는 단계; 및
상기 도금 레지스트를 제거하는 단계
를 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
The step of forming the first connection pad, the first circuit pattern and the first solder resist layer,
Forming a first solder resist layer having an opening for forming the first connection pad on the carrier;
Forming a plating resist on the first solder resist layer, the plating resist having an opening for forming the first circuit pattern at a position corresponding to the opening for forming the first connection pad;
Forming a plating layer by performing a plating process on the opening for forming the first connection pad and the open portion for forming the first circuit pattern; And
Removing the plating resist
Method of manufacturing a printed circuit board for a semiconductor package comprising a. 청구항 9에 있어서,
상기 도금 레지스트를 형성하는 단계 이전에,
상기 제1솔더레지스트층 상에 제1시드층을 형성하는 단계를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 9,
Prior to forming the plating resist,
The method of claim 1, further comprising forming a first seed layer on the first solder resist layer. 청구항 8에 있어서,
상기 베이스 기판을 형성하는 단계는,
상기 제1솔더레지스트층 상에 상기 제1회로패턴을 커버하는 절연층을 형성하는 단계;
상기 절연층에 상기 제1회로패턴을 노출시키는 비아홀을 형성하는 단계;
상기 절연층 상에 회로패턴 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계;
도금 공정을 수행하여 상기 비아홀 및 회로패턴 형성용 개구부에 도금층을 형성하는 단계; 및
상기 도금 레지스트를 제거하는 단계
를 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
Wherein forming the base substrate comprises:
Forming an insulating layer covering the first circuit pattern on the first solder resist layer;
Forming a via hole exposing the first circuit pattern in the insulating layer;
Forming a plating resist having an opening for forming a circuit pattern on the insulating layer;
Forming a plating layer in the via hole and the opening for forming the circuit pattern by performing a plating process; And
Removing the plating resist
Method of manufacturing a printed circuit board for a semiconductor package comprising a. 청구항 11에 있어서,
상기 절연층을 형성하는 단계 이후에,
상기 절연층 상에 동박층을 형성하는 단계를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.The method of claim 11,
After forming the insulating layer,
The method of manufacturing a printed circuit board for a semiconductor package further comprising the step of forming a copper foil layer on the insulating layer. 청구항 11에 있어서,
상기 비아홀을 형성하는 단계 이후에,
상기 비아홀 내벽을 포함하여 상기 절연층 상에 제2시드층을 형성하는 단계를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.The method of claim 11,
After forming the via hole,
Forming a second seed layer on the insulating layer including the via hole inner wall further comprising a printed circuit board for a semiconductor package. 청구항 8에 있어서,
상기 캐리어는 절연재 양면에 제1동박층 및 제2동박층이 순차적으로 형성되어 있으며,
상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계는 상기 제1동박층과 상기 제2동박층을 분리함으로써 수행되고,
상기 제2접속패드 및 금속범프를 형성하는 단계 이후에,
상기 도금 레지스트를 제거하는 단계; 및
상기 노출된 제2동박층을 제거하는 단계
를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
The carrier has a first copper foil layer and a second copper foil layer sequentially formed on both sides of the insulating material,
Separating the carrier and the first solder resist layer is performed by separating the first copper foil layer and the second copper foil layer,
After forming the second connection pad and the metal bump,
Removing the plating resist; And
Removing the exposed second copper foil layer
Method of manufacturing a printed circuit board for a semiconductor package further comprising. 청구항 8에 있어서,
상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다르게 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
And a thickness of the first solder resist layer and a thickness of the second solder resist layer are different from each other. 청구항 8에 있어서,
상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두껍게 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
The thickness of the second solder resist layer is thicker than the thickness of the first solder resist layer manufacturing method of a printed circuit board for a semiconductor package. 청구항 8에 있어서,
상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
And a surface of the first connection pad formed on the same plane as the surface of the first solder resist layer. 청구항 8에 있어서,
상기 제2접속패드 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.The method according to claim 8,
And a surface of the second connection pad formed on the same plane as the surface of the second solder resist layer.
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