JP2012019210A - Semiconductor package substrate and manufacturing method thereof - Google Patents

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ション キム，ミン
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor package substrate that can address handling of plate construction of a product being thinner and one shot molding and that can improve warpage of all of the panel substrate, a strip basal plate and a unit basal plate, and a manufacturing method thereof.SOLUTION: A semiconductor package substrate 100 comprises: a base substrate having a component surface on one surface on which a circuit pattern including a bump pad 102a for semiconductor packaging is formed and a solder surface on the other surface on which a circuit pattern including a soldering pad 102b for connecting with an external component is formed; a first surface treatment layer (103a+104a) formed on the bump pad 102a of the component surface; and a second surface treatment layer (103b+104b) formed on the soldering pad 102b of the solder surface. The thickness of the first surface treatment layer (103a+104a) is different from the thickness of the second surface treatment layer (103b+104b).

Description

本発明は、半導体パッケージ基板及びその製造方法に関する。   The present invention relates to a semiconductor package substrate and a manufacturing method thereof.

製品のサイクルが短くなるにつれて、顧客の要求への迅速な対応と開発期間の短縮が必要となっている状況で、半導体用基板の薄板化傾向により、顧客社に納品するサイズであるストリップ（ｓｔｒｉｐ）基板及び単位（ｕｎｉｔ）基板の反り（Ｗａｒｐａｇｅ）は、解決すべき核心的な技術問題となっている。   As the product cycle becomes shorter, strips that are the size to be delivered to customers due to the trend toward thinner semiconductor substrates due to the need to respond quickly to customer demands and shorten the development period Warpage of the substrate and unit substrate is a core technical problem to be solved.

基板に半導体チップをパッケージングする時、基板が反っているとチップが破損されてしまうという問題が発生するため、半導体パッケージング企業らは、新規基板を承認するにあたり、反りに対する仕様を要求している状況である。   When packaging a semiconductor chip on a substrate, there is a problem that if the substrate is warped, the chip will be damaged, so semiconductor packaging companies require specifications for warpage when approving a new substrate. It is a situation.

基板の反りを減らすための従来方法は、大きく三つに分けられる。   Conventional methods for reducing the warpage of the substrate can be roughly divided into three.

第一の方法は、基板に貫通スリットを形成して基板に作用する基板の反りを解消する方法であり、第二の方法は、基板に剛性を高める層を挿入して反りに対する抵抗を大きくすることにより基板の反りを改善する方法であり、第三の方法は、基板の反りを発生させる主要原因となる半田レジスト層と銅層のダミー領域（ｄｕｍｍｙ ａｒｅａ）を調整して反りを減らす方法である。   The first method is a method of eliminating the warp of the substrate that acts on the substrate by forming a through slit in the substrate, and the second method is to increase the resistance to the warp by inserting a layer for increasing rigidity into the substrate. The third method is to reduce the warpage by adjusting the solder resist layer and the dummy area (dummy area) of the copper layer, which are the main causes of the warpage of the substrate. is there.

しかし、このような方法は、ストリップサイズの基板の反りを改善することはできるが、単位サイズの基板で発生する反りを解決できないという問題点がある。   However, such a method can improve the warp of the strip size substrate, but has a problem that the warp generated in the unit size substrate cannot be solved.

以下、図１及び図２を参照して、従来技術の一実施例による半導体パッケージ基板の構造を概略的に説明する。   Hereinafter, a structure of a semiconductor package substrate according to an embodiment of the prior art will be schematically described with reference to FIGS. 1 and 2.

図１を参照すると、半導体パッケージ基板１０は、コア絶縁層１１の一面、例えば、部品面に回路用金属層、例えば、バンプパッドを構成する第１銅層１２ａと第１表面処理層１３ａとを有し、コア絶縁層１１の他面、例えば、半田面に回路用金属層、例えば、半田付けパッドを構成する第２銅層１２ｂと第２表面処理層１３ｂとを有する。   Referring to FIG. 1, a semiconductor package substrate 10 includes a first metal layer 12a and a first surface treatment layer 13a constituting a circuit metal layer, for example, a bump pad, on one surface of a core insulating layer 11, for example, a component surface. And having a second metal layer 12b and a second surface treatment layer 13b forming a soldering pad on the other surface of the core insulating layer 11, for example, a solder surface.

前記コア絶縁層１１の両面に形成される第１銅層１２ａと第２銅層１２ｂ及び第１表面処理層１３ａと第２表面処理層１３ｂは、通常対称する形状を有し、実質的に同一の厚さに形成される。   The first copper layer 12a and the second copper layer 12b and the first surface treatment layer 13a and the second surface treatment layer 13b formed on both surfaces of the core insulating layer 11 have a symmetrical shape and are substantially the same. The thickness is formed.

この際、基板を構成する複数層の熱膨脹係数（ＣＴＥ）差及びパッケージ生産工程で伴われる温度変化により、単位サイズの最終製品で、図２に示したように、部品面（図面で上面）に凹状の反り、または反対に部品面に凸状の反り（ｗａｒｐａｇｅ）が発生する。   At this time, the final product of unit size, as shown in FIG. 2, on the component surface (upper surface in the drawing) due to the difference in the thermal expansion coefficient (CTE) of the multiple layers constituting the substrate and the temperature change accompanying the package production process. Concave warpage, or conversely, convex warpage occurs on the component surface.

従って、ストリップサイズの基板の反りだけでなく、最終製品となる単位サイズの基板で発生する反りを解決することができる方案が強く求められている。   Therefore, there is a strong demand for a method that can solve not only the warpage of the strip-size substrate but also the warpage that occurs in the unit-size substrate that is the final product.

本発明は上述した従来技術の問題点を解決するためのものであり、本発明の目的は、基板の反りにもっとも実質的な影響を与え、製品の薄板化に対応することができる半導体パッケージ基板及びその製造方法を提供することにある。   The present invention is intended to solve the above-described problems of the prior art, and the object of the present invention is to provide a semiconductor package substrate that has the most substantial effect on the warpage of the substrate and can cope with the thinning of products. And a manufacturing method thereof.

本発明の他の目的は、基板の反りにもっとも大きい影響を与え、ワンショット（ｏｎｅ ｓｈｏｔ）モールドに対応可能な半導体パッケージ基板及びその製造方法を提供することにある。   Another object of the present invention is to provide a semiconductor package substrate that has the greatest influence on the warpage of the substrate and is compatible with a one-shot mold, and a method for manufacturing the same.

本発明の更に他の目的は、パネル基板、ストリップ基板及び単位基板の全ての反りを改善することができる半導体パッケージ基板及びその製造方法を提供することにある。   Still another object of the present invention is to provide a semiconductor package substrate and a method for manufacturing the same that can improve the warpage of the panel substrate, the strip substrate, and the unit substrate.

本発明の好ましい一側面によると、一面に半導体実装のためのバンプパッドを含む回路パターンが形成された部品面を有し、他面に外部部品との結合のための半田付けパッドを含む回路パターンが形成された半田面を有するベース基板と、前記部品面のバンプパッド上に形成された第１表面処理層と、前記半田面の半田付けパッド上に形成された第２表面処理層と、を含み、前記第１表面処理層と前記第２表面処理層の厚さは相違する半導体パッケージ基板が提供される。   According to a preferred aspect of the present invention, a circuit pattern having a component surface having a circuit pattern including a bump pad for semiconductor mounting on one surface and a soldering pad for coupling to an external component on the other surface A base substrate having a solder surface formed thereon, a first surface treatment layer formed on the bump pad on the component surface, and a second surface treatment layer formed on the soldering pad on the solder surface. In addition, a semiconductor package substrate is provided in which the first surface treatment layer and the second surface treatment layer have different thicknesses.

前記半導体パッケージ基板で、前記ベース基板は内層回路用金属層を有する多層基板であることができる。   In the semiconductor package substrate, the base substrate may be a multilayer substrate having an inner layer metal layer.

好ましくは、前記第１表面処理層と前記第２表面処理層の厚さの差は３〜１０μｍであることができる。   Preferably, a difference in thickness between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

好ましくは、前記第１表面処理層は第１ニッケルメッキ層と第１金メッキ層とを含み、前記第２表面処理層は第２ニッケルメッキ層と第２金メッキ層とを含み、前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さは相違することができる。   Preferably, the first surface treatment layer includes a first nickel plating layer and a first gold plating layer, and the second surface treatment layer includes a second nickel plating layer and a second gold plating layer, and the first nickel plating layer. The thickness of the layer and the second nickel plating layer may be different.

ここで、好ましくは、前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さの差は３〜１０μｍであることができる。   Here, preferably, a difference in thickness between the first nickel plating layer and the second nickel plating layer may be 3 to 10 μm.

本発明の一実施例によると、前記第１ニッケルメッキ層の厚さは３〜１２μｍであり、前記第２ニッケルメッキ層の厚さは６〜１５μｍであることができる。   The first nickel plating layer may have a thickness of 3 to 12 μm, and the second nickel plating layer may have a thickness of 6 to 15 μm.

本発明の他の実施例によると、前記第１ニッケルメッキ層の厚さは６〜１５μｍであり、前記第２ニッケルメッキ層の厚さは３〜１２μｍであることができる。   According to another embodiment of the present invention, the thickness of the first nickel plating layer may be 6-15 μm, and the thickness of the second nickel plating layer may be 3-12 μm.

さらに、前記ベース基板の両面に夫々形成され、前記バンプパッド及び前記半田付けパッドを露出させる開口部を有する半田レジスト層をさらに含むことができる。   Furthermore, a solder resist layer formed on both surfaces of the base substrate and having openings for exposing the bump pads and the solder pads can be further included.

本発明の好ましいさらに他の側面によると、一面に半導体実装のためのバンプパッドを含む回路パターンが形成された部品面を有し、他面に外部部品との結合のための半田付けパッドを含む回路パターンが形成された半田面を有するベース基板を提供する段階と、前記部品面のバンプパッド及び前記半田面の半田付けパッド上に第１表面処理層及び第２表面処理層を夫々形成する段階と、を含み、前記第１表面処理層と前記第２表面処理層の厚さを相違するように形成する半導体パッケージ基板の製造方法が提供される。   According to still another preferred aspect of the present invention, one surface has a component surface on which a circuit pattern including a bump pad for semiconductor mounting is formed, and the other surface includes a soldering pad for coupling with an external component. Providing a base substrate having a solder surface on which a circuit pattern is formed; and forming a first surface treatment layer and a second surface treatment layer on the bump pad on the component surface and the soldering pad on the solder surface, respectively. And a method of manufacturing a semiconductor package substrate, wherein the first surface treatment layer and the second surface treatment layer are formed to have different thicknesses.

前記製造方法で、前記ベース基板は内層回路用金属層を有する多層基板であることができる。   In the manufacturing method, the base substrate may be a multilayer substrate having an inner layer metal layer.

好ましくは、前記提供されたベース基板が前記部品面に凸状に反る場合、前記第１表面処理層の厚さを前記第２表面処理層の厚さより大きく形成することができる。   Preferably, when the provided base substrate is warped convexly on the component surface, the thickness of the first surface treatment layer can be made larger than the thickness of the second surface treatment layer.

好ましくは、前記提供されたベース基板が前記部品面に凹状に反る場合、前記第１表面処理層の厚さを前記第２表面処理層の厚さより小さく形成することができる。   Preferably, when the provided base substrate warps in a concave shape on the component surface, the thickness of the first surface treatment layer can be made smaller than the thickness of the second surface treatment layer.

好ましくは、前記第１表面処理層と前記第２表面処理層の厚さの差は３〜１０μｍであることができる。   Preferably, a difference in thickness between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

好ましくは、前記第１表面処理層及び前記第２表面処理層を形成する段階は、前記ベース基板の部品面のバンプパッド及び半田面の半田付けパッド上に第１ニッケルメッキ層及び第２ニッケルメッキ層を夫々形成する段階と、前記第１ニッケルメッキ層及び前記第２ニッケルメッキ層上に第１金メッキ層及び第２金メッキ層を夫々形成する段階と、を含み、前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さを相違するように形成することができる。   Preferably, in the step of forming the first surface treatment layer and the second surface treatment layer, the first nickel plating layer and the second nickel plating are formed on the bump pads on the component surface and the soldering pads on the solder surface of the base substrate. Forming a first layer, and forming a first gold plating layer and a second gold plating layer on the first nickel plating layer and the second nickel plating layer, respectively. The second nickel plating layer can be formed to have different thicknesses.

ここで、前記ベース基板が前記部品面に凸状に反る場合、前記第１ニッケルメッキ層の厚さを前記第２ニッケルメッキ層の厚さより大きく形成することができ、本発明の一実施例によると、前記第１ニッケルメッキ層の厚さは６〜１５μｍであり、前記第２ニッケルメッキ層の厚さは３〜１２μｍであることができる。   Here, when the base substrate is warped in a convex shape on the component surface, the thickness of the first nickel plating layer can be formed larger than the thickness of the second nickel plating layer. According to the present invention, the thickness of the first nickel plating layer may be 6-15 μm, and the thickness of the second nickel plating layer may be 3-12 μm.

前記ベース基板が前記部品面に凹状に反る場合、前記第１ニッケルメッキ層の厚さを前記第２ニッケルメッキ層の厚さより小さく形成することができ、本発明の一実施例によると、前記第１ニッケルメッキ層の厚さは３〜１２μｍであり、前記第２ニッケルメッキ層の厚さは６〜１５μｍであることができる。   When the base substrate warps concavely on the component surface, the thickness of the first nickel plating layer can be formed smaller than the thickness of the second nickel plating layer. According to an embodiment of the present invention, The first nickel plating layer may have a thickness of 3 to 12 μm, and the second nickel plating layer may have a thickness of 6 to 15 μm.

さらに、前記ベース基板を提供する段階の後に、前記ベース基板の両面に前記バンプパッド及び前記半田付けパッドを夫々露出させる開口部を有する半田レジスト層を夫々形成する段階をさらに含むことができる。   The method may further include forming a solder resist layer having openings for exposing the bump pads and the soldering pads on both sides of the base substrate after providing the base substrate.

本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。   The features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

本発明の詳細な説明に先立ち、本明細書及び特許請求の範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に従って本発明の技術的思想にかなう意味と概念に解釈されるべきである。   Prior to the detailed description of the invention, the terms and words used in the specification and claims should not be construed in a normal and lexicographic sense, and the inventor shall best understand his invention. It should be construed as meanings and concepts in accordance with the technical idea of the present invention in accordance with the principle that the concept of terms can be appropriately defined to describe the method.

本発明によると、表面処理層の厚さを変化させて基板の反りを根本的に改善することができる。   According to the present invention, it is possible to fundamentally improve the warpage of the substrate by changing the thickness of the surface treatment layer.

また、生産工程に伴われる基板の温度減少によって、基板を構成する複数層の熱膨張率の差により基板の反りが発生する。本発明では、凸状に反る面の表面処理層の厚さを凹状に反る面の表面処理層より厚く形成して層の厚さを非対称に調整することにより、ベース基板で発生する基板収縮量を表面処理層で発生する基板収縮量と相殺させて、基板の反り量を大幅に減少させることができる。   Further, due to the decrease in the temperature of the substrate accompanying the production process, the warpage of the substrate occurs due to the difference in the thermal expansion coefficient of the plurality of layers constituting the substrate. In the present invention, the thickness of the surface treatment layer on the convex warped surface is made thicker than the surface treatment layer on the concave warp surface, and the thickness of the layer is adjusted asymmetrically, thereby generating the substrate on the base substrate. The amount of warpage of the substrate can be greatly reduced by offsetting the amount of shrinkage with the amount of substrate shrinkage generated in the surface treatment layer.

更には、基板が薄板化されても、基板の反りを大幅に減らすための追加的な工程が不要であり、パネル、ストリップ及び単位基板サイズに関らず、多様な製品に適用することができる。   Furthermore, even if the substrate is thinned, an additional process for significantly reducing the warpage of the substrate is not necessary, and it can be applied to various products regardless of the panel, strip, and unit substrate size. .

従来技術の一実施例による半導体パッケージ基板を説明するために概略的に示した断面図（１）である。It is sectional drawing (1) shown roughly in order to demonstrate the semiconductor package board | substrate by one Example of a prior art. 従来技術の一実施例による半導体パッケージ基板を説明するために概略的に示した断面図（２）である。It is sectional drawing (2) shown roughly in order to demonstrate the semiconductor package board | substrate by one Example of a prior art. 本発明の好ましい一実施例による半導体パッケージ基板を説明するために概略的に示した断面図（１）である。1 is a cross-sectional view (1) schematically illustrating a semiconductor package substrate according to a preferred embodiment of the present invention. 本発明の好ましい一実施例による半導体パッケージ基板を説明するために概略的に示した断面図（２）である。FIG. 3 is a cross-sectional view (2) schematically illustrating a semiconductor package substrate according to a preferred embodiment of the present invention. 本発明の好ましい他の実施例による半導体パッケージ基板を説明するために概略的に示した断面図（１）である。It is sectional drawing (1) shown roughly in order to demonstrate the semiconductor package board | substrate by another preferable Example of this invention. 本発明の好ましい他の実施例による半導体パッケージ基板を説明するために概略的に示した断面図（２）である。It is sectional drawing (2) shown roughly in order to demonstrate the semiconductor package board | substrate by other preferable Example of this invention. 本発明の好ましい一実施例による半導体パッケージ基板の製造方法を説明するために概略的に示した工程フロー図（１）である。FIG. 2 is a process flow diagram (1) schematically shown for explaining a method of manufacturing a semiconductor package substrate according to a preferred embodiment of the present invention. 本発明の好ましい一実施例による半導体パッケージ基板の製造方法を説明するために概略的に示した工程フロー図（２）である。FIG. 6 is a process flow diagram (2) schematically shown for explaining a method for manufacturing a semiconductor package substrate according to a preferred embodiment of the present invention. 本発明の好ましい他の実施例による半導体パッケージ基板の製造方法を説明するために概略的に示した工程フロー図（１）である。FIG. 5 is a process flow diagram (1) schematically shown for explaining a method of manufacturing a semiconductor package substrate according to another preferred embodiment of the present invention. 本発明の好ましい他の実施例による半導体パッケージ基板の製造方法を説明するために概略的に示した工程フロー図（２）である。FIG. 10 is a process flow diagram (2) schematically showing a method for manufacturing a semiconductor package substrate according to another preferred embodiment of the present invention.

本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、図面に示された各構成要素の大きさは、説明のために簡略に示したものであり、実際の構成の大きさと実質的に対応されるわけではないということが理解されるべきである。   Objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and preferred embodiments with reference to the accompanying drawings. In this specification, it should be noted that when adding reference numerals to the components of each drawing, the same components are given the same number as much as possible even if they are shown in different drawings. I must. In addition, it should be understood that the size of each component shown in the drawings is simply shown for the sake of explanation and does not substantially correspond to the size of the actual configuration. is there.

本発明を説明するにあたり、係わる公知技術についての具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明は省略する。本明細書において、第１、第２などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。   In describing the present invention, if it is determined that there is a possibility that a concrete description of the related art will obscure the gist of the present invention, a detailed description thereof will be omitted. In this specification, terms such as “first” and “second” are used to distinguish one component from another component, and the component is not limited by the term.

本発明で用いられる用語、「部品面」は、通常半導体素子が搭載される面を意味し、「半田面」は、外部部品との結合のために通常半田ボールが搭載される面を意味する。   The term “component surface” used in the present invention means a surface on which a semiconductor element is usually mounted, and “solder surface” means a surface on which a solder ball is usually mounted for coupling with an external component. .

本発明で用いられる表現、「部品面に凸状に反る場合」は、基板のコア層を基準に部品面と半田面のうち部品面側の垂直方向に相対的に突出されて反る場合を意味する。これと同様に、本発明で用いられる表現、「部品面に凹状に反る場合」は、基板のコア層を基準に部品面と半田面のうち半田面側の垂直方向に相対的に突出されて反る場合を意味する。   The expression used in the present invention, “when warped in a convex shape on the component surface”, is a case where the component surface and the solder surface are projected relative to each other in the vertical direction on the component surface side and warped relative to the core layer of the substrate. Means. Similarly, the expression used in the present invention, “when the component surface warps in a concave shape”, is relatively projected in the vertical direction on the solder surface side of the component surface and the solder surface with respect to the core layer of the substrate. Means the case of warping.

半導体パッケージ基板の反り現象が発生する原因は、基板を構成する複数層の熱膨張率が相違し、基板及びパッケージの生産工程で伴われる温度変化に起因する。   The cause of the warp phenomenon of the semiconductor package substrate is due to the temperature change involved in the production process of the substrate and the package because the thermal expansion coefficients of the plurality of layers constituting the substrate are different.

そこで、本発明では、部品面と半田面の表面処理層の厚さを相違するように調整することにより、反りを発生させる応力方向に対して互いに相反する方向に応力が発生するようにし、結果的に互いに相反する熱応力の相殺によって基板の反りを改善しようとする。   Therefore, in the present invention, by adjusting the thicknesses of the surface treatment layers of the component surface and the solder surface to be different from each other, stress is generated in directions opposite to each other with respect to the stress direction causing warpage. Therefore, it is intended to improve the warpage of the substrate by canceling out the thermal stresses that are mutually contradictory.

以下、添付された図面を参照して、本発明の好ましい実施形態を詳細に説明する。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

（半導体パッケージ基板）
図３及び図４は、本発明の好ましい一実施例による半導体パッケージ基板を説明するために概略的に示した断面図であり、図５及び図６は、本発明の好ましい他の実施例による半導体パッケージ基板を説明するために概略的に示した断面図である。 (Semiconductor package substrate)
3 and 4 are cross-sectional views schematically illustrating a semiconductor package substrate according to a preferred embodiment of the present invention, and FIGS. 5 and 6 are semiconductors according to another preferred embodiment of the present invention. It is sectional drawing shown schematically in order to demonstrate a package board | substrate.

本発明の好ましい一実施形態による半導体パッケージ基板は、一面に半導体実装のためのバンプパッドを含む回路パターンが形成された部品面を有し、他面に外部部品との結合のための半田付けパッドを含む回路パターンが形成された半田面を有するベース基板と、前記部品面のバンプパッド上に形成された第１表面処理層と、前記半田面の半田付けパッド上に形成された第２表面処理層と、を含み、前記第１表面処理層と前記第２表面処理層の厚さは相違する。   A semiconductor package substrate according to a preferred embodiment of the present invention has a component surface on which a circuit pattern including a bump pad for semiconductor mounting is formed on one surface, and a soldering pad for coupling to an external component on the other surface A base substrate having a solder surface on which a circuit pattern including the first substrate is formed, a first surface treatment layer formed on the bump pad on the component surface, and a second surface treatment formed on the soldering pad on the solder surface The first surface treatment layer and the second surface treatment layer have different thicknesses.

前記ベース基板は、内層回路用金属層を有する多層基板であることができる。   The base substrate may be a multilayer substrate having an inner layer metal layer.

好ましくは、前記第１表面処理層と前記第２表面処理層の厚さの差は、３〜１０μｍであることができる。   Preferably, a difference in thickness between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

好ましくは、前記第１表面処理層は第１ニッケルメッキ層と第１金メッキ層とを含み、前記第２表面処理層は第２ニッケルメッキ層と第２金メッキ層とを含み、前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さは相違することができる。   Preferably, the first surface treatment layer includes a first nickel plating layer and a first gold plating layer, and the second surface treatment layer includes a second nickel plating layer and a second gold plating layer, and the first nickel plating layer. The thickness of the layer and the second nickel plating layer may be different.

更に、前記ベース基板の両面に夫々形成され、前記バンプパッド及び前記半田付けパッドを露出させる開口部を有する半田レジスト層をさらに含むことができる。   Furthermore, a solder resist layer formed on both surfaces of the base substrate and having openings for exposing the bump pads and the solder pads can be further included.

以下、図３及び図４を参照して、本発明の好ましい第１実施例による半導体パッケージ基板を説明する。   Hereinafter, a semiconductor package substrate according to a first preferred embodiment of the present invention will be described with reference to FIGS.

図３を参照すると、前記半導体パッケージ基板１００は、絶縁層１０１の一面に半導体実装のためのバンプパッド１０２ａを含む回路パターンが形成された部品面を有し、絶縁層１０１の他面に外部部品との結合のための半田付けパッド１０２ｂを含む回路パターンが形成された半田面を有するベース基板と、前記部品面のバンプパッド１０２ａ上に形成された第１表面処理層（１０３ａ＋１０４ａ）と、前記半田面の半田付けパッド１０２ｂ上に形成された第２表面処理層（１０３ｂ＋１０４ｂ）と、を含み、前記第１表面処理層（１０３ａ＋１０４ａ）の厚さは、第２表面処理層（１０３ｂ＋１０４ｂ）の厚さより大きい。   Referring to FIG. 3, the semiconductor package substrate 100 has a component surface in which a circuit pattern including a bump pad 102a for semiconductor mounting is formed on one surface of an insulating layer 101, and an external component on the other surface of the insulating layer 101. A base substrate having a solder surface on which a circuit pattern including a soldering pad 102b for bonding to the surface is formed, a first surface treatment layer (103a + 104a) formed on the bump pad 102a on the component surface, and the solder A second surface treatment layer (103b + 104b) formed on the surface soldering pad 102b, and the thickness of the first surface treatment layer (103a + 104a) is greater than the thickness of the second surface treatment layer (103b + 104b) .

好ましくは、前記第１表面処理層（１０３ａ＋１０４ａ）と前記第２表面処理層（１０３ｂ＋１０４ｂ）の厚さの差は、前記ベース基板の反りを相殺して反りを補正することができるように、３〜１０μｍであることができる。   Preferably, the difference in thickness between the first surface treatment layer (103a + 104a) and the second surface treatment layer (103b + 104b) is 3 to 3 so that the warpage of the base substrate can be offset and the warpage can be corrected. It can be 10 μm.

図３では、説明の便宜のためにベース基板の回路パターンのうち接続端子の部分のみを拡大して示したが、当業者であれば、部品面に接続端子として形成されたバンプパッド１０２ａ以外の回路パターン及び半田面に接続端子として形成された半田付けパッド１０２ｂ以外の回路パターンが備えられることを十分に認識できるであろう。   In FIG. 3, for convenience of explanation, only the connection terminal portion of the circuit pattern of the base substrate is shown in an enlarged manner. However, those skilled in the art will understand other than the bump pad 102 a formed as a connection terminal on the component surface. It will be appreciated that circuit patterns other than the solder pads 102b formed as connection terminals on the circuit pattern and solder surface are provided.

また、本図面では、前記ベース基板のコアとして絶縁層１０１のみを図示したが、前記ベース基板は、必要に応じて内層回路用金属層を有する多層基板であることができる。   Further, in this drawing, only the insulating layer 101 is shown as the core of the base substrate, but the base substrate may be a multilayer substrate having an inner layer metal layer as necessary.

前記絶縁層としては、通常の樹脂絶縁材が用いられることができる。前記樹脂絶縁材としては、通常の樹脂基板資材として公知されたＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）などのエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらにガラス繊維または無機フィラーのような補強材が含浸された樹脂、例えば、プリプレグが用いられることができ、また熱硬化性樹脂及び／または光硬化性樹脂などが用いられることができるが、特にこれに限定されるものではない。   As the insulating layer, a normal resin insulating material can be used. Examples of the resin insulating material include thermosetting resins such as epoxy resins such as FR-4, BT (Bismaleimide Triazine), and ABF (Ajinomoto Build up Film), which are known as ordinary resin substrate materials, and heat such as polyimide. A plastic resin or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, such as a prepreg, can be used, and a thermosetting resin and / or a photocurable resin can be used. Although it is possible, it is not particularly limited to this.

前記回路パターンは、回路基板分野で回路用伝導性金属として用いられるものであれば制限されずに適用可能であり、銅を用いることが一般的である。   The circuit pattern is applicable as long as it is used as a conductive metal for circuits in the circuit board field, and copper is generally used.

前記表面処理層は、当業界で公知されたものであれば特に限定されるものではないが、例えば、電解金メッキ（Ｅｌｅｃｔｒｏ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、無電解金メッキ（Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＯＳＰ（ｏｒｇａｎｉｃ ｓｏｌｄｅｒａｂｉｌｉｔｙ ｐｒｅｓｅｒｖａｔｉｖｅ）または無電解錫メッキ（Ｉｍｍｅｒｓｉｏｎ Ｔｉｎ Ｐｌａｔｉｎｇ）、無電解銀メッキ（Ｉｍｍｅｒｓｉｏｎ Ｓｉｌｖｅｒ Ｐｌａｔｉｎｇ）、ＥＮＩＧ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ａｎｄ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ；無電解ニッケルメッキ／置換金メッキ）、ＤＩＧメッキ（Ｄｉｒｅｃｔ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ Ａｉｒ Ｓｏｌｄｅｒ Ｌｅｖｅｌｌｉｎｇ）などによって形成されることができる。   The surface treatment layer is not particularly limited as long as it is known in the art. For example, electrolytic gold plating, electroless gold plating, and OSP (organic solderability preservative). Or electroless tin plating (Immersion Tin Plating), electroless silver plating (Immersion Silver Plating), ENIG (electroless nickel and immersion gold), DIG plating (Direct Immersion GoldPlat) Air Solder Leveling ) And the like.

本実施例によると、前記第１表面処理層（１０３ａ＋１０４ａ）は、第１ニッケルメッキ層１０３ａと第１金メッキ層１０４ａとを含み、前記第２表面処理層（１０３ｂ＋１０４ｂ）は、第２ニッケルメッキ層１０３ｂと第２金メッキ層１０４ｂとを含み、前記第１ニッケルメッキ層１０３ａの厚さが前記第２ニッケルメッキ層１０３ｂの厚さより大きく形成されることができる。   According to the present embodiment, the first surface treatment layer (103a + 104a) includes a first nickel plating layer 103a and a first gold plating layer 104a, and the second surface treatment layer (103b + 104b) is a second nickel plating layer 103b. And the second gold plating layer 104b, and the thickness of the first nickel plating layer 103a may be greater than the thickness of the second nickel plating layer 103b.

好ましくは、前記第１ニッケルメッキ層１０３ａと前記第２ニッケルメッキ層１０３ｂの厚さの差は、前記ベース基板の反りを相殺して反りを補正することができるように、３〜１０μｍであることができる。   Preferably, the difference in thickness between the first nickel plating layer 103a and the second nickel plating layer 103b is 3 to 10 μm so that the warpage of the base substrate can be offset and the warpage can be corrected. Can do.

好ましくは、前記第１ニッケルメッキ層１０３ａの厚さは、６〜１５μｍであり、前記第２ニッケルメッキ層１０３ｂの厚さは、３〜１２μｍである範囲を有し、ベース基板の反りを相殺して反りを補正することができる。   Preferably, the first nickel plating layer 103a has a thickness of 6 to 15 μm, and the second nickel plating layer 103b has a thickness of 3 to 12 μm, and compensates for warping of the base substrate. To correct the warpage.

また、前記半導体パッケージ基板は、前記ベース基板の両面に夫々形成され、前記バンプパッド１０２ａ及び前記半田付けパッド１０２ｂを露出させる開口部を有する半田レジスト層（不図示）をさらに含むことができる。この際、前記開口部によって露出された接続端子、即ち、バンプパッド１０２ａ及び半田付けパッド１０２ｂ上に上述したような表面処理層が形成されることができる。   The semiconductor package substrate may further include a solder resist layer (not shown) formed on both surfaces of the base substrate and having openings for exposing the bump pads 102a and the solder pads 102b. At this time, the surface treatment layer as described above may be formed on the connection terminals exposed through the openings, that is, the bump pads 102a and the solder pads 102b.

前記半田レジスト層は、最外層回路を保護する保護層としての機能をし、電気的絶縁のために形成されるものであり、最外層の接続端子を露出させるために開口部が形成される。前記半田レジストは、当業界で公知されたように、例えば、半田レジストインク、半田レジストフィルムまたはカプセル化材などで構成されることができ、適用目的に応じて熱硬化性樹脂や感光性樹脂のような絶縁材からなることができるが、特にこれに限定されるものではない。   The solder resist layer functions as a protective layer for protecting the outermost layer circuit and is formed for electrical insulation, and an opening is formed to expose the outermost connection terminal. The solder resist can be composed of, for example, a solder resist ink, a solder resist film, or an encapsulating material as known in the art, and can be made of a thermosetting resin or a photosensitive resin depending on the purpose of application. Although it can consist of such an insulating material, it is not specifically limited to this.

上述したように部品面の第１表面処理層（１０３ａ＋１０４ａ）の厚さを、半田面の第２表面処理層（１０３ｂ＋１０４ｂ）の厚さより大きく形成することにより、図４に示したように、ベース基板１００ａで部品面に凸状に発生する反りを相殺して最終半導体パッケージ基板１００の反りを防止することができる。   As described above, by forming the thickness of the first surface treatment layer (103a + 104a) on the component surface to be larger than the thickness of the second surface treatment layer (103b + 104b) on the solder surface, as shown in FIG. It is possible to prevent the warpage of the final semiconductor package substrate 100 by offsetting the warpage generated in a convex shape on the component surface at 100a.

以下、図５及び図６を参照して、本発明の好ましい第２実施例による半導体パッケージ基板を説明する。但し、第１実施例と重複される説明は省略する。   Hereinafter, a semiconductor package substrate according to a second preferred embodiment of the present invention will be described with reference to FIGS. However, the description which overlaps with 1st Example is abbreviate | omitted.

図５を参照すると、前記半導体パッケージ基板２００は、絶縁層２０１の一面に半導体実装のためのバンプパッド２０２ａを含む回路パターンが形成された部品面を有し、絶縁層２０１の他面に外部部品との結合のための半田付けパッド２０２ｂを含む回路パターンが形成された半田面を有するベース基板と、前記部品面のバンプパッド２０２ａ上に形成された第１表面処理層（２０３ａ＋２０４ａ）と、前記半田面の半田付けパッド２０２ｂ上に形成された第２表面処理層（２０３ｂ＋２０４ｂ）と、を含み、前記第１表面処理層（２０３ａ＋２０４ａ）の厚さは、前記第２表面処理層（２０３ｂ＋２０４ｂ）の厚さより小さい。   Referring to FIG. 5, the semiconductor package substrate 200 has a component surface in which a circuit pattern including a bump pad 202 a for semiconductor mounting is formed on one surface of an insulating layer 201, and an external component on the other surface of the insulating layer 201. A base substrate having a solder surface on which a circuit pattern including a soldering pad 202b for bonding to the substrate is formed, a first surface treatment layer (203a + 204a) formed on the bump pad 202a on the component surface, and the solder A second surface treatment layer (203b + 204b) formed on the surface soldering pad 202b, and the thickness of the first surface treatment layer (203a + 204a) is greater than the thickness of the second surface treatment layer (203b + 204b). small.

好ましくは、前記第１表面処理層（２０３ａ＋２０４ａ）と前記第２表面処理層（２０３ｂ＋２０４ｂ）の厚さの差は、前記ベース基板の反りを相殺して反りを補正することができるように、３〜１０μｍであることができる。   Preferably, the difference in thickness between the first surface treatment layer (203a + 204a) and the second surface treatment layer (203b + 204b) is 3 to 3 so that the warpage of the base substrate can be offset and the warpage can be corrected. It can be 10 μm.

図５では、説明の便宜のためにベース基板の回路パターンのうち接続端子の部分のみを拡大して示したが、当業者であれば、部品面に接続端子として形成されたバンプパッド２０２ａ以外の回路パターン及び半田面に接続端子として形成された半田付けパッド２０２ｂ以外の回路パターンが備えられることを十分に認識できるであろう。   In FIG. 5, for convenience of explanation, only the connection terminal portion of the circuit pattern of the base substrate is shown in an enlarged manner. However, those skilled in the art will know other than the bump pads 202a formed as connection terminals on the component surface. It will be appreciated that a circuit pattern other than the solder pads 202b formed as connection terminals on the circuit pattern and the solder surface is provided.

また、本図面では、前記ベース基板のコアとして絶縁層２０１のみを図示したが、前記ベース基板は必要に応じて内層回路用金属層を有する多層基板であることができる。   In the drawing, only the insulating layer 201 is shown as the core of the base substrate. However, the base substrate can be a multilayer substrate having a metal layer for an inner layer circuit as necessary.

前記表面処理層は、当業界で公知されたものであれば特に限定されるものではないが、例えば、電解金メッキ（Ｅｌｅｃｔｒｏ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、無電解金メッキ（Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＯＳＰ（ｏｒｇａｎｉｃ ｓｏｌｄｅｒａｂｉｌｉｔｙ ｐｒｅｓｅｒｖａｔｉｖｅ）または無電解錫メッキ（Ｉｍｍｅｒｓｉｏｎ Ｔｉｎ Ｐｌａｔｉｎｇ）、無電解銀メッキ（Ｉｍｍｅｒｓｉｏｎ Ｓｉｌｖｅｒ Ｐｌａｔｉｎｇ）、ＥＮＩＧ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ａｎｄ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ；無電解ニッケルメッキ／置換金メッキ）、ＤＩＧメッキ（Ｄｉｒｅｃｔ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ Ａｉｒ Ｓｏｌｄｅｒ Ｌｅｖｅｌｌｉｎｇ）などによって形成されることができる。   The surface treatment layer is not particularly limited as long as it is known in the art. For example, electrolytic gold plating, electroless gold plating, and OSP (organic solderability preservative). Or electroless tin plating (Immersion Tin Plating), electroless silver plating (Immersion Silver Plating), ENIG (electroless nickel and immersion gold), DIG plating (Direct Immersion GoldPlat) Air Solder Leveling ) And the like.

本実施例によると、前記第１表面処理層（２０３ａ＋２０４ａ）は、第１ニッケルメッキ層２０３ａと第１金メッキ層２０４ａとを含み、前記第２表面処理層（２０３ｂ＋２０４ｂ）は、第２ニッケルメッキ層２０３ｂと第２金メッキ層２０４ｂとを含み、前記第１ニッケルメッキ層２０３ａの厚さが前記第２ニッケルメッキ層２０３ｂの厚さより小さく形成されることができる。   According to the present embodiment, the first surface treatment layer (203a + 204a) includes a first nickel plating layer 203a and a first gold plating layer 204a, and the second surface treatment layer (203b + 204b) is a second nickel plating layer 203b. And the second gold plating layer 204b, and the thickness of the first nickel plating layer 203a may be smaller than the thickness of the second nickel plating layer 203b.

好ましくは、前記第１ニッケルメッキ層２０３ａと前記第２ニッケルメッキ層２０３ｂの厚さの差は、前記ベース基板の反りを相殺して反りを補正することができるように、３〜１０μｍであることができる。   Preferably, a difference in thickness between the first nickel plating layer 203a and the second nickel plating layer 203b is 3 to 10 μm so that the warpage of the base substrate can be offset and the warpage can be corrected. Can do.

好ましくは、前記第１ニッケルメッキ層２０３ａの厚さが３〜１２μｍであり、前記第２ニッケルメッキ層２０３ｂの厚さが６〜１５μｍである範囲を有し、ベース基板の反りを相殺して反りを補正することができる。   Preferably, the first nickel plating layer 203a has a thickness of 3 to 12 μm, and the second nickel plating layer 203b has a thickness of 6 to 15 μm. Can be corrected.

また、前記半導体パッケージ基板は、前記ベース基板の両面に夫々形成され、前記バンプパッド２０２ａ及び前記半田付けパッド２０２ｂを露出させる開口部を有する半田レジスト層（不図示）をさらに含むことができる。この際、前記開口部によって露出された接続端子、即ち、バンプパッド２０２ａ及び半田付けパッド２０２ｂ上に上述したような表面処理層が形成されることができる。   The semiconductor package substrate may further include a solder resist layer (not shown) formed on both surfaces of the base substrate and having openings for exposing the bump pads 202a and the solder pads 202b. At this time, the surface treatment layer as described above may be formed on the connection terminals exposed through the openings, that is, the bump pads 202a and the solder pads 202b.

上述したように、部品面の第１表面処理層（２０３ａ＋２０４ａ）の厚さを半田面の第２表面処理層（２０３ｂ＋２０４ｂ）の厚さより小さく形成することにより、図６に示したように、ベース基板２００ａで部品面に凹状に発生する反りを相殺して最終半導体パッケージ基板２００の反りを防止することができる。   As described above, by forming the thickness of the first surface treatment layer (203a + 204a) on the component surface to be smaller than the thickness of the second surface treatment layer (203b + 204b) on the solder surface, as shown in FIG. It is possible to prevent the warp of the final semiconductor package substrate 200 by offsetting the warp generated in the concave shape on the component surface at 200a.

（半導体パッケージ基板の製造方法）
図７及び図８は、本発明の好ましい一実施例による半導体パッケージ基板の製造方法を説明するために概略的に示した工程フロー図であり、図９及び図１０は、本発明の好ましい他の実施例による半導体パッケージ基板の製造方法を説明するために概略的に示した工程フロー図である。 (Method for manufacturing semiconductor package substrate)
7 and 8 are process flow diagrams schematically illustrating a method for manufacturing a semiconductor package substrate according to a preferred embodiment of the present invention, and FIGS. 9 and 10 are other preferred embodiments of the present invention. It is the process flow figure shown schematically in order to explain the manufacturing method of the semiconductor package substrate by the example.

本発明の好ましい一実施例による半導体パッケージ基板の製造方法は、一面に半導体実装のためのバンプパッドを含む回路パターンが形成された部品面を有し、他面に外部部品との結合のための半田付けパッドを含む回路パターンが形成された半田面を有するベース基板を提供する段階と、前記部品面のバンプパッド及び前記半田面の半田付けパッド上に第１表面処理層及び第２表面処理層を夫々形成する段階と、を含み、前記第１表面処理層と前記第２表面処理層の厚さを相違するように形成する。   A manufacturing method of a semiconductor package substrate according to a preferred embodiment of the present invention has a component surface on which a circuit pattern including a bump pad for mounting a semiconductor is formed on one surface, and is connected to an external component on the other surface. Providing a base substrate having a solder surface on which a circuit pattern including a soldering pad is formed; a bump pad on the component surface; and a first surface treatment layer and a second surface treatment layer on the soldering pad on the solder surface And forming the first surface treatment layer and the second surface treatment layer to have different thicknesses.

好ましくは、前記第１表面処理層と前記第２表面処理層の厚さの差は、３〜１０μｍであることができる。   Preferably, a difference in thickness between the first surface treatment layer and the second surface treatment layer may be 3 to 10 μm.

好ましくは、前記第１表面処理層及び前記第２表面処理層を形成する段階は、前記ベース基板の部品面のバンプパッド及び半田面の半田付けパッド上に第１ニッケルメッキ層及び第２ニッケルメッキ層を夫々形成する段階と、前記第１ニッケルメッキ層及び前記第２ニッケルメッキ層上に第１金メッキ層及び第２金メッキ層を夫々形成する段階と、を含み、前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さを相違するように形成することができる。   Preferably, in the step of forming the first surface treatment layer and the second surface treatment layer, the first nickel plating layer and the second nickel plating are formed on the bump pads on the component surface and the soldering pads on the solder surface of the base substrate. Forming a first layer, and forming a first gold plating layer and a second gold plating layer on the first nickel plating layer and the second nickel plating layer, respectively. The second nickel plating layer can be formed to have different thicknesses.

さらに、前記ベース基板を提供する段階の後に、前記ベース基板の両面に前記バンプパッド及び前記半田付けパッドを夫々露出させる開口部を有する半田レジスト層を夫々形成する段階をさらに含むことができる。   The method may further include forming a solder resist layer having openings for exposing the bump pads and the soldering pads on both sides of the base substrate after providing the base substrate.

以下、図７及び図８を参照して、本発明の好ましい第１実施例による半導体パッケージ基板の製造方法を説明する。但し、上述した半導体パッケージ基板と重複される説明は省略する。   Hereinafter, a method for manufacturing a semiconductor package substrate according to a first preferred embodiment of the present invention will be described with reference to FIGS. However, the description which overlaps with the semiconductor package board | substrate mentioned above is abbreviate | omitted.

まず、図７に示したように、絶縁層３０１の一面に半導体実装のためのバンプパッド３０２ａを含む回路パターンが形成された部品面を有し、絶縁層３０１の他面に外部部品との結合のための半田付けパッド３０２ｂを含む回路パターンが形成された半田面を有するベース基板３００ａを準備する。   First, as shown in FIG. 7, it has a component surface in which a circuit pattern including a bump pad 302a for semiconductor mounting is formed on one surface of an insulating layer 301, and is coupled to an external component on the other surface of the insulating layer 301. A base substrate 300a having a solder surface on which a circuit pattern including a soldering pad 302b is formed is prepared.

この際、本実施例では、前記ベース基板３００ａで、図７の下側図面に示したように、部品面の基板収縮量が半田面に比べて相対的に小さいことにより部品面に凸状に反る現象が発生する場合を想定する。   At this time, in this embodiment, as shown in the lower drawing of FIG. 7, in the base substrate 300a, the contraction amount of the substrate on the component surface is relatively small compared to the solder surface, so that the component surface is convex. Assume that a warping phenomenon occurs.

次に、図８に示したように、上述したような反りを発生させる応力を相殺させるために、部品面のバンプパッド３０２ａ上に形成される第１表面処理層（３０３ａ＋３０４ａ）の厚さを半田面の半田付けパッド３０２ｂ上に形成される第２表面処理層（３０３ｂ＋３０４ｂ）の厚さより大きく形成する。これにより、図８の下側に示したように、ベース基板３００ａで発生する反りを相殺できる反りが反対方向に発生して、最終半導体パッケージ基板３００の反りを防止することができる。   Next, as shown in FIG. 8, the thickness of the first surface treatment layer (303a + 304a) formed on the bump pad 302a on the component surface is soldered in order to cancel the stress that generates the warp as described above. It is formed to be larger than the thickness of the second surface treatment layer (303b + 304b) formed on the solder pad 302b on the surface. Thereby, as shown in the lower side of FIG. 8, the warp that can cancel the warp generated in the base substrate 300a is generated in the opposite direction, and the warp of the final semiconductor package substrate 300 can be prevented.

本実施例によると、前記第１表面処理層（３０３ａ＋３０４ａ）及び前記第２表面処理層（３０３ｂ＋３０４ｂ）を形成する段階は、前記ベース基板３００ａの部品面のバンプパッド３０２ａ及び半田面の半田付けパッド３０２ｂ上に第１ニッケルメッキ層３０３ａ及び第２ニッケルメッキ層３０３ｂを夫々形成する段階と、前記第１ニッケルメッキ層３０３ａ及び前記第２ニッケルメッキ層３０３ｂ上に第１金メッキ層３０４ａ及び第２金メッキ層３０４ｂを夫々形成する段階と、を含み、前記第１ニッケルメッキ層３０３ａの厚さを前記第２ニッケルメッキ層３０３ｂの厚さより大きく形成することができる。   According to the present embodiment, the step of forming the first surface treatment layer (303a + 304a) and the second surface treatment layer (303b + 304b) includes the bump pad 302a on the component surface and the soldering pad 302b on the solder surface of the base substrate 300a. Forming a first nickel plating layer 303a and a second nickel plating layer 303b on the first nickel plating layer 303a and a second gold plating layer 304b on the first nickel plating layer 303a and the second nickel plating layer 303b; And forming a thickness of the first nickel plating layer 303a larger than a thickness of the second nickel plating layer 303b.

この際、前記ベース基板３００ａの部品面のバンプパッド３０２ａ及び半田面の半田付けパッド３０２ｂ上に第１ニッケルメッキ層３０３ａ及び第２ニッケルメッキ層３０３ｂを夫々形成する段階は、両面に当業界で公知された通常のメッキレジストパターンを形成した後、同時に行ってもよく、または必要に応じて、一面を全面マスキングして残りの他面にメッキ層を形成した後、さらに他面を全面マスキングして一面にメッキ層を形成する方式で、片面ずつ交互に行ってもよい。   At this time, the step of forming the first nickel plating layer 303a and the second nickel plating layer 303b on the bump pad 302a on the component side and the soldering pad 302b on the solder side of the base substrate 300a is known in the art on both sides. May be performed at the same time after forming the normal plating resist pattern, or if necessary, after masking one surface and forming a plating layer on the other surface, masking the other surface. A method of forming a plating layer on one surface may be performed alternately on each side.

これと同様に、前記第１ニッケルメッキ層３０３ａ及び前記第２ニッケルメッキ層３０３ｂ上に第１金メッキ層３０４ａ及び第２金メッキ層３０４ｂを夫々形成する段階も、両面に同時に行ってもよく、または片面ずつ交互に行ってもよい。   Similarly, the step of forming the first gold plating layer 304a and the second gold plating layer 304b on the first nickel plating layer 303a and the second nickel plating layer 303b may be performed on both sides simultaneously, or on one side. You may carry out alternately.

好ましくは、前記第１ニッケルメッキ層３０３ａと前記第２ニッケルメッキ層３０３ｂの厚さの差は、前記ベース基板３００ａの反りを相殺して反りを補正することができるように、３〜１０μｍであることができる。   Preferably, the difference in thickness between the first nickel plating layer 303a and the second nickel plating layer 303b is 3 to 10 μm so that the warpage of the base substrate 300a can be offset and the warpage can be corrected. be able to.

好ましくは、前記第１ニッケルメッキ層３０３ａの厚さが６〜１５μｍであり、前記第２ニッケルメッキ層３０３ｂの厚さが３〜１２μｍである範囲を有して形成することにより、ベース基板３００ａの反りを相殺して反りを補正することができる。   Preferably, the first nickel plating layer 303a has a thickness of 6 to 15 μm, and the second nickel plating layer 303b has a thickness of 3 to 12 μm. The warpage can be corrected by canceling the warpage.

前記ベース基板３００ａを準備した後、図示されていないが、前記ベース基板３００ａの両面に前記バンプパッド３０２ａ及び前記半田付けパッド３０２ｂを夫々露出させる開口部を有する半田レジスト層を形成する段階をさらに行うことができる。   After preparing the base substrate 300a, a step of forming a solder resist layer (not shown) having openings for exposing the bump pads 302a and the soldering pads 302b on both surfaces of the base substrate 300a is further performed. be able to.

この際、前記開口部を介して露出されたバンプパッド３０２ａ及び半田付けパッド３０２ｂには、上述したような表面処理層形成段階が行われることができる。   At this time, the surface treatment layer forming step as described above may be performed on the bump pad 302a and the solder pad 302b exposed through the opening.

ここで、前記開口部は、通常のＬＤＡ（ｌａｓｅｒ ｄｉｒｅｃｔ ａｂｌａｔｉｏｎ）工法、フォトリソグラフィなど、特に限定されずに当業界で公知された工法によって形成されることができる。   Here, the opening may be formed by a method known in the art without any particular limitation, such as a normal laser direct ablation (LDA) method or photolithography.

上述したように、図８を参照すると、ベース基板３００ａの部品面に凸状に反る場合、部品面の第１表面処理層（３０３ａ＋３０４ａ）の厚さを半田面の第２表面処理層（３０３ｂ＋３０４ｂ）の厚さより大きく形成することにより、部品面に凸状に発生する反りを相殺して最終半導体パッケージ基板３００の反りを防止することができる。   As described above, referring to FIG. 8, when the component surface of the base substrate 300a is warped convexly, the thickness of the first surface treatment layer (303a + 304a) on the component surface is set to the second surface treatment layer (303b + 304b) on the solder surface. ), The warpage of the final semiconductor package substrate 300 can be prevented by offsetting the warpage generated in a convex shape on the component surface.

以下、図９及び図１０を参照して、本発明の好ましい第２実施例による半導体パッケージ基板の製造方法を説明する。但し、上述した半導体パッケージ基板と重複される説明は省略する。   Hereinafter, a method of manufacturing a semiconductor package substrate according to a second preferred embodiment of the present invention will be described with reference to FIGS. However, the description which overlaps with the semiconductor package board | substrate mentioned above is abbreviate | omitted.

まず、図９に示したように、絶縁層４０１の一面に半導体実装のためのバンプパッド４０２ａを含む回路パターンが形成された部品面を有し、絶縁層４０１の他面に外部部品との結合のための半田付けパッド４０２ｂを含む回路パターンが形成された半田面を有するベース基板４００ａを準備する。   First, as shown in FIG. 9, a component surface having a circuit pattern including a bump pad 402 a for semiconductor mounting is formed on one surface of an insulating layer 401, and the other surface is coupled to an external component. A base substrate 400a having a solder surface on which a circuit pattern including a soldering pad 402b is formed is prepared.

この際、本実施例では、前記ベース基板４００ａで、図９の下側図面に示したように、部品面の基板収縮量が半田面に比べて相対的に大きいことにより部品面に凹状に反る現象が発生する場合を想定する。   At this time, in this embodiment, as shown in the lower drawing of FIG. 9, in the base substrate 400a, the shrinkage of the substrate on the component surface is relatively larger than that on the solder surface. Suppose that this phenomenon occurs.

次に、図１０に示したように、上述したような反りを発生させる応力を相殺させるために、部品面のバンプパッド４０２ａ上に形成される第１表面処理層（４０３ａ＋４０４ａ）の厚さを半田面の半田付けパッド４０２ｂ上に形成される第２表面処理層（４０３ｂ＋４０４ｂ）の厚さより小さく形成する。これにより、ベース基板４００ａで発生する反りを相殺できる反りが反対方向に発生して、最終半導体パッケージ基板４００の反りを防止することができる。   Next, as shown in FIG. 10, the thickness of the first surface treatment layer (403a + 404a) formed on the bump pad 402a on the component surface is soldered in order to cancel the stress that causes the warp as described above. It is formed to be smaller than the thickness of the second surface treatment layer (403b + 404b) formed on the surface soldering pad 402b. Thereby, the warp that can cancel the warp generated in the base substrate 400a occurs in the opposite direction, and the warp of the final semiconductor package substrate 400 can be prevented.

本実施例によると、前記第１表面処理層（４０３ａ＋４０４ａ）及び前記第２表面処理層（４０３ｂ＋４０４ｂ）を形成する段階は、前記ベース基板４００ａの部品面のバンプパッド４０２ａ及び半田面の半田付けパッド４０２ｂ上に第１ニッケルメッキ層４０３ａ及び第２ニッケルメッキ層４０３ｂを夫々形成する段階と、前記第１ニッケルメッキ層４０３ａ及び前記第２ニッケルメッキ層４０３ｂ上に第１金メッキ層４０４ａ及び第２金メッキ層４０４ｂを夫々形成する段階と、を含み、前記第１ニッケルメッキ層４０３ａの厚さを前記第２ニッケルメッキ層４０３ｂの厚さより小さく形成することができる。   According to the present embodiment, the step of forming the first surface treatment layer (403a + 404a) and the second surface treatment layer (403b + 404b) includes bump pads 402a on the component surface of the base substrate 400a and solder pads 402b on the solder surface. Forming a first nickel plating layer 403a and a second nickel plating layer 403b on the first nickel plating layer 403a, and a second gold plating layer 404b on the first nickel plating layer 403a and the second nickel plating layer 403b; And forming a thickness of the first nickel plating layer 403a smaller than a thickness of the second nickel plating layer 403b.

この際、前記ベース基板４００ａの部品面のバンプパッド４０２ａ及び半田面の半田付けパッド４０２ｂ上に第１ニッケルメッキ層４０３ａ及び第２ニッケルメッキ層４０３ｂを夫々形成する段階は、両面に当業界で公知された通常のメッキレジストパターンを形成した後、同時に行ってもよく、または必要に応じて、一面を全面マスキングして残りの他面にメッキ層を形成した後、さらに他面を全面マスキングして一面にメッキ層を形成する方式で、片面ずつ交互に行ってもよい。   At this time, the step of forming the first nickel plating layer 403a and the second nickel plating layer 403b on the bump pad 402a on the component side and the soldering pad 402b on the solder side of the base substrate 400a is known in the art on both sides. May be performed at the same time after forming the normal plating resist pattern, or if necessary, after masking one surface and forming a plating layer on the other surface, masking the other surface. A method of forming a plating layer on one surface may be performed alternately on each side.

これと同様に、前記第１ニッケルメッキ層４０３ａ及び前記第２ニッケルメッキ層４０３ｂ上に第１金メッキ層４０４ａ及び第２金メッキ層４０４ｂを夫々形成する段階も、両面に同時に行ってもよく、または片面ずつ交互に行ってもよい。   Similarly, the step of forming the first gold plating layer 404a and the second gold plating layer 404b on the first nickel plating layer 403a and the second nickel plating layer 403b may be performed on both sides simultaneously, or on one side. You may carry out alternately.

好ましくは、前記第１ニッケルメッキ層４０３ａと前記第２ニッケルメッキ層４０３ｂの厚さの差は、前記ベース基板の反りを相殺して反りを補正することができるように、３〜１０μｍであることができる。   Preferably, the difference in thickness between the first nickel plating layer 403a and the second nickel plating layer 403b is 3 to 10 μm so that the warpage of the base substrate can be offset and the warpage can be corrected. Can do.

好ましくは、前記第１ニッケルメッキ層４０３ａの厚さが３〜１２μｍであり、前記第２ニッケルメッキ層４０３ｂの厚さが６〜１５μｍである範囲を有し、ベース基板４００ａの反りを相殺して反りを補正することができる。   Preferably, the first nickel plating layer 403a has a thickness of 3 to 12 μm, and the second nickel plating layer 403b has a thickness of 6 to 15 μm, and compensates for warping of the base substrate 400a. Warpage can be corrected.

前記ベース基板４００ａを準備した後、図示されていないが、前記ベース基板４００ａの両面に前記バンプパッド４０２ａ及び前記半田付けパッド４０２ｂを夫々露出させる開口部を有する半田レジスト層を形成する段階をさらに行うことができる。   After preparing the base substrate 400a, a step of forming a solder resist layer (not shown) having openings for exposing the bump pads 402a and the soldering pads 402b on both surfaces of the base substrate 400a is further performed. be able to.

この際、前記開口部を介して露出されたバンプパッド４０２ａ及び半田付けパッド４０２ｂには、上述したような表面処理層形成段階が行われることができる。   At this time, the surface treatment layer forming step as described above may be performed on the bump pad 402a and the soldering pad 402b exposed through the opening.

ここで、前記開口部は、通常のＬＤＡ（ｌａｓｅｒ ｄｉｒｅｃｔ ａｂｌａｔｉｏｎ）工法、フォトリソグラフィなど、特に限定されずに当業界で公知された工法によって形成されることができる。   Here, the opening may be formed by a method known in the art without any particular limitation, such as a normal laser direct ablation (LDA) method or photolithography.

上述したように、図１０を参照すると、ベース基板４００ａの部品面に凹状に反る場合、部品面の第１表面処理層（４０３ａ＋４０４ａ）の厚さを半田面の第２表面処理層（４０３ｂ＋４０４ｂ）の厚さより小さく形成することにより、部品面に凹状に発生する反りを相殺して最終半導体パッケージ基板４００の反りを防止することができる。   As described above, referring to FIG. 10, when the component surface of the base substrate 400a warps in a concave shape, the thickness of the first surface treatment layer (403a + 404a) on the component surface is set to the second surface treatment layer (403b + 404b) on the solder surface. By forming the thickness smaller than the thickness, the warpage generated in a concave shape on the component surface can be offset to prevent the final semiconductor package substrate 400 from warping.

上述したように、本発明によると、部品面と半田面の表面処理層の厚さを全体的に変化させて非対称に構成することにより、基板の反りにもっとも大きい影響を与え、製品の薄板化及びワンショットモールドに対応することができる。   As described above, according to the present invention, the thickness of the surface treatment layer on the component surface and the solder surface is changed asymmetrically so as to have an asymmetrical structure, which has the greatest influence on the warpage of the substrate and makes the product thinner. And it can respond to a one-shot mold.

また、パネル基板の反り、ストリップ基板の反り、及び単位基板の反りを根本的に改善することができる。   Further, the warpage of the panel substrate, the warpage of the strip substrate, and the warpage of the unit substrate can be fundamentally improved.

また、表面処理層が形成される前にベース基板で発生する反りを相殺することができるように、表面処理層の厚さを非対称に構成することにより、基板の反り量を大幅に減少させることができる。   In addition, the amount of warpage of the substrate can be greatly reduced by configuring the thickness of the surface treatment layer to be asymmetric so that the warpage that occurs in the base substrate before the surface treatment layer is formed can be offset. Can do.

更に、本発明によると、基板が薄板化されても、基板の反りを大幅に減らすための追加的な工程が不要であり、パネル、ストリップ及び単位基板サイズに関らず多様な製品に適用することができる。   Furthermore, according to the present invention, even if the substrate is thinned, an additional process for significantly reducing the warpage of the substrate is not necessary, and the present invention can be applied to various products regardless of the panel, strip, and unit substrate size. be able to.

以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは、本発明を具体的に説明するためのものであり、本発明による半導体パッケージ基板及びその製造方法は、これに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。   The present invention has been described in detail on the basis of the specific embodiments. However, this is for the purpose of specifically explaining the present invention, and the semiconductor package substrate and the method for manufacturing the same according to the present invention are described here. It will be apparent to those skilled in the art that the present invention is not limited and that modifications and improvements can be made within the technical idea of the present invention.

本発明の単純な変形乃至変更は、いずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は、添付の特許請求の範囲により明確になるであろう。   All simple variations and modifications of the present invention belong to the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

本発明は、製品の薄板化やワンショット（ｏｎｅ ｓｈｏｔ）モールドに対応することができるとともに、パネル基板、ストリップ基板及び単位基板の全ての反りを改善することができる半導体パッケージ基板及びその製造方法に適用可能である。   The present invention provides a semiconductor package substrate and a method for manufacturing the same that can cope with thinning of products and one-shot molding, and can improve all warping of a panel substrate, a strip substrate, and a unit substrate. Applicable.

１０ 半導体パッケージ基板（従来）
１１ コア絶縁層
１２ａ 第１銅層
１２ｂ 第２銅層
１３ａ 第１表面処理層
１３ｂ 第２表面処理層
１００ａ、２００ａ、３００ａ、４００ａ ベース基板
１００、２００、３００、４００ 半導体パッケージ基板（本発明）
１０１、２０１、３０１、４０１ 絶縁層
１０２ａ、２０２ａ、３０２ａ、４０２ａ バンプパッド
１０２ｂ、２０２ｂ、３０２ｂ、４０２ｂ 半田付けパッド
１０３ａ、２０３ａ、３０３ａ、４０３ａ 第１ニッケルメッキ層
１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ 第２ニッケルメッキ層
１０４ａ、２０４ａ、３０４ａ、４０４ａ 第１金メッキ層
１０４ｂ、２０４ｂ、３０４ｂ、４０４ｂ 第２金メッキ層 10 Semiconductor package substrate (conventional)
11 Core insulating layer 12a First copper layer 12b Second copper layer 13a First surface treatment layer 13b Second surface treatment layer 100a, 200a, 300a, 400a Base substrate 100, 200, 300, 400 Semiconductor package substrate (present invention)
101, 201, 301, 401 Insulating layer 102a, 202a, 302a, 402a Bump pad 102b, 202b, 302b, 402b Soldering pad 103a, 203a, 303a, 403a First nickel plating layer 103b, 203b, 303b, 403b Second nickel Plating layer 104a, 204a, 304a, 404a First gold plating layer 104b, 204b, 304b, 404b Second gold plating layer

Claims (20)

一面に半導体実装のためのバンプパッドを含む回路パターンが形成された部品面を有し、他面に外部部品との結合のための半田付けパッドを含む回路パターンが形成された半田面を有するベース基板と、
前記部品面のバンプパッド上に形成された第１表面処理層と、
前記半田面の半田付けパッド上に形成された第２表面処理層と、
を含み、
前記第１表面処理層と前記第２表面処理層の厚さは相違する半導体パッケージ基板。 A base having a component surface on which a circuit pattern including a bump pad for semiconductor mounting is formed on one surface and a solder surface on which a circuit pattern including a soldering pad for coupling to an external component is formed on the other surface A substrate,
A first surface treatment layer formed on a bump pad on the component surface;
A second surface treatment layer formed on a soldering pad of the solder surface;
Including
A semiconductor package substrate in which the first surface treatment layer and the second surface treatment layer have different thicknesses. 前記ベース基板は内層回路用金属層を有する多層基板である請求項１に記載の半導体パッケージ基板。   The semiconductor package substrate according to claim 1, wherein the base substrate is a multilayer substrate having a metal layer for an inner layer circuit. 前記第１表面処理層と前記第２表面処理層の厚さの差は３〜１０μｍである請求項１に記載の半導体パッケージ基板。   The semiconductor package substrate according to claim 1, wherein a difference in thickness between the first surface treatment layer and the second surface treatment layer is 3 to 10 μm. 前記第１表面処理層は第１ニッケルメッキ層と第１金メッキ層とを含み、前記第２表面処理層は第２ニッケルメッキ層と第２金メッキ層とを含み、前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さは相違する請求項１に記載の半導体パッケージ基板。   The first surface treatment layer includes a first nickel plating layer and a first gold plating layer, and the second surface treatment layer includes a second nickel plating layer and a second gold plating layer, and the first nickel plating layer and the The semiconductor package substrate according to claim 1, wherein the thicknesses of the second nickel plating layers are different. 前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さの差は３〜１０μｍである請求項４に記載の半導体パッケージ基板。   The semiconductor package substrate according to claim 4, wherein a difference in thickness between the first nickel plating layer and the second nickel plating layer is 3 to 10 μm. 前記第１ニッケルメッキ層の厚さは３〜１２μｍであり、前記第２ニッケルメッキ層の厚さは６〜１５μｍである請求項４に記載の半導体パッケージ基板。   5. The semiconductor package substrate according to claim 4, wherein a thickness of the first nickel plating layer is 3 to 12 μm, and a thickness of the second nickel plating layer is 6 to 15 μm. 前記第１ニッケルメッキ層の厚さは６〜１５μｍであり、前記第２ニッケルメッキ層の厚さは３〜１２μｍである請求項４に記載の半導体パッケージ基板。   5. The semiconductor package substrate according to claim 4, wherein a thickness of the first nickel plating layer is 6 to 15 μm, and a thickness of the second nickel plating layer is 3 to 12 μm. 前記ベース基板の両面に夫々形成され、前記バンプパッド及び前記半田付けパッドを露出させる開口部を有する半田レジスト層をさらに含む請求項１に記載の半導体パッケージ基板。   2. The semiconductor package substrate according to claim 1, further comprising a solder resist layer formed on both surfaces of the base substrate and having openings for exposing the bump pads and the soldering pads. 一面に半導体実装のためのバンプパッドを含む回路パターンが形成された部品面を有し、他面に外部部品との結合のための半田付けパッドを含む回路パターンが形成された半田面を有するベース基板を提供する段階と、
前記部品面のバンプパッド及び前記半田面の半田付けパッド上に第１表面処理層及び第２表面処理層を夫々形成する段階と、
を含み、
前記第１表面処理層と前記第２表面処理層の厚さを相違するように形成する半導体パッケージ基板の製造方法。 A base having a component surface on which a circuit pattern including a bump pad for semiconductor mounting is formed on one surface and a solder surface on which a circuit pattern including a soldering pad for coupling to an external component is formed on the other surface Providing a substrate; and
Forming a first surface treatment layer and a second surface treatment layer on the component surface bump pad and the solder surface soldering pad, respectively;
Including
A method of manufacturing a semiconductor package substrate, wherein the first surface treatment layer and the second surface treatment layer are formed to have different thicknesses. 前記ベース基板は内層回路用金属層を有する多層基板である請求項９に記載の半導体パッケージ基板の製造方法。   The method for manufacturing a semiconductor package substrate according to claim 9, wherein the base substrate is a multilayer substrate having a metal layer for an inner layer circuit. 前記提供されたベース基板が前記部品面に凸状に反る場合、前記第１表面処理層の厚さを前記第２表面処理層の厚さより大きく形成する請求項９に記載の半導体パッケージ基板の製造方法。   10. The semiconductor package substrate according to claim 9, wherein when the provided base substrate is convexly warped on the component surface, the thickness of the first surface treatment layer is formed to be greater than the thickness of the second surface treatment layer. Production method. 前記提供されたベース基板が前記部品面に凹状に反る場合、前記第１表面処理層の厚さを前記第２表面処理層の厚さより小さく形成する請求項９に記載の半導体パッケージ基板の製造方法。   10. The semiconductor package substrate according to claim 9, wherein when the provided base substrate warps in a concave shape on the component surface, the thickness of the first surface treatment layer is formed smaller than the thickness of the second surface treatment layer. Method. 前記第１表面処理層と前記第２表面処理層の厚さの差は３〜１０μｍである請求項９に記載の半導体パッケージ基板の製造方法。   The method for manufacturing a semiconductor package substrate according to claim 9, wherein a difference in thickness between the first surface treatment layer and the second surface treatment layer is 3 to 10 μm. 前記第１表面処理層及び前記第２表面処理層を形成する段階は、
前記ベース基板の部品面のバンプパッド及び半田面の半田付けパッド上に第１ニッケルメッキ層及び第２ニッケルメッキ層を夫々形成する段階と、
前記第１ニッケルメッキ層及び前記第２ニッケルメッキ層上に第１金メッキ層及び第２金メッキ層を夫々形成する段階と、
を含み、
前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さを相違するように形成する請求項９に記載の半導体パッケージ基板の製造方法。 Forming the first surface treatment layer and the second surface treatment layer;
Forming a first nickel plating layer and a second nickel plating layer on a bump pad on a component surface of the base substrate and a soldering pad on a solder surface, respectively;
Forming a first gold plating layer and a second gold plating layer on the first nickel plating layer and the second nickel plating layer, respectively;
Including
The method of manufacturing a semiconductor package substrate according to claim 9, wherein the first nickel plating layer and the second nickel plating layer are formed to have different thicknesses. 前記第１ニッケルメッキ層と前記第２ニッケルメッキ層の厚さの差は３〜１０μｍである請求項１４に記載の半導体パッケージ基板の製造方法。   The method of manufacturing a semiconductor package substrate according to claim 14, wherein a difference in thickness between the first nickel plating layer and the second nickel plating layer is 3 to 10 μm. 前記ベース基板が前記部品面に凸状に反る場合、前記第１ニッケルメッキ層の厚さを前記第２ニッケルメッキ層の厚さより大きく形成する請求項１４に記載の半導体パッケージ基板の製造方法。   The method of manufacturing a semiconductor package substrate according to claim 14, wherein when the base substrate is warped convexly on the component surface, the thickness of the first nickel plating layer is formed larger than the thickness of the second nickel plating layer. 前記第１ニッケルメッキ層の厚さは６〜１５μｍであり、前記第２ニッケルメッキ層の厚さは３〜１２μｍである請求項１６に記載の半導体パッケージ基板の製造方法。   17. The method of manufacturing a semiconductor package substrate according to claim 16, wherein a thickness of the first nickel plating layer is 6 to 15 μm, and a thickness of the second nickel plating layer is 3 to 12 μm. 前記ベース基板が前記部品面に凹状に反る場合、前記第１ニッケルメッキ層の厚さを前記第２ニッケルメッキ層の厚さより小さく形成する請求項１４に記載の半導体パッケージ基板の製造方法。   The method of manufacturing a semiconductor package substrate according to claim 14, wherein when the base substrate warps in a concave shape on the component surface, the thickness of the first nickel plating layer is formed smaller than the thickness of the second nickel plating layer. 前記第１ニッケルメッキ層の厚さは３〜１２μｍであり、前記第２ニッケルメッキ層の厚さは６〜１５μｍである請求項１８に記載の半導体パッケージ基板の製造方法。   19. The method of manufacturing a semiconductor package substrate according to claim 18, wherein a thickness of the first nickel plating layer is 3 to 12 μm, and a thickness of the second nickel plating layer is 6 to 15 μm. 前記ベース基板を提供する段階の後に、
前記ベース基板の両面に前記バンプパッド及び前記半田付けパッドを夫々露出させる開口部を有する半田レジスト層を夫々形成する段階をさらに含む請求項９に記載の半導体パッケージ基板の製造方法。 After providing the base substrate,
10. The method of manufacturing a semiconductor package substrate according to claim 9, further comprising forming a solder resist layer having openings for exposing the bump pads and the soldering pads on both surfaces of the base substrate.
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