KR101148888B1 - 배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적회로 - Google Patents

배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적회로 Download PDF

Info

Publication number
KR101148888B1
KR101148888B1 KR1020077029316A KR20077029316A KR101148888B1 KR 101148888 B1 KR101148888 B1 KR 101148888B1 KR 1020077029316 A KR1020077029316 A KR 1020077029316A KR 20077029316 A KR20077029316 A KR 20077029316A KR 101148888 B1 KR101148888 B1 KR 101148888B1
Authority
KR
South Korea
Prior art keywords
wafer
region
forming
active device
electrical conductors
Prior art date
Application number
KR1020077029316A
Other languages
English (en)
Other versions
KR20080023687A (ko
Inventor
크리스토퍼 피. 맥캐롤
제롬 에이치. 포즈게이
스티븐 엠. 랄디자발
토마스 이. 카지오르
마이클 지. 애들러슈타인
Original Assignee
레이티언 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레이티언 캄파니 filed Critical 레이티언 캄파니
Publication of KR20080023687A publication Critical patent/KR20080023687A/ko
Application granted granted Critical
Publication of KR101148888B1 publication Critical patent/KR101148888B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Waveguides (AREA)

Abstract

반도체 구조 형성 방법은 복수의 모놀리식 마이크로파 집적 회로 칩들을 가지는 단결정 웨이퍼를 제공하는 단계를 포함한다. 각각의 칩은 웨이퍼에 의해 제공된 반도체 기판의 제1 표면 영역에 액티브 디바이스를 가지고, 전기적 상호 연결은 반도체 기판의 제2 표면 영역 상에 위치한 제1 영역을 가진다. 반도체 기판 구조는 반도체 기판 구조를 관통하는 비아를 가지며, 전기적 상호 연결의 제2 영역은 비아를 거치고, 액티브 디바이스에 전기적으로 연결되어 있다. 다층 상호 연결 구조는 칩들 중에서 상응하는 하나의 제2 표면 영역 상에 신호 라우팅 섹션을 제공하면서 웨이퍼 상에 형성된다. 각각의 섹션은 유전층들 및 전기 도체들을 가지며, 전기 도체는 전기적인 신호를 액티브 디바이스로 라우팅하기 위하여 액티브 디바이스에 전기적으로 연결되어 있다. 각각의 칩 및 상응하는 신호 라우팅 섹션은 웨이퍼로부터 분리된다.

Description

배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적 회로{MMIC HAVING BACK-SIDE MULTI-LAYER SIGNAL ROUTING}
본 발명은, 일반적으로 모놀리식 마이크로파 집적 회로(monolithic microwave integrated circuit; MMIC)들에 관한 것으로서, 보다 상세하게는 모놀리식 마이크로파 집적 회로들에서 사용되는 다층 신호 라우팅(multi-layer signal routing)에 관한 것이다.
해당 기술 분야에서 알려져 있는 것과 같이, 모놀리식 마이크로파 집적 회로(MMIC)들은 그 적용 범위가 넓다. 모놀리식 마이크로파 집적 회로는 밀리미터파 시스템(millimeter wave system)들 내에 적용될 수 있다. 많은 이러한 밀리미터파 시스템들은 향상된 성능을 확보하고, 점차 감소하는 시스템 사이즈 할당으로 설비되기 위하여 더 높은 회로 집적도(level of integration)를 요구한다. 이러한 새로운 높은 집적도를 달성하는 데 있어서 발생하는 문제점은 집적 회로 내에 매립되는 기능(function)들에 연결 및/또는 상호 연결(또는, 본 발명에서는 신호 라우팅이라고도 한다)하는 어려움이 증가된다는 것이다. 이와 같은 시스템의 하나의 예로서, 액티브 위상 어레이 안테나 시스템(active phase array antenna system)들의 사이즈는 안테나 구성 요소들 사이의 간격에 의하여 결정된다. 이러한 구성 요소들의 간격은 송신 및/또는 수신 기능들을 위해 요구되는 회로를 집어넣기 위한 최대 이용 면적을 제한한다. 주파수들이 마이크로파들에 가까워짐에 따라, 이러한 면적은 봉합된 패키지(sealed package)들 내의 송수신(T/R) 모듈들과 같은 종래 시스템 구조들이 적합하지 않을 정도로 감소한다. 집적된 모놀리식 마이크로파 집적 회로들과 집적된 서브 어레이들의 개방형 아키텍쳐(open architecture)들이 유일한 대안이나, 기능들을 상호 연결하는 데에 있어서 문제점이 있다. 전체적으로 이러한 사이즈 제한을 두기 위하여, 30㎓ 정도에서 반파장(half-wave) 소자 간격은 0.210 인치(inch) 정도이고, 90㎓ 정도에서의 반파장 소자 간격은 0.070 인치 정도이다. 이러한 이용 가능 공간에 최소한의 기능성을 설비하는 것은 쉬운 일이 아니다. 이러한 경우에, 최소한의 회로는 수신을 위한 저잡음 증폭(low noise amplification) 및 위상/진폭 설정(phase/amplitude setting) 회로들과 송신을 위한 파워 증폭(power amplification; PA) 및 위상/진폭 설정 회로들로 이루어져 있다.
신호들의 상호연결 또는 라우팅과 그들의 결합된 연결(associated connection)들은 시스템 내에서 절충되는 주요한 공간을 차지한다.
마이크로파 모듈들과 서브시스템들 주위에서 신호들 및 제어들을 라우팅하기 위해 사용되는 하나의 테크닉은 다층 인쇄 회로 보드(multi-layer printed circuit board)들이다. 갈륨 비화물(gallium arsenide) 모놀리식 마이크로파 집적 회로들은 전면 와이어 본드(front-side wire bond, face up MMIC)들 또는 전면 범프(front-side bump, flipped MMIC)들 또는 다이렉트 투 배면 상호 연결(direct to back side interconnect, D-Bit)을 통하는 배면 범프(back-side bump)들을 통하여 이러 한 보드들에 집적된다. 오늘날의 표준 웨이퍼 공정은 고립된 신호 패드(isolated signal pad)들 뿐만 아니라 웨이퍼 톱니형 스트리트(wafer saw street)들을 위한 배면 메탈 패터닝(back-side metal patterning)을 가능하게 한다.
본 발명에 따르면, 반도체 구조 형성 방법이 제공된다. 상기 방법은 단결정 웨이퍼(single crystal wafer)를 제공하는 단계를 포함한다. 이러한 웨이퍼는 복수의 모놀리식 마이크로파 집적 회로(MMIC) 칩들을 가지며, 상기 칩들 각각은 상기 웨이퍼에 의해 제공된 반도체 기판의 제1 표면 영역에 형성되는 액티브 디바이스(active device) 및 상기 반도체 기판의 제2 표면 영역 상에 위치한 제1 영역을 가지는 전기적 상호 연결(electrical interconnect)을 가진다. 상기 반도체 기판 구조는 상기 반도체 기판 구조를 관통하는 비아(Via)를 가지고, 상기 전기적 상호 연결의 제2 영역은 상기 비아를 거치며, 상기 액티브 디바이스에 전기적으로 연결된다. 상기 방법은 상기 웨이퍼 상에 다층 상호 연결 구조(multi-layer interconnect structure)를 형성하는 단계를 포함한다. 상기 다층 상호 연결 구조는 복수의 신호 라우팅 섹션(signal routing section)들을 가지고, 상기 신호 라우팅 섹션들 각각은 상기 칩들 중에서 상응하는 하나의 제2 표면 영역 상에 형성된다. 상기 섹션들 각각은 복수의 유전층(dielectric layer)들 및 복수의 전기 도체(electrical conductor)들을 가진다. 상기 전기 도체들 중에서 적어도 하나는 전기 신호를 상기 액티브 디바이스로 라우팅하기 위하여 상기 액티브 디바이스에 전기적으로 연결되어 있다. 상기 방법은 복수의 칩들 각각과 상기 신호 라우팅 섹션들 중에서 상기 상응하는 하나를 상기 웨이퍼로부터 분리시키는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 다층 상호 연결 구조는 상기 웨이퍼의 영역 외부와 상기 액티브 디바이스와 열 접촉하는 영역 사이에 열 도체(thermal conductor)를 제공하면서 상기 전기 도체들 및 상기 유전층들과 함께 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 다층 상호 연결 구조는 마이크로파 에너지를 상기 액티브 디바이스에 또는 액티브 디바이스로부터 연결하기 위한 마이크로파 전송 회로의 접지 영역(ground plane portion)을 제공하면서 상기 전기 도체들 및 상기 유전층들과 함께 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 다층 상호 연결 구조 형성은 복수의 전기 도체들 및 유전층들이 상기 복수의 칩들의 상기 제2 표면 영역들 상에 위치하는 동안에 상기 웨이퍼 상에 상기 복수의 전기 도체들 및 상기 유전층을 형성하고 프로세싱하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 프로세싱 단계는 포토리소그래피 공정을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 방법은 등각 물질(conformal material) 층을 상기 반도체 웨이퍼 상의 상기 제1 표면 영역들 위에 도포하는 단계; 상기 등각 물질 상에 단결정 지지체(single crystal support)를 위치시키는 단계; 및 상기 단결정 지지체에 의해 지지되는 동안에 상기 반도체 웨이퍼의 상기 제2 표면 영역들 상에 상기 다층 상호 연결 구조를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 단결정 지지체는 사파이어일 수 있다.
본 발명의 일 실시예에 있어서, 상기 등각 물질은 왁스일 수 있다.
이러한 배열로써 주어진 영역 내에 상기 요구되는 시스템 기능들을 설비하고 상기 기능들을 상호 연결하기 위한 충분한 공간이 주어진다. 이는 얇은 반도체 웨이퍼들 상에 제조되는 집적된 모놀리식 마이크로파 집적 회로의 상기 전면과 상기 후면 상의 이용 가능 공간을 최적화함으로써 달성된다.
따라서 본 발명에 따르면, D.C. 바이어스, 디지털 제어 및 R.F. 연결들에 관한 상기 시스템으로의 컴팩트된 회로들의 상기 전기적 상호연결은 상기 배면(즉, 상기 회로를 위한 액티브 디바이스가 형성되는 면에 반대되는 웨이퍼의 면) 상에 제공된다. 그러므로, 본 발명은 상기 집적된 모놀리식 마이크로파 집적 회로의 상기 배면의 이점을 가지며, 멀티플레이어 배면 공정(multi-player back-side processing)을 통하여 상기 모놀리식 마이크로파 집적 회로 주위의 신호들 및 제어들의 라우팅을 허용하는 모놀리식 마이크로파 집적 회로 및 모놀리식 마이크로파 집적 회로 공정을 제공한다.
본 발명의 하나 이상의 실시예들은 도면들 및 상세한 설명과 함께 설명된다. 본 발명의 다른 특징들, 목적들 및 이점들은 상기 도면들, 상기 상세한 설명 및 청구항들로부터 명백할 것이다.
도 1은 어레이 영역들을 갖는 반도체 웨이퍼를 나타내는 도면이다.
도 2a 내지 도 2d는 본 발명에 따른 공정에 있어서 다양한 단계들에서의 복 수의 반도체 구조들의 실시예를 나타내는 단면도이다. 도 1의 반도체 웨이퍼 내의 영역들 각각은 상기 반도체 구조를 가지며, 상기 단면도는 도 1의 라인 2-2를 따라서 얻어진다.
도 3은 도 1의 반도체 웨이퍼로부터 분리된 이후에 도 2a 내지 도 2d에서 제조된 반도체 구조들 중에서 하나의 예를 나타내는 도면이다.
첨부된 도면들에서 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 1을 참조하면, 예를 들어 갈륨비소(GaAs) 또는 인듐인(InP)과 같은 III-V 웨이퍼를 갖는 단결정 반도체 웨이퍼(10)가 도시되어 있다. 상기 웨이퍼(10)는 어레이 영역들(12)을 갖는다. 상기 영역들(12) 중에서 하나의 예시적인 단면도가 도 2a에 도시되어 있다. 상기 영역(12)은 복수의 모놀리식 마이크로파 집적 회로(Monolithic Microwave Integrated Circuit) 칩들(14)을 제공하는 단계를 포함한다. 도 2a에 도시된 예시적인 모놀리식 마이크로파 집적 회로 칩(14)은 상기 웨이퍼(10)에 의해 제공된 반도체 기판(20)의 제1(여기서는 상부, 정상 또는 전면) 표면 영역(18)에 형성된 액티브 디바이스(16)를 갖는다. 여기서, 상기 액티브 디바이스(16)는 전계 효과 트랜지스터(field effect transistor)이다. 상기 트랜지스터는 게이트 전극(22)과 전기 도체들(24, 26)에 연결된 소스/드레인 접촉부(contact)들을 가진다. 전기 도체(30)에 연결된 커패시터(28)의 상기 하부 전극(27)이 도시되어 있다. 상기 커패시터(28)의 상기 상부 전극(32)은 상호 연결(36)에 의해서 전기 전도성 패드(34)에 전기적으로 연결되어 있다. 또한 도시된 바와 같이, 상기 전기 도체(24)는 상기 전도성 패드(34)에 전기 커넥터(40)를 통하여 전기적으로 연결되어 있다. 상기 전기적인 절연(electrical isolation)을 제공하기 위해 유전층(42)이 도시되어 있다. 도시된 배열은 예시적인 액티브 디바이스들 및 패시브 다바이스들이지만, 도시되어 있지 않은 배열이 포함될 수 있음을 이해할 수 있을 것이다. 도 2a에 도시된 상기 구조는 종래의 전면 공정을 이용하여 형성될 수 있다.
다음으로, 도 2b를 참조하면, 상기 칩(14)의 상기 배면(44)은 종래 방식의 공정으로 이루어진다. 특히, 비아(46)는 상기 칩(14)의 상기 배면(44)을 통하여 형성되고, 전기적 상호 연결(48)은 상기 반도체 기판(20)의 상기 하부 표면 영역 상에 위치한 제1 영역(50)을 가진다. 상기 언급된 바와 같이, 상기 반도체 기판(20)은 상기 반도체 기판(20)을 관통하는 상기 비아(46)를 갖는다. 상기 전기적 상호 연결(48)의 제2 영역(54)은 상기 비아(46)를 거치고, 상기 액티브 디바이스(16)에 전기적으로 연결되는데, 특히 상기 도체(24)를 통하여 상기 소스/드레인 접촉부에 연결된다.
다음으로, 상기 제1 영역(50)에 상응하는 등각 물질층 여기서는, 왁스가 도 2b에 도시된 바처럼 상기 칩의 상기 상부면 상에 위치한다. 상기 제1 영역(50)의 상기 외부 표면은 단결정 지지체(52) 여기서는 사파이어(52)의 상기 광학적으로 평탄한 표면 상에 놓여진다.
다음으로, 다층 상호 연결 구조(60)는 상기 웨이퍼 상에 형성된다. 특히, 상기 다층 상호 연결 구조(60)는 상기 전기적 상호 연결(48)에 상응하는 전도층(conductive layer) 위에 형성된다. 상기 다층 상호 연결 구조(60)는 여기서 포토리소그래피 기술(photolithographic technique)들을 이용하여 직렬 또는 순차인 층들(62a-62n)로서 형성되고 패터닝된다. 따라서 상기 다층 상호 연결 구조(60)는 복수의 신호 라우팅 섹션들을 제공하고, 상기 신호 라우팅 섹션들 각각은 상기 칩들(14) 중에서 상응하는 하나의 상기 하부 표면 영역 상에 형성된다. 상기 섹션들 각각은 복수의 유전층들(64a-64n) 및 복수의 전기 도체들(예를 들어, 여기서는 참조 부호 66a1-66a3, 66b1-66b4, 66n1-66n2로서 도시됨)을 가진다. 그 결과적인 구조는 도 2d에 도시되었다.
여기서, 상기 전기 도체들(66n2, 66b4, 66a3)은 상기 전기적 상호 연결(48)의 상기 영역(48b) 및 전기 도체(24)를 통하여 상기 액티브 디바이스(16)에 열 전도성을 제공한다. 여기서, 상기 전기 도체들(66b1, 66b2)은 접지면(ground plane)들을 제공한다. 여기서, 전기 도체들(66n2, 66a2, 66a1)은 상기 전기적 상호 연결(48)의 도체 영역(conductor portion)(48a)에 전기적으로 연결된다. 이에 따라, RF 에너지가 상기 DC 블로킹 커패시터(28)에 연결되도록 하기 위하여 마이크로파, 여기서는, 가늘고 긴 송신 라인(strip transmission line)은 이러한 송신 라인의 상기 가늘고 긴 도체로서 도체(30)를 가진다.
다음으로, 상기 지지체(42), 및 상기 제1 영역(50)에 상응하는 등각 물질층은 제거된다. 따라서, 도 1을 참조하면, 상기 영역들(12) 각각은 상기 영역들(12)의 하나의 예시로서 도 3에 도시된 것과 같은 구조를 가진다.
다음으로, 상기 신호 라우팅 섹션들 중에서 상기 상응하는 하나를 가진 상기 개별 칩들(14)은 상기 웨이퍼로부터 분리된다.
앞서 설명된 바와 같이, 다수의 기능들이 집적되었을 때 본 발명이 가장 효과적이라는 점을 주지해야 한다. 본 발명의 하나의 동기는 얇은(2 밀리미터 또는 4 밀리미터) 갈륨비소 웨이퍼들 상에 기능들을 집적해야 하고, 이러한 기술로 만들어진 넓은 모놀리식 마이크로파 집적 회로들은 깨지기 쉽다는 것이다. 약 10㎟ 정도의 모놀리식 마이크로파 집적 회로들이 일상적으로 서브시스템으로 조립되기 위하여 만들어지고 다루어진다. 그러나 약 50㎟ 만큼의 넓이를 가질 수 있는 집적된 모놀리식 마이크로파 집적 회로들은 깨지기 쉬워서 효과적으로 다룰 수 없다. 또한, 2 밀리미터 웨이퍼는 깨지기 쉬워서 여기서 설명된 상기 멀티플레이어 라우팅과 같은 이후의 공정들을 진행할 수 없다. 본 발명에 따른 구성은 상기 얇아진 웨이퍼가 설명된 상기 배면 공정에서 사용되는 상기 광학적으로 평평한 사파이어 지지체(52)에 (왁스로) 접착된 동안에 상기 공정을 수행한다. 배면 메탈 증착(back-side metal deposition) 및 패터닝(patterning)이 웨이퍼들 상에 이미 행해졌기 때문에, 추가적인 층들과 패턴들의 상기 배면 공정이 상기 웨이퍼가 여전히 안전하게 상기 사파이어 웨이퍼에 접착되어 있는 동안에 행해질 수 있다. 상기 새로운 공정에서는 상기 층 물질(layering material)이 상기 왁스 접착의 열적, 화학적 및 물리적인 한계들에 따라 증착되는 것이 요구된다. 폴리머(polymer)들 또는 얇은 폴리머들의 박판들(sheets of laminate polymers) 상의 스핀과 같은 것들을 위한 수많은 물질 옵션들이 존재한다. 상기 정확한 물질은 상기 적용에 있어서의 요구사항들을 만족시키기 위하여 유전 상수(dielectric constant), 열팽창 계수(thermal expansion coefficient) 및 층의 두께(layer thickness)와 같은 물질 파라미터들을 선택함으로써 선택될 수 있다. 상기 집적된 모놀리식 마이크로파 집적 회로는 상기 폴리머 층들에 의하여 물리적으로 지지될 수 있고, 상기 웨이퍼는 앞서 설명된 것처럼 상 기 사파이어 지지체(52)로부터 상기 얇은 웨이퍼들을 제거하기 전에 절단(dice)될 수 있다. 상기 결과적인 집적된 모놀리식 마이크로파 집적 회로는 이제 다음 단계의 조립에서 다루기에 적합하다. 수많은 층들이 상기 기능성을 위해 요구되는 것만큼 많을 수 있으나 상기 모놀리식 마이크로파 집적 회로 상의 물리적인 스트레스들과 상기 폴리머 층들 상의 잠재적으로 주어진 내구성에 의해 제한될 수 있다.
본 발명의 여러 가지 실시예들이 기술되었다. 그럼에도 불구하고, 발명의 범위 및 기술적 사상을 벗어나지 않는 한 다양한 수정이 있을 수 있다는 점이 이해되어야 할 것이다. 따라서, 다른 실시예들도 청구항의 범위 내에 있다.
본 발명은 모놀리식 마이크로파 집적 회로(MMIC) 등에 적용 가능하다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 복수의 모놀리식 마이크로파 집적 회로 칩들을 가지는 단결정 웨이퍼를 제공하는 단계;
    복수의 신호 라우팅 섹션들을 가지는 다층 상호 연결 구조를 상기 웨이퍼 상에 형성하는 단계; 및
    상기 복수의 칩들 각각과 상기 신호 라우팅 섹션들 중에서 상응하는 하나를 상기 웨이퍼로부터 분리시키는 단계를 포함하며,
    상기 칩들 각각은 상기 웨이퍼에 의해 제공된 반도체 기판의 제1 표면 영역에 형성된 액티브 디바이스 및 상기 반도체 기판의 제2 표면 영역에 위치하는 제1 영역을 가지는 전기적 상호 연결을 구비하고, 상기 반도체 기판 구조는 상기 반도체 기판 구조를 관통하는 비아를 가지며, 상기 전기적 상호 연결의 제2 영역은 상기 비아를 거치고 상기 액티브 디바이스에 전기적으로 연결되며,
    상기 신호 라우팅 섹션들의 각각은 상기 칩들 중에서 상응하는 하나의 상기 제2 표면 영역 상에 형성되고, 상기 섹션들의 각각은 복수의 유전층들 및 복수의 전기 도체들을 가지며, 상기 전기 도체들의 적어도 하나는 전기 신호를 상기 액티브 디바이스에 라우팅하기 위하여 상기 액티브 디바이스에 전기적으로 연결되는 것을 특징으로 하는 반도체 구조 형성 방법.
  2. 제 1 항에 있어서, 상기 다층 상호 연결 구조는 상기 웨이퍼의 영역 외부와 상기 액티브 디바이스와 열 접촉하는 영역 사이에 열 도체를 제공하면서 상기 전기 도체들 및 상기 유전층들의 영역과 함께 형성되는 것을 특징으로 하는 반도체 구조 형성 방법.
  3. 제 1 항에 있어서, 상기 다층 상호 연결 구조는 마이크로파 에너지를 상기 액티브 디바이스에 또는 디바이스로부터 연결하기 위한 마이크로파 전송 회로의 접지 영역을 제공하면서 상기 전기 도체들 및 유전층들의 영역과 함께 형성되는 것을 특징으로 하는 반도체 구조 형성 방법.
  4. 제 3 항에 있어서, 상기 다층 상호 연결 구조는 상기 웨이퍼의 영역 외부와 상기 액티브 디바이스와 열 접촉하는 영역 사이에 열 도체를 제공하면서 상기 전기 도체들 및 상기 유전층들의 영역과 함께 형성되는 것을 특징으로 하는 반도체 구조 형성 방법.
  5. 제 1 항에 있어서, 상기 다층 상호 연결 구조를 형성하는 단계는, 복수의 전기 도체들 및 유전층들이 상기 복수의 칩들의 상기 제2 표면 영역들 상에 위치하는 동안에 상기 웨이퍼 상에 상기 복수의 전기 도체들 및 상기 유전층을 형성하고 프로세싱하는 단계를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
  6. 제 5 항에 있어서, 상기 프로세싱하는 단계는 포토리소그래피 공정을 포함하 는 것을 특징으로 하는 반도체 구조 형성 방법.
  7. 제 1 항에 있어서,
    상기 제1 표면 영역들 위에 등각 물질층을 도포하는 단계;
    상기 등각 물질 상에 단결정 지지체를 위치시키는 단계; 및
    상기 단결정 지지체 상에 상기 다층 상호 연결 구조를 형성하는 단계를 포함하는 반도체 구조 형성 방법.
  8. 제 7 항에 있어서, 상기 단결정 지지체는 사파이어인 것을 특징으로 하는 반도체 구조 형성 방법.
  9. 제 8 항에 있어서, 상기 등각 물질은 왁스인 것을 특징으로 하는 반도체 구조 형성 방법.
  10. 제 7 항에 있어서, 상기 다층 상호 연결 구조를 형성하는 단계는 복수의 전기 도체들 및 유전층들이 상기 복수의 칩들의 상기 제2 표면 영역들 상에 위치하는 동안에 상기 웨이퍼 상에 상기 복수의 전기 도체들 및 상기 유전층을 형성하고 프로세싱하는 단계를 포함하는 것을 특징으로 하는 반도체 구조 형성 방법.
KR1020077029316A 2005-07-08 2006-06-01 배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적회로 KR101148888B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/177,732 2005-07-08
US11/177,732 US7387958B2 (en) 2005-07-08 2005-07-08 MMIC having back-side multi-layer signal routing
PCT/US2006/021335 WO2007008308A1 (en) 2005-07-08 2006-06-01 Mmic having back-side multi-layer signal routing

Publications (2)

Publication Number Publication Date
KR20080023687A KR20080023687A (ko) 2008-03-14
KR101148888B1 true KR101148888B1 (ko) 2012-05-29

Family

ID=37016260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077029316A KR101148888B1 (ko) 2005-07-08 2006-06-01 배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적회로

Country Status (5)

Country Link
US (1) US7387958B2 (ko)
EP (1) EP1902467B1 (ko)
JP (1) JP5709352B2 (ko)
KR (1) KR101148888B1 (ko)
WO (1) WO2007008308A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264405B2 (en) * 2008-07-31 2012-09-11 Raytheon Company Methods and apparatus for radiator for multiple circular polarization
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
CN102842488A (zh) * 2012-08-24 2012-12-26 上海新傲科技股份有限公司 在衬底的双面制造器件的方法以及衬底
CN111149212A (zh) * 2017-12-27 2020-05-12 英特尔公司 低电阻场效应晶体管及其制造方法
US11557545B2 (en) * 2018-12-04 2023-01-17 Qorvo Us, Inc. Monolithic microwave integrated circuit (MMIC) with embedded transmission line (ETL) ground shielding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0043691A2 (en) * 1980-07-03 1982-01-13 Hitachi, Ltd. Semiconductor device having a polycrystalline semiconductor film
KR940008380A (ko) * 1992-09-28 1994-04-29 정용문 팩시밀리에 있어서 엠 에이치(mh) 코덱 구현회로
US5378926A (en) * 1991-09-30 1995-01-03 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal nitride barrier layer to block migration of tin through via holes
US20020140088A1 (en) * 2001-03-30 2002-10-03 Fujitsu Quantum Devices Limited Semiconductor integrated circuit having three-dimensional interconnection lines

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62272556A (ja) * 1986-05-20 1987-11-26 Fujitsu Ltd 三次元半導体集積回路装置及びその製造方法
US5027189A (en) 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
JP3048686B2 (ja) * 1991-07-22 2000-06-05 日本電気株式会社 半導体装置およびその製造方法
JPH0897375A (ja) * 1994-07-26 1996-04-12 Toshiba Corp マイクロ波集積回路装置及びその製造方法
JPH0855910A (ja) 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH10321762A (ja) * 1997-05-15 1998-12-04 Matsushita Electric Ind Co Ltd 半導体装置
US6175287B1 (en) 1997-05-28 2001-01-16 Raytheon Company Direct backside interconnect for multiple chip assemblies
US6245663B1 (en) 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
US6214630B1 (en) 1999-12-22 2001-04-10 United Microelectronics Corp. Wafer level integrated circuit structure and method of manufacturing the same
US6507110B1 (en) * 2000-03-08 2003-01-14 Teledyne Technologies Incorporated Microwave device and method for making same
EP1304766A4 (en) * 2000-06-30 2009-05-13 Sharp Kk RADIO COMMUNICATION DEVICE WITH INTEGRATED ANTENNA, INTEGRATED TRANSMITTER AND INTEGRATED RECEIVER
JP3561747B2 (ja) * 2001-03-30 2004-09-02 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
JP2003045875A (ja) * 2001-07-30 2003-02-14 Nec Kagobutsu Device Kk 半導体装置およびその製造方法
US7535100B2 (en) * 2002-07-12 2009-05-19 The United States Of America As Represented By The Secretary Of The Navy Wafer bonding of thinned electronic materials and circuits to high performance substrates
JP2004140133A (ja) * 2002-10-17 2004-05-13 Seiko Epson Corp 半導体集積回路及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0043691A2 (en) * 1980-07-03 1982-01-13 Hitachi, Ltd. Semiconductor device having a polycrystalline semiconductor film
US5378926A (en) * 1991-09-30 1995-01-03 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal nitride barrier layer to block migration of tin through via holes
KR940008380A (ko) * 1992-09-28 1994-04-29 정용문 팩시밀리에 있어서 엠 에이치(mh) 코덱 구현회로
US20020140088A1 (en) * 2001-03-30 2002-10-03 Fujitsu Quantum Devices Limited Semiconductor integrated circuit having three-dimensional interconnection lines

Also Published As

Publication number Publication date
EP1902467A1 (en) 2008-03-26
WO2007008308A1 (en) 2007-01-18
JP2009500847A (ja) 2009-01-08
US7387958B2 (en) 2008-06-17
KR20080023687A (ko) 2008-03-14
EP1902467B1 (en) 2011-07-27
US20070020915A1 (en) 2007-01-25
JP5709352B2 (ja) 2015-04-30

Similar Documents

Publication Publication Date Title
US9837299B2 (en) Methods of forming 3-D circuits with integrated passive devices
US11757203B2 (en) Low profile antenna apparatus
US9472859B2 (en) Integration of area efficient antennas for phased array or wafer scale array antenna applications
US6175287B1 (en) Direct backside interconnect for multiple chip assemblies
KR101452548B1 (ko) 후면 수동 디바이스 집적을 이용하는 반도체 다이
KR101664756B1 (ko) 방사 효율적인 통합 안테나
KR20020097203A (ko) 3차원 장치 집적 방법 및 집적 장치
US20150380343A1 (en) Flip chip mmic having mounting stiffener
KR101148888B1 (ko) 배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적회로
US12009574B2 (en) Integrated antenna array with beamformer IC chips having multiple surface interfaces
US9252067B1 (en) Hybrid microwave integrated circuit
US20170330836A1 (en) Cte compensation for wafer-level and chip-scale packages and assemblies
KR20010066906A (ko) 시스템 반도체 장치 및 그 제조 방법
US7391067B1 (en) Hybrid microwave integrated circuit
US9520368B1 (en) Integrated circuit system having stripline structure
US8426290B1 (en) Suspended-membrane/suspended-substrate monolithic microwave integrated circuit modules
JP2008135753A (ja) マルチチップ電子回路モジュール及び製造方法
US6933603B2 (en) Multi-substrate layer semiconductor packages and method for making same
US20230065405A1 (en) Semiconductor package and manufacturing method thereof
US7825005B1 (en) Multiple substrate electrical circuit device
JP3267881B2 (ja) 回路基板及び半導体装置
KR20240081376A (ko) 패키지 상의 슬롯 보우-타이 안테나
GB2274200A (en) A High density interconnect structure including a spacer structure and a gap

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8