KR101140135B1 - 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 기판 - Google Patents

박막 트랜지스터의 제조 방법 및 박막 트랜지스터 기판 Download PDF

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Abstract

자기 정렬이 개선되는 박막 트랜지스터의 제조 방법은 다음과 같다. 우선, 제1 기판 상의 희생층 상에 제1 도핑 영역, 제2 도핑 영역 및 채널 영역을 구비하는 반도체층을 형성한다. 다음, 반도체층을 제1 기판에서 분리하고, 제2 기판에 결합한다. 다음, 제2 기판과 반도체층 상에 절연층을 형성하고, 절연층 상에 제1 포토레지스트층을 형성한다. 이후, 제2 기판의 배면으로부터 제1 도핑 영역과 제2 도핑 영역을 마스크로 제1 포토레지스트층을 노광하고 현상하여 제1 마스크 패턴을 형성한다. 다음, 제1 마스크 패턴을 마스크로 절연층 상에 채널 영역과 중첩하는 게이트 전극을 형성하고, 제1 도핑 영역과 제2 도핑 영역 각각에 연결되는 소스 전극과 드레인 전극을 형성하여 박막 트랜지스터를 제조한다.
셀프 얼라인, 자기 정렬, 박막 트랜지스터, 제조 방법

Description

박막 트랜지스터의 제조 방법 및 박막 트랜지스터 기판{FABRICATION METHOD OF THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터의 기생 캐패시터를 감소시켜 교류 특성에서 스위칭 스피드가 향상시키기 위한 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 기판에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-024-01, 과제명: 모바일 플렉시블 입출력 플랫폼].
주로 플렉시블 전자 소자는 유기 박막 트랜지스터(Organic Thin Film Transistor: 이하, OTFT)를 이용하여 구현된다. 그러나, OTFT는 대기에 노출되었을 때 단축되는 수명과 구동 시 신뢰성이 떨어지는 문제점이 있다. 최근에는 수명과 신뢰성에 문제가 있는 OTFT의 대안으로 실리콘(Si) 기반의 박막 트랜지스터를 유리 기판이나 웨이퍼 기판에서 분리하여 플라스틱 기판으로 전이하는 기술이 제시되었다.
종래의 전이 기술은 주로 유기 기판에서 박막 트랜지스터를 제조한 후 간접 적으로 박막 트랜지스터를 플라스틱 기판으로 옮기는 것이었다. 종래의 전이 기술은 박막 트랜지스터의 제조 공정이 모두 끝난 후 실행되어야 하므로, 대면적 전이가 어렵고 불량률이 높아진다. 이를 극복하기 위해, 박막 트랜지스터의 제조 공정 중 전이 기술을 실시하면, 게이트 전극과 소스 전극 및 드레인 전극 사이의 자기 정렬(self-aligned)이 불량해지므로, 소스 전극 또는 드레인 전극과 게이트 전극 사이의 기생 커패시터로 인해 교류 특성에서 박막 트랜지스터의 스위칭 스피드가 저하된다.
본 발명이 해결하고자 하는 과제는 자기 정렬이 개선되고 교류 특성에서 스위칭 스피드가 향상되는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 박막 트랜지스터 제조 방법에 따라 제조된 박막 트랜지스터 기판을 제공하는 것이다.
상술한 과제를 해결하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조 방법은 다음과 같다. 우선, 제1 기판 상의 희생층 상에 제1 도핑 영역, 제2 도핑 영역 및 채널 영역을 구비하는 반도체층을 형성한다. 다음, 상기 반도체층을 상기 제1 기판에서 분리하고, 제2 기판에 결합한다. 다음, 상기 제2 기판과 상기 반도체층 상에 절연층을 형성하고, 상기 절연층 상에 제1 포토레지스트층을 형성한다. 이후, 상기 제2 기판의 배면으로부터 상기 제1 도핑 영역과 상기 제2 도핑 영역을 마스크로 상기 제1 포토레지스트층을 노광하고 현상하여 제1 마스크 패턴을 형성한다. 다음, 상기 제1 마스크 패턴을 마스크로 상기 절연층 상에 상기 채널 영역과 중첩하는 게이트 전극을 형성하고, 상기 제1 도핑 영역과 상기 제2 도핑 영역 각각에 연결되는 소스 전극과 드레인 전극을 형성하여 박막 트랜지스터를 제조한다.
본 발명의 일 실시 예에 따르면, 상기 반도체층을 형성하는 과정은 다음과 같다. 우선, 상기 제1 기판 상에 절연 물질을 증착하여 희생층을 형성하고, 상기 희생층 상에 반도체 물질을 증착하여 반도체층을 형성한다. 다음, 상기 반도체층 상에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 마스크로 상기 반도체층을 도핑하여 제1 도핑 영역, 제2 도핑 영역 및 채널 영역을 형성한다. 이후, 상기 제1 도핑 영역과 상기 제2 도핑 영역 상에 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 마스크로 상기 채널 영역을 기 설정된 두께까지 식각한다.
본 발명의 일 실시 예에 따르면, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은 양성 포토레지스트로 이루어지고, 상기 제3 마스크 패턴은 음성 포토레지스트로 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 상기 채널 영역은 반응성 이온 식각 방법으로 식각할 수 있다. 상기 두께는 100nm 이하일 수 있다.
본 발명의 일 실시 예에 따르면, 상기 반도체층을 제1 기판에서 분리하고 제2 기판에 접합하는 과정은 다음과 같다. 우선, 상기 희생층을 식각하면서 제2 마스크 패턴에 스탬프를 결합한다. 다음, 상기 반도체층을 상기 제1 기판에서 분리하고, 상기 반도체층을 상기 제2 기판에 접합한 후 상기 스탬프를 상기 반도체층으로부터 분리한다. 여기서, 상기 반도체층을 상기 제2 기판에 접합할 때 상기 제2 기판의 일면에 접착층을 형성하고, 상기 접착층과 상기 반도체층을 접합한 후 상기 접착층을 경화하는 과정을 거친다. 상기 접착층은 투명한 고분자 물질로 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 상기 소스 전극과 드레인 전극을 형성하기 전에 상기 제1 절연층과 상기 게이트 전극 상에 제2 절연층을 형성한 후 상기 제1 도핑 영역과 상기 제2 도핑 영역 각각에 대응하는 제1 절연층과 제2 절연층을 식각 하여 제1 컨택홀과 제2 컨택홀을 형성한다. 상기 소스 전극과 상기 드레인 전극 각각은 상기 제1 컨택홀과 상기 제2 컨택홀을 통해 상기 제1 도핑 영역과 상기 제2 도핑 영역에 연결된다.
상술한 과제를 해결하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판, 접착층, 반도체층, 제1 절연층, 게이트 전극, 제2 절연층, 소스 전극 및 드레인 전극을 포함한다. 상기 기판과 상기 접착층은 투명한 고분자 물질로 이루어진다. 상기 반도체층은 제1 도핑 영역, 제2 도핑 영역 및 채널 영역을 구비하여 상기 접착층 상에 배치된다. 상기 제1 절연층은 상기 접착층과 상기 반도체층 상에 배치되고, 상기 게이트 전극은 상기 제1 절연층 상에 상기 채널 영역과 중첩하여 배치된다. 상기 제2 절연층은 상기 제1 절연층과 상기 게이트 전극 상에 배치된다. 상기 소스 전극은 상기 제2 절연층 상에 배치되고 상기 제1 도핑 영역과 전기적으로 연결된다. 상기 드레인 전극은 상기 소스 전극과 이격하여 상기 제2 절연층 상에 배치되고 상기 제2 도핑 영역과 전기적으로 연결된다. 특히, 상기 채널 영역은 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 위치하며, 상기 제1 도핑 영역과 상기 제2 도핑 영역보다 높은 광 투과도를 갖는다.
본 발명의 일 실시 예에 따르면, 상기 채널 영역은 상기 제1 도핑 영역과 상기 제2 도핑 영역 중 적어도 어느 하나의 두께보다 작은 두께를 갖는다. 이때, 상기 채널 영역은 100nm 이하의 두께를 가질 수 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법은 게이트 전극, 제1 도핑 영역 및 제2 도핑 영역의 자기 정렬이 개선되는 박막 트랜지스터를 제조할 수 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법은 자기 정렬이 개선되어 기생 충전 용량이 감소하고, 교류 특성에서 스위칭 스피드가 향상되는 박막 트랜지스터를 제조할 수 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 플렉시블 기판에 배치된 박막 트랜지스터의 기생 충전 용량이 감소하고, 스위칭 스피드가 향상된다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다. 상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 기판(11), 접착층(20), 반도체층(30), 제1 절연층(40), 게이트 전극(50), 제2 절연층(60), 소스 전극(70) 및 드레인 전극(80)을 포함한다.
기판(11)은 투명하고, 연성 및 절연성의 고분자 물질로 이루어지며, 기 판(11) 상에 배치되는 접착층(20)은 투명하고 접착성을 갖는 고분자 물질로 이루어진다.
반도체층(30)은 접착층(20) 상에 배치된다. 반도체층(30)은 제1 도핑 영역(31)과 제2 도핑 영역(32)을 포함하고, 제1 도핑 영역(31)과 제2 도핑 영역(32) 사이의 접착층(20) 상에 위치하는 채널 영역(33)을 포함한다. 채널 영역(33)은 실리콘(Si)으로 이루어지고, 제1 도핑 영역(31)과 제2 도핑 영역(32)은 도펀트(dopant)에 의해 도핑된 실리콘(Si)으로 이루어진다. 채널 영역(33)은 제1 도핑 영역(31) 및 제2 도핑 영역(32)보다 작은 두께, 예컨대, 100nm 이하의 두께를 갖는다. 100nm 이하의 두께를 갖는 채널 영역(33)은 투명해진다.
제1 절연층(40)은 반도체층(30) 상에 배치되고, 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연 물질로 이루어진다.
게이트 전극(50)은 제1 절연층(40) 상에 배치되고, 기판(11)에 수직한 방향으로 채널 영역(33)과 중첩한다. 게이트 전극(50)은 미스얼라인(misalign)을 피하기 위해, 실질적으로 제1 도핑 영역(31) 및 제2 도핑 영역(32)과 중첩하지 않는다.
제2 절연층(60)은 제1 절연층(40)과 게이트 전극(50) 상에 배치되고, 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연 물질로 이루어진다. 제1 절연층(40)과 제2 절연층(60)은 제1 도핑 영역(31)과 제2 도핑 영역(32) 각각의 일부분을 노출하는 제1 컨택홀(61)과 제2 컨택홀(62)을 포함한다.
소스 전극(70)과 드레인 전극(80)은 제2 절연층(60) 상에 서로 이격하여 배치된다. 소스 전극(70)과 드레인 전극(80) 각각은 제1 컨택홀(61)과 제2 컨택 홀(62)을 통해 제1 도핑 영역(31)과 제2 도핑 영역(32)에 연결된다. 소스 전극(70)과 드레인 전극(80)은 반도체층(30)을 통해 전기적인 신호를 주고 받는다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 게이트 전극(50)과 제1 도핑 영역(31) 및 제2 도핑 영역(32) 간의 기생 충전 용량이 감소한다. 이에 따라, 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 연성의 기판(11) 상에 배치된 박막 트랜지스터의 스위칭 스피드가 향상될 수 있고, 실리콘으로 이루어진 반도체층(30)의 신뢰성이 향상될 수 있다.
이하, 도 2 내지 도 15를 참조하여 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 구체적으로 설명한다.
도 2 내지 도 15는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도들이다.
우선, 도 2를 참조하면, 제1 기판(101) 상에 산화실리콘(SiO2)을 성막하여 희생층(110)을 형성한다. 이후, 희생층(110) 상에 반도체 물질, 예컨대, 실리콘(Si)을 성막하여 반도체층(120)을 형성한다.
다음, 도 3을 참조하면, 반도체층(120) 상에 양성(positive) 포토레지스트(PhotoResist)를 도포하여 제1 포토레지스트층을 형성하고, 패턴 마스크(300)를 마스크로 제1 포토레지스트층에 노광 공정 및 현상 공정을 실시하여 제1 마스크 패턴(130)을 형성한다. 패턴 마스크(300)는 개구 영역(301)과 차단 영역(302)을 포함한다. 제1 포토레지스트층은 양성 포토레지스트로 이루어지므로, 패턴 마스크(300)의 개구 영역(301)에 대응하는 영역이 노광 공정 및 현상 공정을 거쳐 제거된다. 따라서, 제1 마스크 패턴(130)은 패턴 마스크(300)의 차단 영역(302)에 대응하여 형성된다.
다음, 도 3 및 도 4를 참조하면, 제1 마스크 패턴(130)을 마스크로 반도체층(120)에 도펀트를 주입하여 반도체층(120)의 일부를 도핑한다. 이후, 아세톤(acetone) 등의 화학 물질을 사용하여 제1 마스크 패턴(130)을 제거한다. 제1 마스크 패턴(130)에 의해 보호되는 반도체층(120)은 채널 영역(123)으로 정의되고, 도펀트에 의해 도핑된 반도체층(120)은 각각 제1 도핑 영역(121)과 제2 도핑 영역(122)으로 정의된다.
다음, 도 5를 참조하면, 반도체층(120) 상에 음성(negative) 포토레지스트를 도포하여 제2 포토레지스트층을 형성하고, 패턴 마스크(300)를 마스크로 제2 포토레지스트층에 노광 공정 및 현상 공정을 실시하여 제2 마스크 패턴(140)을 형성한다. 제2 포토레지스트층은 음성 포토레지스트로 이루어지므로, 차단 영역(302)에 대응하는 영역이 노광 및 현상 공정을 거쳐 제거된다. 따라서, 제2 마스크 패턴(140)은 패턴 마스크(300)의 개구 영역(301)에 대응하여 형성된다.
다음, 도 6을 참조하면, 제2 마스크 패턴(140)을 마스크로 기 설정된 두께까지 반도체층(120)의 채널 영역(123)을 식각한다. 채널 영역(123)은 RIE(Reactive Ion Ethc) 방법으로 식각되어 기 설정된 두께, 예컨대, 100nm 이하의 두께를 갖는다. 이때, 100nm 이하의 두께를 갖는 채널 영역(123)은 투명해진다. 이에 반해, 제1 도핑 영역(121)과 제2 도핑 영역(122)은 채널 영역(123)에 비해 두껍고, 도핑된 상태이므로 불투명하게 보인다.
다음, 도 6 내지 도 9를 참조하면, 반도체층(120)을 제1 기판(101)에서 분리하고, 제2 기판(201)에 결합한다.
제1 기판(101)에서 반도체층(120)을 분리하는 방법은 희생층(110)을 식각하고, 제2 마스크 패턴(140)에 폴리디메틸실록산(polydimethylsiloxane: 이하, PDMS) 스탬프(400)를 결합하여 반도체층(120)을 제1 기판(101)으로부터 분리하는 것이다. 예를 들어, 반도체층(120)에 희생층(110)의 일부가 노출되는 복수의 홀을 형성하고, 복수의 홀에 불산(HF) 용액을 주입하여 희생층(110)을 식각한다. 희생층(110)이 식각되는 동안 PDMS 스탬프(400)를 제2 마스크 패턴(140)에 결합한다. 희생층(110)의 대부분이 식각되면 PDMS 스탬프(400)를 들어올려 반도체층(120)을 제1 기판(101)으로부터 분리한다.
한편, 반도체층(120)을 제2 기판(201)에 접합하는 방법은 투명하고 연성 및 절연성의 고분자 물질로 이루어진 제2 기판(201) 상에 접착층(210)을 형성하고, 접착층(210)을 이용하여 PDMS 스탬프(400)에 결합된 반도체층(120)과 제2 기판(201)을 접합하는 것이다. 접착층(210)은 투명한 고분자 물질, 예컨대, 폴리이미드(polyimade)로 이루어진다.
다음, 접착층(210)을 경화하고, PDMS 스탬프(400)와 제2 마스크 패턴(140)을 제거한다. 구체적으로, 약 100℃의 온도로 접착층(210)을 1차 경화하고, PDMS 스탬프(400)를 제2 마스크 패턴(140)로부터 분리한 후, 약 150℃의 온도로 접착층(210)을 2차 경화한다. 이후, 제2 마스크 패턴(140)을 황산 또는 아세톤 등의 화학 물질로 제거한다.
다음, 도 10을 참조하면, 반도체층(120) 상에 제1 절연층(220)을 형성한다. 제1 절연층(220)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연 물질로 이루어진다.
다음, 도 11을 참조하면, 제1 절연층(220) 상에 양성 포토레지스트를 도포하여 제3 포토레지스트층을 형성하고, 제1 도핑 영역(121)과 제2 도핑 영역(122)을 마스크로 제3 포토레지스트층에 노광 공정 및 현상 공정을 수행하여 제3 마스크 패턴(230)을 형성한다. 더 상세하게는, 제2 기판(201)의 배면으로 자외선을 공급하여 투명한 채널 영역(123)을 통해 제3 포토레지스트층의 일부를 노광하고, 현상 공정으로 채널 영역(123)에 대응하는 제3 포토레지스트층을 제거하여 제3 마스크 패턴(230)을 형성한다.
다음, 도 12 및 도 13을 참조하면, 구리(Cu), 알루미늄(Al) 또는 크롬(Cr) 등의 금속을 제3 마스크 패턴(230)과 제1 절연층(220) 상에 증착하여 제1 도전층(240)을 형성한다. 이후, 제3 마스크 패턴(230)을 제거하여 제1 절연층(220) 상에 위치하는 게이트 전극(250)을 형성한다. 게이트 전극(250)은 실질적으로 채널 영역(123)과 동일한 면적을 갖고, 제2 기판(201)에 수직한 방향으로 채널 영역(123)과 중첩한다. 게이트 전극(250)은 실질적으로 제1 도핑 영역(121)과 제2 도핑 영역(122)에 중첩하지 않는다.
다음, 도 14를 참조하면, 게이트 전극(250)과 제1 절연층(220) 상에 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연 물질을 증착하여 제2 절연층(260)을 형성한다. 이후, 제1 도핑 영역(121)과 제2 도핑 영역(122) 각각에 대응하는 제1 절연층(220)과 제2 절연층(260)을 식각하여 제1 절연층(220)과 제2 절연층(260)을 관통하는 제1 컨택홀(261)과 제2 컨택홀(262)을 형성한다.
다음, 도 15를 참조하면, 구리(Cu), 알루미늄(Al) 또는 크롬(Cr) 등의 금속을 제2 절연층(260) 상에 증착하여 제2 도전층을 형성하고, 제2 도전층을 패터닝하는 식각 공정을 통해 소스 전극(270)과 드레인 전극(280)을 형성한다. 소스 전극(270)과 드레인 전극(280) 각각은 제1 컨택홀(261)과 제2 컨택홀(262)을 통해 제1 도핑 영역(121)과 제2 도핑 영역(122)에 연결된다.
상술된 과정을 통해 게이트 전극(250), 제1 도핑 영역(121) 및 제2 도핑 영역(122)의 자기 정렬이 개선된 박막 트랜지스터를 제조할 수 있다. 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법은 자기 정렬이 개선되어 기생 충전 용량이 감소하고, 스위칭 스피드가 향상되는 박막 트랜지스터를 제조할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 2 내지 도 15는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
11,101,201: 기판 20,210: 접착층
30,120: 반도체층 40,60,220,260: 절연층
50,250: 게이트 전극 61,62,261,262: 컨택홀
70,270: 소스 전극 80,280: 드레인 전극
130,140,230: 마스크 패턴 300: 패턴 마스크
400: PDMS 스탬프

Claims (15)

  1. 제1 기판 상의 희생층 상에 제1 도핑 영역, 제2 도핑 영역 및 채널 영역을 구비하는 반도체층을 형성하는 단계;
    상기 반도체층을 상기 제1 기판에서 분리하고, 제2 기판에 결합하는 단계;
    상기 제2 기판과 상기 반도체층 상에 절연층을 형성하는 단계;
    상기 절연층 상에 제1 포토레지스트층을 형성하는 단계;
    상기 제2 기판의 배면으로부터 상기 제1 도핑 영역과 상기 제2 도핑 영역을 마스크로 상기 제1 포토레지스트층을 노광하고 현상하여 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 마스크로 상기 절연층 상에 상기 채널 영역과 중첩하는 게이트 전극을 형성하는 단계; 및
    상기 제1 도핑 영역과 상기 제2 도핑 영역 각각에 연결되는 소스 전극과 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 제1 기판 상에 희생층을 형성하는 단계;
    상기 희생층 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 마스크로 상기 반도체층을 도핑하여 제1 도핑 영역, 제2 도핑 영역 및 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제2 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 제1 도핑 영역과 상기 제2 도핑 영역 상에 제3 마스크 패턴을 형성하는 단계; 및
    상기 제3 마스크 패턴을 마스크로 상기 채널 영역을 식각하여 상기 제1 도핑 영역 및 상기 제2 도핑 영역 보다 작은 두께를 갖는 채널 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은 양성 포토레지스트로 이루어지고, 상기 제3 마스크 패턴은 음성 포토레지스트로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 제3 항에 있어서,
    상기 채널 영역은 반응성 이온 식각 방법으로 식각하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제5 항에 있어서,
    상기 채널 영역의 두께는 100nm 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  7. 제3 항에 있어서, 상기 반도체층을 제1 기판에서 분리하고 제2 기판에 접합하는 단계는,
    상기 제3 마스크 패턴에 스탬프를 접합하고 상기 희생층을 식각하는 단계;
    상기 반도체층을 상기 제1 기판에서 분리하는 단계;
    상기 반도체층을 상기 제2 기판에 접합하는 단계; 및
    상기 스탬프를 분리하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제7 항에 있어서, 상기 반도체층을 상기 제2 기판에 접합하는 단계는,
    상기 제2 기판의 일면에 접착층을 형성하는 단계;
    상기 접착층과 상기 반도체층을 접합하는 단계; 및
    상기 접착층을 경화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제8 항에 있어서,
    상기 접착층은 투명한 고분자 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제1 항에 있어서, 상기 소스 전극과 드레인 전극을 형성하는 단계 이전에,
    상기 제1 절연층과 상기 게이트 전극 상에 제2 절연층을 형성하는 단계;
    상기 제1 도핑 영역과 상기 제2 도핑 영역 각각에 대응하는 제1 절연층과 제2 절연층을 식각하여 제1 컨택홀과 제2 컨택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 각각은 상기 제1 컨택홀과 상기 제2 컨택홀을 통해 상기 제1 도핑 영역과 상기 제2 도핑 영역에 연결되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 기판;
    상기 기판 상에 구비되는 접착층;
    제1 도핑 영역과 제2 도핑 영역 및 채널 영역을 구비하여 상기 접착층 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 상기 채널 영역과 중첩하여 배치되는 게이트 전극;
    상기 제1 절연층과 상기 게이트 전극 상에 배치되는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 제1 도핑 영역과 전기적으로 연결되는 소스 전극; 및
    상기 소스 전극과 이격하여 상기 제2 절연층 상에 배치되고, 상기 제2 도핑 영역에 전기적으로 연결되는 드레인 전극을 포함하며,
    상기 채널 영역은 상기 제1 도핑 영역과 상기 제2 도핑 영역 사이에 위치하며, 상기 제1 도핑 영역과 상기 제2 도핑 영역보다 높은 광 투과도를 갖는 박막 트랜지스터 기판.
  13. 제12 항에 있어서,
    상기 기판과 상기 접착층은 투명한 고분자 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제12 항에 있어서,
    상기 채널 영역은 상기 제1 도핑 영역과 상기 제2 도핑 영역 중 어느 하나의 두께보다 작은 두께를 갖는 박막 트랜지스터 기판.
  15. 제14 항에 있어서,
    상기 채널 영역은 100nm 이하의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
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