KR101121862B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 서브스트레이트의 패턴 형성을 간단한 방법으로 구현할 수 있으며, 솔더볼의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 상부로부터 하부로 형성된 홀을 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 부착되는 반도체 다이; 상기 서브스트레이트와 반도체 다이를 전기적으로 연결하는 도전성 와이어; 상기 반도체 다이 및 도전성 와이어를 덮도록 상기 서브스트레이트 위에 형성되는 인캡슐런트; 및 상기 홀의 하부 측벽에 형성되는 솔더 레지스트를 포함하는 것을 특징으로 하는 반도체 디바이스가 개시된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING　METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근의 전자기기 예를 들면, 휴대폰, 셀룰러 폰, 노트북 등의 마더보드에는 많은 수의 반도체칩들이 패키징되어 최소 시간내에 그것들이 다기능을 수행할 수 있도록 설계되는 동시에, 전자기기 자체가 초소형화 되어 가는 추세에 있다. 이에 따라 반도체칩이 고집적화됨은 물론, 이를 패키징한 반도체 디바이스의 크기도 축소되고 있으며, 또한, 실장밀도도 고밀도화되어 가고 있다.
본 발명의 목적은 서브스트레이트의 패턴 형성을 간단한 방법으로 구현할 수 있으며, 솔더볼의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 상부로부터 하부로 형성된 홀을 가지는 서브스트레이트; 상기 서브스트레이트의 상부에 부착되는 반도체 다이; 상기 서브스트레이트와 반도체 다이를 전기적으로 연결하는 도전성 와이어; 상기 반도체 다이 및 도전성 와이어를 덮도록 상기 서브스트레이트 위에 형성되는 인캡슐런트; 및 상기 홀의 하부 측벽에 형성되는 솔더 레지스트를 포함하는 것을 특징으로 한다.
상기 인캡슐런트가 상기 홀의 상부에 채워질 수 있다.
상기 서브스트레이트는 베이스층; 상기 베이스층의 상부에 형성되는 제 1 도금층; 및 상기 베이스층의 하부에 형성되는 제 2 도금층을 포함할 수 있다. 이때, 상기 홀은 상기 제 1 도금층, 베이스층 및 제 2 도금층을 관통하여 형성될 수 있다. 또한, 상기 솔더 레지스트는 상기 홀의 측벽 중 상기 베이스층과 접촉하는 영역에 형성될 수 있다.
상기 서브스트레이트는 메인층과, 상기 메인층 위에 형성되는 돌출부를 포함하는 베이스층; 상기 메인층의 하부에 형성되는 보조층; 상기 돌출부의 상부에 형성되는 제 1 도금층; 및 상기 보조층의 하부에 형성되는 제 2 도금층을 포함할 수 있다. 이때, 상기 홀은 상기 제 1 도금층, 돌출부, 메인층 및 제 2 도금층을 관통하여 형성될 수 있다. 상기 솔더 레지스트는 상기 홀의 측벽 중 메인층 및 보조층과 접촉하는 영역에 형성될 수 있다.
상기 베이스층과 보조층은 구리 또는 구리 합금으로 형성될 수 있다.
상기 제 1 도금층과 제 2 도금층은 Ni/Au, Ni/Pd, Ni/Pd/Ag 및 Ni/Pd/Au 중 선택된 어느 하나로 형성될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 2 도금층의 하부에 형성되는 솔더볼을 더 포함할 수 있다.
상기 솔더 레지스트는 나노 산화막 또는 흑화 산화막일 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 서브스트레이의 상부에 제 1 홈을 형성하도록 상기 서브스트레이트의 상부를 에칭하는 1차 에칭 단계; 상기 서브스트레이트의 상부에 반도체 다이를 부착시키고, 도전성 와이어를 이용하여 상기 서브스트레이트와 반도체 다이를 전기적으로 연결하는 도전성 와이어 연결 단계; 상기 반도체 다이 및 도전성 와이어를 덮도록 상기 서브스트레이트 위에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; 상기 서브스트레이트의 하부에 상기 제 1 홈과 대응되는 제 2 홈을 형성하도록 상기 서브스트레이트의 하부를 에칭하는 2차 에칭 단계; 및 상기 제 2 홈의 측벽에 솔더 레지스트를 형성하는 솔더 레지스트 형성 단계를 포함하는 것을 특징으로 한다.
상기 서브스트레이트 준비 단계는 베이스층의 상부에 패턴화된 제 1 도금층을 형성하고, 상기 베이스층의 하부에 패턴화된 제 2 도금층을 형성하는 것일 수 있다. 이때, 상기 1차 에칭 단계에서 상기 제 1 홈은 상기 서브스트레이트의 상부에서 상기 도금층과 제 1 베이스층을 관통하여 형성하여 상기 서브스트레이트를 준비할 수 있다. 또한, 상기 인캡슐런트 형성 단계에서 상기 인캡슐런트가 상기 제 1 홈에 채워질 수 있다. 또한, 상기 2차 에칭 단계에서 상기 제 2 홈은 상기 서브스트레이트의 하부에서 상기 제 2 도금층과 베이스층을 관통하여 형성될 수 있다. 이때, 상기 2차 에칭 단계에서 상기 인캡슐런트가 상기 제 2 홈을 통해 노출될 수 있다. 또한, 상기 솔더 레지스트 형성 단계에서 상기 솔더 레지스트는 상기 베이스층을 산화시켜 형성될 수 있다.
또한, 상기 서브스트레이트 준비 단계는 상기 서브스트레이트의 상부 및 하부에 형성되는 필름 레지스트를 이용하여 베이스층의 상부에 패턴화된 제 1 도금층을 형성하고, 상기 베이스층의 하부에 패턴화된 보조층을 형성하고, 상기 보조층의 하부에 패턴화된 제 2 도금층을 형성하여 상기 서브스트레이트를 준비할 수 있다. 이때, 상기 1차 에칭 단계는 상기 서브스트레이트의 상부에 형성되는 필름 레지스트를 제거한 후 수행되며, 상기 1차 에칭 단계에서 상기 제 1 홈은 상기 서브스트레이트의 상부에서 상기 제 1 도금층과 베이스층을 관통하여 형성되어, 상기 베이스층이 메인층과 상기 메인층에서 상기 서브스트레이트의 상부로 돌출되는 돌출부를 가질 수 있다. 그리고, 상기 2차 에칭 단계는 상기 서브스트레이트의 하부에 형성되는 필름 레지스트를 제거한 후 수행되며, 상기 2차 에칭 단계에서 상기 제 2 홈은 상기 서브스트레이트의 하부에서 상기 제 2 도전층과 베이스층을 관통하여 형성되어, 상기 메인층의 일부가 제거될 수 있다. 또한, 상기 솔더 레지스트 형성 단계에서 상기 솔더 레지스트는 상기 메인층 및 보조층을 산화시켜 형성될 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상기 제 2 도금층의 하부에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 에칭 방법을 이용하여 서브스트레이트에 패턴화된 제 1 도금층 및 제 2 도금층을 구비함으로써, 서브스트레이트의 패턴 형성을 간단한 방법으로 구현할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 에칭 방법에 의해 형성된 서브스트레이트의 홈의 측벽을 산화시켜 솔더 레지스트를 형성함으로써, 솔더볼의 웨팅을 방지하고 이에 따라 솔더볼의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 챠트이다.
도 4a 내지 도 4g는 도 3에 도시된 반도체 디바이스의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 챠트이다.
도 6a 내지 도 6h는 도 5에 도시된 반도체 디바이스의 제조 방법을 도시한 단면도들이다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 디바이스 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 반도체 다이(120), 도전성 와이어(130), 인캡슐런트(140), 솔더 레지스트(150) 및 솔더볼(160)을 포함한다.
상기 서브스트레이트(110)는 대략 플레이트 형상을 가진다. 상기 서브스트레이트(110)는 베이스층(111), 제 1 도금층(112) 및 제 2 도금층(113)을 포함한다.
상기 베이스층(111)은 서브스트레이트(110)의 베이스를 이루며, 도전성을 가지는 구리 또는 구리 합금 등의 물질로 형성될 수 있다.
상기 제 1 도금층(112)은 베이스층(111)의 상부에 패턴화되어 형성된다. 이러한 제 1 도금층(112)은 베이스층(111)의 물질이 확산되는 것을 방지하고, 확산을 지연시키는 베리어(barreir)역할을 하며, 베이스층(111)의 물질의 내식성을 향상시키는 역할을 한다. 이를 위해, 상기 제 1 도금층(112)은 Ni/Au, Ni/Pd, Ni/Pd/Ag 및 Ni/Pd/Au 중 선택된 어느 하나로 형성될 수 있다.
상기 제 2 도금층(113)은 베이스층(111)의 하부에 패턴화되어 형성된다. 상기 제 2 도금층(113)은 제 1 도금층(112)과 같은 역할을 하며, 이에 따라 제 1 도금층(112)과 같은 물질로 형성될 수 있다.
한편, 상기 서브스트레이트(110)는 상부에서 하부, 구체적으로 제 1 도금층(112), 베이스층(111) 및 제 2 도금층(113)을 관통하는 홀(115)을 가진다. 상기 홀(115)은 후술되는 인캡슐런트(140)가 채워지는 공간과 솔더 레지스트(150)가 형성되는 공간을 제공한다. 이러한 홀(115)은 에칭 방법 등에 의해 형성될 수 있다.
상기 반도체 다이(120)는 접착제(미도시)를 이용하여 서브스트레이트(110)의 상부에 부착된다. 상기 반도체 다이(120)는 상면에 형성된 다수의 본드 패드(120a)를 포함한다. 상기 반도체 다이(120)는 실리콘 기판상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. 상기 반도체 다이(120)는 기계를 제어하거나 정보를 기억하는 일 등을 수행할 수 있다.
상기 도전성 와이어(130)는 서브스트레이트(110)의 제 1 도금층(112)과 반도체 다이(120)를 전기적으로 연결한다. 이를 위해, 상기 도전성 와이어(130)는 반도체 다이(120)의 본드 패드(120a)에 볼 본딩을 형성하고, 서브스트레이트(110)의 제 1 도금층(112)에 스티치 본딩 영역을 형성하는 와이어 본딩 방법 등을 이용하여 형성될 수 있다.
상기 인캡슐런트(140)는 반도체 다이(120) 및 도전성 와이어(130)를 덮도록 서브스트레이트(110) 위에 형성된다. 이러한 인캡슐런트(140)는 반도체 디바이스(100)의 외형을 유지하며, 상기 반도체 다이(120) 등을 보호한다. 이를 위해, 상기 인캡슐런트(140)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다. 여기서, 상기 인캡슐런트(140)는 서브스트레이트(110)에 형성된 홀(115)의 상부, 즉 대략 홀(115)의 중간 부분까지 채워질 수 있다. 이러한 인캡슐런트(140)의 일부는 홀(115)을 통해 서브스트레이트(110)의 하부로 노출될 수 있다.
상기 솔더 레지스트(150)는 홀(115)의 측벽 하부에 형성된다. 구체적으로, 상기 솔더 레지스트(150)는 홀(115)의 측벽 중 인캡슐런트(140)의 하부에서 베이스층(111)과 접촉하는 영역에 형성된다. 이러한 솔더 레지스트(150)는 제 2 도금층(113)의 하부에 형성되는 솔더볼(160)이 서브스트레이트(110)의 내부로 침투하는 현상, 즉 솔더볼(160)의 웨팅(wetting)을 방지하여 솔더볼(160)의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있다. 상기 솔더 레지스트(150)는 홀(115)로 노출된 베이스층(111)을 산화시켜 형성되는 나노 산화막, 흑화 산화막 또는 그 등가물 중 선택된 어느 하나일 수 있다.
상기 솔더볼(160)은 제 2 도금층(113)의 하부에 볼 형상으로 형성될 수 있다. 이러한 솔더볼(160)은 반도체 디바이스(100)를 다른 반도체 디바이스에 스택시킬 때 또는 외부 장치에 실장시킬 때, 반도체 디바이스 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 솔더볼(160)은 솔더 재질로 형성될 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 에칭 방법을 이용하여 서브스트레이트(110)에 패턴화된 제 1 도금층(112) 및 제 2 도금층(113)을 구비함으로써, 서브스트레이트(110)의 패턴 형성을 간단한 방법으로 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 에칭 방법에 의해 형성된 서브스트레이트(110)의 홀(115)의 측벽을 산화시켜 솔더 레지스트(150)를 형성함으로써, 솔더볼(160)의 웨팅(wetting)을 방지하고 이에 따라 솔더볼(160)의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 서브스트레이트(210), 반도체 다이(220), 도전성 와이어(230), 인캡슐런트(240), 솔더 레지스트(250) 및 솔더볼(260)을 포함한다.
상기 서브스트레이트(210)는 서브스트레이트(110)와 유사하다. 다만, 상기 서브스트레이트(210)는 베이스층(211), 보조층(212), 제 1 도금층(213) 및 제 2 도금층(214)을 포함한다.
상기 베이스층(211)은 서브스트레이트(210)의 베이스를 이루며, 도전성을 가지는 구리 또는 구리 합금 등의 물질로 형성될 수 있다. 상기 베이스층(211)은 메인층(211a)과, 메인층(211a)의 상부에 패턴화되어 형성되며 구체적으로 메인층(211a) 중 반도체 다이(220)가 부착되지 않는 영역의 상부에 돌출되게 형성된 복수의 돌출부(211b)를 포함한다.
상기 보조층(212)은 베이스층(211)의 하부, 구체적으로 메인층(211a)의 하부에 형성된다. 이러한 보조층(212)은 솔더볼(260)이 형성되는 영역의 돌출 두께를 확보하는 역할을 한다. 상기 보조층(212)은 도금 방법을 이용하여 베이스층(211)의 형성 물질을 메인층(211a)의 하부에 도금하여 형성될 수 있다.
상기 제 1 도금층(213)은 돌출부(211b)의 상부에 형성된다. 상기 제 1 도금층(213)은 도 1의 제 1 도금층(112)과 동일한 역할을 하며 동일한 물질로 형성될 수 있다.
상기 제 2 도금층(214)은 보조층(212)의 하부에 형성된다. 이러한 제 2 도금층(214)은 도 1의 제 2 도금층(113)과 동일한 역할을 하며 동일한 물질로 형성될 수 있다.
한편, 상기 서브스트레이트(210)는 상부에서 하부, 구체적으로 제 1 도금층(213), 돌출부(211b), 메인층(211a), 보조층(212) 및 제 2 도금층(214)을 관통하는 홀(215)을 가진다. 상기 홀(215)은 후술되는 인캡슐런트(240)가 채워지는 공간과 솔더 레지스트(250)가 형성되는 공간을 제공한다. 이러한 홀(215)은 에칭 방법 등에 의해 형성될 수 있다.
상기 반도체 다이(220)는 서브스트레이트(210)의 상부, 구체적으로 베이스층(211)의 메인층(211a)의 상부에 부착된다. 상기 반도체 다이(220)는 상면에 형성된 다수의 본드 패드(220a)를 포함한다. 이러한 반도체 다이(220)는 도 1의 반도체 다이(120)와 유사하므로 구체적인 설명은 생략하기로 한다.
상기 도전성 와이어(230)는 도 1의 도전성 와이어(130)와 유사하므로, 구체적인 설명은 생략하기로 한다.
상기 인캡슐런트(240)는 도 1의 인캡슐런트(140)와 유사하다. 다만, 상기 인캡슐런트(240)는 서브스트레이트(210)의 홀(215)의 상부, 즉 대략 홀(215)의 중간 부분까지 채워지며 돌출부(211b)의 측부를 감싸도록 형성될 수 있다. 이러한 인캡슐런트(240)의 일부는 홀(215)을 통해 서브스트레이트(210)의 하부로 노출될 수 있다.
상기 솔더 레지스트(250)는 홀(215)의 측벽 하부에 형성된다. 구체적으로, 상기 솔더 레지스트(250)는 홀(215)의 측벽 중 인캡슐런트(240)의 하부에 메인층(211a) 및 보조층(212)과 접촉하는 영역에 형성된다. 이러한 솔더 레지스트(250)는 제 2 도금층(213)의 하부에 형성되는 솔더볼(260)이 서브스트레이트(210)의 내부로 침투하는 현상, 즉 솔더볼(260)의 웨팅(wetting)을 방지하여 솔더볼(260)의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있다. 상기 솔더 레지스트(250)는 홀(215)로 노출된 메인층(211a) 및 보조층(212)을 산화시켜 형성되는 나노 산화막, 흑화 산화막 또는 그 등가물 중 선택된 어느 하나일 수 있다.
상기 솔더볼(260)은 도 1의 솔더볼(160)과 유사하므로 구체적인 설명은 생략하기로 한다.
상기와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 에칭 방법을 이용하여 서브스트레이트(210)에 패턴화된 제 1 도금층(213) 및 제 2 도금층(214)을 구비함으로써, 서브스트레이트(210)의 패턴 형성을 간단한 방법으로 구현할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 에칭 방법에 의해 형성된 서브스트레이트(210)의 홀(215)의 측벽을 산화시켜 솔더 레지스트(250)를 형성함으로써, 솔더볼(260)의 웨팅(wetting)을 방지하고 이에 따라 솔더볼(260)의 웨팅에 의한 전기적인 단락 발생을 방지할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제 2 도금층(214)의 상부에 형성된 보조층(212)을 구비하여 솔더볼(260)이 형성되는 영역의 돌출 두께를 확보함으로써, 반도체 디바이스(200)를 다른 반도체 디바이스에 스택기시킬 때 또는 외부 장치에 실장 시킨 경우 외부 충격에 대한 스트레스를 감소시킬 수 있으며 더불어 베이스층(211)의 에칭시 과도한 에칭을 방지할 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대해 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 챠트이고, 도 4a 내지 도 4g는 도 3에 도시된 반도체 디바이스의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 1차 에칭 단계(S2), 도전성 와이어 연결 단계(S3), 인캡슐런트 형성 단계(S4), 2차 에칭 단계(S5), 솔더 레지스트 형성 단계(S6) 및 솔더볼 형성 단계(S7)를 포함한다.
도 4a를 참조하면, 상기 서브스트레이트 준비 단계(S1)는 베이스층(111)의 상부에 패턴화된 제 1 도금층(112)을 형성하고, 베이스층(111)의 하부에 제 2 도금층(113)을 형성한 서브스트레이트(110)를 준비하는 단계이다. 상기 서브스트레이트(110)는 앞에서 충분히 설명되었으므로, 구체적인 설명을 생략하기로 한다.
도 4b를 참조하면, 상기 1차 에칭 단계(S2)는 상기 서브스트레이트(110)의 상부에서 제 1 도금층(112)과 베이스층(111)을 관통하는 제 1 홈(116)을 형성하도록 상기 서브스트레이트(110)의 상부를 에칭하는 단계이다.
도 4c를 참조하면, 상기 도전성 와이어 연결 단계(S3)는 서브스트레이트(110)의 상부에 반도체 다이(120)를 부착시키고, 도전성 와이어(130)를 이용하여 서브스트레이트(110)와 반도체 다이(120)를 전기적으로 연결하는 단계이다.
구체적으로, 상기 도전성 와이어 연결 단계(S3)는 반도체 다이(120)의 본드 패드(120a)에 볼 본딩을 형성하고, 서브스트레이트(110)의 제 1 도금층(112)에 스티치 본딩 영역을 형성하는 와이어 본딩 방법 등에 의해 수행될 수 있다.
도 4d를 참조하면, 상기 인캡슐런트 형성 단계(S4)는 반도체 다이(120) 및 도전성 와이어(130)를 덮도록 서브스트레이트(110) 위에 인캡슐런트(140)를 형성하는 단계이다. 여기서, 상기 인캡슐런트(140)는 제 1 홈(116)에 채워지도록 형성된다.
상기 인캡슐런트(140)는 에폭시 수지, 실리콘 수지 또는 그 등가물을 이용한 몰딩 방법 등에 의해 형성될 수 있다.
도 4e를 참조하면, 상기 2차 에칭 단계(S5)는 서브스트레이트(110)의 하부를 에칭하는 단계이다.
구체적으로, 상기 2차 에칭 단계(S5)는 서브스트레이트(110)의 하부에서 제 2 도금층(113)과 베이스층(111)을 관통하는 제 2 홈(117)이 형성되도록 서브스트레이트(110)의 하부를 에칭한다. 여기서, 상기 제 2 홈(117)은 대략 제 1 홈(116)과 대응되며, 제 1 홈(116)에 채워진 인캡슐런트(140)를 서브스트레이트(110)의 하부로 노출시키고, 제 1 홈(116)과 함께 홀(도 4f의 115)을 형성한다.
도 4f를 참조하면, 상기 솔더 레지스트 형성 단계(S6)는 서브스트레이트(110)에 형성되는 홀(115)의 측벽, 구체적으로 제 2 홈(도 4e의 117) 중 베이스층(111)과 접촉하도록 솔더 레지스트(150)를 형성하는 단계이다.
상기 솔더 레지스트(150)는 베이스층(111)을 산화시켜 형성되는 나노 산화막, 흑화 산화막 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
도 4g를 참조하면, 상기 솔더볼 형성 단계(S7)는 제 2 도금층(113)의 하부에 솔더 재질로 솔더볼(160)을 형성하는 단계이다.
다음은 본 발명의 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대해 설명하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 플로우 챠트이고, 도 6a 내지 도 6h는 도 5에 도시된 반도체 디바이스의 제조 방법을 도시한 단면도들이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 서브스트레이트 준비 단계(S11), 1차 에칭 단계(S12), 도전성 와이어 연결 단계(S13), 인캡슐런트 형성 단계(S14), 2차 에칭 단계(S15), 솔더 레지스트 형성 단계(S16) 및 솔더볼 형성 단계(S17)를 포함한다.
도 6a 및 도 6b를 참조하면, 상기 서브스트레이트 준비 단계(S1)는 베이스층(211)의 상부에 형성된 제 1 도금층(213)과, 베이스층(211)의 하부에 형성된 보조층(212)과, 보조층(212)의 하부에 형성된 제 2 도금층(214)을 포함하는 서브스트레이트(210)를 준비하는 단계이다.
먼저, 도 6a에 도시된 바와 같이 상기 서브스트레이트 준비 단계(S1)는 플레이트 형상의 베이스층(211)의 상부와 하부에 필름 레지스트(10)를 형성한다.
상기 필름 레지스트(10)는 서브스트레이트(210)의 상부에 패터닝되는 제 1 도금층(도 6b의 213)과 서브스트레이트(210)의 하부에 패터닝되는 보조층(도 6b의 212)의 형성시 마스크로서 역할을 하기 위한 것이다. 이러한 필름 레지스트(10)는 플레이트 형상의 베이스층(211)의 상부에서는 제 1 도금층(213)이 형성될 영역을 제외한 역역에 형성되며, 플레이트 형상의 베이스층(211)의 하부에서는 보조층(212)이 형성될 영역을 제외한 역역에 형성된다. 상기 필름 레지스트(10)는 도금 공정시 가해지는 열에 강한 드라이 필름 레지스트일 수 있으며, 폴리에틸렌 테레프탈레이트(Polyethlene Terephthalate: PET) 필름에 감광성 물질을 도포하고 폴리에틸렌(Polyethlene; PE) 필름을 부착한 구조일 수 있다. 또한, 상기 필름 레지스트(10)는 열에 강한 써멀 테이프로 대체될 수도 있다.
그리고, 도 6b에 도시된 바와 같이 상기 서브스트레이트 준비 단계(S1)는 필름 레지스트(10)를 마스크로 하여 도금 방법에 의해 플레이트 형상의 베이스층(211)의 상부에 제 1 도금층(213)을 형성하고, 플레이트 형상의 베이스층(211)의 하부에 보조층(212)을 형성하며, 보조층(212)의 하부에 제 2 도금층(214)을 형성한다.
도 6c를 참조하면, 상기 1차 에칭 단계(S12)는 서브스트레이트(210)의 상부에서 제 1 도금층(213)과 플레이트 형상의 베이스층(211)을 관통하는 제 1 홈(216)이 형성되도록 서브스트레이트(210)의 상부를 에칭하는 단계이다. 이러한 1차 에칭 단계(S12)에 의해 메인층(211a)과, 메인층(211a) 중 반도체 다이(220)가 부착되지 않는 영역의 상부에 돌출되게 형성되는 복수의 돌출부(211b)를 포함하는 서브스트레이트(210)가 형성된다. 여기서, 상기 제 1 차 에칭 단계(S12)는 먼저 서브스트레이트(210)의 상부에 형성된 필름 레지스트(10)를 제거한 상태에서 수행된다.
도 6d를 참조하면, 상기 도전성 와이어 연결 단계(S13)는 서브스트레이트(210)의 상부에 반도체 다이(220)를 부착시키고, 도전성 와이어(230)를 이용하여 서브스트레이트(210)와 반도체 다이(220)를 전기적으로 연결하는 단계이다.
구체적으로, 상기 도전성 와이어 연결 단계(S13)는 반도체 다이(220)의 본드 패드(220a)에 볼 본딩을 형성하고, 서브스트레이트(210)의 제 1 도금층(213)에 스티치 본딩 영역을 형성하는 와이어 본딩 방법 등에 의해 수행될 수 있다.
도 6e를 참조하면, 상기 인캡슐런트 형성 단계(S14)는 반도체 다이(220) 및 도전성 와이어(230)를 덮도록 서브스트레이트(210) 위에 인캡슐런트(240)를 형성하는 단계이다. 여기서, 상기 인캡슐런트(240)는 제 1 홈(216)에 채워지도록 형성된다.
상기 인캡슐런트(240)는 에폭시 수지, 실리콘 수지 또는 그 등가물을 이용한 몰딩 방법 등에 의해 형성될 수 있다.
도 6f를 참조하면, 상기 2차 에칭 단계(S15)는 서브스트레이트(210)의 하부를 에칭하는 단계이다.
구체적으로, 상기 2차 에칭 단계(S15)는 서브스트레이트(210)의 하부에서 제 2 도금층(214)과 베이스층(211)을 관통하는 제 2 홈(217)이 형성되도록 서브스트레이트(210)의 하부를 에칭한다. 여기서, 상기 제 2 홈(217)은 대략 제 1 홈(도 6d의 216)과 대응되며 제 1 홈(216)에 채워진 인캡슐런트(240)를 서브스트레이트(210)의 하부로 노출시키고, 제 1 홈(216)과 함께 홀(도 6g의 215)을 형성한다. 여기서, 상기 제 2 차 에칭 단계(S15)는 먼저 서브스트레이트(210)의 하부에 형성된 필름 레지스트(10)를 제거한 상태에서 수행된다.
도 6g를 참조하면, 상기 솔더 레지스트 형성 단계(S16)는 서브스트레이트(210)에 형성되는 홀(215)의 측벽, 구체적으로 제 2 홈(도 6f의 217) 중 베이스층(211)의 메인층(211a) 및 보조층(512)과 접촉하도록 솔더 레지스트(250)를 형성할 수 있다. .
상기 솔더 레지스트(250)는 베이스층(211)의 메인층(211a) 및 보조층(212)을 산화시켜 형성되는 나노 산화막, 흑화 산화막 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
도 6h를 참조하면, 상기 솔더볼 형성 단계(S17)는 제 2 도금층(214)의 하부에 솔더 재질로 솔더볼(260)을 형성하는 단계이다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
100, 200: 반도체 디바이스 110, 210: 서브스트레이트
120, 220: 반도체 다이 130, 230: 도전성 와이어
140, 240: 인캡슐런트 150, 250: 솔더 레지스트
160, 260: 솔더볼

Claims (24)

  1. 상부로부터 하부로 형성된 홀을 가지는 서브스트레이트;
    상기 서브스트레이트의 상부에 부착되는 반도체 다이;
    상기 서브스트레이트와 반도체 다이를 전기적으로 연결하는 도전성 와이어;
    상기 반도체 다이 및 도전성 와이어를 덮도록 상기 서브스트레이트 위에 형성되는 인캡슐런트; 및
    상기 홀의 하부 측벽에 형성되는 솔더 레지스트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 인캡슐런트가 상기 홀의 상부에 채워지는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 서브스트레이트는
    베이스층;
    상기 베이스층의 상부에 형성되는 제 1 도금층; 및
    상기 베이스층의 하부에 형성되는 제 2 도금층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 홀은 상기 제 1 도금층, 베이스층 및 제 2 도금층을 관통하여 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 3 항에 있어서,
    상기 솔더 레지스트는 상기 홀의 측벽 중 상기 베이스층과 접촉하는 영역에 형성되는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 서브스트레이트는
    메인층과, 상기 메인층 위에 형성되는 돌출부를 포함하는 베이스층;
    상기 메인층의 하부에 형성되는 보조층;
    상기 돌출부의 상부에 형성되는 제 1 도금층; 및
    상기 보조층의 하부에 형성되는 제 2 도금층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 홀은 상기 제 1 도금층, 돌출부, 메인층 및 제 2 도금층을 관통하여 형성되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 솔더 레지스트는 상기 홀의 측벽 중 메인층 및 보조층과 접촉하는 영역에 형성되는 것을 특징으로 하는 반도체 디바이스.
  9. 제 3 항 또는 제 6 항에 있어서,
    상기 베이스층과 보조층은 구리 또는 구리 합금으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  10. 제 3 항 또는 제 6 항에 있어서,
    상기 제 1 도금층과 제 2 도금층은 Ni/Au, Ni/Pd, Ni/Pd/Ag 및 Ni/Pd/Au 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 디바이스.
  11. 제 3 항 또는 제 6 항에 있어서,
    상기 제 2 도금층의 하부에 형성되는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 솔더 레지스트는 나노 산화막 또는 흑화 산화막인 것을 특징으로 하는 반도체 디바이스.
  13. 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    상기 서브스트레이의 상부에 제 1 홈을 형성하도록 상기 서브스트레이트의 상부를 에칭하는 1차 에칭 단계;
    상기 서브스트레이트의 상부에 반도체 다이를 부착시키고, 도전성 와이어를 이용하여 상기 서브스트레이트와 반도체 다이를 전기적으로 연결하는 도전성 와이어 연결 단계;
    상기 반도체 다이 및 도전성 와이어를 덮도록 상기 서브스트레이트 위에 인캡슐런트를 형성하는 인캡슐런트 형성 단계;
    상기 서브스트레이트의 하부에 상기 제 1 홈과 대응되는 제 2 홈을 형성하도록 상기 서브스트레이트의 하부를 에칭하는 2차 에칭 단계; 및
    상기 제 2 홈의 측벽에 솔더 레지스트를 형성하는 솔더 레지스트 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 13 항에 있어서,
    상기 서브스트레이트 준비 단계는 베이스층의 상부에 패턴화된 제 1 도금층을 형성하고, 상기 베이스층의 하부에 패턴화된 제 2 도금층을 형성하여 상기 서브스트레이트를 준비하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 1차 에칭 단계에서,
    상기 제 1 홈은 상기 서브스트레이트의 상부에서 상기 도금층과 제 1 베이스층을 관통하여 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 13 항에 있어서,
    상기 인캡슐런트 형성 단계에서,
    상기 인캡슐런트가 상기 제 1 홈에 채워지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 14 항에 있어서,
    상기 2차 에칭 단계에서,
    상기 제 2 홈은 상기 서브스트레이트의 하부에서 상기 제 2 도금층과 베이스층을 관통하여 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 13 항에 있어서,
    상기 2차 에칭 단계에서,
    상기 인캡슐런트가 상기 제 2 홈을 통해 노출되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 14 항에 있어서,
    상기 솔더 레지스트 형성 단계에서,
    상기 솔더 레지스트는 상기 베이스층을 산화시켜 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 13 항에 있어서,
    상기 서브스트레이트 준비 단계는 상기 서브스트레이트의 상부 및 하부에 형성되는 필름 레지스트를 이용하여 베이스층의 상부에 패턴화된 제 1 도금층을 형성하고, 상기 베이스층의 하부에 패턴화된 보조층을 형성하고, 상기 보조층의 하부에 패턴화된 제 2 도금층을 형성하여 상기 서브스트레이트를 준비하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 20 항에 있어서,
    상기 1차 에칭 단계는 상기 서브스트레이트의 상부에 형성되는 필름 레지스트를 제거한 후 수행되며,
    상기 1차 에칭 단계에서 상기 제 1 홈은 상기 서브스트레이트의 상부에서 상기 제 1 도금층과 베이스층을 관통하여 형성되어, 상기 베이스층이 메인층과 상기 메인층에서 상기 서브스트레이트의 상부로 돌출되는 돌출부를 가지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 21 항에 있어서,
    상기 2차 에칭 단계는 상기 서브스트레이트의 하부에 형성되는 필름 레지스트를 제거한 후 수행되며,
    상기 2차 에칭 단계에서 상기 제 2 홈은 상기 서브스트레이트의 하부에서 상기 제 2 도전층과 베이스층을 관통하여 형성되어, 상기 메인층의 일부가 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 21 항에 있어서,
    상기 솔더 레지스트 형성 단계에서,
    상기 솔더 레지스트는 상기 메인층 및 보조층을 산화시켜 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제 14 항 또는 제 20 항에 있어서,
    상기 제 2 도금층의 하부에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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