KR101120440B1 - 하프톤 마스크, 제작 방법 및 액티브 매트릭스형 디스플레이 장치 - Google Patents

하프톤 마스크, 제작 방법 및 액티브 매트릭스형 디스플레이 장치 Download PDF

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Abstract

상이한 막 두께를 가진 상이한 레지스트 패턴을 형성하기 위해 이용되는 하프톤 마스크는, 제 1 레지스트 패턴을 형성하기 위하여 이용되는 제 1 마스크 패턴; 제 1 레지스트 패턴보다 작은 막 두께를 가진 제 2 레지스트 패턴을 형성하기 위하여 이용되는 제 2 마스크 패턴; 및 제 2 마스크 패턴의 에지 영역의 적어도 일부에 형성되는 제 3 마스크 패턴을 포함한다. 제 3 마스크 패턴은, 제 2 레지스트 패턴보다 큰 막 두께를 가진 제 3 레지스트 패턴을 형성하기 위해 이용된다.

Description

하프톤 마스크, 제작 방법 및 액티브 매트릭스형 디스플레이 장치{HALFTONE MASK, MANUFACTURING METHOD AND ACTIVE MATRIX TYPE DISPLAY APPARATUS}
본 출원은, 2007년 7월 10일자로 출원된 일본특허출원 제2007-181383호를 우선권 주장하며, 이의 개시물 전체가 참조로 여기에 포함된다.
본 발명은, 하프톤 마스크 (halftone mask), 제작 방법 및 액티브 매트릭스형 디스플레이 장치에 관한 것이다.
액정 디스플레이 (LCD) 디바이스 및 유기 전계-발광 (OEL) 디스플레이 디바이스가 액티브 매트릭스형 디스플레이 장치의 예이다. 이러한 액티브 매트릭스형 디스플레이 장치의 제작에 있어서, 리플로우 레지스트 패턴을 이용하여 포토리소그래피 프로세스의 횟수를 감소시키는 방법이 채택된다.
일본공개특허출원 제2002-334830호 (이하, 문헌 1) 는, 상이한 막 두께를 가진 레지스트 패턴의 리플로우 처리를 수행함으로써 리플로우 레지스트 패턴을 형성하는 기술을 개시한다. 이 레지스트 패턴은, 하프톤 마스크를 노광 마스크로서 이용함으로써 형성된다.
리플로우 처리 방법은, 가열 리플로우 (heating reflow) 처리 방법 및 약물 용해 리플로우 (medical fluid dissolution reflow) 처리 방법을 포함한다. 약물 용해 리플로우 처리 방법에 의한 레지스트의 퍼지는 정도 (spreading degree) 는 가열 리플로우 처리 방법에 의한 레지스트의 퍼지는 정보보다 크다.
따라서, 약물 용해 리플로우 처리 방법은, 근처 레지스트 패턴을 쉽게 단일화 (unify) 할 수 있다. 그리고, 약물 용해 리플로우 처리 방법에 의한 레지스트와 기판 사이의 점착은 가열 리플로우 처리 방법에 의한 점착보다 강하다.
리플로우 레지스트 패턴은, LCD 디바이스의 박막 트랜지스터 (TFT) 와 같이, a-Si (amorphous Silicon; 비정질 실리콘) 막을 패터닝하기 위해 이용된다. 이하, "비정질 실리콘 막의 패턴" 은 "a-Si 패턴" 으로 기술된다. a-Si 패턴은, TFT 영역 (소스 전극과 드레인 전극의 하위 영역 (lower region) 및 게이트 전극의 상위 영역 (upper region) 등) 및 데이터 배선 영역 (데이터 배선과 데이터 배선 단자의 하부 영역 등) 에 존재한다.
상기 언급된 문헌 1 에 의해 개시된 리플로우 레지스트 패턴에 있어서, TFT 영역과 데이터 배선 영역의 a-Si 패턴 폭이 드레인 전극, 소스 전극, 및 데이터 배선의 폭보다 커지기 때문에 (문헌 1 의 도 5 내지 도 7 참조), TFT 영역과 게이트 전극 사이의 기생 용량 (parasitic capacitance) 이 증가한다. 데이터 배선 영역의 a-Si 패턴 폭이 커지기 때문에, 데이터 배선과 픽셀 전극 사이의 기생 용량도 증가한다.
이러한 기생 용량의 증가는 신호 전송의 지연을 초래하고 스위칭 속도를 늦추며, 또한 LCD 디바이스의 디스플레이 이미지에 있어서 디스플레이 불균일 (unevenness) 을 초래한다.
하프톤 마스크를 이용함으로써 데이터 배선 영역에서의 a-Si 패턴 폭의 증가를 억제하는 방법이 공지된다. 도 19a 내지 도 19f 는, 관련 기술에 있어서 하프톤 마스크를 이용함으로써 TFT 기판상에 레지스트 패턴을 형성하는 프로세스를 도시한다. 도 19a 는, TFT 영역에 대응하는 하프톤 마스크의 상부도이고, 도 19b 는, 도 19a 에 있어서 X1-X1 의 단면에서의 단면도이다.
도 19a 및 도 19b 에 도시된 유리 기판 (211) 상에 형성된 하프톤 마스크 (200) 는, 제 1 마스크 패턴들 (221 및 222) 및 제 2 마스크 패턴들 (241 및 242) 을 포함한다. 제 1 마스크 패턴 (221) 은, TFT 채널 근처의 드레인 영역에 대응하는 마스크 패턴이고, 제 2 마스크 패턴 (241) 은, TFT 채널로부터 이격된 드레인 영역에 대응하는 마스크 패턴이다. 제 1 마스크 패턴 (222) 은, TFT 채널 근처의 소스 영역에 대응하는 마스크 패턴이고, 제 2 마스크 패턴 (242) 은, TFT 채널로부터 이격된 소스 영역에 대응하는 마스크 패턴이다.
도 19c 는, 이 하프톤 마스크 (200) 를 이용함으로써 형성된 레지스트 패턴들 (221a, 222a, 241a, 및 242a) 의 단면도를 도시한다. 이용될 레지스트는 포지티브 레지스트이다. 레지스트 패턴들 (221a, 222a, 241a, 및 242a) 은, a-Si 막 (251) 및 금속막 (252) 이 적층되는 기판 (250) 상에 형성된다.
도 19c 에 도시한 것처럼, 레지스트 패턴들 (241a 및 242a) 은, 제 2 마스크 패턴들 (241 및 242) 에 대응하여 형성되고, 레지스트 패턴들 (221a 및 222a) 은, 제 1 마스크 패턴들 (221 및 222) 에 대응하여 형성된다. 제 2 마스크 패턴들 (241 및 242) 로 형성된 레지스트 패턴들 (241a 및 242a) 의 막 두께는, 제 1 마스크 패턴들 (221 및 222) 로 형성된 레지스트 패턴들 (221a 및 222a) 보다 얇다. 금속막 (252) 은, 이러한 레지스트 패턴들 (221a, 222a, 241a, 및 242a) 을 에칭 마스크로서 이용함으로써 에칭된다.
도 19d 는, 금속막 (252) 을 에칭함으로써 형성된 금속성막 패턴 (252a) 의 단면도이다. 금속성막 패턴들 (252a) 을 형성한 후, 레지스트 패턴들 (221a, 222a, 241a, 및 242a) 에 리플로우 처리가 수행된다.
도 19e 는, 리플로우 처리에 의해 형성된 리플로우 레지스트 패턴들 (221b, 222b, 241b, 및 242b) 의 단면도이다. 후막 (thick film) 레지스트 패턴들 (221a 및 222a) 이 리플로우 처리에 의해 넓게 퍼지기 때문에, 리플로우 레지스트 패턴들 (221b 및 222b) 이 단일화된다. 한편, 박막 레지스트 패턴들 (241a 및 242a) 은 리플로우 처리에 의해 그다지 퍼지지 않기 때문에, 리플로우 레지스트 패턴들 (241b 및 242b) 의 형상 변화는 적다.
도 19f 는, 리플로우 레지스트 패턴들 (221b, 222b, 241b, 및 242b) 을 에칭 마스크로서 이용하여 a-Si 막 (251) 을 에칭함으로써 형성되는 a-Si 패턴 (251a) 의 단면도이다. 따라서, 리플로우 처리를 수행하더라도, 리플로우 레지스트 패턴들 (241b 및 242b) 의 형상 변화가 적기 때문에, a-Si 패턴 (251a) 폭의 증가가 억제된다 (문헌 1 의 도 8 내지 도 11 참조).
그러나, 제 2 마스크 패턴들 (241 및 242) 에 대응하여 형성된 a-Si 패턴 (251a) 의 폭 치수가 변하는 문제가 있다. 이러한 폭 치수의 변화는 액티브 매트릭스형 디스플레이 장치의 성능 및 신뢰도를 악화시킨다.
이것은, 막 두께가 노광의 랩어라운드 (wraparound) 로 인해 얇아짐에 따라, 레지스트 패턴의 폭 치수가 쉽게 증가되기 때문이다.
박막 레지스트 패턴들 (241a 및 242a) 의 에지는 금속막 (252) 의 에칭 단계에서 쉽게 감소되고, 또한 레지스트 패턴의 에지는 건식 단계 등에서 쉽게 줄어들게 된다.
본 발명의 예시적인 목적은, 정확한 치수들을 가진 패턴을 형성하기 위해 이용될 수 있는 하프톤 마스크, 제작 방법 및 액티브 매트릭스형 디스플레이 장치를 제공하는 것이다.
상이한 막 두께의 레지스트 패턴을 형성하기 위해 이용되는 하프톤 마스크는, 제 1 레지스트 패턴을 형성하기 위해 이용된 제 1 마스크 패턴; 제 1 레지스트 패턴보다 작은 막 두께를 가진 제 2 레지스트 패턴을 형성하기 위해 이용된 제 2 마스크 패턴; 및 제 2 마스크 패턴의 에지 영역의 적어도 일부에 형성되는 제 3 마스크 패턴을 포함한다. 제 3 마스크 패턴은, 제 2 레지스트 패턴보다 큰 막 두께를 가진 제 3 레지스트 패턴을 형성하기 위해 이용된다.
본 발명에 의하면, 스캐닝 배선과 데이터 배선의 선 폭과 TFT 의 채널 폭이 설계값의 치수를 갖기 때문에, 기생 용량의 증가를 억제하고, 디스플레이 불균형 없이 고화질 이미지 디스플레이가 가능하게 된다.
도 1a 및 도 1b 는, 제 1 예시적인 실시형태의 하프톤 마스크를 도시한 것으로, 도 1a 는 상부도; 및 도 1b 는 단면도.
도 2a 내지 도 2e 는, 제 1 예시적인 실시형태의 하프톤 마스크를 이용함으로써 기판상에 패턴들을 형성하는 프로세스 다이어그램을 도시한 것으로, 도 2a 는, 노광 단계에 관한 도면; 도 2b 및 도 2c 는, 에칭 단계에 관한 도면; 도 2d 는, 리플로우 단계에 관한 도면; 및 도 2e 는, 리플로우 레지스트를 이용함에 의한 에칭 단계에 관한 도면.
도 3a 내지 도 3f 는, 제 2 예시적인 실시형태에 따른 하프톤 마스크의 각각의 예를 도시하는 다이어그램으로, 도 3a 는, TFT 영역에 대해 이용될 마스크 패턴의 상부도; 도 3b 는, X6-X6 단면도; 도 3c 는, 데이터 배선 단자 영역에서 이용될 마스크 패턴의 상부도; 도 3d 는, X7-X7 단면도; 도 3e 는, 데이터 배선 단자 영역에서 이용될 제 3 마스크 패턴이 제공된 마스크 패턴의 상부도; 및 도 3f 는, X8-X8 단면도.
도 4a 내지 도4e 는, 제 2 예시적인 실시형태에 따라 하프톤 마스크를 제작하는 프로세스 다이어그램을 도시한 것으로, 도 4a 및 도 4b 는, 제 1 차광막 패턴에 대응하는 잠상 (latent image) 을 형성하기 위한 노광 단계에 관한 도면; 및 도 4c 내지 도 4e 는, 제 1 차광막 패턴을 형성하기 위한 패터닝 단계에 관한 도면.
도 5a 내지 도 5d 는, 여전히 제 2 예시적인 실시형태에 따라 하프톤 마스크를 제작하는 프로세스 다이어그램을 도시한 것으로, 도 5a 및 도 5b 는, 제 2 차광막 패턴에 대응하는 또 다른 잠상을 형성하기 위한 노광 단계에 관한 도면; 및 도 5c 및 도 5d 는, 제 1 차광막 패턴 상에 제 2 차광막 패턴을 형성하기 위한 패터닝 단계에 관한 도면.
도 6a 내지 도 6e 는, 제 2 예시적인 실시형태에 따라 하프톤 마스크를 제작하기 위한 또 다른 프로세스 다이어그램을 도시한 것으로, 도 6a 및 도 6b 는, 제 2 차광막 패턴에 대응하는 잠상을 형성하기 위한 노광 단계에 관한 도면; 및 도 6c 내지 도 6e 는, 제 2 차광막 패턴을 형성하기 위한 패터닝 단계에 관한 도면.
도 7a 내지 도 7d 는, 여전히 제 2 예시적인 실시형태에 따라 하프톤 마스크를 제작하기 위한 또 다른 프로세스 다이어그램을 도시한 것으로, 도 7a 및 도 7b 는, 제 1 차광막 패턴에 대응하는 또 다른 잠상을 형성하기 위한 노광 단계에 관한 도면; 및 도 7c 및 도 7d 는, 제 2 차광막 패턴 상에 제 1 차광막 패턴을 형성하기 위한 패터닝 단계에 관한 도면.
도 8a 내지 도 8f 는, 제 2 예시적인 실시형태에 따라 하프톤 마스크를 제작하기 위한 또 다른 프로세스 다이어그램을 도시한 것으로, 도 8a 및 도 8b 는, 노광 단계에 관한 도면; 및 도 8c 내지 도 8f 는, 제 2 차광막 패턴 및 제 1 차광막 패턴을 각각 형성하기 위한 패터닝 단계에 관한 도면.
도 9 는, 제 2 예시적인 실시형태의 제 3 마스크 패턴의 형성 조건을 도시하는 도면.
도 10 은, 제 2 예시적인 실시형태에 따라 형성된 레지스트 패턴들의 폭 치수 정확도에 대한 제 3 패턴의 기여를 확인하기 위한 실험 결과를 도시하는 도면.
도 11 은, 제 3 예시적인 실시형태의 TFT 기판의 부분 상부도.
도 12 는, 제 3 예시적인 실시형태의 픽셀의 상부도.
도 13a 및 도 13b 는, 제 3 예시적인 실시형태에 따른 TFT 의 상세를 도시한 것으로, 도 13a 는, TFT 의 상부도; 및 도 13b 는, 도 13a 의 단면 X3-X3 에서의 단면도.
도 14a 내지 도 14c 는, 제 3 예시적인 실시형태에 따른 데이터 배선 단자 유닛의 상세를 도시한 것으로, 도 14a 는, 데이터 배선 단자 유닛의 상부도; 도 14b 는, X4-X4 단면도; 및 도 14c 는, X5-X5 단면도.
도 15a 내지 도 15f 는, 제 3 예시적인 실시형태에 따라 TFT 를 제작하기 위해 레지스트 패턴을 형성할 수 있는 프로세스 다이어그램을 도시한 것으로, 도 15a 는, 마스크 패턴들의 구성에 관한 도면; 도 15b 내지 도 15e 는, 노광 단계에 관한 도면; 및 도 15f 는, 레지스트 패턴들을 형성하기 위한 현상 단계에 관한 도면.
도 16a 내지 도 16e 는, 제 3 예시적인 실시형태에 따라 TFT 를 제작하기 위해 리플로우 처리를 수행하기 위한 프로세스 다이어그램을 도시한 것으로, 제 16a 및 도 16b 는, 에칭 단계에 관한 도면; 도 16c 는, 리플로우 단계에 관한 도면; 및 도 16d 및 도 16e 는, 다른 에칭 단계에 관한 도면.
도 17a 내지 도 17e 는, 제 3 예시적인 실시형태에 따라 TFT 를 제작하기 위해 투명 전극들을 형성할 수 있는 프로세스 다이어그램을 도시한 것으로, 도 17a 내지 도 17c 는, 콘택 홀들을 형성하기 위한 단계에 관한 도면; 및 도 17d 및 도 17e 는, 투명 전극들을 형성하기 위한 단계에 관한 도면.
도 18 은, 제 3 예시적인 실시형태에 의해 제작된 TFT 기판을 이용하는 LCD 디바이스의 단면도.
도 19a 내지 도 19f 는, 관련 기술에 따라 하프톤 마스크를 이용함으로써 TFT 기판상에 레지스트 패턴을 형성하기 위한 프로세스 다이어그램을 도시한 것으로, 도 19a 는, TFT 영역에 대응하는 하프톤 마스크의 상부도에 관한 도면; 도 19b 는, 도 19a 에서의 X1-X1 의 단면에서의 단면도; 및 도 19c 내지 도 19f 는, 레지스트 패턴을 형성하기 위한 각각의 단면도.
본 발명의 예시적인 특징 및 이점은, 첨부 도면과 함께 얻어진 다음의 상세한 설명으로부터 명백해질 것이다.
이제, 첨부 도면에 따라서 본 발명의 예시적인 실시형태들이 상세히 기술된다. 각각의 다음의 예시적인 실시형태가 일 예로서 포지티브 레지스트에 대한 노광을 위해 이용될 포지티브형 하프톤 마스크를 기술하지만, 그것은 네거티브형 하프톤 마스크에도 적용가능하다.
마스크 패턴 및 레지스트 패턴의 형상 및 치수를 특정할 때, "폭", "두께", "직사각 형상", "선 형상" 등으로 기술된다. "폭" 은, 기판의 평면 방향의 치수이고, "두께" 는 기판의 수직 치수이며, "직사각 형상" 및 "선 형상" 은 위에서 기판을 보았을 때의 형상이다.
본 발명의 제 1 예시적인 실시형태가 설명된다. 도 1a 는, 하프톤 마스크 (500) 의 상부도를 도시하고, 도 1b 는, 도 1a 에서의 X2-X2 의 단면에서의 단면도를 도시한다.
하프톤 마스크 (500) 에는, 제 1 마스크 패턴 (502), 제 1 마스크 패턴 (502) 보다 큰 투과율을 가진 제 2 마스크 패턴 (503), 및 제 3 마스크 패턴 (504) 이 제공된다. 제 3 마스크 패턴 (504) 은, 제 2 마스크 패턴 (503) 의 적어도 일부 에지 영역들에 형성된 선 형상의 마스크 패턴이다.
제 3 마스크 패턴 (504) 이 제공되는 제 2 마스크 패턴 (503) 의 에지 영역은, 제 2 마스크 패턴 (503) 의 치수 변화를 억제할 필요가 있는 영역이다. 이러한 영역의 예는, 제 2 마스크 패턴의 에지를 따르는 영역, 및 제 2 마스크 패턴의 에지로부터 소정 거리에서 내부 측면 (inner side) 인 영역이다. 제 2 마스크 패턴 (503) 의 에지를 따라 제 3 마스크 패턴 (504) 을 형성할 때, 제 2 마스크 패턴 (503) 과 제 3 마스크 패턴 (504) 의 에지들이 중첩한다.
다음에, 하프톤 마스크 (500) 를 이용하여 기판 (510) 상에 패턴들을 형성하기 위한 단계들이 도 2a 내지 도 2e 를 참조로 설명될 것이다. 2 가지 종류의 에칭 층들이 기판 (510) 상에 형성되고, 추가로 레지스트 (513) 가 도포된다. 설명의 편의를 위해, a-Si 막 (511) 및 금속막 (512) 을 2 가지 종류의 에칭 층들로 미리 가정한다.
먼저, 하프톤 마스크 (500) 를 이용함에 의한 노광이 수행된다 (도 2a). 이로써, 제 1 마스크 패턴 (502), 제 2 마스크 패턴 (503), 및 제 3 마스크 패턴 (504) 에 각각 대응하는 제 1 레지스트 패턴 (502a), 제 2 레지스트 패턴 (503a), 및 제 3 레지스트 패턴 (504a) 이 형성된다 (도 2b).
도 2a 에 도시된 부분 확대도에 있어서, "h1" 은, 제 2 마스크 패턴 (503) 의 두께를 나타내고, "h2" 는, 제 3 마스크 패턴 (504) 의 두께를 나타낸다. "La" 는, 제 3 마스크 패턴 (504) 의 폭을 나타낸다. 도 2b 에 유사하게 도시된 부분 확대도에 있어서, "h3" 은, 제 2 레지스트 패턴 (503a) 의 두께를 나타내고, "h4" 는, 제 3 레지스트 패턴 (504a) 의 두께를 나타낸다. "Lb" 는, 제 3 레지스트 패턴 (504a) 의 폭을 나타낸다.
금속막 (512) 은, 레지스트 패턴들 (502a, 503a, 및 504a) 을 에칭 마스크로서 이용함으로써 에칭되고, 금속성 패턴 (512a) 이 형성된다 (도 2c).
다음에, 리플로우 처리를 수행함으로써 리플로우 레지스트 패턴들 (502b, 503b, 및 504b) 이 형성된다 (도 2d). 그리고, 리플로우 레지스트 패턴들 (502b, 503b, 및 504b) 을 에칭 마스크로서 이용함으로써 a-Si 막 (511) 이 에칭되고, a-Si 패턴 (511a) 이 형성된다 (도 2e).
제 3 레지스트 패턴 (504a) 은, 제 2 레지스트 패턴 (503a) 의 적어도 일부 에지 영역들에 형성되고, 제 3 레지스트 패턴의 폭은 좁다. 제 2 레지스트 패턴 (503a) 의 에지 영역이 제 3 레지스트 패턴 (504a) 에 의해 보호되기 때문에, 제 2 레지스트 패턴 (503a) 의 에지가 금속막 (512) 의 에칭 단계에서 감소되지 않는다. 따라서, 제 2 레지스트 패턴 (503a) 의 폭 치수의 변화가 억제될 수 있다.
제 2 레지스트 패턴 (503a) 의 에지 영역이 제 3 레지스트 패턴 (504a) 에 의해 보호되기 때문에, 제 2 레지스트 패턴 (503a) 의 에지는 리플로우 처리에 의해서도 건식 처리에 의해서도 줄어들지 않는다.
그런데, 제 3 레지스트 패턴 (504a) 의 막 두께 h4 가 제 2 레지스트 패턴 (503a) 의 막 두께 h3 보다 두껍기 때문에, 제 3 레지스트 패턴 (504a) 은, 리플로우 처리 시에 넓게 퍼지기 쉽고, 치수가 변할 수도 있는 가능성이 있다. 그러나, 제 3 레지스트 패턴 (504a) 의 폭 Lb 가 좁기 때문에, 폭 방향을 향한 퍼짐은, 리플로우 처리 시의 용해 레지스트의 표면 장력에 의해 억제된다. 따라서, 제 3 레지스트 패턴 (504a) 을 에칭 마스크로서 이용함으로써 형성되는 a-Si 패턴 (511a) 의 치수 변화가 적어진다.
다음에, 제 2 예시적인 실시형태가 설명될 것이다. 이 예시적인 실시형태는, 하프톤 마스크의 상세한 제작 방법에 관한 것이다. 도 3a 내지 도 3f 는, 하프톤 마스크 (300) 의 각각의 예를 도시하는 다이어그램이다. 도 3a 는, TFT 에 대응하는 마스크 패턴의 상부도를 도시하고, 도 3b 는, 도 3a 의 X6-X6 단면도를 도시한다. 도 3c 는, 데이터 배선 단자에 대응하는 마스크 패턴의 상부도를 도시하고, 도 3d 는, 도 3c 에서의 X7-X7 단면도이다. 도 3e 는, 제 3 마스크 패턴 (333) 이 제공된 데이터 배선 단자에 대응하는 마스크 패턴을 도시하고, 도 3f 는, 도 3e 에서의 X8-X8 단면도를 도시한다.
하프톤 마스크 (300) 에는, 직사각 형상을 가진 제 1 마스크 패턴들 (321, 322, 및 323), 직사각 형상을 가진 제 2 마스크 패턴들 (341, 342, 343, 및 344), 및 선 형상을 가진 제 3 마스크 패턴들 (331, 332, 및 333) 이 제공된다. 제 1 마스크 패턴 (323) 은 제 2 마스크 패턴 (341) 내에 형성된다.
제 2 마스크 패턴들 (341, 342, 343, 및 344) 의 막 두께는, 제 1 마스크 패턴들 (321, 322, 331, 및 332) 및 제 3 마스크 패턴들 (331, 332, 및 333) 보다 얇다.
이러한 하프톤 마스크 (300) 는, 도 4a 내지 도 4e, 도 5a 내지 도 5d 에 도시된 프로세스 단계들에 따라 제작된다. 설명의 편의를 위해, 하프톤 마스크 (300) 는, 제 1 차광막 패턴들 (23) 및 제 2 차광막 패턴 (24) 을 가진 도 5d 에 도시된 마스크 패턴을 가질 것이다. 이 경우에, 제 1 마스크 패턴 (30) 및/또는 제 3 마스크 패턴 (32) 은, 제 1 차광막 패턴 (23) 및 제 2 차광막 패턴 (24) 과의 중첩 영역에 대응하고, 제 2 마스크 패턴 (31) 은, 제 2 차광막 패턴 (24) 만을 가진 영역에 대응한다.
먼저, 제 1 차광막 (23a) 은, 유리 기판 (21) 상에 형성되고, 이 제 1 차광막 (23a) 상에 제 1 레지스트 (25a) 가 도포된다 (도 4a). 그리고, 노광 마스크 (26) 를 이용하여 노광함으로써 잠상 (25c) 이 형성된다. 그 후, 잠상이 현상되고, 제 1 레지스트 패턴 (25b) 이 형성된다 (도 4b 및 도 4c). 제 1 레지스트 패턴 (25b) 은 제 1 마스크 패턴 (30) 및/또는 제 3 마스크 패턴 (32) 의 형상에 대응한다.
이 제 1 레지스트 패턴 (25b) 을 에칭 마스크로서 이용함으로써 제 1 차광막 (23a) 이 에칭되고, 제 1 차광막 패턴 (23) 이 형성된다 (도 4d 및 도 4e).
다음에, 제 2 차광막 (24a) 이 형성되고, 그 위에 제 2 레지스트 (27a) 가 도포된다 (도 5a). 제 2 레지스트는 노광 마스크 (28) 를 이용하여 노광하고, 잠상 (27c) 이 형성된다 (도 5b).
그 후, 잠상이 현상되고, 제 2 레지스트 패턴 (27b) 이 형성된다 (도 5c). 이 제 2 레지스트 패턴 (27b) 은, 제 2 마스크 패턴 (32) 의 형상에 대응한다. 제 2 레지스트 패턴 (27b) 을 에칭 마스크로서 이용함으로써 제 2 차광막 (24a) 이 에칭되고, 제 2 차광막 패턴 (24) 이 형성된다 (도 5d).
상기 언급된 하프톤 마스크 제작 방법에 있어서, 제 2 차광막 패턴 (24) 은, 제 1 차광막 패턴 (23) 이 형성된 후에 형성된다. 그러나, 제 2 차광막 패턴 (24) 은, 이하 설명한 것처럼 제 1 차광막 패턴 (23) 전에 형성될 수 있다.
이 하프톤 마스크의 제작 방법은, 도 6a 내지 도 6e 및 도 7a 내지 도 7d 를 참조로 설명될 것이다. 먼저, 제 2 차광막 (24a) 이 유리 기판 (21) 상에 형성되고, 그 위에 제 2 레지스트 (27a) 가 도포된다. 그리고, 노광 마스크 (28) 를 이용함으로써 제 2 레지스트 (27a) 가 노광하고 잠상 (27c) 이 형성된다 (도 6a, 도 6b).
노광된 제 2 레지스트 (27a) 는 현상되고 제 2 레지스트 패턴 (27b) 이 형성된다 (도 6c). 이제 2 레지스트 패턴 (27b) 을 에칭 마스크로서 이용함으로써 제 2 차광막 (24a) 이 에칭되고, 제 2 차광막 패턴 (24) 이 형성된다 (도 6d 및 도 6e).
다음에, 제 1 차광막 (23a) 이 형성되고, 그 위에 제 1 레지스트 (25a) 가 도포된다 (도 7a). 그 후, 노광 마스크 (26) 를 이용함으로써 제 1 레지스트 (25a) 가 노광하고 (도 7b), 제 1 레지스트 패턴 (25b) 이 형성된다 (도 7c).
이 제 1 레지스트 패턴 (25b) 을 에칭 마스크로서 이용함으로써 제 1 차광막 (23a) 이 에칭되고, 제 1 차광막 패턴 (23) 이 형성된다 (도 7d).
이로써, 제 1 마스크 패턴 (30) 및/또는 제 3 마스크 패턴 (32) 은, 제 1 차광막 패턴 (23) 및 제 2 차광막 패턴과의 중첩 영역에 대응하고, 제 2 마스크 패턴 (31) 은, 제 2 차광막 패턴 (24) 만을 가진 영역에 대응한다.
상기 언급된 하프톤 마스크 제작 방법에 있어서, 노광 단계는, 막 형성 단계 이후에 수행된다. 이러한 경우에, 그 막이 정렬 마크를 커버하지 않도록 정렬 마크가 마스킹된다. 어느 쪽이든, 정렬 마크 위에 감싸진 막 (wrapped film) 을 제거하는 제거 단계가 노광 단계 이전에 수행된다. 이러한 처리는, 마스크의 정렬 정확도의 저하를 방지한다.
상기 언급된 하프톤 마스크 제작 방법에 있어서, 노광 단계는 2 회 수행된다. 그러나, 노광 단계를 1 회만 수행하는 제작 방법은 또한 다음과 같이 이용가능하다. 이 제작 방법은, 도 8a 내지 도 8f 를 참조로 기술된다.
먼저, 제 2 차광막 (24a) 및 제 1 차광막 (23a) 이 순서대로 유리 기판 (21) 상에 형성되고, 그 위에 레지스트 (29a) 가 도포된다 (도 8a). 그리고, 노광에 의해 잠상 (29c) 이 형성된다. 잠상 (29c) 을 현상함으로써, 후막 레지스트 층 및 박막 레지스트 층을 포함하는 레지스트 패턴 (29b) 이 형성된다 (도 8b 및 도 8c).
레지스트 패턴 (29b) 을 에칭 마스크로서 이용함으로써 제 1 차광막 (24a) 및 제 2 차광막 (23a) 이 에칭되고, 제 1 차폐 (shielding) 패턴 (23b) 및 제 2 차폐 패턴 (24b) 이 형성된다 (도 8d).
그 후, 애싱 등을 이용하여 소정 양의 레지스트 패턴 (29b) 만을 균일하게 제거함으로써 레지스트 패턴 (29d) 이 형성된다. 여기서 제거될 소정 양은, 얇은 레지스트 층과 동등한 두께의 양이다. 그리고, 레지스트 패턴 (29d) 을 이용하여 제 1 차폐 패턴 (23b) 을 에칭함으로써 제 1 차광막 패턴 (23) 이 형성된다 (도 8e 및 도 8f).
이로써, 제 1 마스크 패턴 (30) 및/또는 제 3 마스크 패턴 (32) 은, 제 1 차광막 패턴 (23) 및 제 2 차광막 패턴 (24) 과의 중첩 영역에 대응하고, 제 2 마스크 패턴 (31) 은, 제 2 차광막 패턴 (24) 만을 가진 영역에 대응하다.
상기 언급된 하프톤 마스크의 제 1 마스크 패턴 및 제 3 마스크 패턴은 동일한 막 두께를 갖고, 이들 투과율은 동일한 값이다.
그러나, 제 1 마스크 패턴 및 제 3 마스크 패턴에 따라 투과율을 변경시켜야 하는 경우가 있을 수도 있다. 이러한 경우에, 제 3 마스크 패턴의 막 두께는, 제 1 마스크 패턴과 비교하여 상이한 막 두께를 가질 것이다. 그러나, 선 형상의 제 3 마스크 패턴에서는, 노광의 랩어라운드 비가 커진다. 이런 이유로, 제 3 마스크 패턴에 대응하여 형성된 레지스트 패턴의 막 두께는, 큰 폭을 가진 제 1 마스크 패턴보다 얇아지기 쉽다. 따라서, 제 3 마스크 패턴의 막 두께를 결정할 때, 상기 언급된 사실을 고려할 필요가 있다.
제 2 차광막의 재료로서 크롬, 탄탈, 및 몰리브덴 실리사이드가 이용될 수 있다. 주성분으로 크롬을 함유하는 크롬 산화물, 크롬 질화 산화물, 및 크롬 산화 불화물이 이용될 수 있다.
제 1 차광막의 재료로서, 주성분으로 크롬을 함유하는 막, 및 주성분으로 크롬을 함유하는 막들과 주성분으로 탄탈, 몰리브덴 실리사이드 및 크롬 중 하나를 함유하는 막들을 적층시키는 다층막이 이용될 수 있다. 크롬, 크롬 질화물, 및 크롬 불화물이 주성분으로 크롬을 함유하는 막으로 예시될 수 있다. 다층막으로서는, 주성분으로 크롬 질화물을 함유하는 막과 주성분으로 크롬 산화물이나 크롬 질화 산화물을 함유하는 막의 적층막이 예시될 수 있다.
또한, 제 1 차광막과 제 2 차광막 사이에 개재하도록 중간막이 제공될 수 있다. 이러한 중간막으로서는, 산화 실리콘, 실리콘 질화물, 질화 산화 실리콘 (nitriding oxidization silicon), 알루미늄 산화물, 하프늄 산화물, 지르코늄 이산화물, 탄탈 산화물, 몰리브덴 산화물, 탄탈 실리사이드 산화물, 몰리브덴 실리사이드 산화물, 크롬 불화물, 크롬 산화 불화물, 주석 산화물, 인듐 산화물, 인듐 주석 산화물, 및 아연 산화물 중 적어도 하나를 주성분으로 함유하는 막과, 순도 (purity) 를 결합시킨 막이 예시될 수 있다.
노광에 대한 제 1 마스크 패턴의 투과율 T1, 제 2 마스크 패턴의 투과율 T2, 및 제 3 마스크 패턴의 투과율 T3 은, 0%≤T1≤5%, 10%≤T2≤70%, 및 5%≤T3≤10% 가 충족될 수도 있도록 이러한 재료들의 종류 및 막 두께를 결정한다. 이들에 의해, 하프톤 마스크를 이용함으로써 형성된 레지스트 패턴은 적절한 막 두께가 된다.
도 9 에 도시한 것처럼, 제 3 마스크 패턴과 제 2 마스크 패턴의 에지들 사이의 거리 d 가 0㎛≤d≤1.5㎛ 를 만족할 수도 있도록 형성하는 것이 바람직하다. 제 3 마스트 패턴의 선 폭 Lw1 에 관해서는, 0.5㎛≤Lw1〈3㎛ 를 만족하는 것이 바람직하고, 부근의 패턴의 갭 Lw2 에 관해서는, 1.0㎛≤Lw2〈10.0㎛ 를 만족하는 것이 바람직하다. 제 2 마스크 패턴의 면적에 관해서는, 제 1 마스크 패턴과 제 3 마스크 패턴의 면적 합에 비해 10% 이상인 것이 바람직하다. 상기 언급된 조건들을 만족하도록 마스크 패턴의 함유된 재료들, 막 두께, 치수 등을 설정함으로써, 적절한 막 두께를 가진 레지스트 패턴이 형성될 수 있다.
도 10 은, 2 개의 샘플 레지스트 패턴들의 폭 L1 의 36 개의 지점들을 측정함으로써, 레지스트 패턴의 폭 치수 정확도에 대한 제 3 마스크 패턴의 기여를 확인하기 위한 실험 결과들을 도시한다. 샘플 1 은, 도 3f 에 도시한 것처럼 제 2 마스크 패턴의 에지에 제 3 마스크 패턴을 갖는 마스크 패턴을 이용함으로써 형성된 레지스트 패턴이다. 샘플 2 는, 도 3d 에 도시한 것처럼, 제 2 마스크 패턴만의 마스크 패턴을 이용함으로써 형성된 레지스트 패턴이다.
도 10 에 있어서, 일부 측정 결과는 동일한 값을 갖기 때문에, 20 개의 지점들의 측정 결과가 도시된다.
도 10 에 있어서, 직사각 영역 내의 스트립 영역은 샘플 1 및 샘플 2 의 레지스트 패턴들 각각을 도시한다.
도 10 에 도시한 것처럼, 샘플 1 의 선 폭 L1 의 측정 결과는, 평균값이 7.24㎛ 이고 3 배의 표준 편차값 (3σ) 이 0.762㎛ 이고, 샘플 2 의 선 폭 L1 의 측정 결과는, 평균값이 7.63㎛ 이고, 3 배의 표준 편차값 (3σ) 이 1.565㎛ 이다.
상기 설명한 것처럼, 제 3 마스크 패턴은, 레지스트 패턴의 치수의 변화를 억제하고, 치수의 정확도를 높인다. 제 3 마스크 패턴이 제 1 마스크 패턴과 동시에 형성될 수 있기 때문에, 그것은, 어떠한 특수 단계를 추가하지 않고도, 치수의 정확도에 있어서의 향상을 달성할 수 있다.
다음에, 제 3 예시적인 실시형태가 설명될 것이다. 이 실시형태는, 상기 언급된 하프톤 마스크를 이용함으로써 제작된 수직 전계형 LCD 디바이스에 관한 것이다. 본 실시형태의 하프톤 마스크는, IPS (In Plane Switching) 형 액정 디스플레이에도 적용가능하다. LCD 디바이스가 액티브 매트릭스형 디스플레이 장치의 설명적인 예로서 이용되기 때문에, 유기 전계-발광 디스플레이 디바이스 등에도 적용가능할 수도 있다.
비록 역스태거 (inverted stagger) 형 (바텀 게이트형 (bottom gate type)) 이 TFT 의 예로서 설명되지만, TFT 는 스태거형 (탑 게이트 형태 (top gate form)) 일 수도 있다. 역스태거형 TFT 는, 게이트 전극이 반도체층의 밑면에 형성되고 소스 전극과 드레인 전극이 반도체 층의 상면에 형성되는 구조를 갖는다.
도 11 은, 액정 디스플레이 디바이스에서의 TFT 기판 (1) 의 상부도를 도시하고, 도 12 는, 일 픽셀 3 의 개략적인 다이어그램을 도시한다.
TFT 기판 (1) 에는, 유리 기판 (2), 및 스캐닝 배선 (4) 이 제공되고, 이 유리 기판 (2) 상에는, 데이터 배선 (5), 게이트 단자 (7), 및 데이터 배선 단자 (9) 가 형성된다. TFT 기판 (1) 의 말단 영역에는 게이트 단자 (7) 및 데이터 배선 단자 (9) 가 형성된다.
서로 연결된 복수의 스캐닝 배선들 (4) 과 데이터 배선들 (5) 은, 디스플레이 영역을 복수의 영역들로 분할하고 있다. 일 분할의 영역은 일 픽셀 (3) 에 대응하고, 각각의 픽셀 (3) 에는 TFT11 및 픽셀 전극 (3a) 이 형성된다. 스캐닝 배선 (4) 은, 게이트 리드 배선 (6) 을 통해 게이트 단자 (7) 와 전기적으로 접속되고, 데이터 배선 (5) 은, 신호 리드 배선 (8) 을 통해 데이터 배선 단자 (9) 와 전기적으로 접속된다. TFT11 의 게이트 전극 (4a) 은 스캐닝 배선 (4) 에 접속되고, TFT11 의 드레인 전극 (5a) 은 데이터 배선 (5) 에 접속된다.
그리고, TFT11 은, 게이트 전극 (4a) 의 전위가 스캐닝 배선 (4) 의 신호에 따라 변경될 때, 턴 온 및 턴 오프된다. TFT11 이 온 상태에 있을 때, 데이터 배선 (5) 의 신호는 드레인 전극 (5a) 및 소스 전극 (5b) 을 통해 픽셀 전극 (3a) 에 인가된다.
도 13a 및 도 13b 는, TFT11 의 상세를 도시한다. 도 13a 는, TFT11 의 상세한 평면도를 도시하고, 도 13b 는, 도 13a 의 X3-X3 단면도를 도시한다. 도 14a 내지 도 14c 는, 도 11 에 도시된 데이터 배선 단자 (9) 의 상세를 도시한다. 도 14a 는, 데이터 배선 단자 (9) 의 평면도를 도시하고, 도 14b 는, 도 14a 의 X4-X4 단면도를 도시하며, 도 14c 는, 도 14a 의 X5-X5 단면도를 도시한다.
도 13b 에 도시한 것처럼, 반도체 층 (10) 상에는 콘택 층 (10a), 드레인 전극 (5a), 및 소스 전극 (5b) 이 형성된다. 그리고, 반도체 층 (10) 아래에는, 게이트 절연막 (12) 및 게이트 전극 (4a) 이 형성된다. 소스 전극 (5b) 은, 패시베이션막 (12a) 에 형성된 콘택 홀 (12b) 을 통해 픽셀 전극 (3a) 과 접속된다. 게이트 전극 (4a) 및 스캐닝 배선 (4) 은 동일한 금속막에 의해 형성되고, 드레인 전극 (5a) 과 데이터 배선 (5) 은 동일한 금속막에 의해 형성된다.
데이터 배선 단자 (9) 및 신호 리드 배선 (8) 은, 도 14b 및 도 14c 에 도시한 것처럼, 게이트 절연막 (12), 반도체 층 (10), 콘택 층 (10a), 데이터 배선 단자 전극 (5c), 및 패시베이션막 (12a) 이 층을 이룬 제품이다. 그러나, 데이터 배선 단자 (9) 는, 콘택 홀 (12b) 이 데이터 배선 단자 (9) 의 패시베이션막 (12a) 에 형성되고 그 패시베이션막 (12a) 에, 데이터 배선 단자 전극 (5c) 과 픽셀 전극 (3a) 이 접속된다는 점에서 신호 리드 배선 (8) 과 상이하다. 데이터 배선 단자 (9) 및 신호 리드 배선 (8) 에서의 반도체 층 (10) 의 폭 치수는, 데이터 배선 단자 전극 (5c) 의 폭 치수와 동일하다.
이러한 TFT 기판 (1) 의 제작 방법은, 도 15a 내지 도 15f, 도 16a 내지 도 16e, 및 도 17a 내지 도 17e 를 참조로 설명될 것이다.
도 15a 내지 도 15f 는, 레지스트 패턴을 형성할 수 있는 프로세스 다이어그램을 도시하고, 도 16a 내지 도 16e 는, 리플로우 레지스트 패턴에 의해 에칭할 수 있는 프로세스 다이어그램을 도시하며, 도 17a 내지 도 17e 는, 투명 전극을 형성할 수 있는 프로세스 다이어그램을 도시한다.
도 15a 에 있어서, 좌측 도형은 도 3a 에 대응하는 TFT 영역의 상부도이고, 중간 도형은, 도 3c 에 대응하는 데이터 배선 단자의 상부도이며, 우측 도형은, 도 3e 에 대응하는 제 3 마스크 패턴이 제공된 데이터 배선 단자의 상부도이다. 그리고, 도 15b 내지 도 15f, 도 16a 내지 도 16e, 및 도 17a 내지 도 17e 의 각각에 있어서, 도면의 좌측 부분은, 도 15a 의 X9-X9 단면도를 도시하고, 도면의 중간 부분은, X10-X10 단면도를 도시하며, 도면의 우측 부분은, X11-X11 단면도를 도시한다. 이하, 도면의 좌측 부분, 도면의 중간 부분, 및 도면의 우측 부분을 구별할 때, "L", "M", 및 "R" 이 도면 번호에 첨부된다. 예를 들어, 도 15a 의 좌측 부분은 도 15 a-L 로서 표시되고, 도 15a 의 중간 부분은 도 15a-M 으로 표시되며, 도 15a 의 우측 부분은 도 15a-R 으로 표시된다.
도 15a 내지 도 15f 를 참조로 레지스트 패턴을 형성할 수 있는 제작 방법이 설명될 것이다. 먼저, 유리 기판 (2) 상에 금속막을 형성하고, 널리 공지된 포토리소그래피 기술, 에칭 기술 등을 이용하여 이 금속막을 프로세싱함으로써 게이트 전극 (4a) 이 형성된다 (도 15b). 이때, 동일한 금속막을 게이트 전극 (4a) 으로 프로세싱함으로써 스캐닝 배선 (미도시) 도 형성된다. 그러나, 데이터 배선 단자 (9) 도 데이터 배선 (5) 도 게이트 전극 (4a) 에 대응하는 배선층 (wiring layer) 을 갖지 않기 때문에, 이 영역의 금속막은 에칭되어 남아 있지 않다 (도 15b-M 및 도 15b-R).
알루미늄, 몰리브덴, 크롬, 및 이들을 주성분으로 함유하는 합금 등으로 이루어진 금속막은, 스퍼터링 방법을 이용함으로써 100nm 내지 500nm 의 두께로 형성된다.
다음에, 실리콘 질화물 막 등과 같은 게이트 절연막 (12), 비정질 실리콘 (a-Si) 을 함유하는 반도체 층 (10), 고 불순물 농도 n+ 비정질 실리콘 (a-n+Si) 를 함유하는 콘택 층 (10a), 및 크롬과 알루미늄의 합금을 함유하는 데이터 배선 단자 전극 (5c) 등의 막들 각각이 순서대로 적층된다 (도 15c). 게이트 절연막 (12), 반도체 층 (10) 및 콘택 층 (10a) 은, 플라즈마-CVD 방법을 이용함으로써 형성되고, 각각의 막 두께는 각각, 대략 400nm, 300nm, 및 50nm 이다. 데이터 배선 단자 전극 (5c) 의 막 두께는 대략 250nm 이다.
다음에, 포지티브형 포토레지스트가 도포되고, 80℃ 내지 100℃ 의 온도에서 열 처리가 수행된다. 포토레지스트 내의 용매 성분이 열 처리에 의해 제거되고, 레지스트 막 (13) 이 형성된다 (도 15d).
다음에, 소정 패턴을 가진 상기 언급된 하프톤 마스크 (16) 를 이용함으로써 노광 처리가 수행된다 (도 15e). 하프톤 마스크 (16) 의 패턴은, 제 1 마스크 패턴들 (321, 322, 및 323), 제 2 마스크 패턴들 (341 및 342), 및 제 3 마스크 패턴들 (331 및 332) 을 포함한다.
도 15e 가 도 15a 의 X9-X9 단면도이기 때문에, 도 15e 에는 제 3 마스크 패턴 (331) 이 도시되지 않는다.
그리고, 제 1 마스크 패턴들 (321, 322, 및 323), 제 2 마스크 패턴들 (341 및 342), 및 제 3 마스크 패턴들 (331 및 332) 의 투과율에 따라 레지스트 막 (13) 이 노광된다. 노광 후에, 알칼리 용액과 같은 현상 용액에 의해 현상 처리가 수행된다 (도 15f).
이로써, 제 1 마스크 패턴들 (321, 322, 및 323) 에 대응하는 막 두께가 대략 1.5㎛ 내지 2.5㎛ 인 제 1 레지스트 패턴들 (321a, 322a, 및 323a) 이 형성된다. 제 2 마스크 패턴들 (341 및 342) 에 대응하는 막 두께가 대략 0.2㎛ 내지 1.5㎛ 인 제 2 레지스트 패턴들 (341a 및 342a) 이 형성된다. 제 3 마스크 패턴들 (331 및 332) 에 대응하는 막 두께가 대략 1.5㎛ 내지 2.5㎛ 인 제 3 레지스트 패턴 (332a) 이 형성된다. 제 1 레지스트 패턴들 (321a, 322a, 및 323a) 의 막 두께는, 제 2 레지스트 패턴들 (341a 및 342a) 의 막 두께보다 두껍다.
매우 정확한 폭 치수를 가진 제 2 레지스트 패턴들 (341a 및 342a) 의 에지에는 제 3 레지스트 패턴 (332a) 이 형성되고, 제 3 레지스트 패턴들에 의해 폭 치수의 변화가 억제된다.
다음에, 레지스트 패턴들의 리플로우 처리를 수행하기 위한 제작 방법이 도 16a 내지 도 16e 를 참조로 설명될 것이다.
먼저, 제 1 레지스트 패턴들 (321a, 322a, 및 323a), 제 2 레지스트 패턴들 (341a 및 342a), 및 보조 레지스트 패턴 (332a) 을 에칭 마스크로서 이용함으로써 데이터 배선 단자 (5c) 및 콘택 층 (10a) 에 건식 에칭이 수행된다 (도 16b).
이 에칭 단계에 의해, 드레인 전극 (5a), 소스 전극 (5b), 데이터 배선 (5) 및 콘택 층 (10a) 이 형성된다. 그리고, 소스 영역과 드레인 영역의 콘택 층 (10a) 을 분리함으로써 반도체 층 (10) 에는 채널이 형성된다 (도 16b-L).
도 11 에는 데이터 배선 (5), 데이터 배선 단자 (9), 및 신호 리드 배선 (8) 이 도시되고, 도 16a 내지 도 16e 에는 도시되지 않는다.
데이터 배선 (5), 데이터 배선 단자 (9) 및 신호 리드 배선 (8) 각각의 데이터 배선 단자 전극 (5c) 및 콘택 층 (10a) 이 형성된다 (도 16b-M, 도 16b-R).
데이터 배선 단자 전극 (5c) 및 콘택 층 (10a) 을 에칭한 후에, 유리 기판 (2) 을 유기 용매의 증기에 노출시킴으로써 리플로우 처리가 수행된다 (도 16c). 유기 용매로서, 아세톤 및 프로필렌 글리콜 모노에틸에테르가 예시될 수 있다. 노출 시간으로서는, 대략 0.1 내지 3 분이 예시될 수 있다.
유기 용매는, 레지스트를 투과하고, 레지스트는 용해되고 리플로우를 시작한다. 레지스트 패턴이 리플로우를 시작할 때, 후막의 제 1 레지스트 패턴들 (321a, 322a, 및 323a) 이 퍼지고, 제 1 리플로우 레지스트 패턴들 (321b, 322b, 및 323b) 이 형성된다.
이때, 제 1 리플로우 레지스트 패턴 (321b) 및 제 1 리플로우 레지스트 패턴 (322b) 은 영역 K 에서 단일화된다 (도 16d-L). 이 단일화 영역은, TFT 의 채널 영역에 대응한다.
제 2 레지스트 패턴들 (341a 및 342a) 에 리플로우가 또 수행되고, 제 2 리플로우 레지스트 패턴들 (341b 및 342b) 로 변화된다. 그러나, 제 2 레지스트 패턴들 (341a 및 342a) 이 리플로우를 수행하더라도, 레지스트의 표면 장력으로 인해 많이 퍼지지 않고, 형상의 변화가 적다.
따라서, 리플로우 정도가 레지스트 패턴의 두께에 따라 변하기 때문에, 레지스트 패턴의 두께는, 리플로우에 의한 레지스트 두께 감소, 및 후속의 에칭 단계에 의해 요구된 에칭 저항 특성을 고려하여 설정된다.
레지스트 패턴의 에지부는 평탄부와 비교하여 에칭 단계에 의해 제거되기가 쉽기 때문에, 폭 치수가 쉽게 변하게 된다. 폭 치수의 변화는, 상기 기술한 것처럼, 기생 용량을 증가시키고, 이미지 디스플레이 특성을 악화시킨다.
따라서, 본 발명에서는, 레지스트의 에지부가 에칭 프로세스에 의해 제거된다는 예측에 의해, 제 3 레지스트 패턴들 (331a 및 332a) 이 후막으로 형성된다. 제 3 레지스트 패턴들 (331a 및 332a) 이 협폭의 선 형상이기 때문에, 그것은, 레지스트 패턴의 용해된 퍼짐이 매우 작을 때 표면 장력의 영향을 갖는다. 따라서, 제 2 레지스트 패턴들 (341a 및 342a) 의 치수의 변화는 억제하는 것이 가능해진다.
제 3 마스크 패턴에 관해서는, 드레인 전극 (5a) 과 소스 전극 (5b) 의 대향 영역에 대응하는 제 2 마스크 패턴에 제 3 마스크 패턴을 제공할 경우, 적어도 9㎛2 보다 큰 면적을 갖는 것이 바람직하다. 제 3 마스크 패턴에 관해서는, 콘택 홀에 대응하는 제 2 마스크 패턴에 제 3 마스크 패턴을 제공할 경우, 적어도 9㎛2 보다 큰 면적을 갖는 것이 바람직하다. 따라서, 제 3 마스크 패턴의 면적을 설정함으로써, 퍼지게 하려는 힘과 표면 장력에 의한 힘이 균형을 잡게 되고, 제 2 레지스트 패턴들 (341a 및 342a) 의 치수 변화가 억제된다.
다음에, 에칭 마스크로서 이러한 리플로우 레지스트가 이용되고 반도체 층 (10) 이 에칭된다 (도 16d). 예를 들어, 반응 이온 에칭 방법에 의해, 에칭이 수행된다.
소스 영역 및 드레인 영역에 대응하는 제 1 리플로우 레지스트 패턴 (321b) 및 제 1 리플로우 레지스트 패턴 (322b) 이 영역 K 에서 단일화되기 때문에, 소스 영역, 채널 영역, 및 드레인 영역과 통합되는 반도체 영역이 형성된다.
다음에, 투명 전극을 형성할 수 있는 제작 방법이 도 17a 내지 도 17e 를 참조로 설명될 것이다. 리플로우 레지스트를 박리한 후, 전체 표면상에는 실리콘 질화물 막 또는 실리콘 산화물 막의 패시베이션막 (12a) 이 형성된다 (도 17a).
그리고, 패시베이션막 (12a) 상에는 레지스트 (50) 가 도포되고, 그 후, 콘택 홀 (12b) 에 대응하는 마스크 패턴들 (55a) 이 제공된 마스크 (54) 를 이용함으로써 노광 처리가 수행되고, 잠상 (50a) 이 형성된다 (도 17b).
그 후, 현상된 레지스트 패턴을 에칭 마스크로서 이용함으로써 패시베이션막 (12a) 이 에칭되고, 콘택 홀들 (12b) 이 형성된다 (도 17c).
다음에, 전체 표면상에는 ITO (Indium Tin Oxide) 와 같은 투명 도전막 (56) 이 형성되고, 그 위에 레지스트 (57) 가 도포된다. 그리고, 마스크 (58) 를 이용하여 잠상 (57a) 을 형성함으로써 노광 처리가 수행된 후에, 현상 처리가 수행되고, 레지스트 패턴이 형성된다 (도 17d).
이 레지스트 패턴을 에칭 마스크로서 이용함으로써 투명 도전막 (56) 이 에칭되고, 데이터 배선 단자 영역의 픽셀 전극 (3a) 및 투명 전극 (3b) 이 형성된다 (도 17e).
도 18 은, 이런 방식으로 형성된 TFT 기판을 이용하는 액정 디스플레이의 단면도이다.
LCD 디바이스 (70) 는, 상기 언급된 방법에 의해, 컬러 필터, 블랙 매트릭스, 대향 전극이 생성된 TFT 기판 (71), 정렬 막 등이 형성되는 대향 기판 (72), 대향 기판 (72) 과 TFT 기판 (71) 사이에 충진된 액정 (73), TFT 기판에 광을 조사하는 블랙라이트 유닛 (74), 및 편광판 (75) 등을 포함한다.
TFT 는 스캐닝 배선으로부터의 신호에 의해 선택되고, TFT 는 ON 및 OFF 제어를 수행한다. TFT 가 ON 상태에 있을 때, 데이터 배선의 신호는 픽셀 전극에 인가된다.
대향 전극에는 고정 전압이 인가되기 때문에, 픽셀 전극과 대향 전극 사이에는 전계가 발생된다. 액정 (73) 의 편향 방향은 전계에 따라 변경된다. 따라서, 백라이트 유닛 (74) 으로부터의 입사광에 대한 투과율이 변경된다. 이로써, 이미지가 디스플레이될 수 있다.
이때, 스캐닝 배선과 데이터 배선의 선 폭과 TFT 의 채널 폭이 설계값의 치수를 갖기 때문에, 기생 용량의 증가를 억제하고, 디스플레이 불균형 없이 고화질 이미지 디스플레이가 가능하게 된다.
본 발명이 특히 본 발명의 예시적인 실시형태들을 참조로 도시 및 기술되었지만, 본 발명은 이들 실시형태들로 제한되지 않는다. 당업자라면, 특허청구범위에 의해 한정한 것처럼 본 발명의 사상 및 범위로부터 벗어남 없이 형태 및 상세에 있어서의 다양한 변경이 행해질 수도 있음을 이해할 것이다.
500 : 하프톤 마스크 502 : 제 1 마스크 패턴
503 : 제 2 마스크 패턴 504 : 제 3 마스크 패턴
502a : 제 1 레지스트 패턴 503a : 제 2 레지스트 패턴
504a : 제 3 레지스트 패턴 510 : 기판
511 : a-Si 막 511a : a-Si 패턴
512 : 금속막 512a : 금속성 패턴

Claims (14)

  1. 상이한 막 두께를 가진 레지스트 패턴을 형성하기 위해 이용되는 하프톤 마스크 (halftone mask) 로서,
    제 1 레지스트 패턴을 형성하기 위하여 이용되는 제 1 마스크 패턴;
    상기 제 1 레지스트 패턴보다 작은 막 두께를 가진 제 2 레지스트 패턴을 형성하기 위해 이용되는 제 2 마스크 패턴; 및
    상기 제 2 마스크 패턴의 개구 영역이 아닌, 상기 제 2 마스크 패턴의 에지 영역의 적어도 일부에 형성되고, 상기 제 2 마스크 패턴의 폭 치수의 변화를 억제하기 위하여 상기 제 2 레지스트 패턴보다 큰 막 두께를 가진 제 3 레지스트 패턴을 형성하기 위해 이용되는, 제 3 마스크 패턴을 포함하는, 하프톤 마스크.
  2. 제 1 항에 있어서,
    상기 하프톤 마스크가 포지티브 레지스트의 노광을 위해 이용되는 경우의 상기 제 3 마스크 패턴의 투과율은, 상기 제 2 마스크 패턴보다 작은 값으로 설정되고, 상기 하프톤 마스크가 네거티브 레지스트의 노광을 위해 이용되는 경우의 상기 제 3 마스크 패턴의 투과율은, 상기 제 2 마스크 패턴보다 큰 값으로 설정되는, 하프톤 마스크.
  3. 제 1 항에 있어서,
    상기 제 3 마스크 패턴은, 소정 폭을 가진 선 형상의 패턴인, 하프톤 마스크.
  4. 제 3 항에 있어서,
    상기 제 3 마스크 패턴의 상기 선 폭은, 0.5㎛ 내지 3㎛ 의 범위인, 하프톤 마스크.
  5. 제 3 항에 있어서,
    상기 제 3 마스크 패턴의 형성 위치는, 상기 제 2 마스크 패턴 에지로부터 상기 패턴의 내측 방향으로 0㎛ 내지 1.5㎛ 인, 하프톤 마스크.
  6. 제 3 항에 있어서,
    상기 제 3 마스크 패턴은, 상기 제 2 마스크 패턴의 대향 에지에 1㎛ 내지 3㎛ 의 대향 간격으로 형성되는, 하프톤 마스크.
  7. 제 1 항에 있어서,
    상기 제 2 마스크 패턴의 면적은, 상기 제 1 마스크 패턴과 상기 제 3 마스크 패턴의 총 면적보다 10% 이상 더 큰, 하프톤 마스크.
  8. 제 1 항에 있어서,
    상기 제 1 마스크 패턴의 투과율 T1 은 0%≤T1〈5% 이고, 상기 제 2 마스크 패턴의 투과율 T2 은 10%≤T2≤70% 이며, 상기 제 3 마스크 패턴의 투과율 T3 은 5%≤T3≤10% 인, 하프톤 마스크.
  9. 제 1 항에 있어서,
    상기 제 2 마스크 패턴은, 탄탈 합금, 몰리브덴 실리사이드 합금 및 크롬 합금 중 하나를 함유하는 막이고;
    상기 제 1 마스크 패턴 및 상기 제 3 마스크 패턴은, 크롬 합금을 함유하는 막과, 탄탈 합금, 몰리브덴 실리사이드 합금 및 크롬 합금 중 하나를 함유하는 막을 적어도 적층시키는 다층막인, 하프톤 마스크.
  10. 제 9 항에 있어서,
    상기 다층막은, 크롬 질화물 합금을 함유하는 막과, 크롬 산화물 합금 또는 크롬 질화 산화물 합금을 함유하는 막을 포함하는, 하프톤 마스크.
  11. 제 9 항에 있어서,
    상기 다층막은, 중간층을 통해 상기 제 2 마스크 패턴 상에 적층되고;
    상기 중간층은, 실리콘 산화물, 실리콘 질화물, 질화된 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈 산화물, 몰리브덴 산화물, 탄탈 실리사이드 산화물, 몰리브덴 실리사이드 산화물, 크롬 불화물, 크롬 산화 불화물, 주석 산화물, 인듐 산화물, 인듐 주석 산화물 및 아연 산화물 중 적어도 하나를 함유하는, 하프톤 마스크.
  12. 드레인 전극, 소스 전극 및 데이터 선이 적어도 하프톤 마스크를 이용하여 형성된 TFT 를 가진 액티브 매트릭스형 디스플레이 장치로서,
    상기 하프톤 마스크는, 제 1 마스크 패턴, 상기 제 1 마스크 패턴보다 큰 투과율을 가진 제 2 마스크 패턴, 및 제 2 마스크 패턴의 폭 치수의 변화를 억제하기 위하여 상기 제 2 마스크 패턴의 개구 영역이 아닌, 상기 제 2 마스크 패턴의 적어도 일부의 에지 영역에 형성되고, 상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴 사이의 투과율을 갖는 제 3 마스크 패턴을 포함하고,
    TFT 채널 부근의 드레인 전극 및 소스 전극은 상기 제 1 마스크 패턴에 대응하여 형성되고, 상기 TFT 채널 부근으로부터 이격된 상기 드레인 전극 및 상기 소스 전극 및 데이터 배선은 상기 제 2 마스크 패턴 및 상기 제 3 마스크 패턴에 대응하여 형성되는, 액티브 매트릭스형 디스플레이 장치.
  13. 상이한 투과율의 마스크 패턴을 가진 하프톤 마스크를 제작하는 방법으로서,
    제 1 차광막을 형성하는 단계;
    상기 제 1 차광막을 패터닝함으로써 제 1 패턴 및 협폭을 갖는 제 3 패턴을 형성하는 단계로서, 제 2 마스크 패턴의 폭 치수의 변화를 억제하기 위하여 상기 제 2 마스크 패턴의 개구 영역이 아닌 에지 영역의 적어도 일부에 상기 협폭을 갖는 제 3 패턴을 형성하는, 제 1 패턴 및 협폭을 갖는 제 3 패턴을 형성하는 단계;
    상기 제 1 패턴 상에 제 2 차광막을 형성하는 단계; 및
    상기 제 2 차광막을 패터닝함으로써 제 2 패턴을 형성하는 단계를 포함하며,
    적어도, 상기 제 2 패턴의 영역만의 투과율은, 상기 제 1 패턴과 상기 제 3 패턴의 중첩 영역의 투과율보다 큰, 하프톤 마스크 제작 방법.
  14. 상이한 투과율의 마스크 패턴을 가진 하프톤 마스크를 제작하는 방법으로서,
    제 2 차광막, 제 1 차광막 및 레지스트를 순서대로 형성하는 단계;
    상기 레지스트를 패터닝함으로써 상이한 막 두께의 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 에칭 마스크용으로 이용하여 상기 제 2 차광막 및 상기 제 1 차광막을 에칭함으로써 제 2 패턴을 형성하는 단계;
    상기 레지스트 패턴을 균일하게 에칭함으로써 상기 레지스트 패턴에서 박막 영역의 두께에 대응하는 양을 제거하는 단계; 및
    에칭 마스크용으로 균일하게 에칭된 상기 레지스트 패턴을 이용하여 상기 제 1 차광막을 에칭함으로써 제 1 패턴 및 제 3 패턴을 형성하는 단계로서, 제 2 마스크 패턴의 폭 치수의 변화를 억제하기 위하여 상기 제 2 마스크 패턴의 개구 영역이 아닌 에지 영역의 적어도 일부에 상기 제 3 패턴을 형성하는, 제 1 패턴 및 제 3 패턴을 형성하는 단계를 포함하며,
    적어도, 상기 제 2 패턴의 영역만의 투과율은, 상기 제 1 패턴 및 상기 제 3 패턴의 중첩 영역의 투과율보다 큰, 하프톤 마스크 제작 방법.
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