KR101116834B1 - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

광학 효율을 증대시킬 수 있는 후면 조사(Back-side illumination: BSI)형 웨이퍼 레벨 패키지 및 그 제조 방법이 개시된다. 웨이퍼 레벨 패키지는 전극 패드가 형성되는 반도체 칩 위에 전극 패드와 대응되는 연결통로가 형성되는 구조체가 접합되고, 연결통로에는 전도성 물질이 매립되어 전극 패드와 연결되는 도전성 라인이 형성된다. 여기서, 반도체 칩은 광학 이미지 센서, 예컨대 CMOS 이미지 센서 칩이고, 구조체는 글래스 또는 실리콘 기판인 것이 바람직하다. 반도체 칩은 구조체와 접합되는 면과 대향되는 일면(활성면)을 연마하여 기판 보다 두께가 얇게 형성된다.
웨이퍼 레벨 패키지(WLP), CMOS, 글래스, 실리콘, 기판

Description

웨이퍼 레벨 패키지 및 그 제조방법{WAFER LEVEL PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 기술에 관한 것으로, 보다 상세하게는 광학 효율을 증대시킬 수 있는 후면 조사(Back-side illumination: BSI)형 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
최근 전자제품은 고용량, 고생산성, 다기능과 더불어 초소형화의 추세로 향하고 있으며, 이러한 전자제품의 초소형화 등에 대한 요구에 따라 반도체 패키지도 초소형화 및 경량화되고 있다. 특히, 반도체 칩을 웨이퍼로부터 분리하지 않은 상태에서 공정을 진행하는 웨이퍼 레벨 패키지(Wafer level package: WLP)가 차세대 반도체 패키지 기술로 주목을 받으며 개발되고 있다. 이 웨이퍼 레벨 패키지 기술은 제품의 소형화, 제조 비용의 절감, 전기적 성능의 개선 등 여러 가지 장점을 가지고 있기 때문에, 광학 이미지 센서, 예컨대 CMOS 이미지 센서 등의 개발에 많이 활용되고 있다.
그러나, 일반적인 웨이퍼 레벨 패키지를 CMOS 이미지 센서에 적용하는 경우에 수광면을 형성하는 기판의 표면 위에 배선을 형성하는 전면 조사(Front-side illumination: FSI)형 구조를 갖는다. 이러한 FSI형 웨이퍼 레벨 패키지에서는 렌즈 및 필터를 통과한 입사광이 수광면(포토 다이오드)을 형성하는 기판의 표면 위의 배선에 영향을 받아 광의 입사각 변화가 발생하게 되고, 단위 픽셀에 입사되는 광량의 손실이 발생하게 된다. 따라서, 광학 이미지 센서의 감도(화질)가 저하되고, 노이즈 발생이 커지게 되는 문제가 있다. 또한, 일반직인 FSI형 COM 이미지 센서의 경우 제조 비용이 많이 소요되는 문제가 있다.
본 발명은 상기와 같은 점을 해결하기 위하여 안출된 것으로서, 광학 이미지 센서의 단위 픽셀에 입사되는 광의 효율을 증대시킬 수 있고, 제조 비용을 절감할 수 있는 BSI형 웨이퍼 레벨 패키지를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기와 같은 웨이퍼 레벨 패키지의 제조 방법을 제공하는데 있다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지는, 적어도 하나의 전극 패드가 형성되는 반도체 칩, 상기 반도체 칩 위에 접합되며 상기 전극 패드와 대응되는 위치에 연결통로가 형성되는 구조체, 상기 연결통로에 매립되어 상기 전극 패드와 연결되고, 상기 구조체 위에 연장되어 형성되는 도전성 라인, 및 상기 도전성 라인 위에 적어도 하나 형성되는 외부 접속 단자를 포함한다.
여기서, 상기 반도체 칩은 광학 센서 칩, 예컨대 CMOS 이미지 센서 칩이고, 상기 구조체는 글래스(glass) 또는 실리콘(silicon)인 것이 바람직하다.
또한, 상기 반도체 칩은 상기 구조체 보다 두께가 얇게 형성되는 것이 바람 직하다.
또한, 상기 도전성 라인 Cr, Cu 또는 Ni 중 적어도 어느 하나를 포함하는 전도성 물질로 형성되는 것이 바람직하다.
또한, 상기 외부 접속4 단자는 상기 도전성 라인에 부착되는 솔더 볼(solder ball)을 포함하는 것이 바람직하다.
또한, 본 발명의 웨이퍼 레벨 패키지는, 상기 반도체 칩과 상기 구조체 사이에 형성되며, 상기 반도체 칩과 상기 구조체를 본딩하는 접합층을 더 포함할 수 있다.
또한, 본 발명의 웨이퍼 레벨 패키지는, 상기 구조체과 상기 도전성 라인 위에 형성되며, 상기 도전성 라인의 일부를 노출시켜 상기 외부 접속 단자가 안착되는 외부 접속 영역을 형성하는 절연층을 더 포함할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법은, 적어도 하나의 전극 패드가 형성되는 반도체 칩을 제공하는 단계, 상기 전극 패드와 대응되는 연결통로가 형성되는 구조체를 제공하는 단계, 상기 전극 패드가 상기 연결통로를 통해 노출되도록 상기 반도체 칩과 상기 구조체를 접합하는 단계, 상기 연결통로에 매립되고 상기 구조체 위에 연장되어 형성되며 상기 전극 패드와 연결되는 도전성 라인을 형성하는 단계, 상기 도전성 라인의 일부를 노출시켜 외부 접속 영역을 형성하도록 상기 구조체와 상기 도전성 라인 위에 절연층을 형성하는 단계, 상기 외부 접속 영역 위에 적어도 하나의 외부 접속 단자를 형성하는 단계, 및 상기 반도체 칩과 상기 구조체의 접합면과 대향되는 상기 반 도체 칩의 일면을 연마하여 상기 반도체 칩의 두께를 얇게 형성하는 단계를 포함한다.
또한, 상기 연결통로 형성 단계는, 상기 구조체의 일면에 감광제, 예컨대 포토레지스트(photoresist)를 도포하는 단계, 상기 감광제에 포토 마스크를 이용하여 노광과 현상에 의한 패턴을 형성하는 단계, 상기 구조체에서 상기 전극 패드에 대응하는 패턴 부위를 식각하여 연결통로를 형성하는 단계, 및 상기 구조체 위의 상기 감광제를 제거하는 단계를 포함할 수 있다.
또한, 상기 반도체 칩과 상기 구조체의 접합 단계는, 상기 반도체 칩과 상기 구조체 사이에 접합층을 형성하여 상기 반도체 칩과 상기 구조체를 본딩하는 것이 바람직하다.
또한, 상기 도전성 라인 형성 단계는, 상기 전극 패드와 상기 구조체 위에 금속층을 형성하는 단계, 상기 금속층 위에 상기 도전성 라인을 정의하기 위해 포토레지스트 패턴을 형성하는 단계, 상기 연결통로에 전도성 물질을 매립하고 상기 금속층 위에 일부를 연장하여 도전성 라인을 형성하는 단계, 및 상기 구조체 위의 상기 금속층과 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 본 발명의 웨이퍼 레벨 패키지 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, BSI형 웨이퍼 레벨 패키지를 CMOS 이미지 센서에 적용하여 광학 센서를 통과한 입사광이 배선의 영향을 받지 않고 수광면을 형성하는 글래스 또는 실리콘 기판의 단위 픽셀에 직접 입사된다. 따라서, 광학 이미지 센서의 단위 픽셀에 입사되는 광의 효율을 증대시킬 수 있다.
둘째, CMOS 이미지 센서의 활성면을 연마하여 전체적인 두께를 얇게 형성하므로, 제조 비용을 절감할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 패키지 및 그 제조 방법을 상세히 설명하기로 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불 필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지를 개략적으로 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지는 반도체 칩(100), 구조체(200), 도전성 라인(300) 및 외부 접속 단자(400) 등을 구비한다.
반도체 칩(100)은 고유의 소자 특성을 갖는 칩으로서, 웨이퍼(wafer)(미도시)로부터 분리되는 단일 칩일 수 있다.
반도체 칩(100)은 PN 접합(Junction) 부문에 이미지 어레이와 마이크로 렌즈로 구성되는 광학 이미지 센서(110)를 포함한다. 여기서, 광학 이미지 센서(110)는 CCD(charge couple device), CMOS(complementary mental oxide semiconductor) 이미지 센서를 포함하며, 바람직하게는 CMOS(complementary mental oxide semiconductor) 이미지 센서이다.
반도체 칩(100)에는 전기적 연결 단자로 동작하는 전극 패드(120)가 적어도 하나 형성되고, 전극 패드(120)가 노출되도록 보호막(passivation layer)(130)이 형성된다.
전극 패드(120)는 알루미늄을 기반으로 하는 금속층, 예를 들어 알루미늄 재질만으로 구성되거나 알루미늄과 구리의 합금 재질로 구성될 수 있다.
보호막(130)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 재질로 구성될 수 있다.
반도체 칩(100)은 구조체(200)와 접합되는 면과 대향되는 일면(활성면)을 연 마하여 구조체(200) 보다 두께가 얇게 형성된다. 반도체 칩(100)의 두께는 20㎛ 이하로 형성되며, 바람직하게는 15㎛ 이하로 형성될 수 있다.
구조체(200)는 반도체 칩(100) 위에 접합되며, 전극 패드(120)와 대응되게 연결되어 외부와 전극 입출력 경로를 제공하는 연결통로(via hole)(210)가 구조체(200)를 관통하도록 적어도 하나 형성된다.
반도체 칩(100)과 구조체(200)를 본딩하기 위하여 반도체 칩(100)과 구조체(200) 사이에는 접착제 성분을 갖는 접합층(201)을 형성하는 것이 바람직하다. 여기서, 접착제는 열경화성 재료, 예를 들어 에폭시, 폴리이미드 등의 폴리머 재료와, 글래스 프릿(Glass Frit) 등의 무기질 재료와, 금속 재료를 사용하는 것이 바람직하다.
구조체(200)는 글래스(glass) 또는 실리콘(silicon) 기판인 것이 바람직하다.
노출된 전극 패드(120)와 구조체(200) 위에는 시드 금속층(Seed metal layer)(230)이 형성된다. 여기서, 시드 금속층(230)은 Ti/Cu층일 수 있다.
도전성 라인(300)은 전극 패드(120)와 외부 접속 단자(400)를 전기적으로 연결하도록 전도성 물질이 연결통로(210)에 매립되고 구조체(200) 위에 연장되어 형성된다.
도전성 라인(300)을 구성하는 전도성 물질은 Cr, Cu, Ni, Au, Ag, Al, W, Ti, Pb, 지르코늄(Zr) 또는 인듐 주석 화합물(Indium Tin Oxide: ITO) 중 선택된 재질이나 각 재질의 조합일 수 있다. 바람직하게 도전성 라인(300)은 Cr, Cu 또는 Ni 중 적어도 어느 하나를 포함하여 형성할 수 있다.
도전성 라인(300)은 구조체(200) 위 연장부위에 후술할 솔더 볼(solder ball)(401)들이 안착되는 외부 접속 영역, 예컨대 솔더 패드(301)가 적어도 하나 형성된다.
구조체(200)와 도전성 라인(300) 위에는 솔더 패드(301)가 노출되도록 절연층(203)이 형성될 수 있다. 여기서, 절연층(203)은 중합체(polymer)층이라고 하며, 폴리이미드(polyimide)를 포함할 수 있다. 절연층(203)은 절연 기능 이외에도 구조체(200)와 후술할 솔더 볼(401)의 접합 특성을 개선하는 응력 버퍼(Stress buffer) 또는 가동층(Movable layer)역할을 하게 된다.
외부 접속 단자(400)는 도전성 라인(300)과 전기적으로 접속되도록 외부 접속 영역 위에 형성된다. 예를 들어, 외부 접속 단자(400)는 외부 접속 영역인 솔더 패드(301)에 각각 부착되는 솔더 볼(401)을 포함하며, 각각의 솔더 볼(401)은 인쇄회로기판(미도시)에 전기적으로 접속된다.
본 실시예에서는 외부 접속 단자(400)가 솔더 볼(401)인 구성을 예시하였으나, 이에 한정되지 않고 외부 접속 단자(400)는 Cu, Au 또는 Ni 등의 금속 범프(metal bump)일 수도 있다.
상기와 같이 구성되는 웨이퍼 레벨 패키지는 도전성 라인(300)에 부착된 솔더 볼(401)을 통해 인쇄회로기판에 실장된다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 기술이 적용된 BSI형 CMOS 이미지 센서의 작동을 설명하는 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지를 CMOS 이미지 센서에 적용하는 경우에 수광면(a)을 형성하는 구조체(200), 예컨대 글래스 또는 실리콘 기판의 표면 위에 렌즈 및 필터로 구성되는 CMOS 광학 센서(110)를 포함하는 반도체 칩(100)을 배치하는 후면 조사(Back-side illumination: BSI)형 구조를 갖는다. 이러한 BSI형 CMOS 이미지 센서는 렌즈 및 필터를 통과한 입사광이 배선층(220)의 영향을 받지 않고 수광면(포토 다이오드)(a)을 형성하는 글래스 또는 실리콘 기판(200)의 단위 픽셀에 직접 입사되므로 광의 손실 및 노이즈 발생을 최소화하게 된다. 따라서, 광학 이미지 센서의 감도(화질) 등 광학 효율이 우수하다. 도면에는 도시된 바 없지만, 적외선 센서(IR 센서)에 적용되는 경우에 렌즈를 통과하지 않고 얇게 가동된 반도체 칩(100)의 후면을 통하여 광이 직접 수광면(a)에 입사될 수 있다.
또한, CMOS 이미지 센서의 활성면(b)을 연마하여 전체적인 반도체 칩(100)의 두께를 얇게 형성하므로, 제조 비용을 절감할 수 있다.
상술한 본 발명의 구성은 웨이퍼 레벨에서 수행된다. 즉, BSI형의 패키지 타입을 이용하되, 웨이퍼를 칩으로 분리하는 소잉(sawing) 공정 이전에 하나의 웨이퍼에 대해 수행된다. 이를 통해 웨이퍼 단위로 공정이 수행되고, 사용자의 필요에 따라, 칩을 분리하여 모듈화할 수 있는 잇점이 있다.
또한, 도 1 및 도 2에 개시된 구성들에서 반도체 칩(100)을 중심으로 광학 이미지 센서(110)와 대향되도록 컬러 필터들이 구비될 수 있다. 즉, 반도체 칩(100)을 중심으로 다수의 컬러 필터들은 광학 이미지 센서(110)와 마주보는 구성 을 취할 수도 있다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하는 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 적어도 하나의 전극 패드(120)가 형성되는 반도체 칩(100)을 제공한다. 보다 상세하게는, 반도체 칩(100)에 적어도 하나의 전극 패드(120)를 형성하고, 그 위에 보호막(130)을 도포한다. 그리고, 노광(exposure) 및 현상(development) 공정을 포함하는 포토 공정을 이용하여 전극 패드(120)의 표면이 노출되도록 보호막(130)의 일부를 식각한다. 본 실시예에서는, 반도체 칩(100)은 웨이퍼로부터 분리되는 단일 칩으로서, CMOS 이미지 센서 칩을 제공할 수 있다.
이어서, 도 3b에 도시된 바와 같이, 전극 패드(120)와 대응되는 위치에 연결통로(210)가 형성되는 구조체를 제공한다. 여기서 구조체(200)는 글래스 또는 실리콘 기판인 것이 바람직하다. 구조체(200)를 관통하는 연결통로는 레이저 드릴(laser drill) 또는 기계적 드릴(mechanical drill) 등 드릴 방법과 플라즈마(plasma)를 이용한 건식 식각(dry etching) 또는 반응 이온 식각(reactive ion etching) 등 식각 방법을 이용하여 형성할 수 있다.
예를 들어, 식각 방법으로 연결통로를 형성하는 경우, 도 4a 내지 도 4d에 도시된 바와 같이, 구조체(200)의 일면에 감광제, 예컨대, 포토레지스트(photoresist)(204)를 도포한다. 상기 포토레지스트(204)의 도포는 통상적인 스핀 코팅 이외에도 스프레이 코팅을 통해 수행할 수 있다. 그리고 포토레지스 트(204)에 포토 마스크(photo mask)를 사용하여 노광과 현상에 의한 패턴을 형성한다. 그리고 구조체(200)에서 전극 패드(120)에 대응하는 패턴 부위를 에칭 공정(etching process)에 의해 식각하여 연결통로(210)를 형성한다. 마지막으로, 구조체(200) 위의 포토레지스트(204) 패턴을 제거한다.
이어서, 도 3c에 도시된 바와 같이, 에폭시 등과 같은 접착제를 이용하여 반도체 칩(100)과 구조체(200)를 접합한다. 보다 상세하게는, 반도체 칩(100)과 구조체(200) 사이에 접착층(201)을 형성하고, 전극 패드(120)가 연결통로(210)를 통해 노출되도록 반도체 칩(100)과 구조체(200)를 본딩한다.
이어서, 도 3d 내지 도 3h에 도시된 바와 같이, 전극 패드(120)와 전기적으로 연결되는 도전성 라인(300)을 형성한다.
보다 상세하게는, 먼저, 도 3d에 도시된 바와 같이, 구조체(200)의 표면과 연결통로(210)의 내주면에 박막(202)을 형성한다. 예를 들어, 구조체(200)가 글래스 기판일 경우에는 스핀 코팅(spin coating) 또는 스크린 프린팅(screen printing) 방법을 이용하여 글래스 기판의 표면과 연결통로(210)의 내주면에 박막(202)을 형성한다. 그리고, 구조체(200)가 실리콘 기판일 경우에는 화상기상증착(Chemical Vapor Deposition: CVD) 방법을 이용하여 실리콘 기판의 표면과 연결통로(210)의 내주면에 박막(202)을 형성한다. 여기서, CVD 방법은 현재 상업적으로 이용되는 실리콘 박막제조 기술 중 가장 많이 활용되고 있는 기술로서, 증착이 일어나는 공간(chamber) 내를 진공 상태로 만들어 대기 중에 있는 공기로 인해 생길 수 있는 부산물의 밀도를 낮추고 증착 속도 등을 원활히 하는 방식이다.
이어서, 도 3e에 도시된 바와 같이, 노출된 전극 패드(120)와 박막층(202) 위에 시드 금속층(seed metal layer)(230)을 형성한다. 시드 금속층(230)은 일반적인 도금 공정(plating process)에 의해 Ti/Cu층으로 형성될 수 있다.
이어서, 도 3f에 도시된 바와 같이, 금속층(230) 위에 도전성 라인(300)을 정의하는 포토레지스트(PR) 패턴을 형성한다.
이어서, 도 3g에 도시된 바와 같이, 연결통로(210)에 전도성 물질을 매립하고 금속층(230) 위에 일부를 연장하여 도전성 라인(300)을 형성한다. 여기서, 도전성 라인(300)을 구성하는 전도성 물질은 Cr, Cu, Ni, Au, Ag, Al, W, Ti, Pb, 지르코늄(Zr) 또는 인듐 주석 화합물(Indium Tin Oxide: ITO) 중 선택된 재질이나 각 재질의 조합일 수 있다. 바람직하게 도전성 라인(300)은 Cr, Cu 또는 Ni 중 적어도 어느 하나를 포함하여 형성할 수 있다.
마지막으로, 도 3h에 도시된 바와 같이, 구조체(200) 위의 금속층(230)과 포토레지스트 패턴을 플라즈마 식각 공정을 통해 제거한다.
상술한 바와 같이 도전성 라인을 형성하고, 이어서, 도 3i에 도시된 바와 같이, 도전성 라인(300)의 일부를 노출시켜 외부 접속 영역, 예컨대 솔더 패드(301)를 형성하도록 구조체(200)와 도전성 라인(300) 위에 절연층(203)을 형성한다.
이어서, 도 3j에 도시된 바와 같이, 솔더 패드(301) 위에 외부 접속 단자(400)인 솔더 볼(401)을 부착한다. 솔더 볼(401)은 인쇄회로기판에 전기적으로 접속된다.
마지막으로, 도 3k에 도시된 바와 같이, 반도체 칩(100)과 구조체(200)의 접 합면과 대향되는 반도체 칩(100)의 일면(활성면)(b)을 연마하여 반도체 칩(100)의 두께를 얇게 형성하여 웨이퍼 레벨 패키지를 완성한다. 이때, 반도체 칩(100)은 두께가 20㎛ 이하, 바람직하게는 15㎛ 이하의 범위를 가지도록 연마하는 것이 바람직하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 기술이 적용된 BSI형 CMOS 이미지 센서의 작동을 설명하는 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하는 단면도들이다.
도 4a 내지 도 4d는 구조체에 연결통로를 형성하는 방법을 설명하는 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 칩 110 : 광학 이미지 센서
120 : 전극 패드 130 : 보호막
200 : 구조체 203 : 절연층
210 : 연결통로 230 : 금속층
300 : 도전성 라인 400 : 외부 접속 단자
401 : 솔더 볼

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  10. (a)적어도 하나의 전극 패드가 형성되는 반도체 칩을 제공하는 단계;
    (b)구조체의 상기 전극 패드와 대응되는 위치에 연결통로를 형성하는 단계;
    (c)상기 연결통로가 형성된 상기 구조체를 제공하는 단계;
    (d)상기 연결통로가 형성된 상기 구조체를 제공하는 단계 이후에, 상기 전극 패드가 상기 연결통로를 통해 노출되도록 상기 반도체 칩과 상기 구조체를 접합하는 단계;
    (e)상기 연결통로에 매립되고 상기 구조체 위에 연장되어 형성되며, 상기 전극 패드와 연결되는 도전성 라인을 형성하는 단계;
    (f)상기 도전성 라인의 일부를 노출시켜 외부 접속 영역을 형성하도록 상기 구조체와 상기 도전성 라인 위에 절연층을 형성하는 단계;
    (g)상기 외부 접속 영역 위에 적어도 하나의 외부 접속 단자를 형성하는 단계; 및
    (h)상기 반도체 칩과 상기 구조체의 접합면과 대향되는 상기 반도체 칩의 일면을 연마하여 상기 반도체 칩의 두께를 얇게 형성하는 단계를 포함하고,
    상기 (d)단계는, 상기 반도체 칩과 상기 구조체 사이에 접합층을 형성하여 상기 반도체 칩과 상기 구조체를 본딩하는 단계를 포함하며,
    상기 (e)단계는,
    (e1)상기 전극 패드와 상기 구조체 위에 금속층을 형성하는 단계;
    (e2)상기 금속층 위에 상기 도전성 라인을 정의하는 포토레지스트 패턴을 형성하는 단계;
    (e3)상기 연결통로에 전도성 물질을 매립하고 상기 금속층 위에 일부를 연장하여 도전성 라인을 형성하는 단계; 및
    (e4)상기 구조체 위의 상기 금속층과 상기 포토레지스트 패턴을 제거하는 단계를 포함하고,
    상기 구조체는 글래스 또는 실리콘인 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  11. 제 10 항에 있어서, 상기 (b)단계는,
    (b1)상기 구조체의 일면에 감광제를 도포하는 단계;
    (b2)상기 감광제에 포토 마스크를 사용하여 노광과 현상에 의한 패턴을 형성하는 단계;
    (b3)상기 구조체에서 상기 전극 패드에 대응하는 패턴 부위를 식각하여 연결 통로를 형성하는 단계; 및
    (b4)상기 구조체 위의 상기 감광제를 제거하는 단계를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
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