KR101101575B1 - 전력 증폭기용 셀프 믹싱 적응형 바이어스 회로 시스템 및 방법 - Google Patents

전력 증폭기용 셀프 믹싱 적응형 바이어스 회로 시스템 및 방법 Download PDF

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Abstract

믹서, 저역 통과 필터 또는 위상 시프터 및 바이어스 피딩 블록을 포함하는 셀프 믹싱 적응형 바이어스 회로를 제공하기 위한 시스템 및 방법이 개시된다. 셀프 믹싱 적응형 바이어스 회로는 입력 신호 전력 레벨에 따른 적응형 바이어스 신호를 생성할 수 있다. 입력 전력 레벨이 증가함에 따라, 적응형 바이어스 회로는 바이어스 전압 또는 바이어스 전류를 증가시켜, 종래의 바이어싱 기술에 비해 증폭기가 저전력 동작 레벨에서 전류 소모를 절약하게 하고 고전력 동작 레벨에서 더욱 우수한 선형성을 갖게한다. 더하여, 적응형 바이어스 출력 신호는 3차 상호변조 항(IM3)을 제가하여 선형성을 더욱 향상시킬 수 있다.
적응형, 바이어스, 셀프 믹싱(self-mixing), 전력 증폭기

Description

전력 증폭기용 셀프 믹싱 적응형 바이어스 회로 시스템 및 방법{SYSTEMS AND METHODS FOR SELF-MIXING ADAPTIVE BIAS CIRCUIT FOR POWER AMPLIFIER}
본 발명은 전력 증폭기에 관한 것으로, 더욱 상세하게는 전력 증폭기의 적응형 바이어스 시스템 및 방법에 관한 것이다.
일반적으로, 전력 증폭기는 바이어스 레벨 및 전류 전도각(conduction angle)에 따라 분류될 수 있다. 이 분류는 클래스-A, 클래스-B, 클래스-AB, 및 클래스-C 증폭기를 포함한다. 예를 들어, 클래스-A 증폭기는 가장 높은 선형성을 갖는 가장 높은 바이어스 레벨을 가지며, 클래스-C 증폭기는 가장 낮은 선형성을 갖는 가장 낮은 바이어스 레벨을 갖는다. 반대로, 클래스-A 증폭기는 가장 낮은 효율을 가지며, 클래스-C 증폭기는 가장 높은 효율을 갖는다. 이는 일반적으로 증폭기의 효율이 증폭기의 선형성보다 바이어스 조건에 상반된 반응을 갖기 때문이다.
전력 증폭기에 대한 대부분의 전형적인 적응형 바이어스 기법은 기본적인 구성으로서 신호 샘플러, 저역 통과 필터 및 전력 검출기 및 바이어스 피딩 블록을 포함한다. 도 1은 전형적인 적응형 바이어스 회로를 갖는 전형적인 전력 증폭기의 회로도이다. 또한, 도 1은 입력 신호가 투톤 신호(two-tone)인 경우 몇몇 지점에서 신호의 스펙트럼 및 시간 영역 신호를 도시한다. 도 1에 도시된 전력 증폭기에 대해, 출력 신호는 출력 샘플러에 의해 샘플링되고, 샘플링된 신호는 저역 통과 필터에 의해 필터링 된다. 필터링된 신호 전력은 전력 검출기에 의해 검출되고, 검출된 신호는 바이어스 피딩 블록을 통해 전력 증폭기로 제공된다. 전력 증폭기의 바이어스는 전력 증폭기의 출력 전력에 따라 동적으로 변화된다. 결과적으로, 적응형 바이어스 기법은 허용 왜곡 범위 내에서 효율을 최대화하도록 전력 증폭기를 조정한다.
본 발명은, 증폭기의 입력 및/또는 출력 전력의 레벨에 따라 증폭기의 바이어스를 적응적으로 제어할 수 있는 셀프 믹싱 적응형 바이어스 회로를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
본 발명은 믹서, 저역 통과 필터 및 바이어스 피딩 블록을 포함하는 셀프 믹싱(self-mixing) 적응형 바이어스 회로를 제공한다. 본 발명의 일실시형태에 따른 적응형 바이어스 회로는, 입력 신호 전력 레벨에 의존하는 게이트 바이어스 전압 또는 베이스 전류를 생성할 수 있다. 입력 전력 레벨이 상승함에 따라, 셀프 믹싱 적응형 바이어스 회로는 바이어스 전압 또는 바이어스 전류를 증가시킨다. 더하여, 적응형 바이어스 출력 신호는 3차 상호 변조 항(third-order intermodulation term)(IM3)를 삭제하는데 사용될 수 있다. 이로써 부가적인 효과로써 선형성을 향상시킬 수 있다.
본 발명의 일실시형태에 따르면, 셀프 믹싱 적응형 바이어스 회로가 제공된다. 상기 셀프 믹싱 적응형 바이어스 회로는, 증폭기의 출력 신호를 샘플링하여 샘플링된 출력 신호를 생성하는 신호 샘플러; 상기 샘플링된 출력 신호 및 상기 샘플링된 출력 신호와 동일한 캐리어 주파수를 갖는 상기 증폭기의 입력 신호를 믹싱하여 믹싱된 신호를 생성하는 믹서; 상기 믹싱된 신호로부터 고주파 성분을 제거하여 적응형 바이어스 신호를 생성하는 저역 통과 필터; 및 상기 증폭기의 입력에 상기 적응형 바이어스 신호를 제공하는 바이어스 피딩 블록을 포함할 수 있다.
본 발명의 다른 실시형태에 따르면, 다른 셀프 믹싱 적응형 바이어스 회로가 제공된다. 이 셀프 믹싱 적응형 바이어스 회로는, 증폭기의 출력 신호를 샘플링하여 샘플링된 출력 신호를 생성하는 신호 샘플러; 상기 샘플링된 출력 신호 및 상기 샘플링된 출력 신호와 동일한 캐리어 주파수를 갖는 상기 증폭기의 입력 신호와 믹싱하여, 기저대역 신호 및 2차 하모닉 신호를 갖는 믹싱된 신호를 생성하는 믹서; 상기 믹싱된 신호로부터 상기 기저대역 신호 또는 2차 하모닉 신호의 위상을 시프트하여, 상기 증폭기의 비선형성에 의해 생성되는 3차 상호변조(intermodulation) 항을 삭제하는 위상 시프터; 및 상기 증폭기의 입력 신호에 적응형 바이어스 신호를 제공하는 바이어스 피딩 블록을 포함할 수 있다.
본 발명에 따르면, 낮은 전력 영역에서는 증폭기의 허용 선형성 조건을 충족시키면서 더욱 우수한 효율을 얻을 수 있고, 높은 전력 영역에서는 증폭기의 허용 효율 조건을 충족시키면서 더욱 우수한 선형성을 얻을 수 있다.
더하여, 본 발명에 따르면, 적응형 바이어스 출력 신호는 3차 상호 변조 항(third-order intermodulation term)(IM3)를 삭제하는데 사용될 수 있다. 이로써 부가적인 효과로써 선형성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석되어서는 안 된다. 본 실시형태들은 출원을 위한 법적 요건들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.
본 발명의 일실시형태는, 전력 증폭기용 적응형 바이어스 회로를 제공한다. 전술한 바와 같이, 적응형 바이어스는 입력 및/또는 출력 전력 레벨에 기반하여 전력 증폭기의 성능을 향상 시키기 위해 적절한 바이어스를 생성하는 것이다. 즉, 증폭기의 바이어스가 적절하게 제어되는 경우, 고정된 바이어스를 갖는 증폭기에 비해 더 우수한 성능을 얻을 수 있다. 예를 들어, 전력 증폭기가 낮은 전력 영역에서 클래스 B에 가깝게 바이어스되고 높은 전력 영역에서 클래스 A에 가깝게 바이어스 되면, 낮은 전력 영역에서는 허용 선형성 조건을 충족시키면서 더욱 우수한 효율을 얻을 수 있고, 높은 전력 영역에서는 허용 효율 조건을 충족시키면서 더욱 우수한 선형성을 얻을 수 있다.
본 발명의 실시형태들에 대한 상세한 설명에서 금속 산화물 반도체 FET(MOSFET)와 같은 전계 효과 트랜지스터(FET)의 예를 기재하고 있으나, FET와 동등하게 양극성 접합 트랜지스터(BJT)가 대신 사용될 수 있다. 예를 들어, FET는 게이트, 소스 및 드레인을 갖는 반면 BJT는 베이스, 에미터 및 콜렉터를 가질 수 있 다. 따라서, 본 발명의 범위 내에서, FET의 게이트, 소스 또는 드레인은 BJT의 베이스, 에미터 또는 콜렉터로 대체될 수 있다.
도 2는 본 발명의 일실시형태에 따른 전력 증폭기(201) 및 셀프 믹싱 적응형 바이어스 회로를 포함하는 시스템(200)을 도시한 도면이다. 일반적으로, 전력 증폭기(201)는 무선 주파수(RF) 입력 신호(RFIN)를 증폭하여 RF 출력 신호(RFOUT)를 생성할 수 있다. 본 발명의 일실시형태에 따르면, 전력 증폭기(201)는 MOSFET 또는 BJT를 적어도 하나 포함하는 적어도 하나의 트랜지스터를 포함할 수 있다.
셀프 믹싱 적응형 바이어스 회로는 입력(RFIN) 및/또는 출력(RFOUT)의 전력 레벨에 기반하여 전력 증폭기의 동작을 위한 적절한 적응형 바이어스 신호를 생성할 수 있다. 도 2에 도시된 바와 같이, 셀프 믹싱 적응형 바이어스 회로는 신호 샘플러(202), 믹서(203), 저역 통과 필터(204) 및 바이어스 피딩 회로(또는 블록)(205)을 포함할 수 있다. 신호 샘플러(202)는 출력 신호(RFOUT)를 샘플링하여 샘플링된 출력 신호를 생성한다. 본 발명의 일실시형태에서, 신호 샘플러(202)는 캐패시터, 라인 커플러 또는 다른 장치를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 믹서(203)는 MOSFET 또는 BJT를 포함하는 적어도 하나의 트랜지스터를 포함할 수 있다. 저역 통과 필터(204)는 고주파 성분(RFIN/RFOUT의 캐리어 주파수)를 필터링하여 제거할 수 있다. 본 발명의 일실시형태에 따르면, 저역 통과 필터(204)는 적어도 하나의 캐패시터 및 선택적으로 적어도 하나의 저항을 포함할 수 있다. 바이어스 피딩 회로(또는 블록)(205)은 DC 레벨을 시프트하고 필터링된 적응형 바이어스를 전력 증폭기(201) 입력으로 제공한다. 예를 들어, 입력(RFIN)이 트랜지스 터 게이트(또는 베이스)에 연결되고 제1 전압(예를 들어, 0.5 V)에서 바이어스 되고, 저역 통과 필터(204)의 출력이 트랜지스터 드레인(또는 콜렉터)에 연결되고 상기 제1 전압보다 높은 제2 전압(예를 들어, 3.3 V)에서 바이어스 될 수 있다. DC 차단 캐패시터가 바이어스 피딩 회로(또는 블록)(205)에 사용되지 않을 수 있기 때문에, DC 레벨 시프트는 상기 제2 전압(예를 들어, 3.3 V)을 상기 제1 전압(예를 들어, 0.5 V)로 시프트하도록 바이어스 피딩 블록에 의해 수행될 수 있다. 본 발명의 일실시형태에 따르면, 바이어스 피딩 회로(또는 블록)(205)은 MOSFET 또는 BJT를 포함하는 적어도 하나의 트랜지스터를 포함할 수 있다.
계속 도 2를 참조하면, 본 발명의 일실시형태에 따르면, 입력 신호(RFIN)는 하모닉(harmonic) 및 상호변조(intermodulation) 성분을 포함하지 않는 순수 신호를 포함할 수 있다. 출력 신호(RFOUT)은 증폭된 입력 신호 뿐만 아니라 전력 증폭기(201)의 비선형성에 의해 생성된 하모닉 및 상호변조 성분을 포함할 수 있다. 본 발명의 일실시형태에서, 믹서(203)는 전력 증폭기 입력 신호 및 샘플러(202)에 의해 생성되는 샘플링된 출력 신호의 두 입력을 믹싱한다. 두 믹서 입력은 동일 캐리어 주파수를 가지므로(동일 주파수 믹싱을 셀프 믹싱(self-mixing)이라 함), 믹서(203)의 출력은 큰 2차 하모닉, 큰 기저대역 신호 및 작은 기본 신호(fundamental signal)의 누설 성분을 포함할 수 있다. 믹서(203)에 의한 셀프 믹싱된 신호 출력은 저역 통과 필터(204)에 제공될 수 있으며, 저역 통과 필터(204)는 고주파 성분을 필터링하여 적응형 바이어스 신호를 생성한다. 따라서, 저역 통과 필터(204)에 의한 적응형 바이어스 신호 출력은 캐리어 주파수의 셀프 믹싱에 의해 얻어진 기저대역 신호를 포함한다. 기저대역 신호를 포함하는 저역 통과된 신호를 포함하는 적응형 바이어스 신호는 저역 통과 필터(204)로부터 바이어스 피딩 회로(또는 블록)(205)를 통해 전력 증폭기(201)의 입력으로 제공될 수 있다. 바이어스 피딩 회로(또는 블록)(205)는 저역 통과 필터(204)로부터 수신된 적응형 바이어스 신호에 적용되는 단순한 DC 레벨 시프팅을 이용하여 적절한 바이어스 레벨을 생성한다. 입력 신호 및 출력 신호(RFIN 및 RFOUT)에 대응되는 입력 전력 및 출력 전력이 증가함에 따라, 믹서(203) 출력 전력이 증가하고, 믹서(203)에 의해 믹싱된 신호 출력은 저역 통과 필터(204)에 의해 점진적으로 저역 통과 필터링 되고, 바이어스 피딩 회로(또는 블록)(205)를 통해 전력 증폭기(201)의 입력으로 적응형 바이어서 신호로서 제공된다. 본 발명의 일실시형태에 따르면, 입력 및 출력 전력이 증가함에 따라, 전력 증폭기(201)의 MOSFET의 게이트 바이어스(또는 BJT의 베이스 전류)도 입력 신호(RFIN)의 포락선을 따라 증가한다.
도 3은 본 발명의 일실시형태에 따른 전력 증폭기 및 셀프 믹싱 적응형 바이어스 회로를 포함하는 시스템을 도시한 도면이다. 일반적으로, 전력 증폭기(306)는 무선 주파수(RF) 입력 신호(RFIN)를 증폭하여 RF 출력 신호(RFOUT)를 생성할 수 있다. 본 발명의 일실시형태에 따르면, 전력 증폭기(306)는 MOSFET 또는 BJT를 적어도 하나 포함하는 적어도 하나의 트랜지스터를 포함할 수 있다.
셀프 믹싱 적응형 바이어스 회로는 입력 및/또는 출력의 전력 레벨에 기반하여 전력 증폭기의 동작을 위한 적절한 적응형 바이어스 신호를 생성할 수 있다. 도 3에 도시된 바와 같이, 셀프 믹싱 적응형 바이어스 회로는 신호 샘플러(307), 믹 서(308), 위상 시프터(309) 및 바이어스 피딩 회로(또는 블록)(310)을 포함할 수 있다. 신호 샘플러(307)는 출력 신호(RFOUT)를 샘플링하여 샘플링된 출력 신호를 생성한다. 본 발명의 일실시형태에서, 신호 샘플러(307)는 캐패시터, 라인 커플러 또는 다른 장치를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 믹서(308)는 MOSFET 또는 BJT를 포함하는 적어도 하나의 트랜지스터를 포함할 수 있다. 위상 시프터(309)는 믹서(308) 출력 신호의 위상을 시프트하여 위상 시프트된 믹싱 신호를 생성할 수 있다. 본 발명의 일실시형태에 따르면, 위상 시프터(309)는 캐패시터를 포함할 수 있다. 바이어스 피딩 회로(또는 블록)(310)은 위상 시프트된 적응형 바이어스를 전력 증폭기(306) 입력으로 제공한다. 본 발명의 일실시형태에 따르면, 바이어스 피딩 회로(또는 블록)(310)은 MOSFET 또는 BJT를 포함하는 적어도 하나의 트랜지스터를 포함할 수 있다.
계속 도 3을 참조하면, 본 발명의 일실시형태에 따르면, 입력 신호(RFIN)는 하모닉(harmonic) 및 상호변조(intermodulation) 성분을 포함하지 않는 순수 신호를 포함할 수 있다. 출력 신호(RFOUT)은 증폭된 입력 신호 뿐만 아니라 전력 증폭기(306)의 비선형성에 의해 생성된 하모닉 및 상호변조 성분을 포함할 수 있다. 본 발명의 일실시형태에서, 믹서(308)는 전력 증폭기 입력 신호 및 샘플러(307)에 의해 생성되는 샘플링된 출력 신호의 두 입력을 믹싱한다. 두 믹서 입력은 동일 캐리어 주파수를 가지므로(동일 주파수 믹싱을 셀프 믹싱(self-mixing)이라 함), 믹서(308)의 출력은 큰 2차 하모닉, 큰 기저대역 신호 및 작은 기본 신호(fundamental signal)의 누설 성분을 포함할 수 있다. 믹서(308)에 의한 셀프 믹 싱된 신호 출력은 위상 시프터(309)에 제공될 수 있으며, 위상 시프터(309)는 믹서(308)에 의한 믹싱된 신호 출력의 위상을 시프트하여 적응형 바이어스 신호를 생성한다. 위상 시프트된 신호를 포함하는 적응형 바이어스 신호는 바이어스 피딩 회로(또는 블록)(310)를 통해 위상 시프터(309)에서 전력 증폭기(306)의 입력으로 제공될 수 있다. 전술한 바와 같이, 바이어스 피딩 회로(또는 블록)(310)는 적응형 바이어스 신호에 단순한 DC 레벨 시프팅을 제공할 수 있다. 위상 시프트된 기저대역 신호와, 2차 하모닉 신호 또는 기저대역 신호 및 위상 시프트된 2차 하모닉 신호는 추가적인 3차 상호 변조 항을 생성할 수 있다. 본 발명의 일실시형태에서, 추가적인 3차 상호 변조 항은 전력 증폭기(306)의 비선형성에 의해 생성되는 원(original) 3차 상호변조 항과 위상은 반대이고 동일한 진폭을 가질 수 있으므로, 3차 상호변조 항 출력은 상쇄된다. 3차 상호변조 항의 위상은 위상 시프터(309)에 의해 제어될 수 있으며, 3차 상호변호 항의 삽입 손실(또는 이득)이 믹서(308)에 의해 제어될 수 있다. 입력 신호 및 출력 신호(RFIN 및 RFOUT)에 대응되는 입력 전력 및 출력 전력이 증가함에 따라, 믹서(308) 출력 전력이 증가하고, 믹서(308)에 의해 믹싱된 신호 출력은 위상 시프트되어 전력증폭기(306)의 입력으로 제공될 수 있다. 따라서, 본 발명의 일실시형태에 따르면, 입력 및 출력 전력이 증가함에 따라, 전력 증폭기(306)의 MOSFET의 게이트 바이어스(또는 BJT의 베이스 전류)도 위상 시프트된 기저대역 및 2차 하모닉과 함께 입력 신호(RFIN)의 포락선을 따라 증가한다.
도 4는 본 발명의 일실시형태에 따른 전력 증폭기(402) 및 셀프 믹싱 적응형 바이어스 회로(404)의 회로도이다. 도 4의 회로도는 도 2 또는 도 3에 도시된 전력 증폭기 및 셀프 믹싱 적응형 바이어스 회로의 구현예를 도시한다.
도 4에 도시된 바와 같이, 전력 증폭기(402)는 입력 신호(RFIN)을 증폭하여 출력 신호(RFOUT)을 생성할 수 있다. 본 발명의 일실시형태에 따르면, 전력 증폭기(402)는 적어도 하나의 트랜지스터(411)을 포함할 수 있으며, 이 트랜지스터는 FET, 더욱 상세하게는 N 채널 MOSFET일 수 있다. 트랜지스터(411)은 게이트, 소스 및 드레인을 포함할 수 있다. 트랜지스터(411)의 소스는 접지에 연결될 수 있다. 트랜지스터(411)의 게이트는 입력 신호(RFIN) 및 적응형 바이어스 회로(404)에 연결될 수 있다. 트랜지스터(411)의 드레인은 출력 신호(RFOUT)를 제공할 수 있다. 또한, 트랜지스터(411)의 드레인은 적응형 바이어스 회로(404)에 연결될 뿐만 아니라 초크 인덕터(412)의 제1 종단에 연결될 수 있다. 초크 인덕터(412)의 제2 종단은 전원 전압(VDD)에 연결될 수 있다.
셀프 믹싱 적응형 바이어스 회로(404)는 신호 샘플러(406), 믹서(408), 필터 또는 위상 시프터(409) 및 바이어스 피딩 회로(또는 블록)(409)를 포함할 수 있다. 신호 샘플러(406)는, 출력 신호(RFOUT)를 수신하기 위해 제1 종단이 전력 증폭기(402)의 드레인에 연결되며 제2 종단이 믹서(408)의 트랜지스터(413)의 게이트에 연결된 캐패시터를 포함할 수 있다. 다른 예에서 신호 샘플러는, 출력 신호(RFOUT)에 전기적으로 연결되는 것이 아니라 자기적으로 결합되는 라인 커플러일 수 있다.심호 샘플러(406)는 출력 신호(RFOUT)를 샘플링하고 샘플링된 출력 신호를 믹서(408)에 제공할 수 있다.
믹서(408)는 트랜지스터(413)을 포함할 수 있다. 본 발명의 일실시형태에 따르면, 트랜지스터(413)는 FET, 더욱 상세하게는 N 채널 MOSFET일 수 있다. 트랜지스터(413)은 게이트, 드레인 및 소스를 가질 수 있다. 트랜지스터(413)의 게이트, 드레인 및 소스는 바이어스 저항(416, 417, 418)을 통해 각각 동일한 DC 레벨(기준 전압(VREF))에서 바이어스될 수 있다. 트랜지스터(413)는 게이트(믹서(408)의 제1 입력 포트)를 통해 신호 샘플러(406)으로부터의 샘플링된 출력 신호를 수신할 수 있다. 더하여, 트랜지스터(413)은 DC 차단 캐패시터(413)의 일 종단에 연결된 소스(믹서(408)의 제2 입력 포트)를 통해 전력증폭기(402)의 입력 신호를 수신할 수 있다. DC 차단 캐패시터(414)의 제2 종단은 트랜지스터(402)의 게이트 및 바이어스 피딩 회로(블록)(409)에 연결된다. 트랜지스터(413)는 믹서로서 동작하기 위해 게이트에서 높은 전압 스윙이 요구되는 FET 이며, 트랜지스터(411)의 드레인은 그 게이트에서보다 더욱 높은 전압 스윙을 가지므로, 트랜지스터(413)의 소스는 DC 차단 캐패시터(414)를 통해 전력 증폭기(402)의 게이트에 연결될 수 있다.
트랜지스터(413)을 포함하는 믹서(408)는 전력증폭기(402)의 입력 신호와 실플링된 출력 신호를 믹싱하여 트랜지스터(413)의 드레인(믹서(408)의 출력 포트)에 의해 출력되는 믹싱된 신호를 생성한다. 위상 시프터 또는 저역 통과 필터(408)는 트랜지스터(413)으로부터 믹싱된 신호를 입력 받는다. 위상 시프터 또는 저역 통과 필터(408)는 수신된 믹싱된 신호로부터 위상을 시프트하거나 고주파 성분을 제거하여 적응형 바이어스 신호를 생성한다. 쉬상 시프터 또는 저역 통과 필터(408)는 캐패시터(419)를 포함할 수 있다. 캐패시터(419)는 트랜지스터(413)의 드레인 및 바 이어스 피딩 회로(또는 블록)(409)의 트랜지스터(420)의 게이트에 연결된 제1 종단과, 접지에 연결된 제2 종단을 갖는다. 본 발명의 일실시형태에 따르면, 캐패시터(419)는 저역 통과 필터 또는 위상 시프터로 동작할 수 있다. 캐패시터(419)가 2차 하모닉을 제거할 수 있을 만큼 큰 경우 저역 통과 필터로 간주될 수 있다. 캐패시터(419)가 너무 작아 2차 하모닉을 제거할 수 없고 신호의 위상을 시프트할 정도인 경우에 위상 시프터로 간주될 수 있다. 즉, 위상 시프터는 믹서로(408)부터의 직렬 저항(series resister)(예를 들어, 트랜지스터(413)의 드레인 또는 콜렉터로부터의 저항)에 연결되는 캐패시터(419)(션트 캐패시터)를 포함할 수 있다.
필터 또는 위상 시프터(408)으로부터의 필터링된 또는 위상 시프트된 믹싱 신호를 포함하는 적응형 바이어스 신호는 바이어스 피딩 회로(또는 블록)(409)로 제공된다. 파이어스 피딩 회로(또는 블록)(409)은 적절한 DC 레벨 시프팅을 적용할 수 있으며, 트랜지스터(411)의 게이트를 통해 전력증폭기(402)의 입력에 위상 시프트된 또는 필터링된 적응형 바이어스 신호를 제공한다. 바이어스 피딩 회로(또는 블록)(409)는 제1 트랜지스터(420), 저항(422) 및 제2 트랜지스터(421)을 포함할 수 있다. 본 발명의 일실시형태에 따르면, 트랜지스터(420, 421)는 FET, 더욱 상세하게는 N 채널 MOSFET일 수 있다.
본 발명의 일실시형태에 따르면, 제1 트랜지스터(420)는 소스 팔로워(또는, FET 대신 BJT가 사용되는 경우 에미터 팔로워)로서 배치될 수 있다. 소스 팔로워는 (트랜지스터(413)의 드레인을 통해)믹서(408)의 출력의 전압 레벨을 시프트하여 전력증폭기(402)의 트랜지스터(411)의 게이트에 제공한다. 이를 위해, 제1 트랜지스 터(420)의 게이트는 캐패시터(필터 또는 위상 시프터(408))(419)의 제2 종단 및 트랜지스터(413)(믹서(408))의 게이트에 연결될 수 있다. 제1 트랜지스터(420)의 드레인은 기준전압(VREF)에 연결될 수 있다. 기준전압(VREF)은 바이어스 저항(416, 417, 418)을 통해 수동 트랜지스터(413)의 바이어스 뿐만 아니라 제1 트랜지스터(420)을 포함하는 소스 팔로워에 전류를 제공할 수 있다. 제1 트랜지스터(420)의 소스는 전력증폭기(402)의 트랜지스터(411)의 게이트에 연결될 수 있다. 따라서, 레벨이 시프트된 믹서 출력 신호가 전력증폭기(402)의 입력에 제공될 수 있다.
또한, 제1 트랜지스터(420)의 소스는 저항(422)의 제1 종단에 연결될 수 있으며, 저항(422)의 제2 종단은 다이오드 연결된 트랜지스터(421)의 드레인에 연결될 수 있다. 다이오드 연결된 트랜지스터(421)를 얻기 위해, 트랜지스터(421)의 게이트는 트랜지스터(421)의 드레인에 연결될 수 있다. 다이오드 연결된 트랜지스터(421)의 소스는 접지에 연결될 수 있다. 따라서, 다이오드 연결된 트랜지스터(421)와 저항(422)는 제1 트랜지스터(420)을 포함하는 소스 팔로워를 위한 전류 경로가 될 수 있다. 저항(422)는 다이오드 연결된 트랜지스터(421)을 통한 RF 신호 누설을 방지할 수 있다. 다른 실시형태에서, 다이오드 연결된 트랜지스터(421) 대신 다이오드가 사용될 수 있다.
셀프 믹싱 적응형 바이어스 회로(또는 블록)(409)의 초기 바이어스 전압은 기준 전압(VREF), 저항(422) 및 다이오드 연결된 트랜지스터(421)에 의해 결정될 수 있다. 입력 및 출력 전력이 증가함에 따라, 믹서(408)의 출력 전력은 증가한다. 믹서(408)의 출력 신호가 저역 통과 필터링 되거나 위상 시프트되어 적응형 바이어 스 신호가 생성된다. 저역 통과 필터링 되거나 위상 시프트된 믹싱 신호의 DC 레벨이 트랜지스터(420)을 포함하는 소스 팔로워를 이용하여 시프트되고, 레벨이 시프트된 적응형 바이어스 신호는 전력증폭기(402)의 트랜지스터(411)의 게이트로 제공된다. 따라서, 입력 및 출력 전력이 증가함에 따라 전력 증폭기(402)의 게이트 바이어스(또는, 전력증폭기(402)가 FET 대신 BJT가 사용하는 경우 베이스 전류)는 입력의 포락선을 따라 증가한다.
도 5는 본 발명의 다른 실시형태에 따른전력 증폭기(402) 및 셀프 믹싱 적응형 바이어스 회로의 회로도이다. 도 5의 셀프 믹싱 적응형 바이어스 회로(504)는, 소스 팔로워 또는 에미터 팔로워로서 동작하는 트랜지스터의 드레인이 기준 전압(VREF) 대신 전원 전압(VDD)에 연결된 점을 제외하고, 도 4의 셀프 믹싱 적응형 바이어스 회로(404)와 유사하다. 따라서, 전원 전압(VDD)는 소스 팔로워 또는 에미터 팔로워를 바이어스 하기 위해 기준 전압(VREF)와 독립적으로 사용될 수 있다. 전원 전압(VDD)에 따른 소스 팔로워 또는 에미터 팔로워의 바이어스는 증폭기(402)에 의해 수신되는 적응형 바이어스 전압 신호를 초기화 할 수 있다. 더하여, 기준 전압(VREF)은 바이어스 저항(416, 417, 418)을 통해 트랜지스터(믹서(408))(413)의 게이트, 드레인 및 소스를 바이어스 하는데 사용될 수 있다. 그러나, 기준 전압(VREF)은 믹서(408)으로 흐르는 전류를 필요로 하지 않으므로, 기준 전압(VREF) 생성 블록은 단순한 전압 분할(voltage dividing) 구조로 구현될 수 있다. 본 발명의 일실시형태에서, 전압 분할 구조는 전원 전압(VDD)와 접지 사이에 직렬 연결된 두 저항을 포함할 수 있으며, 분할된 전압은 두 직렬 연결된 저항의 중간 노드에서 얻을 수 있다. 따라서, 기준 전압(VREF) 생성 블록은 단일 반도체 칩 내에서 다른 블록과 함께 집적되기 용이하다.
도 6은 본 발명의 일실시형태에 따른, 캐스코드 전력 증폭기(602) 및 셀프 믹싱 적응형 바이어스 회로(604)를 도시한 회로도이다. 도 6에 도시한 바와 같이, 캐스코드 전력 증폭기(602)는 입력 신호(RFIN)을 증폭하여 출력 신호(RFOUT)를 생성하는 공통 소스 증폭기(650) 및 공통 게이트 증폭기(651)를 포함할 수 있다. 셀프 믹싱 적응형 바이어스 회로(604)는 캐스코드 증폭기(620)의 두 트랜지스터(650, 651) 사이의 노드에서 신호를 샘플링하는 신호 샘플러(606)와, 캐스코드 증폭기(602)의 입력 신호 및 두 트랜지스터(650, 651) 사이의 노드로부터 샘플링된 신호를 믹싱하는 믹서(608)와, 저역 통과 필터 또는 위상 시프터(619)와, 캐스코드 증폭기(602)의 입력에 필터링 또는 위상 시프트된 적응형 바이어스 신호를 제공하는 바이어스 피딩 회로(또는 블록)(609)를 포함할 수 있다.
계속 도 6을 참조하면, 캐스코드 증폭기(602)는 트랜지스터(650)의 게이트에서 입력 신호(RFIN)를 수신하며, 트랜지스터(651)의 드레인에서 증폭된 출력 신호(RFOUT)을 생성한다. 믹서(608)는, 바이어스 저항(656, 657, 658)을 통해 기준 전압(VREF)에서 각각 바이어스 되는 게이트, 드레인 및 소스를 갖는 트랜지스터(653)(예를 들어 FET)를 포함할 수 있다. 믹서(608)의 트랜지스터(653)의 게이트는, DC 차단 캐패시터(655)를 포함하는 신호 샘플러(606)을 통해 캐스토드 증폭기(602)의 두 트랜지스터(650, 651) 사이의 노드에 연결된다. 믹서(608)는 수동 믹서로서 동작하기 위해 그 게이트에서 높은 전압 스윙이 요구되는 FET(트랜지스 터(653))를 포함하고, 두 트랜지스터(650, 651) 사이의 노드가 게이트보다 더 높은 전압 스윙을 가지므로, 믹서(608)의 트랜지스터(653)의 소스는 DC 차단 캐패시터(654)를 통해 캐스코드 증폭기(602)의 입력과 연결될 수 있다. 더하여, 캐스코드 증폭기(602)의 출력 노드(RFOUT)가 셀프 믹싱 적응형 바이어스 회로(604)와 직접 연결되지 않으므로, 셀프 믹싱 적응형 바이어스 회로(604)에 대한 출력 전력 손실을 줄일 수 있다.
바이어스 피딩 회로(또는 블록)(609)의 트랜지스터(660)은 트랜지스터(650)의 게이트를 통해 캐스코드 증폭기(602)의 입력으로, 믹서(653)의 출력 전압 레벨을 시프트하여 제공하는 소스 팔로워로 배치될 수 있다. 바이어스 피딩 회로(또는 블록(609)의 일부를 형성하는 다이오드 연결된 트랜지스터(661) 및 저항(662)은 소스 팔로워(또는, FET 대신 BJT가 사용되는 경우 에미터 팔로워)로 배치되는 트랜지스터(660)에 대한 전류 경로를 제공할 수 있다. 저항(662)은 게이트가 드레인에 연결된 다이오드 연결된 트랜지스터(661)를 통한 RF 신호 누설을 방지할 수 있다. 트랜지스터(660)의 소스는 트랜지스터(650)의 게이트를 통해 캐스토드 전력 증폭기(602)의 입력과 연결될 수 있다. 따라서, 레벨 시프트된 믹서(608)의 출력 신호는 트랜지스터(650)의 게이트를 통해 캐스코드 증폭기(602)의 입력에 제공될 수 있다. 캐패시터(659)는 저역 통과 필터 또는 위상 시프터로 사용될 수 있다. 캐패시터(659)가 2차 하모닉을 제거할 수 있을 만큼 큰 경우 저역 통과 필터로 간주될 수 있다. 캐패시터(659)가 너무 작아 2차 하모닉을 제거할 수 없고 신호의 위상을 시프트할 정도인 경우에 위상 시프터로 간주될 수 있다. 트랜지스터(660)의 드레인은 전원 전압(VDD)와 연결될 수 있다. 셀프 믹싱 적응형 바이어스 회로(604)의 초기 바이어스 전압은 기준 전압(VREF), 저항(662) 및 다이오드 연결된 트랜지스터(661)에 의해 결정될 수 있다. 기준 전압(VREF)은 믹서(608)로 흐르는 전류를 필요로 하지 않으므로, 기준 전압(VREF) 생성 블록은 단순한 전압 분할(voltage dividing) 구조로 구현될 수 있다. 따라서, 기준 전압(VREF) 생성 블록은 다른 블록과 함께 집적되기 용이하다. 입력 및 출력 전력이 증가함에 따라 믹서(608)의 출력 전력이 증가한다. 믹서(608)의 출력 신호는 저역 통과 필터 또는 위상 시프터(608)에 의해 저역 통과 필터링 되거나 위상 시프트 되어 적응형 바이어스 신호를 생성한다. 적응형 바이어스 신호의 DC 레벨이 트랜지스터(660)을 포함하는 소스 팔로워(또는 에미터 팔로워)를 이용하여 시프트되고, 레벨 시프트된 신호는 트랜지스터(650)의 게이트를 통해 캐스코드 증폭기(602)의 입력으로 제공될 수 있다. 따라서, 입력 및 출력 전력이 증가함에 따라, 캐스코드 증폭기(602)의 트랜지스터(650)의 게이트 바이어스(또는, BJT가 사용된 경우 베이스 전류)는 입력의 포락선을 따라 증가한다.
도 7은 본 발명의 일실시형태에 따른, 차동 전력 증폭기(701) 및 셀프 믹싱 적응형 바이어스 회로를 포함하는 시스템(700)을 도시한다. 일반적으로, 차동 전력 증폭기(701)는 차동 입력 신호(RFIN+, RFIN-)를 증폭하고 차동 출력 신호(RFOUT+, RFOUT-)를 생성할 수 있다. 본 발명의 일실시형태에 따르면, 차동 증폭기는 FET 또는 BJT와 같은 트랜지스터들을 포함할 수 있다.
셀프 믹싱 적응형 바이어스 회로는 입력 및/또는 출력 전력 레벨에 기반하여 전력증폭기(701)의 동작을 위한 적절한 바이어스 신호를 생성하도록 동작할 수 있 다. 도 7에 도시된 바와 같이, 적응형 바이어스 회로는 출력 신호(RFOUT+, RFOUT-)를 각각 샘플링하는 두 개의 신호 샘플러(702, 703)와, 전력 증폭기(701)의 차동측 각 경로에서 입력 신호와 샘플링된 출력 신호를 믹싱하는 두 개의 믹서(704, 705)와, 전력 증폭기(701)의 차동측 각 경로에서 고주파 성분을 제거하는 두 개의 저역 통과 필터(706, 707)와, DC 레벨 시프팅을 제공하고 전력 증폭기(701)의 차동 입력에 필터링된 신호를 제공하는 두 개의 바이어스 피딩 블록(708, 709)를 포함할 수 있다.
도 8은 본 발명의 다른 실시형태에 따른, 차동 전력 증폭기(821) 및 셀프 믹싱 적응형 바이어스 회로를 포함하는 시스템(800)을 도시한다. 일반적으로, 차동 전력 증폭기(821)는 차동 입력 신호(RFIN+, RFIN-)를 증폭하고 차동 출력 신호(RFOUT+, RFOUT-)를 생성할 수 있다. 본 발명의 일실시형태에 따르면, 차동 증폭기는 FET 또는 BJT와 같은 트랜지스터들을 포함할 수 있다.
셀프 믹싱 적응형 바이어스 회로는 입력 및/또는 출력 전력 레벨에 기반하여 전력증폭기(821)의 동작을 위한 적절한 바이어스 신호를 생성하도록 동작할 수 있다. 도 8에 도시된 바와 같이, 적응형 바이어스 회로는 출력 신호(RFOUT+, RFOUT-)를 각각 샘플링하는 두 개의 신호 샘플러(822, 823)와, 전력 증폭기(821)의 차동측 각 경로에서 입력 신호와 샘플링된 출력 신호를 믹싱하는 두 개의 믹서(824, 825)와, 전력 증폭기(821)의 차동측 각 경로에서 믹서의 출력 신호의 위상을 시프트하는 두 개의 위상 시프터(826, 827)와, 전력 증폭기(821)의 차동 입력에 위상 시프트된 신호를 제공하는 두 개의 바이어스 피딩 블록(828, 829)을 포함할 수 있다.
본 발명의 일실시형태에 따르면, 셀프 믹싱 적응형 바이어스 회로는 하나 이상의 스테이지를 갖는 다중 스테이지 증폭기에 제공될 수 있다. 예를 들어, 도 9에 도시한 바와 같이, 제1 스테이지(930)와 제2 스테이지(950)가 존재할 수 있다. 제1 스테이지는 입력 신호(RFIN)을 수신하고 제2 스테이지(950)의 입력으로 수신되는 출력을 제공한다. 제2 스테이지(950)의 출력은 'RFOUT'이다. 제1 스테이지(930)는 셀프 믹싱 적응형 바이어스 회로를 갖는 구동 증폭기(901)를 포함할 수 있다. 제1 적응형 바이어스 회로는 신호 샘플러(902), 믹서(903), 저역 통과 필터 또는 위상 시프터(904) 및 바이어스 피딩 회로(또는 블록)(905)를 포함할 수 있다. 제2 스테이지(950)는 제2 셀프 밍싱 적응형 바이어스 회로와 함께 전력 증폭기(911)를 포함할 수 있다. 제2 적응형 바이어스 회로는 신호 샘플러(912), 믹서(913), 저역 통과 필터 또는 위상 시프터(914) 및 바이어스 피딩 회로(또는 블록)(915)를 포함할 수 있다. 더하여, 다중 셀프 믹싱 적응형 바이어스 회로는 다중 병렬 증폭기의 적어도 하나의 스테이지에 제공될 수 있다. 이 경우, 각각의 셀프 믹싱 적응형 바이어스 회로는 각각 서로 다른 초기 바이어스 및 서로 다른 적응형 바이어스 범위를 가질 수 있다.
전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해 낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.
도 1은 전형적인 전력 증폭기의 회로도.
도 2는 본 발명의 일실시형태에 따른 전력 증폭기 및 셀프 믹싱 적응형 바이어스 회로의 시스템 도면.
도 3은 본 발명의 다른 실시형태에 따른 전력 증폭기 및 셀프 믹싱 적응형 바이어스 회로의 시스템 도면.
도 4는 본 발명의 일실시형태에 따른 셀프 믹싱 적응형 바이어스 회로의 회로도.
도 5는 본 발명의 다른 실시형태에 따른 셀프 믹싱 적응형 바이어스 회로의 회로도.
도 6은 본 발명의 일실시형태에 따른 캐스코드 전력 증폭기 및 셀프 믹싱 적응형 바이어스 회로의 회로도.
도 7은 본 발명의 일실시형태에 따른, 두 개의 셀프 믹싱 적응형 바이어스 회로를 갖는 차동 전력 증폭기의 회로도.
도 8은 본 발명의 다른 실시형태에 따른, 두 개의 셀프 믹싱 적응형 바이어스 회로를 갖는 차동 전력 증폭기의 회로도.
도 9는 본 발명의 일실시예에 따른, 복수의 셀프 믹싱 적응형 바이어스 회로를 갖는 다중 스테이지 증폭기의 도면

Claims (20)

  1. 증폭기의 출력 신호를 샘플링하여 샘플링된 출력 신호를 생성하는 신호 샘플러;
    상기 샘플링된 출력 신호 및 상기 샘플링된 출력 신호와 동일한 캐리어 주파수를 갖는 상기 증폭기의 입력 신호를 믹싱하여 믹싱된 신호를 생성하는 믹서;
    상기 믹싱된 신호로부터 고주파 성분을 제거하여 적응형 바이어스 신호를 생성하는 저역 통과 필터; 및
    상기 증폭기의 입력에 상기 적응형 바이어스 신호를 제공하는 바이어스 피딩 블록을 포함하는 셀프 믹싱 적응형 바이어스 회로.
  2. 제1항에 있어서,
    상기 적응형 바이어스 신호는 상기 증폭기의 입력에서 수신되는 게이트 전압 또는 베이스 전류를 포함하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  3. 제1항에 있어서,
    상기 고주파 성분은 상기 동일한 캐리어 주파수 성분을 포함하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  4. 제1항에 있어서,
    상기 신호 샘플러는 상기 증폭기의 출력에 전기적으로 연결되거나 자기적으로 결합되는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  5. 제4항에 있어서,
    상기 신호 샘플러는, 상기 출력에 전기적으로 연결된 캐패시터 또는 상기 출력에 자기적으로 결합된 라인 커플러인 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  6. 제1항에 있어서,
    상기 믹서는 전계 효과 트랜지스터(FET)를 포함하는 수동 믹서인 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  7. 제6항에 있어서,
    상기 믹서의 전계 효과 트랜지스터는 게이트, 소스 및 드레인을 가지며,
    상기 게이트 및 소스는 각각 상기 샘플링된 출력 신호 및 상기 입력 신호의 입력단으로 사용되고, 상기 드레인은 상기 믹싱된 신호의 출력단으로 사용되며,
    상기 게이트, 소스 및 드레인은 각각 바이어싱 트랜지스터를 통해 동일한 직류 레벨에서 바이어스 되는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  8. 제1항에 있어서,
    상기 저역 통과 필터는 캐패시터인 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  9. 제1항에 있어서,
    상기 바이어스 피딩 블록은, 상기 증폭기의 입력에서 수신되기 이전에 상기 적응형 바이어스 신호에 대한 직류 레벨 시프팅을 제공하도록 동작하는 소스 팔로워 또는 에미터 팔로워인 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  10. 제9항에 있어서,
    상기 바이어스 피딩 블록은, 저항 및 상기 소스 팔로워 또는 에미터 팔로워에 대한 전류 경로를 제공하는 다이오드 연결된 트랜지스터를 포함하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  11. 제1항에 있어서,
    상기 증폭기는, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 캐스코드 증폭기이며, 상기 신호 샘플러는 상기 제1 트랜지스터와 제2 트랜지스터 사이의 연결노드로부터 출력되는 상기 출력 신호를 샘플링 하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  12. 제1항에 있어서,
    상기 증폭기는 제1 차동 출력 신호에 대응되는 제1 차동 입력 신호 및 제2 차동 출력 신호에 대응되는 제2 차동 입력 신호를 갖는 차동 증폭기이며,
    상기 신호 샘플러는 상기 제1 차동 출력 신호를 샘플링하고, 상기 믹서는 상기 샘플링된 출력 신호를 상기 제1 차동 입력 신호를 믹싱하여 상기 믹싱된 신호를 생성하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  13. 증폭기의 출력 신호를 샘플링하여 샘플링된 출력 신호를 생성하는 신호 샘플러;
    상기 샘플링된 출력 신호 및 상기 샘플링된 출력 신호와 동일한 캐리어 주파수를 갖는 상기 증폭기의 입력 신호와 믹싱하여, 기저대역 신호 및 2차 하모닉 신호를 갖는 믹싱된 신호를 생성하는 믹서;
    상기 믹싱된 신호로부터 상기 기저대역 신호 또는 2차 하모닉 신호의 위상을 시프트하여, 상기 증폭기의 비선형성에 의해 생성되는 3차 상호변조(intermodulation) 항을 삭제하는 위상 시프터; 및
    상기 증폭기의 입력 신호에 적응형 바이어스 신호를 제공하는 바이어스 피딩 블록
    을 포함하는 셀프 믹싱 적응형 바이어스 회로.
  14. 제13항에 있어서,
    상기 적응형 바이어스 신호는 상기 증폭기의 입력에서 수신되는 게이트 전압 도는 베이스 전류를 포함하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  15. 제13항에 있어서,
    상기 신호 샘플러는 상기 증폭기의 출력에 전기적으로 연결되거나 자기적으로 결합되는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  16. 제13항에 있어서,
    상기 믹서는 전계 효과 트랜지스터(FET)를 포함하는 수동 믹서인 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  17. 제13항에 있어서,
    상기 위상 시프터는 상기 믹서에 대한 병렬 캐패시터 및 직렬 저항을 포함하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  18. 제13항에 있어서,
    상기 바이어스 피딩 블록은, 상기 증폭기의 입력에서 수신되기 이전에 상기 적응형 바이어스 신호에 대한 직류 레벨 시프팅을 제공하도록 동작하는 소스 팔로워 또는 에미터 팔로워인 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  19. 제18항에 있어서,
    상기 바이어스 피딩 블록은, 저항 및 상기 소스 팔로워 또는 에미터 팔로워에 대한 전류 경로를 제공하는 다이오드 연결된 트랜지스터를 포함하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
  20. 제13항에 있어서,
    상기 증폭기는 제1 차동 출력 신호에 대응되는 제1 차동 입력 신호 및 제2 차동 출력 신호에 대응되는 제2 차동 입력 신호를 갖는 차동 증폭기이며,
    상기 신호 샘플러는 상기 제1 차동 출력 신호를 샘플링하고, 상기 믹서는 상기 샘플링된 출력 신호를 상기 제1 차동 입력 신호를 믹싱하여 상기 믹싱된 신호를 생성하는 것을 특징으로 하는 셀프 믹싱 적응형 바이어스 회로.
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