KR101100704B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101100704B1
KR101100704B1 KR1020040106938A KR20040106938A KR101100704B1 KR 101100704 B1 KR101100704 B1 KR 101100704B1 KR 1020040106938 A KR1020040106938 A KR 1020040106938A KR 20040106938 A KR20040106938 A KR 20040106938A KR 101100704 B1 KR101100704 B1 KR 101100704B1
Authority
KR
South Korea
Prior art keywords
etching
film
manufacturing
layer
semiconductor device
Prior art date
Application number
KR1020040106938A
Other languages
English (en)
Other versions
KR20060068286A (ko
Inventor
차한섭
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040106938A priority Critical patent/KR101100704B1/ko
Publication of KR20060068286A publication Critical patent/KR20060068286A/ko
Application granted granted Critical
Publication of KR101100704B1 publication Critical patent/KR101100704B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 소자 분리막 상부 에지부에 질화막 스페이서를 형성하여 콘택 오정렬시 소자 분리막을 형성하는 갭필 산화막의 손상을 방지하며, 반도체 기판 전면에 형성되는 식각 정지 질화막의 스트레스에 의한 소자 특성의 변화를 억제하고 상기 식각 정지 질화막에 의해 발생하던 중수소 열처리 공정의 방해를 방지하여 소자의 신뢰성을 향상시키는 기술을 나타낸다.

Description

반도체 소자의 제조 방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법 및 그 문제점을 도시한 단면도들.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법 및 그 문제점을 도시한 단면도들.
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4a 내지 도 4j는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
1, 10, 100, 200 : 반도체 기판 2, 20 : 소자 분리막
3, 85, 255 : 층간 절연막 4, 90, 260 : 콘택
30 : 게이트 산화막 40 : 게이트 폴리
50 : LDD 산화막 60 : LDD 질화막
70 : 소스/드레인 영역 80 : 식각 정지 질화막
105, 205 : 패드 산화막 110, 210 : 패드 질화막
115, 215 : 감광막 패턴 120, 220 : 트렌치
125 : 제 1 갭필 산화막 130 : 제 2 갭필 산화막
135, 245 : 질화막 140, 250 : 질화막 스페이서
230 : 라이너 질화막 240 : 갭필 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판의 소자 분리막 상부 에지부에 질화막 스페이서를 형성하여 콘택 오정렬시 소자 분리막을 형성하는 갭필 산화막의 손상을 방지하며, 반도체 기판 전면에 형성되는 식각 정지 질화막의 스트레스에 의한 소자 특성의 변화를 억제하고 상기 식각 정지 질화막에 의해 발생하던 중수소 열처리 공정의 방해를 방지하여 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법 및 그 문제점을 도시한 단면도들이다.
도 1a을 참조하면, 소자 분리막(2)이 형성된 반도체 기판(1)의 활성 영역에 콘택(3)을 형성한다.
도 1b를 참조하면, 종래 기술에 따라 콘택(3)을 형성하는 과정에서 콘택(3)이 오정렬되면서 산화막으로 형성된 소자 분리막(2)이 과도 식각(A)되어 손상되는 문제점이 있다.
최근에는 이러한 소자 분리막의 손상을 방지하기 위해 도 2a와 같이 반도체 기판 상부에 식각 정지 질화막을 형성하고 콘택을 형성한다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법 및 그 문제점을 도시한 단면도들이다.
도 2a을 참조하면, 반도체 기판(10) 상부에 소자 분리막(20) 및 게이트 전극을 형성한다. 이때, 상기 게이트 전극은 게이트 산화막(30) 및 게이트 폴리(40)로 구성되는 것이 바람직하다.
게이트 전극 측벽에 LDD 산화막(50) 및 LDD 질화막(60)을 형성하고 식각하여 LDD 스페이서를 형성한 후 이온 주입을 수행하여 소스/드레인 영역(70)을 형성한다.
다음에 상기 게이트 전극을 포함한 반도체 기판(10) 전면에 식각 정지 질화막(80)을 형성한다.
이때, 식각 정지 질화막(80)은 콘택을 형성하는 단계에서 오정렬이 발생할 경우 소자 분리막(20)을 구성하는 갭필 산화막이 과도 식각되는 것을 방지하기 위하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 소스/드레인 영역(50)에 접속되는 콘택(70)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 반도체 기판 상부에 형성된 식각 정지 질화막은 하부의 트랜지스터에 강한 스트레스를 인가하여 캐리어의 이동도를 변경시키기 때문에 소자의 특성이 변하게 되며, 소자의 신뢰성 개선을 위해 H2 열처리 공정 대신 수행되는 중수소 열처리 공정시 상기 중수소 분자가 확산 하는 것을 방해하여 신뢰성 개선에 문제점이 있다.
상기 문제점을 해결하기 위하여, 반도체 기판의 소자 분리막 상부 에지부에 질화막 스페이서를 형성하여 콘택 오정렬시 소자 분리막을 형성하는 갭필 산화막의 손상을 방지하며, 반도체 기판 전면에 형성되는 식각 정지 질화막의 스트레스에 의한 소자 특성의 변화를 억제하고 상기 식각 정지 질화막에 의해 발생하던 중수소 열처리 공정의 방해를 방지하여 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와,
상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성하는 단계와,
전체 표면에 제 1 갭필 산화막을 형성하고 상기 트렌치를 매립하는 제 2 갭필 산화막을 순차적으로 형성하는 단계와,
상기 패드 질화막이 노출될때까지 평탄화 식각하고 상기 패드 질화막을 제거하는 단계와,
상기 제 1 및 제 2 갭필 산화막의 측벽을 일부 식각하되, 일부만 제 2 갭필 산화막의 측벽이 노출되도록 상기 제 1 갭필 산화막이 더 식각되는 단계와,
상기 제 1 및 제 2 갭필 산화막 측벽에 질화막 스페이서를 형성하는 단계
를 포함하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와,
상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성하는 단계와,
상기 트렌치 내벽에 측벽 산화막을 형성하는 단계와,
상기 트렌치를 포함하는 반도체 기판 전면에 라이너 질화막을 형성하는 단계와,
상기 트렌치를 매립하는 갭필 산화막을 형성하는 단계와,
상기 라이너 질화막이 노출될때까지 평탄화 식각하는 단계와,
상기 라이너 질화막 및 패드 질화막을 식각하되, 상기 라이너 질화막은 상기 반도체 기판 표면으로부터 소정 깊이가 식각 되도록 식각하는 단계와,
상기 갭필 산화막의 측벽을 일부 식각하는 단계와,
상기 갭필 산화막 측벽에 질화막 스페이서를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 제 1 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(105), 패드 질화막(110) 및 소자 분리 영역이 정의된 감광막 패턴(115)을 순차적으로 형성한다.
도 3b를 참조하면, 감광막 패턴(115)를 마스크로 패드 질화막(110) 및 패드 산화막(105)을 식각하여 트렌치(120)를 형성한다.
도 3c를 참조하면, 제 1 갭필 산화막(125) 및 제 2 갭필 산화막(130)을 순차적으로 형성하여 상기 트렌치를 매립한다.
이때, 제 1 갭필 산화막(125)은 USG 또는 TEOS막을 사용하여 200 내지 1000Å의 두께로 형성하며, 제 2 갭필 산화막(130)은 HDP 산화막으로 형성하는 것이 바람직하다.
도 3d를 참조하면, 패드 질화막(110)이 노출될때까지 제 1 및 제 2 갭필 산화막(125, 130)을 평탄화 식각한다. 상기 평탄화 식각 공정에서 상기 제 1 및 제 2 갭필 산화막(125, 130)은 100 내지 700Å의 두께로 식각되는 것이 바람직하다.
도 3e를 참조하면, 패드 질화막(110)을 제거한다.
도 3f를 참조하면, 제 1 갭필 산화막(125) 및 제 2 갭필 산화막(130)의 측벽을 일부 식각하되, 제 1 갭필 산화막(125)이 더 식각된다.
상기 식각 공정은 HF 또는 BOE 수용액을 이용한 습식 식각 공정으로 수행되며, 제 1 갭필 산화막(125)은 제 2 갭필 산화막(130)에 대하여 높은 식각 선택비를 가져 'B'와 같이 제 1 갭필 산화막(125)이 더 많이 식각되는 것이 바람직하다. 이에 따라 일부만 제 2 갭필 산화막(130)의 측벽이 노출되게 된다.
도 3g를 참조하면, 상기 소자 분리 영역을 포함하는 반도체 기판(100) 전체 표면에 질화막(135)을 형성한다.
여기서, 질화막(135)은 200 내지 800Å의 두께로 형성하는 것이 바람직하다.
도 3h를 참조하면, 상기 활성 영역 상부의 질화막(135)을 식각하여 제 1 갭필 산화막(125) 및 제 2 갭필 산화막(130) 측벽에 질화막 스페이서(140)를 형성한다.
도 3i를 참조하면, 상기 반도체 기판 전면에 층간 절연막(145)을 형성하고 층간 절연막(145)을 식각하여 상기 활성 영역을 연결시키는 콘택(150)을 형성한다.
이하에서는 본 발명의 제 2 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4a 내지 도 4j는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 4a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(205), 패드 질화막(210) 및 소자 분리 영역이 정의된 감광막 패턴(215)을 순차적으로 형성한다.
도 4b를 참조하면, 감광막 패턴(215)를 마스크로 패드 질화막(210) 및 패드 산화막(205)을 식각하여 트렌치(220)를 형성한다.
도 4c를 참조하면, 트렌치(220) 내벽에 측벽 산화막(225)을 형성한다.
도 4d를 참조하면, 트렌치(220)를 포함하는 반도체 기판(200) 전면에 라이너 질화막(230)을 형성한 후 트렌치(220)를 매립하는 갭필 산화막(240)을 형성한다.
여기서, 라이너 질화막(230)은 200 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 4e를 참조하면, 라이너 질화막(230)이 노출될때까지 평탄화 식각 공정을 수행한다.
도 4f를 참조하면, 상기 라이너 질화막(230) 및 패드 질화막(210)을 식각하여 제거하되, 라이너 질화막(230)은 과도 식각한다.
이때, 라이너 질화막(230)은 패드 산화막(205)이 형성된 상기 반도체 기판 표면으로부터 200 내지 100Å의 깊이가 과도 식각되어 'C'와 같이 갭필 산화막(240) 및 측벽 산화막(225) 사이에 틈이 생기도록 하는것이 바람직하다. 상기 과도 식각 공정은 인산 용액으로 식각 시간을 증가시켜 수행하는 것이 바람직하다.
도 4g를 참조하면, 갭필 산화막(240)의 측벽을 일부 식각한다.
갭필 산화막(240) 식각시 HF 또는 BOE 수용액을 사용하여 습식 식각을 수행하며, 100 내지 800Å의 두께로 식각하는 것이 바람직하다. 이때, 갭필 산화막(240)의 측벽이 일부 식각되는 것이 바람직하다.
도 4h를 참조하면, 상기 소자 분리 영역을 포함한 반도체 기판 전면에 질화막(245)을 형성한다.
여기서, 질화막(245)은 300 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 4i를 참조하면, 질화막(245)을 식각하여 갭필 산화막(240) 측벽에 질화막 스페이서(250)를 형성한다.
도 4j를 참조하면, 상기 반도체 기판 상부에 층간 절연막(255)을 형성하고, 층간 절연막(255)을 식각하여 활성 영역을 연결시키는 콘택(260)을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 소자 분리막 상부 에지부에 질화막 스페이서를 형성하여 콘택 오정렬시 소자 분리막을 형성하는 갭필 산화막의 손상을 방지하며, 반도체 기판 전면에 형성되는 식각 정지 질화막의 스트레스에 의한 소자 특성의 변화를 억제하고 상기 식각 정지 질화막에 의해 발생하던 중수소 열처리 공정의 방해를 방지하여 소자의 신뢰성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성하는 단계;
    전체 표면에 제 1 갭필 산화막을 형성하고 상기 트렌치를 매립하는 제 2 갭필 산화막을 순차적으로 형성하는 단계;
    상기 패드 질화막이 노출될때까지 평탄화 식각하고 상기 패드 질화막을 제거하는 단계;
    상기 제 1 및 제 2 갭필 산화막의 측벽을 일부 식각하되, 일부만 제 2 갭필 산화막의 측벽이 노출되도록 상기 제 1 갭필 산화막이 더 식각되는 단계; 및
    상기 제 1 및 제 2 갭필 산화막 측벽에 질화막 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 갭필 산화막은 200 내지 1000Å 두께의 USG 또는 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 갭필 산화막은 HDP 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 평탄화 식각 공정에서 상기 제 1 및 제 2 갭필 산화막은 100 내지 700Å의 두께가 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 갭필 산화막은 HF 또는 BOE 수용액을 이용한 습식 식각 공정에서 상기 제 2 갭필 산화막과 식각 선택비 차이를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 질화막은 200 내지 800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 측벽 산화막을 형성하는 단계;
    상기 트렌치를 포함하는 반도체 기판 전면에 라이너 질화막을 형성하는 단계;
    상기 트렌치를 매립하는 갭필 산화막을 형성하는 단계;
    상기 라이너 질화막이 노출될때까지 평탄화 식각하는 단계;
    상기 라이너 질화막 및 패드 질화막을 식각하되, 상기 라이너 질화막은 상기 반도체 기판 표면으로부터 소정 깊이가 식각 되도록 식각하는 단계;
    상기 갭필 산화막의 측벽을 일부 식각하는 단계; 및
    상기 갭필 산화막 측벽에 질화막 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 라이너 질화막은 200 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 라이너 질화막은 상기 반도체 기판 표면으로부터 200 내지 100Å의 깊이가 식각되도록 과도 식각을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 갭필 산화막 측벽 식각시 HF 또는 BOE 수용액을 사용하여 습식 식각을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 갭필 산화막을 100 내지 800Å의 두께로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 7 항에 있어서,
    상기 질화막은 300 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020040106938A 2004-12-16 2004-12-16 반도체 소자의 제조 방법 KR101100704B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040106938A KR101100704B1 (ko) 2004-12-16 2004-12-16 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040106938A KR101100704B1 (ko) 2004-12-16 2004-12-16 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060068286A KR20060068286A (ko) 2006-06-21
KR101100704B1 true KR101100704B1 (ko) 2011-12-30

Family

ID=37162617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040106938A KR101100704B1 (ko) 2004-12-16 2004-12-16 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR101100704B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842507B1 (ko) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010075946A (ko) * 2000-01-21 2001-08-11 윤종용 무경계 콘택 구조체 및 그 형성방법
KR20030000675A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20040002241A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20040043954A (ko) * 2002-11-20 2004-05-27 삼성전자주식회사 반도체소자의 트렌치 소자분리 방법
KR20040046072A (ko) * 2002-11-26 2004-06-05 삼성전자주식회사 반도체 소자의 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010075946A (ko) * 2000-01-21 2001-08-11 윤종용 무경계 콘택 구조체 및 그 형성방법
KR20030000675A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20040002241A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20040043954A (ko) * 2002-11-20 2004-05-27 삼성전자주식회사 반도체소자의 트렌치 소자분리 방법
KR20040046072A (ko) * 2002-11-26 2004-06-05 삼성전자주식회사 반도체 소자의 형성방법

Also Published As

Publication number Publication date
KR20060068286A (ko) 2006-06-21

Similar Documents

Publication Publication Date Title
KR100607351B1 (ko) 플래쉬 메모리 소자의 제조방법
US8927388B2 (en) Method of fabricating dielectric layer and shallow trench isolation
KR100674896B1 (ko) 반도체 집적회로의 트렌치 소자 분리 방법
US20060216917A1 (en) Method for forming recess gate of semiconductor device
KR101051158B1 (ko) Ｍｏｓｆｅｔ 제조 방법
KR101100704B1 (ko) 반도체 소자의 제조 방법
KR101038315B1 (ko) 반도체 소자 및 그의 제조방법
KR100733685B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100647397B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR20060058545A (ko) 반도체 소자의 제조 방법
KR20060000483A (ko) 반도체 소자의 제조방법
KR100403317B1 (ko) 반도체소자의 제조방법
KR101119739B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR20070046399A (ko) 반도체 소자의 제조 방법
KR101012438B1 (ko) 반도체 소자의 제조방법
KR20080089016A (ko) 반도체 소자의 제조 방법
KR20060058547A (ko) 반도체 소자의 제조 방법
KR100629694B1 (ko) 반도체 소자 제조 방법
KR100508533B1 (ko) 반도체 소자의 리버스 트렌치 제조 방법
KR100608375B1 (ko) 반도체 소자의 게이트 형성방법
KR101031484B1 (ko) 반도체 소자 및 그 형성 방법
KR20030045216A (ko) 반도체 소자의 트렌치 형성 방법
KR20070078230A (ko) 반도체 소자의 트랜지스터 제조방법
KR100645836B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR20060062525A (ko) 리세스 게이트를 갖는 반도체소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee