KR101098443B1 - Method for forming isolation layer in semiconductor device - Google Patents

Method for forming isolation layer in semiconductor device Download PDF

Info

Publication number
KR101098443B1
KR101098443B1 KR1020050036462A KR20050036462A KR101098443B1 KR 101098443 B1 KR101098443 B1 KR 101098443B1 KR 1020050036462 A KR1020050036462 A KR 1020050036462A KR 20050036462 A KR20050036462 A KR 20050036462A KR 101098443 B1 KR101098443 B1 KR 101098443B1
Authority
KR
South Korea
Prior art keywords
trench
heat treatment
mask pattern
film
semiconductor device
Prior art date
Application number
KR1020050036462A
Other languages
Korean (ko)
Other versions
KR20060113214A (en
Inventor
황경진
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050036462A priority Critical patent/KR101098443B1/en
Publication of KR20060113214A publication Critical patent/KR20060113214A/en
Application granted granted Critical
Publication of KR101098443B1 publication Critical patent/KR101098443B1/en

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47C—CHAIRS; SOFAS; BEDS
    • A47C13/00—Convertible chairs, stools or benches
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47C—CHAIRS; SOFAS; BEDS
    • A47C7/00—Parts, details, or accessories of chairs or stools
    • A47C7/62—Accessories for chairs
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/02—Stairways; Layouts thereof
    • E04F11/04—Movable stairways, e.g. of loft ladders which may or may not be concealable or extensible
    • E04F11/06—Movable stairways, e.g. of loft ladders which may or may not be concealable or extensible collapsible, e.g. folding, telescopic
    • E04F11/062—Movable stairways, e.g. of loft ladders which may or may not be concealable or extensible collapsible, e.g. folding, telescopic folding
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06C—LADDERS
    • E06C1/00—Ladders in general
    • E06C1/005—Ladders in use as furniture or ladders in relation to furniture, e.g. in cupboards

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 트렌치의 엣지 부분이 샤프한 프로파일을 가짐으로써 발생하는 전계 집중 및 험프와 같은 문제점을 방지하여 소자 특성을 개선하는데 적합한 반도체 소자의 소자분리막 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 마스크 패턴과 상기 트렌치의 측벽 상부 영역 만에 산화방지막을 형성하여 제 1 열처리를 실시하여 상기 트렌치 바텀 코너를 산화시키는 단계; 상기 트렌치를 포함하는 전면에 갭필 산화막을 형성하는 단계; 상기 마스크 패턴이 노출될 때까지 갭필 산화막을 과도 연마하는 단계; 및 상기 마스크 패턴을 제거하고, 제 2 열처리를 실시하여 상기 트렌치 탑 코너를 산화시키는 단계를 포함한다.The present invention is to provide a method for forming a device isolation film of a semiconductor device suitable for improving device characteristics by preventing problems such as electric field concentration and hump caused by the sharp profile of the edge portion of the trench, the semiconductor of the present invention for this A device isolation film forming method of a device includes forming a mask pattern on a semiconductor substrate; Selectively etching the semiconductor substrate using the mask pattern as an etching barrier to form a trench; Oxidizing the trench bottom corner by forming an anti-oxidation film only on the mask pattern and an upper region of the sidewalls of the trench to perform a first heat treatment; Forming a gapfill oxide film on the entire surface including the trench; Overpolishing the gapfill oxide layer until the mask pattern is exposed; And removing the mask pattern and performing a second heat treatment to oxidize the trench top corners.

STI, 탑 코너 라운딩, 바텀 코너 라운딩, 열처리 STI, Top Corner Rounding, Bottom Corner Rounding, Heat Treated

Description

반도체 소자의 소자분리막 형성 방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE} METHODS FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 단면도와 그래프,1A to 1E are cross-sectional views and graphs illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art;

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 단면도. 2A to 2H are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드 산화막21 semiconductor substrate 22 pad oxide film

23 : 패드 질화막 24 : 트렌치23: pad nitride film 24: trench

25 : 라이너 질화막 26 : 갭필 산화막25 liner nitride film 26 gap gap oxide film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자간 분리 (isolation)를 진행할 수 있는 반도체 소자의 소자분리막 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a device isolation film of a semiconductor device capable of performing isolation between semiconductor devices.

실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성 영역의 크기 및 후공정 단계의 공정 마진을 좌우하게 되기 때문에 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것 뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다.Semiconductor devices formed on silicon wafers include device isolation regions for electrically separating individual circuit patterns. Formation of device isolation regions is an initial step in all manufacturing steps, and the size of each individual device is reduced as the semiconductor device becomes highly integrated and miniaturized because the size of the active area and the process margin of the post-process step are influenced. In addition to reducing the number of device isolation regions, research is being actively conducted.

일반적으로, 반도체 장치의 제조에 널리 이용되는 로코스(Local Oxidation of Silicon; 이하 'LOCOS') 소자 분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈 비크(Bird' Beak)에 의한 펀치 스루(punch through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.In general, the Local Oxidation of Silicon (LOCOS) device isolation method, which is widely used in the manufacture of semiconductor devices, has the advantage of a simple process, but the width of the device isolation region is high in semiconductor devices having a high density of 256M DRAM or higher. As this decrease, the limit is reached due to the punch through caused by Bird 'Beak and the reduction of the thickness of the device isolation layer.

이에 따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트렌치를 이용한 소자 분리 방법, 예컨대 쉘로우 트렌치 분리(Shallow Trench Isolation; 이하 'STI')가 제안되었다.Accordingly, a device isolation method using trenches, such as shallow trench isolation (STI), has been proposed as a technique suitable for device isolation of highly integrated semiconductor devices.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 나타낸 단면도와 그래프이다.1A to 1E are cross-sectional views and graphs illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12)을 증착하고, 패드 산화막(12)을 패터닝하기 위한 패드 질화막(13)을 형성한다. 이 때, 패드 질화막(13)은 패드 질화막(13) 상에 패터닝을 위한 위한 마스크(도시하지 않음)를 형성한 후, 마스크를 식각 베리어로 패드 질화막(13)을 패터닝하여 형성된 것이며, 패터닝을 실시한 후 마스크를 제거한다. As shown in FIG. 1A, a pad oxide film 12 is deposited on the semiconductor substrate 11, and a pad nitride film 13 for patterning the pad oxide film 12 is formed. In this case, the pad nitride film 13 is formed by forming a mask (not shown) for patterning on the pad nitride film 13 and then patterning the pad nitride film 13 as an etch barrier, and patterning is performed. Then remove the mask.

도 1b에 도시된 바와 같이, 패드 질화막(13)을 식각 베리어로 패드 산화막(12)을 식각한 후, 패드 질화막(13)과 패드 산화막(12)이 적층된 트렌치 마스크 패턴(12, 13)을 식각 베리어로 반도체 기판(11)을 선택적으로 식각하여 트렌치(14)를 형성한다.As shown in FIG. 1B, after etching the pad oxide layer 12 using the pad nitride layer 13 as an etching barrier, the trench mask patterns 12 and 13 in which the pad nitride layer 13 and the pad oxide layer 12 are stacked are formed. The trench 14 may be formed by selectively etching the semiconductor substrate 11 as an etching barrier.

도 1c에 도시된 바와 같이, 트렌치(14)를 포함하는 결과물의 전면에 트렌치(14)를 충분히 매립할 수 있을 정도의 두께로 갭필 산화막(15)을 증착한다.As shown in FIG. 1C, the gapfill oxide film 15 is deposited to a thickness such that the trench 14 may be sufficiently buried in the entire surface of the resultant including the trench 14.

이 때, 갭필 산화막(15)은 고밀도 플라즈마 산화막(high density plasma oxide; HDP oxide)를 사용한다. 또는, CVD 산화막으로 USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate)를 단독 도는 이들의 조합을 사용하기도 한다. 이러한 물질들은 열적 성장된 산화막(thermal oxidation)에 비해 열 다발(heat budget)이 적고 공정 스루풋이 좋아 게미컬을 이용한 습식 식각 공정이나 세정 공정에 대한 식각 속도가 빠르다.At this time, the gap fill oxide film 15 uses a high density plasma oxide (HDP oxide). Alternatively, a combination of these may be used, which alone turns USG (Undoped Silicate Glass) and TEOS (Tetra Ethyl Ortho Silicate) as the CVD oxide film. These materials have a lower heat budget and better process throughput than thermally grown oxides, resulting in faster etching rates for wet or cleaning processes using chemicals.

도 1d에 도시된 바와 같이, 화학적 기계적 연마(chemical mechanical polishing; 이하 'CMP')를 실시하여 패드 질화막(13)이 노출될 때까지 갭필 산화막(15a)을 평탄화므로써, 반도체 기판(11)을 소자분리 영역과 액티브 영역으로 구분한다. As shown in FIG. 1D, the semiconductor substrate 11 is formed by performing chemical mechanical polishing (CMP) to planarize the gap fill oxide film 15a until the pad nitride film 13 is exposed. It is divided into a separation area and an active area.

이어서, 후속 공정으로 인산 용액(H3PO4)을 이용하여 패드 질화막(13)을 제거한다. Subsequently, the pad nitride film 13 is removed using a phosphoric acid solution (H 3 PO 4 ) in a subsequent step.

도 1e는 트렌치 엣지 부분에 스트레스가 집중됨을 시뮬레이션한 그래프로서, STI 탑 코너 엣지 및 바텀 코너 엣지가 라운딩하게 되지 않으면 더 많은 스트레스가 집중됨을 알 수 있다.Figure 1e is a graph simulating the concentration of stress in the trench edge portion, it can be seen that more stress is concentrated if the STI top corner edge and bottom corner edge is not rounded.

상술한 종래의 STI 형성 기술은 소자의 고집적화와 소자 간의 우수한 절연 능력에도 불구하고, STI 탑 코너(도 1d의 'B') 및 바텀 코너(도 1d의 'A')의 엣지 부분에서의 험프(hump) 특성으로 인하여 그 문제점을 드러내고 있다.The above-described conventional STI forming technique, despite the high integration of the device and the excellent insulation ability between the devices, the hump at the edge portion of the STI top corner ('B' in FIG. 1D) and the bottom corner ('A' in FIG. 1D) ( The problem is revealed due to the hump) characteristic.

험프 특성은 소자가 동작 전압 이전에 미리 턴-온(turn on)되는 현상으로 그 원인은 STI 탑 엣지 부분이 샤프한(sharp) 프로파일을 가짐으로써, 이 부분에 전기적(electrical), 기계적(mechanical)인 스트레스가 집중되면서 발생하는 것으로 알려져 있다.The hump characteristic is that the device is turned on before the operating voltage in advance, and this is caused by the sharp profile of the STI top edge, which is an electrical and mechanical It is known to occur when stress is concentrated.

이 부분(STI 탑 코너, 바텀 코너)을 라운딩 시키기 위하여 트렌치를 2 단계로 플라즈마 식각하는 기술 또는 HDP 어닐링 등의 다양한 방법들이 연구되어지고 있다.In order to round the portion (STI top corner, bottom corner), various methods such as plasma etching of the trench in two stages or HDP annealing have been studied.

여기서, HDP 어닐 등의 높은 열공정은 열처리로 인한 탑 코너 라운딩을 유도하고자 하는 것이지만 높은 열로 인하여 필드 산화막에서의 스트레스 증가를 야기하여 오히려 소자 절연에 나쁜 영향을 주기도 한다. 그 외, 탑 코너 라운딩을 위한 방법으로 마스크를 2개 사용하여 1 번째 마스크는 STI 탑 코너 엣지 부분을 식각한 후에, 2 번째 마스크로서 트렌치 식각을 하는 방법도 있다. 이는 2개의 마스크를 사용함에 따라 공정 단계가 증가하며 비용이 더 증가하는 단점이 있을 수도 있다.Here, a high thermal process such as HDP anneal is intended to induce top corner rounding due to heat treatment, but high heat causes an increase in stress in the field oxide film, which may adversely affect device insulation. In addition, as a method for top corner rounding, two masks are used to etch the first mask of the STI top corner edge portion, followed by trench etching as a second mask. This may have the disadvantage of using two masks to increase the process step and increase the cost.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치의 엣지 부분이 샤프한 프로파일을 가짐으로써 발생하는 전계 집중 및 험프와 같은 문제점을 방지하여 소자 특성을 개선하는데 적합한 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and is a device isolation film of a semiconductor device suitable for improving device characteristics by preventing problems such as electric field concentration and hump caused by a sharp profile of an edge portion of a trench. The purpose is to provide a formation method.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 소자분리막 형성 방법은 반도체 기판 상에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 베리어로 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 마스크 패턴과 상기 트렌치의 측벽 상부 영역 만에 산화방지막을 형성하여 제 1 열처리를 실시하여 상기 트렌치 바텀 코너를 산화시키는 단계, 상기 트렌치를 포함하는 전면에 갭필 산화막을 형성하는 단계, 상기 마스크 패턴이 노출될 때까지 갭필 산화막을 과도 연마하는 단계, 및 상기 마스크 패턴을 제거하고, 제 2 열처리를 실시하여 상기 트렌치 탑 코너를 산화시키는 단계를 포함한다.According to another aspect of an exemplary embodiment, there is provided a method of forming a device isolation layer of a semiconductor device, the method including forming a mask pattern on a semiconductor substrate and selectively etching the semiconductor substrate using the mask pattern as an etch barrier to form a trench. Forming an anti-oxidation film on only the mask pattern and an upper region of the sidewall of the trench to perform a first heat treatment to oxidize the trench bottom corner; forming a gap-fill oxide film on the entire surface including the trench; Over-polishing the gapfill oxide layer until the pattern is exposed, and removing the mask pattern and subjecting the trench top corner to a second heat treatment.

이와 같이, 서로 다른 조건으로 STI 탑 코너와 바텀 코너를 라운딩시켜, 액 티브 영역에 집중되는 전계 집중 및 스트레스를 완화시켜 각종 반도체 소자의 특성을 개선할 수 있다.As such, the STI top and bottom corners may be rounded under different conditions to reduce electric field concentration and stress concentrated in the active region, thereby improving characteristics of various semiconductor devices.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도시한 단면도이다.2A to 2H are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드 산화막(22)을 증착하고, 패드 산화막(22)을 패터닝하기 위한 패드 질화막(23)을 형성한다. 이 때, 패드 질화막(23)은 패드 질화막(23) 상에 패터닝을 위한 위한 마스크(도시하지 않음)를 형성한 후, 마스크를 식각 베리어로 패드 질화막(23)을 패터닝하여 형성된 것이며, 패터닝을 실시한 후 마스크를 제거한다. As shown in FIG. 2A, a pad oxide film 22 is deposited on the semiconductor substrate 21, and a pad nitride film 23 for patterning the pad oxide film 22 is formed. In this case, the pad nitride film 23 is formed by forming a mask (not shown) for patterning on the pad nitride film 23, and then patterning the pad nitride film 23 as an etch barrier. Then remove the mask.

도 2b에 도시된 바와 같이, 패드 질화막(23)을 식각 베리어로 패드 산화막(22)을 식각한 후, 패드 질화막(23)과 패드 산화막(22)이 적층된 트렌치 마스크 패턴(22, 23)을 식각 베리어로 반도체 기판(21)을 선택적으로 식각하여 트렌치(24)를 형성한다.As shown in FIG. 2B, after the pad oxide layer 22 is etched using the pad nitride layer 23 as an etching barrier, the trench mask patterns 22 and 23 in which the pad nitride layer 23 and the pad oxide layer 22 are stacked are formed. A trench 24 is formed by selectively etching the semiconductor substrate 21 as an etching barrier.

이 때, 트렌치의 바텀 코너(A) 및 탑 코너(B)는 샤프한 프로파일을 갖는 것을 알 수 있다.At this time, it can be seen that the bottom corner A and the top corner B of the trench have a sharp profile.

도 2c에 도시된 바와 같이, 트렌치(24) 및 트렌치 마스크 패턴의 표면을 따 라 산화방지막(oxidation blocking layer, 25)을 증착한다. 산화방지막(25)으로는 예컨대 질화막을 사용하며 50Å∼150Å의 두께로 형성한다. 이 때, 미세 선폭의 트렌치(24)에서는 스텝 커버리지(step coverage) 문제로 인하여 STI 탑 코너 부분에 상대적으로 산화방지막(25)이 두껍게 형성된다. As illustrated in FIG. 2C, an oxidation blocking layer 25 is deposited along the surfaces of the trench 24 and the trench mask pattern. As the antioxidant film 25, a nitride film is used, for example, and is formed to have a thickness of 50 mV to 150 mV. At this time, in the trench 24 having a fine line width, an oxide film 25 is formed thicker at the top corner of the STI due to a step coverage problem.

도 2d에 도시된 바와 같이, STI 탑 코너 부분에 상대적으로 두껍게 형성된 일정량의 산화방지막(25a)을 건식 식각으로 식각한다. 건식 식각 후 STI 측벽 상단에 산화방지막(25a)이 잔류함을 알 수 있다. As shown in FIG. 2D, a certain amount of the anti-oxidation film 25a formed relatively thick at the top corner of the STI is etched by dry etching. After the dry etching, it can be seen that the antioxidant layer 25a remains on the top of the STI sidewall.

이는 도 2c에서 나타내었듯이 산화방지막(25)이 증착된 두께가 STI의 각 위치별로 다른데, 특히 미세 선폭의 트렌치(24)에서는 바텀 코너 부분이 상대적으로 얇게 증착되어 산화방지막(25a)을 건식 식각하는 과정에서 트렌치 바텀 부분의 산화방지막(25a)은 제거되고 측벽 상단부의 두꺼운 부분은 남아있게 된다.As shown in FIG. 2C, the thickness of the antioxidant film 25 deposited is different for each position of the STI. In particular, in the trench 24 having a fine line width, the bottom corner portion is relatively thinly deposited to dry-etch the antioxidant film 25a. In the process, the antioxidant layer 25a of the trench bottom portion is removed and the thick portion of the upper sidewall of the sidewall remains.

따라서, STI 탑 코너에만 산화방지막(25a)을 잔류시켜 바텀 코너 부분은 실리콘이 드러나 산화시킬 수 있다.Therefore, the anti-oxidation film 25a is left only at the top corner of the STI, so that silicon is exposed at the bottom corner.

산화방지막(25a) 식각 공정을 마치고 SC1(NH4OH : H2O2 : H2O 일정 비율) 및 SPM(H2SO4 : H2O2 일정 비율)을 이용하여 트렌치(24) 형성 및 산화방지막(25a) 식각 과정에서 발생한 불순물 및 식각 잔유물을 완전히 제거한다.After the etching process of the antioxidant layer 25a, the trench 24 is formed using SC1 (NH 4 OH: H 2 O 2 : H 2 O constant ratio) and SPM (H 2 SO 4 : H 2 O 2 constant ratio). The anti-oxidation layer 25a completely removes impurities and etching residues generated during the etching process.

도 2e에 도시된 바와 같이, 세정 공정이 끝나고 STI 탑 코너에 산화방지막(25a)이 잔류하는 상태에서 제 1 열처리를 실시하여 바텀 코너를 산화시킨다. 제 1 열처리를 실시하므로써, STI 바텀 코너에 산화막을 형성하여 바텀 코너 엣지(A)를 라운딩시킨다. As shown in FIG. 2E, the bottom corner is oxidized by performing a first heat treatment in a state where the anti-oxidation film 25a remains at the top corner of the STI after the cleaning process is completed. By performing the first heat treatment, an oxide film is formed at the STI bottom corner to round the bottom corner edge A. FIG.

한편, 제 1 열처리는 퍼니스(furnace) 및 RTP 장치를 이용하여 900℃∼980℃의 온도로, 3분∼40분 동안 어닐링(annealing)을 실시한다. 또한, 어닐링 분위기는 O2 가스가 챔버 내에 30%∼40% 존재하고 나머지는 N2 분위기를 갖도록 하고, 챔버 압력은 1ATM으로 실시한다.On the other hand, the first heat treatment is annealing for 3 to 40 minutes at a temperature of 900 ℃ to 980 ℃ using a furnace (furnace) and RTP apparatus. In addition, the annealing atmosphere is such that the O 2 gas is present 30% to 40% in the chamber and the rest has an N 2 atmosphere, and the chamber pressure is performed at 1 ATM.

제 1 열처리를 실시하고, STI 바텀 코너의 엣지(A')가 라운딩됨을 알 수 있다. It can be seen that the first heat treatment is performed and the edge A 'of the STI bottom corner is rounded.

제 1 열처리를 진행한 후, STI 탑 코너에 존재하는 산화방지막(25a)은 단순히 산화를 방지하기 위한 막으로써, 바텀 코너 산화가 완료되면 제거해야한다. 따라서, 바텀 코너 산화를 완료한 후 트렌치(24)에 갭필 산화막을 증착하기 전에 인산 용액(H3PO4)을 이용하여 제거한다.After the first heat treatment is performed, the anti-oxidation film 25a existing at the top corner of the STI is simply a film for preventing oxidation and should be removed when bottom corner oxidation is completed. Therefore, after the bottom corner oxidation is completed, the phosphoric acid solution (H 3 PO 4 ) is removed before the gap fill oxide film is deposited in the trench 24.

도 2f에 도시된 바와 같이, STI 바텀 코너 산화를 완료하고 트렌치(24)를 포함하는 전면에 갭필 산화막(26)을 증착하여 트렌치(24)를 매립한다. As shown in FIG. 2F, the trench 24 is filled by completing the STI bottom corner oxidation and depositing a gapfill oxide layer 26 on the entire surface including the trench 24.

이 때, 갭필 산화막(26)은 고밀도 플라즈마 산화막(high density plasma oxide; HDP oxide)를 사용한다. 또는, CVD 산화막으로 USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate)를 단독 도는 이들의 조합을 사용하기도 한다. 이러한 물질들은 열적 성장된 산화막(thermal oxidation)에 비해 열 다발(heat budget)이 적고 공정 스루풋(through put)이 좋아 게미컬을 이용한 습식 식각 공정이나 세정 공정에 대한 식각 속도가 빠르다.At this time, the gap fill oxide film 26 uses a high density plasma oxide (HDP oxide). Alternatively, a combination of these may be used, which alone turns USG (Undoped Silicate Glass) and TEOS (Tetra Ethyl Ortho Silicate) as the CVD oxide film. These materials have a lower heat budget and better through puts than thermally grown oxides, resulting in faster etching rates for wet or cleaning processes using chemicals.

도 2g에 도시된 바와 같이, CMP를 실시하여 패드 질화막(23)을 식각 정지막으로 하여 패드 질화막(23) 보다 약간 더 아래까지 과도 연마가 이루어지도록 갭필 산화막(25a)을 평탄화므로써, 반도체 기판(21)을 소자분리 영역과 액티브 영역으로 구분한다. As shown in FIG. 2G, the gap fill oxide film 25a is planarized so as to perform excessive polishing to slightly below the pad nitride film 23 by performing the CMP to make the pad nitride film 23 an etch stop film. 21 is divided into an isolation region and an active region.

도 2h에 도시된 바와 같이, 갭필 산화막(25a)의 평탄화 공정이 끝난 후, 인산 용액(H3PO4)을 이용하여 패드 질화막(23)을 제거한다. As shown in FIG. 2H, after the planarization process of the gap fill oxide film 25a is finished, the pad nitride film 23 is removed using a phosphoric acid solution (H 3 PO 4 ).

이어서, 제 2 열처리를 실시하여 STI 탑 코너를 산화시켜 라운딩시킨다. 제 2 열처리는 퍼니스(furnace) 및 RTP 장치를 이용하여 950℃∼1100℃의 온도로, 3분∼10분 동안 어닐링(annealing)을 실시한다. 또한, 어닐링 분위기는 O2 가스가 챔버 내에 10%∼80% 존재하고 나머지는 N2 분위기를 갖도록 하고, 챔버 압력은 1ATM으로 실시한다. A second heat treatment is then performed to oxidize and round the STI top corners. The second heat treatment is annealed for 3 to 10 minutes at a temperature of 950 ° C to 1100 ° C using a furnace and an RTP apparatus. In addition, the annealing atmosphere is such that O 2 gas is present in the chamber 10% to 80% and the rest has an N 2 atmosphere, and the chamber pressure is performed at 1 ATM.

고온(950℃∼1100℃)에서 제 2 열처리를 실시하면 산소 원자들이 절연막을 통과하여 비교적 표면과 가까운 쪽의 실리콘 엣지 부분에서 실리콘과 결합하여 실리콘 산화막을 형성한다. 따라서 STI 탑 코너의 엣지(B')가 라운딩됨을 알 수 있다.When the second heat treatment is performed at a high temperature (950 ° C. to 1100 ° C.), oxygen atoms pass through the insulating film to bond with silicon at the silicon edge portion relatively close to the surface to form a silicon oxide film. Therefore, it can be seen that the edge B 'of the STI top corner is rounded.

상술한 바와 같이, 서로 다른 열처리 조건으로 STI 탑 코너와 바텀 코너를 라운딩 시켜 물질간의 열 계수(thermal coefficient) 차이로 인한 스트레스가 완화되고, 액티브 영역에서 전계 집중도 방지할 수 있다.As described above, the STI top and bottom corners are rounded under different heat treatment conditions, thereby reducing stress due to thermal coefficient difference between materials, and preventing electric field concentration in the active region.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 열처리 공정으로만 STI 코너 라운딩이 가능하여 기존 공정의 큰 변화 없이 이상적인 STI를 형성할 수 있으며, 험프 특성 및 접합 누설 전류를 억제하여 STI 엣지 부분의 스트레스 완화로 인한 디펙트가 감소하여 안정적인 소자 특성에 기여하는 효과를 얻을 수 있다.According to the present invention, the STI corner rounding is possible only by the heat treatment process, so that an ideal STI can be formed without a large change in the existing process, and the defect due to stress relaxation of the STI edge portion is reduced by suppressing the hump characteristics and the junction leakage current. Therefore, the effect of contributing to stable device characteristics can be obtained.

또한, 소자의 신뢰성이 향상되고 안정된 동작을 확보할 수 있다.In addition, the reliability of the device can be improved and stable operation can be ensured.

Claims (9)

반도체 기판 상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on the semiconductor substrate; 상기 마스크 패턴을 식각 베리어로 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the semiconductor substrate using the mask pattern as an etching barrier to form a trench; 상기 마스크 패턴과 상기 트렌치의 측벽 상부 영역 에만 산화방지막을 형성하고, 제 1 열처리를 실시하여 상기 트렌치 바텀 코너를 산화시키는 단계;Forming an anti-oxidation film only on the mask pattern and an upper region of the sidewalls of the trench and oxidizing the trench bottom corner by performing a first heat treatment; 상기 트렌치를 포함하는 전면에 갭필 산화막을 형성하는 단계;Forming a gapfill oxide film on the entire surface including the trench; 상기 마스크 패턴이 노출될 때까지 갭필 산화막을 과도 연마하는 단계; 및Overpolishing the gapfill oxide layer until the mask pattern is exposed; And 상기 마스크 패턴을 제거하고, 제 2 열처리를 실시하여 상기 트렌치 탑 코너를 산화시키는 단계Removing the mask pattern, and performing a second heat treatment to oxidize the trench top corners. 를 포함하는 반도체 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 열처리는 900℃∼980℃의 온도로 실시하는 반도체 소자의 소자분리막 제조 방법.The first heat treatment is a device isolation film manufacturing method of a semiconductor device performed at a temperature of 900 ℃ to 980 ℃. 제 1 항에 있어서,The method of claim 1, 상기 제 1 열처리는 3분∼40분 동안 어닐링하는 반도체 소자의 소자분리막 제조 방법.Wherein the first heat treatment is annealed for 3 to 40 minutes. 제 3 항에 있어서,The method of claim 3, wherein 상기 어닐링은 O2 가스가 챔버 내에 30%∼40% 존재하고, 나머지는 N2 분위기인 조건으로 실시하는 반도체 소자의 소자분리막 제조 방법.The annealing is a method of manufacturing a device isolation film of a semiconductor device carried out under the condition that the O 2 gas is present in the chamber 30% to 40%, the rest is N 2 atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 제 2 열처리는 950℃∼1100℃의 온도로 실시하는 반도체 소자의 소자분리막 제조 방법.The second heat treatment is a device isolation film manufacturing method of a semiconductor device performed at a temperature of 950 ℃ to 1100 ℃. 제 1 항에 있어서,The method of claim 1, 상기 제 2 열처리는 3분∼10분 동안 어닐링하는 반도체 소자의 소자분리막 제조 방법.The second heat treatment is a device isolation film manufacturing method of a semiconductor device annealed for 3 to 10 minutes. 제 6 항에 있어서,The method of claim 6, 상기 어닐링은 O2 가스가 챔버 내에 10%∼80% 존재하고, 나머지는 N2 분위기인 조건으로 실시하는 반도체 소자의 소자분리막 제조 방법.The annealing is a method of manufacturing a device isolation film of a semiconductor device carried out under the condition that the O 2 gas is present in the chamber 10% to 80%, the rest is N 2 atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 산화방지막은 질화막을 사용하며 50Å∼150Å의 두께로 형성하는 반도체 소자의 소자분리막 제조 방법.The anti-oxidation film is a method of manufacturing a device isolation film of a semiconductor device using a nitride film formed to a thickness of 50 ~ 150Å. 제 1 항에 있어서,The method of claim 1, 상기 제 1 열처리를 실시하여 상기 트렌치 바텀 코너를 산화시키는 단계는,The step of performing the first heat treatment to oxidize the trench bottom corner, 상기 트렌치 바텀 코너 산화 공정을 진행한 후, 인산 용액을 이용하여 상기 산화방지막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법.And removing the anti-oxidation film by using a phosphoric acid solution after the trench bottom corner oxidation process.
KR1020050036462A 2005-04-30 2005-04-30 Method for forming isolation layer in semiconductor device KR101098443B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050036462A KR101098443B1 (en) 2005-04-30 2005-04-30 Method for forming isolation layer in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036462A KR101098443B1 (en) 2005-04-30 2005-04-30 Method for forming isolation layer in semiconductor device

Publications (2)

Publication Number Publication Date
KR20060113214A KR20060113214A (en) 2006-11-02
KR101098443B1 true KR101098443B1 (en) 2011-12-26

Family

ID=37651610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036462A KR101098443B1 (en) 2005-04-30 2005-04-30 Method for forming isolation layer in semiconductor device

Country Status (1)

Country Link
KR (1) KR101098443B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117253925A (en) * 2023-11-20 2023-12-19 深圳天狼芯半导体有限公司 STI type LDMOS with groove field plate and preparation method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001351895A (en) 2000-06-09 2001-12-21 Denso Corp Method of manufacturing semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001351895A (en) 2000-06-09 2001-12-21 Denso Corp Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
KR20060113214A (en) 2006-11-02

Similar Documents

Publication Publication Date Title
US8187948B2 (en) Hybrid gap-fill approach for STI formation
JP5121102B2 (en) Manufacturing method of semiconductor device
US7217632B2 (en) Isolation methods in semiconductor devices
KR20070070967A (en) Method for forming isolation layer of semiconductor device
KR101098443B1 (en) Method for forming isolation layer in semiconductor device
KR20070002945A (en) Method for forming trench type isolation layer in semiconductor device
KR100420701B1 (en) Method of forming an isolation film in semiconductor device
KR100429678B1 (en) A method for forming a field oxide of semiconductor device
JP3744889B2 (en) Manufacturing method of semiconductor device
KR100691016B1 (en) Method for forming isolation layer of semiconductor device
KR100864845B1 (en) Method for forming the Isolation Layer of Semiconductor Device
KR20030052663A (en) method for isolating semiconductor device
KR100750047B1 (en) Method for manufacturing an isolation layer in a semiconductor device
KR100634430B1 (en) Method for forming field oxide of semiconductor devices
KR100431995B1 (en) Method for forming the Isolation Layer of Semiconductor Device
KR100663609B1 (en) Method for manufacturing isolation layer in semiconductor device
KR100667912B1 (en) Method for forming the isolation layer of semiconductor device
KR20060128392A (en) Method for isolation in semiconductor device
KR100561974B1 (en) A Manufacturing Method of Semiconductor Element
KR100826776B1 (en) Method for forming isolation layer in semiconductor device
KR100517351B1 (en) Method for manufacturing device isolation barrier of semiconductor device
KR20020089614A (en) Method for Fabricating of Semiconductor Device
KR100623876B1 (en) Method for forming the shallow trench isolation
KR20000045908A (en) Method for forming device isolation layer of trench structure of semiconductor device
KR20100078251A (en) Method for manufacturing the semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee