KR100623876B1 - Method for forming the shallow trench isolation - Google Patents

Method for forming the shallow trench isolation Download PDF

Info

Publication number
KR100623876B1
KR100623876B1 KR1020040117466A KR20040117466A KR100623876B1 KR 100623876 B1 KR100623876 B1 KR 100623876B1 KR 1020040117466 A KR1020040117466 A KR 1020040117466A KR 20040117466 A KR20040117466 A KR 20040117466A KR 100623876 B1 KR100623876 B1 KR 100623876B1
Authority
KR
South Korea
Prior art keywords
sti
forming
oxide film
film
pad
Prior art date
Application number
KR1020040117466A
Other languages
Korean (ko)
Other versions
KR20060078892A (en
Inventor
백인혁
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040117466A priority Critical patent/KR100623876B1/en
Publication of KR20060078892A publication Critical patent/KR20060078892A/en
Application granted granted Critical
Publication of KR100623876B1 publication Critical patent/KR100623876B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 얕은 트렌치 소자분리막(Shallow Trench Isolation, 이하 STI) 형성 방법에 관한 것으로, 보다 자세하게는 STI 상부 가장자리 영역의 균일도를 향상시키기 위해 STI 트랜치가 형성된 후, Cl, F, HBr 을 포함하는 혼합가스를 사용하여 패드 산화막을 STI 갭필막과의 선택비 50 이상으로 식각하고, Ar 또는 He을 사용하여 1000Ｗ 내지 2000Ｗ의 고전력으로 이방성 식각처리하여 STI 상부 가장자리 영역을 라운드 처리하는 STI 형성 방법에 관한 것이다.The present invention relates to a method of forming a shallow trench isolation (STI), more specifically, a mixed gas including Cl, F, HBr after the STI trench is formed to improve the uniformity of the upper edge region of the STI. The method relates to an STI forming method in which a pad oxide film is etched at a selectivity of 50 or more with an STI gapfill film using an anisotropy and anisotropically etched at a high power of 1000 kW to 2000 kW using Ar or He to round the STI upper edge region.

본 발명의 STI 형성 방법은 추후 게이트 형성 공정에서 발생하는 게이트 산화막의 두께 얇음(thinning) 현상을 방지하게 되며, 게이트 폴리 스트링거(stringer) 현상을 방지한다.The STI forming method of the present invention prevents the thinning of the thickness of the gate oxide film which occurs in a later gate forming process and prevents the gate poly stringer phenomenon.

STI, 트렌치, 라운딩, 선택식각비, 이방성 식각.STI, trench, rounding, selective etch rate, anisotropic etch.

Description

얕은 트렌치 소자분리막 형성 방법{Method for forming the shallow trench isolation} Method for forming the shallow trench isolation method             

도 1a 내지 도 1f는 종래기술에 따른 STI 공정단면도.1A to 1F are cross-sectional views of an STI process according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 STI 공정단면도.2a to 2f are cross-sectional views of the STI process according to the present invention.

본 발명은 얕은 트렌치 소자분리막(Shallow Trench Isolation, 이하 STI) 형성 방법에 관한 것으로, 보다 자세하게는 STI 상부 가장자리 영역의 균일도를 향상시키기 위해 STI 트랜치가 형성된 후, Cl, F, HBr 을 포함하는 혼합가스를 사용하여 패드 산화막을 STI 갭필막과의 선택비 50 이상으로 식각하고, Ar 또는 He을 사용하여 1000Ｗ 내지 2000Ｗ의 고전력으로 이방성 식각처리하여 STI 상부 가장자리 영역을 라운드 처리하는 STI 형성 방법에 관한 것이다.The present invention relates to a method of forming a shallow trench isolation (STI), more specifically, a mixed gas including Cl, F, HBr after the STI trench is formed to improve the uniformity of the upper edge region of the STI. The method relates to an STI forming method in which a pad oxide film is etched at a selectivity of 50 or more with an STI gapfill film using an anisotropy and anisotropically etched at a high power of 1000 kW to 2000 kW using Ar or He to round the STI upper edge region.

일반적으로, STI 공정을 진행함에 있어서, 트랜지스터가 형성되는 액티브 영역의 가장자리(edge) 부분의 산화막이 국부적으로 얇게 되어 트랜지스터 동작시 게 이트에서 인가되는 전계가 에지 부분에 집중되는 현상이 발생한다.In general, in the STI process, an oxide film at an edge portion of an active region where a transistor is formed is locally thinned, so that an electric field applied to a gate during transistor operation is concentrated at an edge portion.

도 1a 내지 도 1f는 종래 모스 트랜지스터의 STI 제조 공정 과정을 도시한 단면도이다. 도 1a를 참조하면, 반도체 기판(101)에 패드 산화막(102)을 성장시키고, 패드 산화막(102) 상에 질화막(103)을 증착한다. 다음으로, 도 1b와 같이, 패턴닝과 에칭 공정을 통해 STI 트랜치를 만들어 모스 트랜지스터가 만들어질 액티브 영역(103-1)을 구분한다. 이후, 도 1c에 도시된 바와 같이, STI 트랜치 측벽과 밑면에 STI 라이너(linear) 산화막(104)을 성장시키고, 도 1d와 같이, 상압 기상증착(Atmospheric 포토레지스트ess Chemical Vapor Deposition, APCVD) 방식으로 STI 갭-필(Gap-Fill)용 산화막(105)을 증착하며, 고밀도화 공정을 실시하여 CMP 공정을 통해 평탄화시킨다.1A to 1F are cross-sectional views illustrating a STI manufacturing process of a conventional MOS transistor. Referring to FIG. 1A, a pad oxide film 102 is grown on a semiconductor substrate 101, and a nitride film 103 is deposited on the pad oxide film 102. Next, as shown in FIG. 1B, an STI trench is formed through patterning and etching to distinguish the active region 103-1 in which the MOS transistor is to be made. Thereafter, as shown in FIG. 1C, an STI liner (linear) oxide film 104 is grown on the STI trench sidewalls and undersides, and as shown in FIG. 1D, an Atmospheric Photoresist ess Chemical Vapor Deposition (APCVD) method is used. An oxide film 105 for an STI gap-fill is deposited and planarized through a CMP process by performing a densification process.

다음으로, 도 1e를 참조하면, 인산으로 질화막(103)을 제거하며, 도 1f에 도시된 바와 같이, 남아있는 패드 산화막(102)을 제거하고 게이트 산화막(106)을 성장시킨다. Next, referring to FIG. 1E, the nitride film 103 is removed with phosphoric acid, and as shown in FIG. 1F, the remaining pad oxide film 102 is removed and the gate oxide film 106 is grown.

상기와 같은 종래 STI 제조 공정에서는 STI 상부 가장자리 영역(107)이 충분한 마진이 없어 GOI(Gate Oxide Integrity, GOI) 특성이나 누설전류(leakage current), 항복전압(Breakdown Voltage, BV) 특성을 열화시키게 되고, 전체적으로 STI 영역의 균일도가 저하되는 문제점이 있다.In the conventional STI manufacturing process as described above, the STI upper edge region 107 does not have sufficient margin, thereby deteriorating GOI (Gate Oxide Integrity, GOI) characteristics, leakage current, and breakdown voltage (Breakdown Voltage, BV) characteristics. In general, there is a problem that the uniformity of the STI region is lowered.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 트랜치가 형성된 후, Cl, F, HBr 을 포함하는 혼합가스를 사용하여 패드 산화막을 STI 갭필막과의 선택비 50 이상으로 식각하고, Ar 또는 He을 사용하여 1000Ｗ 내지 2000Ｗ의 고전력으로 이방성 식각처리하여 STI 상부 가장자리 영역을 라운드 처리하여 STI 상부 가장자리 영역의 균일도를 향상시키는 STI 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, after the STI trench is formed, using a mixed gas containing Cl, F, HBr ratio of the pad oxide film with the STI gap fill film An object of the present invention is to provide a method for forming an STI that improves the uniformity of the STI upper edge region by etching at 50 or more and using an Ar or He anisotropic etching treatment at a high power of 1000 kW to 2000 kW. have.

본 발명의 상기 목적은 STI 형성 방법에 있어서, 반도체 기판 상에 패드 산화막, 패드 폴리 실리콘, HTO 산화막, 반사 방지막 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트에 형성된 패턴에 따라 상기 반도체 기판 상의 구조물을 제거하고 STI 트렌치를 형성하는 단계; 상기 포토레지스트, 그 하부의 반사 방지막 및 HTO 산화막을 제거하는 단계; 상기 STI 트렌치 상부에 갭필 산화막이 형성되는 단계; 상기 갭필 산화막을 상기 패드 폴리 실리콘 상부점까지 평탄화하는 단계; 상기 패드 폴리 실리콘을 상기 갭필 산화막과의 선택 식각비 50 이상으로 제거하는 단계; 및 상기 STI 상부 가장자리 영역의 갭필 산화막을 라운딩처리하는 단계를 포함하는 것을 특징으로 하는 STI 형성 방법에 의해 달성된다.The above object of the present invention is a method of forming an STI, comprising: sequentially forming a pad oxide film, a pad polysilicon, an HTO oxide film, an antireflection film, and a photoresist on a semiconductor substrate; Removing the structure on the semiconductor substrate and forming an STI trench according to the pattern formed in the photoresist; Removing the photoresist, the anti-reflection film and the HTO oxide film thereunder; Forming a gapfill oxide layer on the STI trench; Planarizing the gapfill oxide layer to an upper point of the pad polysilicon; Removing the pad polysilicon at a selective etching ratio of 50 or more with the gapfill oxide layer; And rounding the gapfill oxide film in the upper edge region of the STI.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2f는 본 발명에 따른 STI 공정 단면도를 나타낸 것이다. 먼 저, 도 2a에 나타난 바와 같이, 반도체 기판(10) 상에 패드 산화막(20), 패드 폴리 실리콘(30), HTO(High Temperature Oxidation) 산화막(40), 반사 방지막(Anti-Reflective Layer, ARL)(50) 및 포토 레지스트(Photo Resist, 포토레지스트)(60)를 차례로 형성한다. 이는 종래의 패드 산화막, 패드 질화막을 형성하는 것과는 달리, 패드 산화막(20) 상부에 패드 폴리 실리콘(30)을 형성하는 바, 추후 진행되는 공정에 따라 STI 소자 균일도를 향상시키기 위한 것이다. 상기 포토 레지스트(60)는 상기 반사 방지막(50) 상에 트렌치(70) 형성 영역을 정의하기 위한 패턴이 형성되는 것이다.2A-2F show cross-sectional views of an STI process in accordance with the present invention. First, as shown in FIG. 2A, on the semiconductor substrate 10, a pad oxide film 20, a pad polysilicon 30, a high temperature oxide (HTO) oxide film 40, an anti-reflective layer (ARL) ) 50 and a photo resist 60 are formed in this order. Unlike the conventional pad oxide film and the pad nitride film, the pad polysilicon 30 is formed on the pad oxide film 20 to improve the uniformity of the STI device according to a subsequent process. In the photoresist 60, a pattern for defining the trench 70 formation region is formed on the anti-reflection film 50.

다음, 도 2b에 나타난 바와 같이, 상기 포토레지스트 패턴에 따라 STI 트렌치(70)가 형성된다. 이는 상기 포토레지스트(60)을 마스크로 하여 반도체 기판(10)의 상부가 노출될 때까지 상기 반사 방지막(50), 고온 산화막(40), 패드 폴리 실리콘(30) 및 패드 산화막(20)이 차례로 식각되어 트렌치 마스크층이 형성된 후, 반도체 기판(10)이 식각되어 트렌치(70)가 형성되는 것이다.Next, as shown in FIG. 2B, an STI trench 70 is formed according to the photoresist pattern. The antireflection film 50, the high temperature oxide film 40, the pad polysilicon 30, and the pad oxide film 20 are sequentially in turn until the upper portion of the semiconductor substrate 10 is exposed using the photoresist 60 as a mask. After etching to form the trench mask layer, the semiconductor substrate 10 is etched to form the trench 70.

이 후, 상기 포토레지스트(60), 반사 방지막(50)이 제거되며, 도 2c에 나타난 바와 같이, 상기 트렌치(70) 영역에 STI 갭필막(80, 90)이 형성된다. 상기 STI 갭필막은 USG(Undoped Silicate Glass)막(80), 상기 USG막의 스트레스(stress)를 완화시키기 위한 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)산화막(90)이 차례로 형성된다.Thereafter, the photoresist 60 and the anti-reflection film 50 are removed, and as shown in FIG. 2C, STI gap fill films 80 and 90 are formed in the trench 70 region. The STI gap fill layer is formed of an undoped silicate glass (USG) film 80, and a plasma enhanced tetra ethyl ortho silicate (PE-TEOS) oxide film 90 for alleviating stress of the USG film.

다음, 도 2d에 나타난 바와 같이, 상기 패드 폴리 실리콘(30) 상부 표면이 노출될 때까지 화학기계적 연마(Chemical Mechanical Polishing)공정 등의 평탄화 공정을 진행한다.Next, as shown in FIG. 2D, a planarization process such as a chemical mechanical polishing process is performed until the upper surface of the pad polysilicon 30 is exposed.

이 후, 도 2e에 나타난 바와 같이, 상기 패드 폴리 실리콘(30)을 제거하는 바, 이 때의 공정 조건은 Cl, F 및 HBr을 포함하는 혼합가스를 사용하여 상기 갭필 산화막(81)과의 선택식각비를 50 이상으로 조절하여 제거한다. 이는 상기 도 2a에서 보았던 바와 같이, 종래의 패드 산화막과 패드 질화막이 형성되지 않고 패드 산화막(20)과 패드 폴리 실리콘(30)이 형성되는 이유가 설명되는 바, 상기 선택식각비를 조절하기 위해 패드 질화막이 아닌 패드 폴리 실리콘(30)을 형성하는 것이다.Thereafter, as shown in FIG. 2E, the pad polysilicon 30 is removed, and the process conditions at this time are selected from the gap fill oxide film 81 using a mixed gas containing Cl, F, and HBr. Remove the etch rate by adjusting it to over 50. As shown in FIG. 2A, the reason why the pad oxide layer 20 and the pad polysilicon 30 are formed without the conventional pad oxide layer and the pad nitride layer is formed. The pad for controlling the selective etching ratio is explained. The pad polysilicon 30 is formed instead of the nitride film.

다음, 도 2f에 나타난 바와 같이, 상기 STI 상부 가장자리 영역(82)의 라운딩 처리를 하는 바, 이 때의 공정 조건은 Ar 또는 He을 사용하여 1000Ｗ 내지 2000Ｗ의 고전력으로 이방성 식각공정을 하는 것이다.Next, as shown in FIG. 2F, the rounding treatment of the STI upper edge region 82 is performed. At this time, an anisotropic etching process is performed using Ar or He at a high power of 1000 kW to 2000 kW.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 STI 형성 방법은 STI 트랜치가 형성된 후, Cl, F, HBr 을 포함하는 혼합가스를 사용하여 패드 산화막을 STI 갭필막과의 선택비 50 이상으로 식각하고, Ar 또는 He을 사용하여 1000Ｗ 내지 2000Ｗ의 고전력으로 이방성 식각처리하여 STI 상부 가장자리 영역을 라운드 처리하여 STI 상부 가장자리 영역의 균일 도를 향상시킨다.Therefore, in the STI forming method of the present invention, after the STI trench is formed, the pad oxide film is etched using a mixed gas containing Cl, F, HBr at a selectivity of 50 or more with the STI gap fill film, and Ar or He is used to Anisotropic etching at a high power of 1000 kW to 2000 kW rounds the STI upper edge region to improve the uniformity of the STI upper edge region.

또한, 추후 게이트 형성 공정에서 발생하는 게이트 산화막의 두께 얇음(thinning) 현상을 방지하게 되며, 게이트 폴리 스트링거(stringer) 현상을 방지한다.In addition, a thinning phenomenon of the gate oxide layer, which occurs in a later gate forming process, is prevented, and a gate poly stringer phenomenon is prevented.

Claims (5)

STI 형성 방법에 있어서,In the STI forming method, 반도체 기판 상에 패드 산화막, 패드 폴리 실리콘, 고온 산화막, 반사 방지막 및 포토레지스트를 차례로 형성하는 단계;Sequentially forming a pad oxide film, a pad polysilicon, a high temperature oxide film, an antireflection film, and a photoresist on the semiconductor substrate; 상기 포토레지스트에 형성된 패턴에 따라 상기 반도체 기판 상의 구조물을 제거하고 STI 트렌치를 형성하는 단계;Removing the structure on the semiconductor substrate and forming an STI trench according to the pattern formed in the photoresist; 상기 포토레지스트, 그 하부의 반사 방지막 및 고온 산화막을 제거하는 단계;Removing the photoresist, an anti-reflection film and a high temperature oxide film under the photoresist; 상기 STI 트렌치 상부에 USG막 및 PE-TEOS산화막이 차례로 형성되어 갭필 산화막이 형성되는 단계;Forming a gap fill oxide layer by sequentially forming a USG layer and a PE-TEOS oxide layer on the STI trench; 상기 갭필 산화막을 상기 패드 폴리 실리콘 상부점이 노출될때 까지 평탄화하는 단계;Planarizing the gapfill oxide layer until the pad polysilicon top point is exposed; 상기 패드 폴리 실리콘을 상기 갭필 산화막과의 선택 식각비 50 이상으로 제거하는 단계; 및Removing the pad polysilicon at a selective etching ratio of 50 or more with the gapfill oxide layer; And 상기 STI 상부 가장자리 영역의 갭필 산화막을 라운딩처리하는 단계Rounding the gapfill oxide layer of the STI upper edge region 를 포함하는 것을 특징으로 하는 STI 형성 방법.STI forming method comprising a. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 갭필 산화막의 평탄화는 CMP 공정을 통해 진행됨을 특징으로 하는 STI 형성 방법.And planarization of the gapfill oxide layer is performed through a CMP process. 제 1 항에 있어서,The method of claim 1, 상기 패드 폴리 실리콘의 제거는 Cl, F 및 HBr을 포함하는 혼합가스를 사용하여 진행함을 특징으로 하는 STI 형성 방법.The removal of the pad polysilicon is performed using a mixed gas containing Cl, F and HBr. 제 1 항에 있어서,The method of claim 1, 상기 STI 상부 가장자리 영역의 갭필 산화막을 라운딩처리는 Ar 또는 He을 사용하여 1000Ｗ 내지 2000Ｗ의 고전력으로 이방성 식각공정을 통해 진행함을 특징으로 하는 STI 형성 방법.The rounding treatment of the gap fill oxide film in the upper edge region of the STI is performed using an anisotropic etching process at a high power of 1000 kW to 2000 kW using Ar or He.
KR1020040117466A 2004-12-30 2004-12-30 Method for forming the shallow trench isolation KR100623876B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117466A KR100623876B1 (en) 2004-12-30 2004-12-30 Method for forming the shallow trench isolation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117466A KR100623876B1 (en) 2004-12-30 2004-12-30 Method for forming the shallow trench isolation

Publications (2)

Publication Number Publication Date
KR20060078892A KR20060078892A (en) 2006-07-05
KR100623876B1 true KR100623876B1 (en) 2006-09-14

Family

ID=37170717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117466A KR100623876B1 (en) 2004-12-30 2004-12-30 Method for forming the shallow trench isolation

Country Status (1)

Country Link
KR (1) KR100623876B1 (en)

Also Published As

Publication number Publication date
KR20060078892A (en) 2006-07-05

Similar Documents

Publication Publication Date Title
US6541382B1 (en) Lining and corner rounding method for shallow trench isolation
JP4195734B2 (en) Integrated circuit trench isolation fabrication method
US6372605B1 (en) Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing
KR100275730B1 (en) Trench isolating method
US7176138B2 (en) Selective nitride liner formation for shallow trench isolation
US20070066005A1 (en) Semiconductor device and method of fabricating the same
US6071792A (en) Methods of forming shallow trench isolation regions using plasma deposition techniques
US7176104B1 (en) Method for forming shallow trench isolation structure with deep oxide region
KR20040050789A (en) Method for manufacturing STI of semiconductor device
US6579801B1 (en) Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front
KR19980063317A (en) Device Separation Method of Semiconductor Device
US6265283B1 (en) Self-aligning silicon oxynitride stack for improved isolation structure
TWI508223B (en) Methods for fabricating semiconductor devices with isolation regions having uniform stepheights
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
KR100895825B1 (en) Method for forming isolation layer in semiconductor device
KR100623876B1 (en) Method for forming the shallow trench isolation
KR100508535B1 (en) Method for forming gate pole in a semiconductor
JP2003273207A (en) Method of manufacturing semiconductor device
KR100500942B1 (en) Fabricating method for trench isoaltion layer using bottom anti reflection coating
US20090197388A1 (en) Method of manufacturing semiconductor device
KR100894791B1 (en) Method of forming a isolation layer in a semiconductor device
KR100237749B1 (en) Method of forming a device isolation film of semiconductor device
KR100864845B1 (en) Method for forming the Isolation Layer of Semiconductor Device
KR100632683B1 (en) Method for forming the shallow trench isolation
KR100480896B1 (en) Method for manufacturing STI of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee