JP3744889B2

JP3744889B2 - Manufacturing method of semiconductor device

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Publication number: JP3744889B2
Application number: JP2002295513A
Authority: JP
Inventors: 真弘小田; 徹壇; 真弓中里; 誠泉; 一弘笹田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-06-03
Filing date: 2002-10-09
Publication date: 2006-02-15
Anticipated expiration: 2022-10-09
Also published as: JP2004064037A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＵＬＳＩ（ＵｌｔｒａＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）回路の高密度化・高集積化にともなって、素子の微細化が進められている。素子を微細化するためには、素子自体の微細化と同時に、素子分離領域の微細化が重要になってきている。このため、素子分離領域の微細化を行うための種々の方法が提案されている。特に、従来の選択酸化法（ＬＯＣＯＳ法；ＬｏｃａｌＯｘｉｄａｔｉｏｎＯｆＳｉｌｉｃｏｎ）に代えて、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法が提案されている。
【０００３】
また、ＳＴＩによる素子分離溝によって分離されたＭＯＳ型トランジスタを含む半導体装置では、素子分離溝の上部コーナ部上にもゲート電極が形成されるため、素子分離溝の上部コーナ部に露出した基板表面と、ゲート電極との間の絶縁性を確保する必要がある。このため、素子分離溝の上部コーナ部の露出した基板表面を覆うようにゲート絶縁膜を形成する必要がある。このゲート絶縁膜としては、通常、シリコン基板を酸化雰囲気中で熱処理することにより形成されるシリコン酸化膜や、窒素原子を含んだ酸化雰囲気中で熱処理することにより形成されるシリコン酸窒化膜などが用いられる。この場合、従来では、膜厚を良好に制御するため、酸化速度の遅い約７００℃〜約８５０℃程度の温度で熱処理することによって、ゲート絶縁膜を形成していた（たとえば、特許文献１参照）。この特許文献１には、８５０℃以下の温度で酸化することによりゲート絶縁膜を形成することが開示されている。
【０００４】
図１４〜図２２は、従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。図２３は、従来のＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。以下、図１４〜図２３を参照して、従来の半導体装置の製造プロセスについて説明する。
【０００５】
まず、図１４に示すように、シリコン基板１０１上に、シリコン酸化膜からなるパッド酸化膜１０２とシリコン窒化膜１０３とを順次堆積した後、パッド酸化膜１０２およびシリコン窒化膜１０３をパターニングする。この後、パッド酸化膜１０２およびシリコン窒化膜１０３をマスクとして、シリコン基板１０１の素子分離領域となる部分をエッチングすることによって、トレンチ（素子分離溝）１５０を形成する。
【０００６】
次に、図１５に示すように、約１０００℃〜約１２００℃程度の温度で熱処理することによって、素子分離溝１５０の表面に、シリコン酸化膜からなる丸め酸化膜１０４を形成する。
【０００７】
次に、図１６に示すように、高密度プラズマＣＶＤ法を用いて、素子分離溝１５０を埋め込むように、シリコン酸化膜１０５を堆積する。この後、シリコン窒化膜１０３をストッパーとして、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜１０５を研磨・除去することによって、図１７に示すように、平坦化する。
【０００８】
次に、リン酸を用いたウェットエッチング法により、シリコン窒化膜１０３を除去した後、希フッ酸を用いたウェットエッチング法により、パッド酸化膜１０２を除去することによって、図１８に示すように、シリコン基板１０１の活性領域（素子形成領域）が露出される。また、パッド酸化膜１０２のウェットエッチングによる除去の際、シリコン酸化膜１０５の上面および側面もある程度エッチングされる。これにより、素子分離溝１５０の内部に、シリコン酸化膜１０５からなる素子分離絶縁膜が埋め込まれた素子分離領域が形成される。
【０００９】
次に、図１９に示すように、露出された素子形成領域の表面に、熱酸化法を用いて、シリコン酸化膜からなる犠牲酸化膜１０６を形成する。そして、シリコン基板１０１の上方から犠牲酸化膜１０６を介してｎ型不純物およびｐ型不純物をそれぞれイオン注入することによって、ｎ型ウェル領域１１１およびｐ型ウェル領域１１２を形成する。この後、犠牲酸化膜１０６を希フッ酸により除去することによって、図２０に示すように、シリコン基板１０１の素子形成領域が露出される。
【００１０】
次に、図２１に示すように、熱酸化法を用いて、約７５０℃の温度で、シリコン基板１０１の露出された素子形成領域の表面に、シリコン酸化膜からなるゲート絶縁膜１０７を形成する。具体的には、図２３に示すように、昇温および降温工程を、Ｎ₂ガス雰囲気中で行うとともに、約７５０℃の温度条件下で、Ｏ₂ガスとＨ₂ガスとをそれぞれ約５０ｖｏｌ％含むウェット酸化雰囲気中で熱処理を行うことによって、シリコン酸化膜からなるゲート絶縁膜１０７を形成する。
【００１１】
最後に、図２２に示すように、ゲート絶縁膜１０７の上面に接触するように、シリコン酸化膜１０５上に、ポリシリコンからなるゲート電極１０８を形成する。そして、ゲート電極１０８をマスクとして、不純物をイオン注入することによって、ｎ型ウェル領域１１１およびｐ型ウェル領域１１２のそれぞれに、ソース領域（図示せず）およびドレイン領域（図示せず）を形成する。そして、全面を覆うように、シリコン酸化膜またはシリコン窒化膜などからなる層間絶縁膜１０９を形成した後、層間絶縁膜１０９の所定領域に、コンタクトホール１０９ａを形成する。そして、このコンタクトホール１０９ａを介して、ソース領域、ドレイン領域およびゲート電極１０８のそれぞれと電気的に接続されるように、アルミ合金からなる電極１１０を形成する。このようにして、従来のＭＯＳ型トランジスタを含む半導体装置が完成される。
【００１２】
【特許文献１】
特開２０００−２２３４８８号公報
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体装置の製造方法では、図１５に示したシリコン酸化膜からなる丸め酸化膜１０４の形成工程において、丸め酸化膜１０４とシリコン基板１０１との界面では、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板１０１と丸め酸化膜１０４との界面では、体積膨張に起因する内部応力（ストレス）が発生する。特に、素子分離溝１５０の上部コーナ部１５０ａでは、耐酸化マスクとして機能するシリコン窒化膜１０３が存在するため、上方向への体積膨張が阻害されるので、強いストレスが発生する。そして、従来では、後のゲート絶縁膜１０７の形成工程（図２１参照）において、強いストレスが残存する素子分離溝１５０の上部コーナ部１５０ａを覆うように、ゲート絶縁膜１０７が形成される。この場合、従来の製造方法では、シリコン酸化膜からなるゲート絶縁膜１０７の形成温度が約７５０℃（約７００℃〜約８５０℃）と低いため、ゲート絶縁膜１０７の形成時に、素子分離溝１５０の上部コーナ部１５０ａの強いストレスを解放するのは困難であった。このため、その強いストレスが残存する素子分離溝１５０の上部コーナ部１５０ａを覆うように形成されたゲート絶縁膜１０７の信頼性が低下するという問題点があった。特に、ゲート絶縁膜の信頼性を評価する目やすとなる経時絶縁破壊（ＴＤＤＢ）特性が低下するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、絶縁膜の信頼性の低下を抑制することが可能な半導体装置の製造方法を提供することである。
【００１４】
この発明のもう１つの目的は、半導体装置の製造方法において、素子分離溝の上部コーナ部の表面が凹凸形状になるのを抑制することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明の一の局面による半導体装置の製造方法は、半導体基板の主表面に、丸形形状の上部コーナ部を有するとともに、上部コーナ部よりも高さの大きい上面を有する素子分離絶縁膜が埋め込まれた素子分離溝を形成する工程と、素子分離溝の丸形形状の上部コーナ部の表面を上部コーナ部の上面側および側面側から覆うように、熱処理により、ゲート絶縁膜を構成する絶縁膜を形成する工程と、絶縁膜を介して、素子分離溝の丸形形状の上部コーナ部の表面を上部コーナ部の上面側および側面側から覆うとともに上部コーナ部よりも高さの大きい素子分離絶縁膜の上面上に乗り上げるようにゲート電極を形成する工程とを備え、絶縁膜を形成する工程は、素子分離溝の丸形形状の上部コーナ部の上面側および側面側に対して、酸化性ガスを含む雰囲気中で、絶縁膜の粘性流動が発生しない温度で、第１の熱処理を施す工程と、第１の熱処理の後、酸化性ガスを含む雰囲気中で、絶縁膜の粘性流動が発生する温度で、第２の熱処理を施す工程とを含む。なお、本発明における半導体基板は、通常の半導体基板のみならず、薄膜トランジスタの活性層などとして用いられる半導体層も含む広い概念である。
【００１６】
この一の局面による半導体装置の製造方法では、上記のように、絶縁膜の粘性流動が発生しない温度で第１の熱処理を施した後、絶縁膜の粘性流動が発生する温度で第２の熱処理を施すことによって、高温での第２の熱処理の際には、低温での第１の熱処理により予め絶縁膜の一部が形成されているので、高温での第２の熱処理の際に、素子分離溝の上部コーナ部が露出した構造において、露出した素子分離溝の上部コーナ部の表面が凹凸形状になるのを抑制することができる。すなわち、基板表面が露出した状態または１ｎｍ以下の自然酸化膜が形成された状態で、酸素が希薄な雰囲気中で高温まで昇温すると、表面が凹凸形状になることが知られている。本発明では、低温での第１の熱処理により予め絶縁膜の一部が形成されているので、素子分離溝の上部コーナ部の表面が凹凸形状になるのを抑制することができる。その結果、上部コーナ部の表面の凹凸形状に起因して上部コーナ部の表面に形成される絶縁膜の信頼性が低下するという不都合を抑制することができる。また、絶縁膜の粘性流動が発生する温度で第２の熱処理を施すことによって、素子分離溝を有する構造において、素子分離溝の上部コーナ部の上面および側面に発生するストレスを絶縁膜の粘性流動により緩和することができる。これにより、ストレス（応力）に起因する絶縁膜の信頼性の低下を抑制することができる。
【００１９】
上記の場合、好ましくは、絶縁膜を形成する工程は、第１の熱処理によって絶縁膜の膜厚の半分未満の第１の膜厚分を形成した後、第２の熱処理によって絶縁膜の膜厚の半分より大きい第２の膜厚分を形成する工程を含んでいてもよい。このように構成すれば、絶縁膜の粘性流動が起こる温度以上での第２の熱処理の時間が長くなるので、粘性流動によるストレスの緩和効果を大きくすることができる。
【００２０】
上記の場合、絶縁膜を形成する工程は、第１の熱処理によって絶縁膜の膜厚の半分より大きい第３の膜厚分を形成した後、第２の熱処理によって絶縁膜の膜厚の半分未満の第４の膜厚分を形成する工程を含んでいてもよい。このように構成すれば、酸化速度の速い第２の熱処理の時間を短くすることができるので、絶縁膜の膜厚制御性をより向上させることができる。
【００２１】
また、上記の場合、好ましくは、絶縁膜を形成する工程に先立って半導体基板の表面を露出させる工程をさらに備え、半導体基板の表面を露出させる工程および絶縁膜を形成する工程を真空中で行うことによって、２．５ｎｍ以下の膜厚を有する絶縁膜を形成する。このように構成すれば、半導体基板の表面を露出させた後絶縁膜の形成前に、半導体基板の表面に自然酸化膜が形成されるのを防止することができるので、容易に、２．５ｎｍ以下の小さい膜厚を有する絶縁膜を形成することができる。
【００２２】
上記の場合、好ましくは、第１の熱処理の後、第１の熱処理での絶縁膜の粘性流動が発生しない温度から第２の熱処理を行う絶縁膜の粘性流動が発生する温度に、非酸化性雰囲気で段階的に昇温する工程をさらに備える。このように構成すれば、絶縁膜の粘性流動が発生する温度に一気に昇温して第２の熱処理を行う場合に発生しやすいウェハ周辺部でのスリップ転位をより有効に回避することができる。
【００２３】
上記の場合、好ましくは、第２の熱処理における酸化性ガスの含有比率は、第１の熱処理における酸化性ガスの含有比率よりも小さい。このように構成すれば、酸化速度が速くなりやすい高温の第２の熱処理による酸化速度を遅くすることができるので、絶縁膜の膜厚制御性をより向上させることができる。
【００２４】
上記の場合、好ましくは、第１の熱処理を施す工程は、酸化性ガスを含む雰囲気下で、絶縁膜の粘性流動が発生しない温度で、昇温しながら、第１の熱処理により酸化する工程を含む。このように構成すれば、昇温工程と第１の熱処理による酸化工程とを同時に行うことができるので、酸化プロセスの時間を短くすることができる。
【００２５】
また、上記の場合、好ましくは、第２の熱処理を施す工程は、酸化性ガスを含む雰囲気下で、絶縁膜の粘性流動が発生する温度で、昇温しながら、第２の熱処理により酸化する工程を含む。このように構成すれば、昇温工程と第２の熱処理による酸化工程とを同時に行うことができるので、酸化プロセスの時間を短くすることができる。また、第１の熱処理および第２の熱処理を昇温しながら行うようにすれば、昇温工程と第１および第２の熱処理による酸化工程とを同時に行うことができるので、酸化プロセスの時間をより短くすることができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２７】
（第１実施形態）
図１〜図９は、本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。図１０は、第１実施形態によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。以下、図１〜図１０を参照して、第１実施形態の半導体装置の製造プロセスについて説明する。
【００２８】
まず、図１に示すように、熱酸化法により、シリコン基板１上に、約１０ｎｍの厚みを有するシリコン酸化膜２を形成した後、ＣＶＤ法により、約１５０ｎｍの厚みを有するシリコン窒化膜３を形成する。そして、シリコン酸化膜２およびシリコン窒化膜３をパターニングした後、そのパターニングされたシリコン酸化膜２およびシリコン窒化膜３をマスクとして、シリコン基板１の素子分離領域となる部分を約３００ｎｍの厚み分ドライエッチングすることによって、素子分離溝５０を形成する。なお、シリコン基板１は、本発明の「半導体基板」の一例である。
【００２９】
次に、図２に示すように、約１０００℃〜約１２００℃程度の温度で熱処理することによって、素子分離溝５０の表面に、約２０ｎｍの厚みを有するシリコン酸化膜からなる丸め酸化膜４を形成する。この場合、素子分離溝５０の上部コーナ部５０ａの近傍では、従来と同様、酸化による体積膨張と、耐酸化マスクとして機能するシリコン窒化膜３の存在とによって、強いストレスが発生する。
【００３０】
次に、図３に示すように、高密度プラズマＣＶＤ法を用いて、素子分離溝５０を埋め込むように、約６００ｎｍの厚み分のシリコン酸化膜５を堆積する。この後、ＣＭＰ法により、シリコン窒化膜３をストッパーとして、シリコン酸化膜５を研磨・除去することによって、図４に示すように、平坦化する。
【００３１】
次に、リン酸を用いたウェットエッチング法により、シリコン窒化膜３を除去した後、希フッ酸を用いたウェットエッチング法により、シリコン酸化膜２を除去することによって、図５に示すように、シリコン基板１の活性領域（素子形成領域）が露出される。また、シリコン酸化膜２のウェットエッチングによる除去の際、シリコン酸化膜５の上面および側面もある程度エッチングされる。これにより、素子分離溝５０の内部に、シリコン酸化膜からなる素子分離絶縁膜が埋め込まれた素子分離領域が形成される。
【００３２】
次に、図６に示すように、露出された素子形成領域の表面に、熱酸化法を用いて、約１０ｖｏｌ％のＯ₂ガスを含む約８００℃のウェット酸化雰囲気中で熱処理することによって、シリコン酸化膜からなる犠牲酸化膜６を形成する。そして、シリコン基板１の上方から犠牲酸化膜６を介してｎ型不純物およびｐ型不純物をそれぞれイオン注入することによって、ｎ型ウェル領域１１およびｐ型ウェル領域１２を形成する。この後、犠牲酸化膜６を希フッ酸により除去することによって、図７に示すように、シリコン基板１の素子形成領域が露出される。
【００３３】
この後、第１実施形態では、図８に示すように、酸化性ガスを含む雰囲気中で、ゲート絶縁膜７の粘性流動が起こる温度未満の温度で第１の熱処理を施した後、酸化性ガスを含む雰囲気中で、ゲート絶縁膜７の粘性流動が起こる温度以上の温度で第２の熱処理を施す。
【００３４】
具体的には、図１０に示すように、まず、非酸化性雰囲気であるＮ₂ガス雰囲気中でゲート絶縁膜７の粘性流動が起こる温度未満の温度（約７５０℃）まで昇温する。そして、約７５０℃の温度条件下で、約５０ｖｏｌ％のＯ₂ガスと約５０ｖｏｌ％のＨ₂ガスとを含むウェット酸化雰囲気中で、比較的低温での第１の熱処理を行うことによって、約４ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の一部を形成する。その後、非酸化性雰囲気であるＮ₂ガス雰囲気中でゲート絶縁膜７の粘性流動が起こる温度以上の温度（約１０００℃）まで昇温する。そして、約１０００℃の温度条件下で、約１０ｖｏｌ％のＯ₂ガスと約１０ｖｏｌ％のＨ₂ガスと約８０ｖｏｌ％のＮ₂ガスとを含むウェット酸化雰囲気中で、高温での第２の熱処理を行うことによって、約３ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の残りの部分を形成する。これにより、素子形成領域に、合計約７ｎｍの厚みを有するシリコン酸化膜からなる第１実施形態によるゲート絶縁膜７が形成される。なお、約１０００℃の高温での第２の熱処理によりゲート絶縁膜７を形成すると、ゲート絶縁膜７は、粘性流動が可能な粘弾性体になる。このゲート絶縁膜７は、本発明の「絶縁膜」の一例である。
【００３５】
最後に、図９に示すように、ゲート絶縁膜７の上面に接触するように、シリコン酸化膜５上に、ポリシリコンからなるゲート電極８を形成する。そして、ゲート電極８をマスクとして不純物をイオン注入することによって、ｎ型ウェル領域１１およびｐ型ウェル領域１２のそれぞれに、ソース領域（図示せず）およびドレイン領域（図示せず）を形成する。そして、全面を覆うように、シリコン酸化膜またはシリコン窒化膜などからなる層間絶縁膜９を形成した後、層間絶縁膜９の所定領域に、コンタクトホール９ａを形成する。そして、このコンタクトホール９ａを介して、ソース領域、ドレイン領域およびゲート電極８のそれぞれと電気的に接続するように、アルミ合金からなる電極１０を形成する。このようにして、第１実施形態によるＭＯＳ型トランジスタを含む半導体装置が完成される。
【００３６】
第１実施形態では、上記したように、ゲート絶縁膜７の粘性流動が起こる温度未満（約７５０℃）の温度で第１の熱処理を施した後、ゲート絶縁膜７の粘性流動が起こる温度以上の温度（約１０００℃）で第２の熱処理を施すことによって、高温での第２の熱処理の際には、低温での第１の熱処理により予めゲート絶縁膜７の一部が形成されているので、高温での第２の熱処理の際に、素子分離溝５０の上部コーナ部の露出した表面が凹凸形状になるのを抑制することができる。すなわち、シリコン基板１の表面が露出した状態またはシリコン基板１の表面に１ｎｍ以下の自然酸化膜が形成された状態で、酸素が希薄な雰囲気中で高温まで昇温すると、表面が凹凸形状になることが知られている。第１実施形態では、低温での第１の熱処理により予めゲート絶縁膜７の一部が形成されているので、素子分離溝５０の上部コーナ部の表面が凹凸形状になるのを抑制することができる。その結果、上部コーナ部の表面の凹凸形状に起因して上部コーナ部の表面に形成されるゲート絶縁膜７の信頼性が劣化するという不都合を抑制することができる。
【００３７】
また、第１実施形態では、上記したように、ゲート絶縁膜７の一部を酸化速度の遅い低温（約７５０℃）での第１の熱処理により形成することによって、酸化速度の速い高温（約１０００℃）での熱処理によってゲート絶縁膜７の全体を一度に形成する場合と比べて、ゲート絶縁膜７の膜厚の制御性をより向上させることができる。
【００３８】
また、第１実施形態では、上記したように、ゲート絶縁膜７の粘性流動が起こる温度未満の温度（約７５０℃）で第１の熱処理を施した後、ゲート絶縁膜７の粘性流動が起こる温度以上の温度（約１０００℃）で第２の熱処理を施すことによって、ゲート絶縁膜７の粘性流動が起こる温度以上の温度（約１０００℃）に一気に昇温して熱処理を行う場合に発生しやすいウェハ周辺部でのスリップ転位を回避することができる。
【００３９】
また、第１実施形態では、上記したように、酸化性ガス（Ｏ₂ガス）を含む雰囲気中でゲート絶縁膜７の粘性流動が起こる温度以上の温度（約１０００℃）での第２の熱処理を施すことによって、ゲート絶縁膜７が粘弾性体になるので、丸め酸化膜４の形成時に素子分離溝５０の上部コーナ部５０ａに発生した強いストレスを解放するように、ゲート絶縁膜７を粘性流動（移動）させることができる。これにより、丸め酸化膜４の形成時に発生した素子分離溝５０の上部コーナ部５０ａの強いストレスを緩和することができるので、上部コーナ部５０ａを覆うように形成されるゲート絶縁膜７のＴＤＤＢ特性などの信頼性を向上させることができる。
【００４０】
また、第１実施形態では、上記したように、第１の熱処理によってゲート絶縁膜７の全体の膜厚（約７ｎｍ）の半分より大きい約４ｎｍの厚みを有するシリコン酸化膜を形成した後、第２の熱処理によってゲート絶縁膜７の全体の膜厚の半分よりも小さい約３ｎｍの厚みを有するシリコン酸化膜を形成することにより、酸化速度の速い高温（約１０００℃）での第２の熱処理時間を短くすることができるので、ゲート絶縁膜７の膜厚制御性をより向上させることができる。
【００４１】
また、第１実施形態では、上記したように、第２の熱処理における酸化性ガス（Ｏ₂ガス）の含有比率（１０ｖｏｌ％）を、第１の熱処理における酸化性ガス（Ｏ₂ガス）の含有比率（５０ｖｏｌ％）よりも小さくすることによって、酸化速度が速くなりやすい高温の第２の熱処理の酸化速度を遅くすることができるので、ゲート絶縁膜７の膜厚制御性をより向上させることができる。
【００４２】
（第２実施形態）
図１１は、本発明の第２実施形態によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。この第２実施形態では、酸化性ガスを含む雰囲気中で、ゲート絶縁膜の粘性流動が起こる温度未満の温度で第１の熱処理を施した後、段階的に昇温を行い、その後、酸化性ガスを含む雰囲気中で、ゲート絶縁膜の粘性流動が起こる温度以上の温度で第２の熱処理を施す例について説明する。なお、第２実施形態のその他の製造プロセスは、第１実施形態と同様である。
【００４３】
すなわち、この第２実施形態では、図１〜図７に示した第１実施形態と同様のプロセスを用いて、図７に示した構造を形成する。この後、第２実施形態では、図８に示した第１実施形態のゲート絶縁膜７の形成工程を、図１１に示す条件下で行う。具体的には、図１１に示すように、まず、Ｎ₂ガス雰囲気中でゲート絶縁膜の粘性流動が起こる温度未満の温度（約７５０℃）まで昇温する。
【００４４】
その後、約７５０℃の温度条件下で、約５０ｖｏｌ％のＯ₂ガスと約５０ｖｏｌ％のＨ₂ガスとを含むウェット酸化雰囲気中で、比較的低温での第１の熱処理を行うことによって、約４ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の一部を形成する。その後、非酸化性雰囲気であるＮ₂ガス雰囲気中で、ゲート絶縁膜の粘性流動が起こる温度以上の温度（約１０００℃）まで３段階に分けて段階的に昇温する。そして、約１０００℃の温度条件下で、約１０ｖｏｌ％のＯ₂ガスと約１０ｖｏｌ％のＨ₂ガスと約８０ｖｏｌ％のＮ₂ガスとを含むウェット酸化雰囲気中で、高温での第２の熱処理を行うことによって、約３ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の残りの部分を形成する。これにより、素子形成領域に、合計約７ｎｍの厚みを有するシリコン酸化膜からなる第２実施形態によるゲート絶縁膜が形成される。
【００４５】
その後、図９に示した第１実施形態と同様のプロセスを用いて、第２実施形態によるＭＯＳ型トランジスタを含む半導体装置が完成される。
【００４６】
第２実施形態では、上記したように、第１の熱処理でのゲート絶縁膜の粘性流動が起こる温度未満の温度（約７５０℃）から第２の熱処理を行うゲート絶縁膜の粘性流動が起こる温度以上の温度（約１０００℃）に、非酸化性雰囲気であるＮ₂ガス雰囲気中で段階的に昇温することによって、ゲート絶縁膜の粘性流動が起こる温度以上の温度（約１０００℃）に一気に昇温して熱処理を行う場合に発生しやすい、ウェハ周辺部でのスリップ転位をより有効に回避することができる。
【００４７】
第２実施形態のその他の効果は、上記した第１実施形態と同様である。
【００４８】
（第３実施形態）
図１２は、本発明の第３実施形態によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。この第３実施形態では、酸化性ガスを含む雰囲気中で、昇温しながらゲート絶縁膜の粘性流動が起こる温度未満の温度で第１の熱処理を施した後、酸化性ガスを含む雰囲気中で、ゲート絶縁膜の粘性流動が起こる温度以上の温度で第２の熱処理を施す例について説明する。なお、第３実施形態のその他の製造プロセスは、第１実施形態と同様である。
【００４９】
すなわち、この第３実施形態では、図１〜図７に示した第１実施形態と同様のプロセスを用いて、図７に示した構造を形成する。この後、第３実施形態では、図８に示した第１実施形態のゲート絶縁膜７の形成工程を、図１２に示す条件下で行う。具体的には、図１２に示すように、まず、Ｎ₂ガス雰囲気中でゲート絶縁膜の粘性流動が起こる温度未満の温度（約６００℃）まで昇温する。
【００５０】
その後、第３実施形態では、約６００℃から約８００℃に昇温しながら、約５０ｖｏｌ％のＯ₂ガスと約５０ｖｏｌ％のＨ₂ガスとを含むウェット酸化雰囲気中で、比較的低温での第１の熱処理を行うことによって、約４ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の一部を形成する。その後、非酸化性雰囲気であるＮ₂ガス雰囲気中で、ゲート絶縁膜の粘性流動が起こる温度以上の温度（約１０００℃）まで昇温する。そして、約１０００℃の温度条件下で、約１０ｖｏｌ％のＯ₂ガスと約１０ｖｏｌ％のＨ₂ガスと約８０ｖｏｌ％のＮ₂ガスとを含むウェット酸化雰囲気中で、高温での第２の熱処理を行うことによって、約３ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の残りの部分を形成する。これにより、素子形成領域に、合計約７ｎｍの厚みを有するシリコン酸化膜からなる第３実施形態によるゲート絶縁膜が形成される。
【００５１】
その後、図９に示した第１実施形態と同様のプロセスを用いて、第３実施形態によるＭＯＳ型トランジスタを含む半導体装置が完成される。
【００５２】
第３実施形態では、上記したように、ゲート絶縁膜の粘性流動が起こる温度未満の温度で約６００℃から約８００℃に昇温しながら、第１の熱処理を行うことにより酸化することによって、昇温工程と第１の熱処理による酸化工程とを同時に行うことができるので、上記第１および第２実施形態に比べて、酸化プロセスの時間を短くすることができる。
【００５３】
第３実施形態のその他の効果は、上記した第１実施形態と同様である。
【００５４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５５】
たとえば、上記実施形態では、本発明による第１の熱処理と第２の熱処理との２段階の熱処理で絶縁膜を形成する方法を、ゲート絶縁膜を形成する工程に適用する例を示したが、本発明はこれに限らず、犠牲酸化膜を形成する工程や丸め酸化膜を形成する工程などの他の絶縁膜形成工程に本発明を適用するようにしてもよい。
【００５６】
また、上記実施形態では、ＳＴＩ法による素子分離領域に囲まれた素子形成領域に、ＭＯＳ型トランジスタを形成する場合について説明したが、本発明はこれに限らず、他の方法による素子分離領域に囲まれた素子形成領域に半導体素子が形成される場合であってもよい。また、素子分離を行わない半導体装置にも本発明を適用可能である。
【００５７】
また、上記第１〜第３実施形態では、ウェットエッチングにより素子形成領域を露出した後、その素子形成領域に、約７ｎｍの厚みを有するゲート絶縁膜を形成する場合について説明したが、本発明はこれに限らず、約２．５ｎｍ以下の小さい膜厚を有するゲート絶縁膜（絶縁膜）を形成する場合にも本発明は適用可能である。ただし、約２．５ｎｍ以下の小さい膜厚を有するゲート絶縁膜を形成する場合には、素子形成領域の露出工程およびゲート絶縁膜の形成工程を真空中で連続的に行うのが好ましい。このように、素子形成領域の露出工程およびゲート絶縁膜の形成工程を真空中で連続して行うことによって、シリコン基板の素子形成領域の表面を露出させた後ゲート絶縁膜の形成前に、シリコン基板表面に自然酸化膜が形成されるのを防止することができるので、容易に、約２．５ｎｍ以下の小さい膜厚を有するゲート絶縁膜を形成することができる。たとえば、真空中で素子形成領域の露出工程を行った後、連続的に、約７５０℃の第１の熱処理により約１．２ｎｍの厚みを有するシリコン酸化膜を形成し、その後、約１０００℃の第２の熱処理により約０．８ｎｍの厚みを有するシリコン酸化膜を形成することによって、合計約２．０ｎｍの小さい厚みを有するゲート絶縁膜を形成するようにしてもよい。
【００５８】
また、上記実施形態では、酸化性ガスとして、Ｈ₂ガスとＯ₂ガスとＮ₂ガスとを含む酸化性ガスを用いたが、本発明はこれに限らず、他の酸化性ガスを用いてもよい。たとえば、酸素（Ｏ₂）、一酸化窒素（ＮＯ）、一酸化二窒素（Ｎ₂Ｏ）、過酸化水素（Ｈ₂Ｏ₂）、オゾン（Ｏ₃）、二酸化硫黄（ＳＯ₂）、塩素（Ｃｌ₂）、フッ素（Ｆ₂）およびこれらの化合物のうち少なくとも１種を含むガスであってもよい。なお、本発明における「酸化」は、酸素による酸化のみならず、元素やイオンから電子を奪う広い概念の酸化を意味する。
【００５９】
また、上記第１〜第３実施形態での第２の熱処理では、約１０００℃の熱処理を行うことにより、ゲート絶縁膜の一部を形成したが、本発明はこれに限らず、ゲート絶縁膜の粘性流動が起こる温度以上の熱処理温度であれば他の温度でもよい。
【００６０】
また、上記第１〜第３実施形態での第１の熱処理では、約７５０℃の熱処理を行うことにより、ゲート絶縁膜の一部を形成したが、本発明はこれに限らず、酸化膜が形成されるとともに、ゲート絶縁膜の粘性流動が起こらない熱処理温度であれば他の温度でもよい。
【００６１】
また、上記第３実施形態では、ゲート絶縁膜の粘性流動が起こる温度未満の温度で約６００℃から約８００℃に昇温しながら第１の熱処理を行う例を示したが、本発明はこれに限らず、図１３に示す第３実施形態の変形例のように、第１の熱処理に加えて、ゲート絶縁膜の粘性流動が起こる温度以上の温度で行う第２の熱処理も昇温しながら行うようにしてもよい。
【００６２】
具体的には、図１３に示すように、まず、約６００℃から約８００℃に昇温しながら、約５０ｖｏｌ％のＯ₂ガスと約５０ｖｏｌ％のＨ₂ガスとを含むウェット酸化雰囲気中で、比較的低温での第１の熱処理を行うことによって、約４ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の一部を形成する。その後、非酸化性雰囲気であるＮ₂ガス雰囲気中で、ゲート絶縁膜の粘性流動が起こる温度以上の温度（約１０００℃）まで昇温する。そして、約１０００℃から約１１００℃に昇温しながら、約１０ｖｏｌ％のＯ₂ガスと約１０ｖｏｌ％のＨ₂ガスと約８０ｖｏｌ％のＮ₂ガスとを含むウェット酸化雰囲気中で、高温での第２の熱処理を行うことによって、約３ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜の残りの部分を形成する。これにより、素子形成領域に、合計約７ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜が形成される。この場合には、第１の熱処理および第２の熱処理の両方を昇温しながら行うことができるので、第３実施形態に比べて、酸化プロセス時間をより短くすることができる。
【００６３】
また、上記実施形態では、シリコン基板（半導体基板）の主表面にゲート絶縁膜（絶縁膜）を形成する場合について説明したが、本発明はこれに限らず、シリコン層（半導体層）の主表面にゲート絶縁膜（絶縁膜）を形成してもよい。この場合、シリコン層（半導体層）が本発明の「半導体基板」に相当する。すなわち、本発明の「半導体基板」は、通常の半導体基板のみならず、半導体層も含む広い概念である。
【００６４】
また、上記第１実施形態、第２実施形態および第３実施形態では、約７５０℃または約６００℃〜約８００℃の第１の熱処理によって、ゲート絶縁膜の全体の膜厚（約７ｎｍ）の半分より大きい約４ｎｍの膜厚分を形成した後、約１０００℃の第２の熱処理によって、ゲート絶縁膜の全体の膜厚の半分未満の約３ｎｍの膜厚分を形成したが、本発明はこれに限らず、低温での第１の熱処理によってゲート絶縁膜の膜厚の半分未満の膜厚分を形成した後、高温での第２の熱処理によって、ゲート絶縁膜の膜厚の半分より大きい膜厚分を形成してもよい。たとえば、低温での第１の熱処理により、約３ｎｍの膜厚分を形成した後、高温での第２の熱処理により、約４ｎｍの膜厚分を形成することによって、合計約７ｎｍの厚みを有するゲート絶縁膜を形成してもよい。この場合、ゲート絶縁膜の粘性流動が起こる温度以上での第２の熱処理の時間が長くなるので、粘性流動によるストレスの緩和効果を大きくすることができる。
【００６５】
【発明の効果】
以上のように、本発明によれば、絶縁膜の信頼性の低下を抑制することが可能な半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図２】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図１０】第１実施形態によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。
【図１１】第２実施形態によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。
【図１２】第３実施形態によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。
【図１３】第３実施形態の変形例によるＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。
【図１４】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図１５】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図１６】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図１７】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図１８】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図１９】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図２０】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図２１】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図２２】従来のＭＯＳ型トランジスタを含む半導体装置の製造プロセスを説明するための断面図である。
【図２３】従来のＭＯＳ型トランジスタのゲート絶縁膜の形成条件を示したシーケンス図である。
【符号の説明】
１シリコン基板（半導体基板）
４丸め酸化膜（酸化膜）
５シリコン酸化膜（絶縁物）
７ゲート絶縁膜（絶縁膜）
５０素子分離溝
５０ａ上部コーナ部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having an insulating film.
[0002]
[Prior art]
In recent years, miniaturization of elements has been promoted along with the increase in density and integration of ULSI (Ultra Large Scale Integrated Circuit) circuits. In order to miniaturize an element, it is important to miniaturize an element isolation region simultaneously with miniaturization of the element itself. For this reason, various methods for miniaturizing the element isolation region have been proposed. In particular, an STI (Shallow Trench Isolation) method has been proposed in place of the conventional selective oxidation method (LOCOS method; Local Oxidation Of Silicon).
[0003]
In addition, in a semiconductor device including a MOS transistor separated by an element isolation trench by STI, a gate electrode is also formed on the upper corner portion of the element isolation trench, so that the substrate surface exposed at the upper corner portion of the element isolation trench It is necessary to ensure insulation between the gate electrode and the gate electrode. Therefore, it is necessary to form a gate insulating film so as to cover the exposed substrate surface of the upper corner portion of the element isolation trench. As this gate insulating film, a silicon oxide film usually formed by heat-treating a silicon substrate in an oxidizing atmosphere, a silicon oxynitride film formed by heat-treating in an oxidizing atmosphere containing nitrogen atoms, etc. Used. In this case, conventionally, in order to control the film thickness satisfactorily, a gate insulating film is formed by heat treatment at a temperature of about 700 ° C. to about 850 ° C. at which the oxidation rate is slow (see, for example, Patent Document 1). ). This Patent Document 1 discloses forming a gate insulating film by oxidizing at a temperature of 850 ° C. or lower.
[0004]
14 to 22 are cross-sectional views for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor. FIG. 23 is a sequence diagram showing conditions for forming a gate insulating film of a conventional MOS transistor. A conventional semiconductor device manufacturing process will be described below with reference to FIGS.
[0005]
First, as shown in FIG. 14, a pad oxide film 102 and a silicon nitride film 103 made of a silicon oxide film are sequentially deposited on a silicon substrate 101, and then the pad oxide film 102 and the silicon nitride film 103 are patterned. Thereafter, using the pad oxide film 102 and the silicon nitride film 103 as a mask, a trench (element isolation groove) 150 is formed by etching a portion to be an element isolation region of the silicon substrate 101.
[0006]
Next, as shown in FIG. 15, a rounded oxide film 104 made of a silicon oxide film is formed on the surface of the element isolation trench 150 by performing a heat treatment at a temperature of about 1000 ° C. to about 1200 ° C.
[0007]
Next, as shown in FIG. 16, a silicon oxide film 105 is deposited so as to fill the element isolation trench 150 by using a high-density plasma CVD method. Thereafter, the silicon oxide film 105 is polished and removed by a CMP (Chemical Mechanical Polishing) method using the silicon nitride film 103 as a stopper, thereby planarizing as shown in FIG.
[0008]
Next, after removing the silicon nitride film 103 by wet etching using phosphoric acid, the pad oxide film 102 is removed by wet etching using dilute hydrofluoric acid, as shown in FIG. The active region (element formation region) of the silicon substrate 101 is exposed. Further, when the pad oxide film 102 is removed by wet etching, the upper surface and side surfaces of the silicon oxide film 105 are also etched to some extent. As a result, an element isolation region in which an element isolation insulating film made of the silicon oxide film 105 is embedded is formed inside the element isolation trench 150.
[0009]
Next, as shown in FIG. 19, a sacrificial oxide film 106 made of a silicon oxide film is formed on the exposed surface of the element formation region using a thermal oxidation method. An n-type well region 111 and a p-type well region 112 are formed by ion-implanting n-type impurities and p-type impurities from above the silicon substrate 101 via the sacrificial oxide film 106, respectively. Thereafter, by removing the sacrificial oxide film 106 with dilute hydrofluoric acid, the element formation region of the silicon substrate 101 is exposed as shown in FIG.
[0010]
Next, as shown in FIG. 21, a gate insulating film 107 made of a silicon oxide film is formed on the surface of the exposed element formation region of the silicon substrate 101 at a temperature of about 750 ° C. by using a thermal oxidation method. . Specifically, as shown in FIG. ₂ While performing in a gas atmosphere, under a temperature condition of about 750 ° C., O ₂ Gas and H ₂ A gate insulating film 107 made of a silicon oxide film is formed by performing heat treatment in a wet oxidizing atmosphere containing about 50 vol% of each gas.
[0011]
Finally, as shown in FIG. 22, a gate electrode 108 made of polysilicon is formed on the silicon oxide film 105 so as to be in contact with the upper surface of the gate insulating film 107. Then, a source region (not shown) and a drain region (not shown) are formed in each of the n-type well region 111 and the p-type well region 112 by ion-implanting impurities using the gate electrode 108 as a mask. . Then, an interlayer insulating film 109 made of a silicon oxide film or a silicon nitride film is formed so as to cover the entire surface, and then a contact hole 109 a is formed in a predetermined region of the interlayer insulating film 109. Then, an electrode 110 made of an aluminum alloy is formed so as to be electrically connected to the source region, the drain region, and the gate electrode 108 through the contact hole 109a. In this way, a semiconductor device including a conventional MOS transistor is completed.
[0012]
[Patent Document 1]
JP 2000-223488 A
[Problems to be solved by the invention]
However, in the above-described conventional method for manufacturing a semiconductor device, in the step of forming the rounded oxide film 104 made of the silicon oxide film shown in FIG. 15, oxygen is interposed between silicon atoms at the interface between the rounded oxide film 104 and the silicon substrate 101. As atoms enter, volume expansion occurs. For this reason, an internal stress (stress) due to volume expansion occurs at the interface between the silicon substrate 101 and the rounded oxide film 104. In particular, in the upper corner portion 150a of the element isolation trench 150, since the silicon nitride film 103 that functions as an oxidation resistant mask exists, volume expansion in the upward direction is inhibited, so that a strong stress is generated. Conventionally, in the subsequent step of forming the gate insulating film 107 (see FIG. 21), the gate insulating film 107 is formed so as to cover the upper corner portion 150a of the element isolation trench 150 where strong stress remains. In this case, in the conventional manufacturing method, since the formation temperature of the gate insulating film 107 made of a silicon oxide film is as low as about 750 ° C. (about 700 ° C. to about 850 ° C.), the element isolation trench 150 is formed when the gate insulating film 107 is formed. It was difficult to release the strong stress of the upper corner portion 150a. Therefore, there is a problem that the reliability of the gate insulating film 107 formed so as to cover the upper corner portion 150a of the element isolation trench 150 where the strong stress remains is lowered. In particular, there has been a problem that the dielectric breakdown (TDDB) characteristics with time, which is an easy way to evaluate the reliability of the gate insulating film, are deteriorated.
[0013]
The present invention has been made to solve the above-described problems, and one object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing a decrease in reliability of an insulating film. That is.
[0014]
Another object of the present invention is to suppress the surface of the upper corner portion of the element isolation groove from being uneven in the method for manufacturing a semiconductor device.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, a manufacturing method of a semiconductor device according to one aspect of the present invention is provided on a main surface of a semiconductor substrate. An element isolation insulating film having a round-shaped upper corner portion and an upper surface having a height higher than that of the upper corner portion is embedded. A step of forming an element isolation groove; and Round shape Upper corner The surface of the upper corner Top ~ side And side Cover from the side A step of forming an insulating film constituting the gate insulating film by heat treatment, and through the insulating film , Element isolation groove Round shape Upper corner The surface of the upper corner Top ~ side And side From the side cover And on the upper surface of the element isolation insulating film, which is higher than the upper corner. Forming a gate electrode, and forming the insulating film includes the step of forming an isolation trench. Round shape Upper surface of upper corner ~ side And side ~ side In contrast, in the atmosphere containing the oxidizing gas, the insulating film is insulated in the atmosphere containing the oxidizing gas after the first heat treatment at the temperature at which the viscous flow of the insulating film does not occur. Performing a second heat treatment at a temperature at which viscous flow of the membrane occurs. The semiconductor substrate in the present invention is a broad concept including not only a normal semiconductor substrate but also a semiconductor layer used as an active layer of a thin film transistor.
[0016]
In the method of manufacturing a semiconductor device according to this one aspect, as described above, the viscous flow of the insulating film is Does not occur After the first heat treatment at temperature, the viscous flow of the insulating film appear By performing the second heat treatment at a temperature, a part of the insulating film is formed in advance by the first heat treatment at a low temperature during the second heat treatment at a high temperature. During heat treatment , Raw In the structure in which the upper corner portion of the child isolation groove is exposed, it is possible to suppress the surface of the exposed upper corner portion of the element isolation groove from being uneven. That is, it is known that when the substrate surface is exposed or a natural oxide film having a thickness of 1 nm or less is formed, when the temperature is raised to a high temperature in an atmosphere in which oxygen is diluted, the surface becomes uneven. In the present invention, since a part of the insulating film is formed in advance by the first heat treatment at a low temperature, it is possible to suppress the surface of the upper corner portion of the element isolation groove from being uneven. As a result, it is possible to suppress the disadvantage that the reliability of the insulating film formed on the surface of the upper corner portion due to the uneven shape on the surface of the upper corner portion is lowered. In addition, the viscous flow of the insulation film appear By applying a second heat treatment at temperature , Raw In a structure having a child isolation groove, the upper corner portion of the element isolation groove Top and side of The stress generated in the insulating film can be relieved by the viscous flow of the insulating film. Thereby, the fall of the reliability of the insulating film resulting from stress (stress) can be suppressed.
[0019]
In the above case, preferably, in the step of forming the insulating film, the first heat treatment forms a first film thickness less than half the film thickness of the insulating film, and then the second heat treatment performs the film thickness of the insulating film. A step of forming a second film thickness larger than half of the thickness may be included. With this configuration, the time for the second heat treatment above the temperature at which the viscous flow of the insulating film occurs becomes longer, so that the stress relaxation effect due to the viscous flow can be increased.
[0020]
In the above case, the step of forming the insulating film includes forming a third film thickness larger than half of the film thickness of the insulating film by the first heat treatment and then less than half of the film thickness of the insulating film by the second heat treatment. A step of forming the fourth film thickness may be included. With such a configuration, the time for the second heat treatment with a high oxidation rate can be shortened, so that the film thickness controllability of the insulating film can be further improved.
[0021]
In the above case, preferably, the method further includes a step of exposing the surface of the semiconductor substrate prior to the step of forming the insulating film, and the step of exposing the surface of the semiconductor substrate and the step of forming the insulating film are performed in vacuum. Thus, an insulating film having a thickness of 2.5 nm or less is formed. With this configuration, it is possible to prevent a natural oxide film from being formed on the surface of the semiconductor substrate after the surface of the semiconductor substrate is exposed and before the formation of the insulating film. An insulating film having the following small film thickness can be formed.
[0022]
In the above case, preferably, after the first heat treatment, the viscous flow of the insulating film in the first heat treatment is Does not occur The viscous flow of the insulating film that performs the second heat treatment from the temperature appear The method further includes a step of raising the temperature stepwise in a non-oxidizing atmosphere. With this configuration, the viscous flow of the insulating film is reduced. appear It is possible to more effectively avoid slip dislocation at the periphery of the wafer, which is likely to occur when the temperature is increased to a temperature and the second heat treatment is performed.
[0023]
In the above case, preferably, the content ratio of the oxidizing gas in the second heat treatment is smaller than the content ratio of the oxidizing gas in the first heat treatment. With this configuration, the oxidation rate by the high-temperature second heat treatment that tends to increase the oxidation rate can be slowed down, so that the film thickness controllability of the insulating film can be further improved.
[0024]
In the above case, preferably, the step of performing the first heat treatment is such that the viscous flow of the insulating film is performed in an atmosphere containing an oxidizing gas. Does not occur A step of oxidizing by a first heat treatment while raising the temperature is included. If comprised in this way, since a temperature rising process and the oxidation process by 1st heat processing can be performed simultaneously, the time of an oxidation process can be shortened.
[0025]
In the above case, it is preferable that the step of performing the second heat treatment is such that the viscous flow of the insulating film is performed in an atmosphere containing an oxidizing gas. appear A step of oxidizing by a second heat treatment while raising the temperature is included. If comprised in this way, since a temperature rising process and the oxidation process by 2nd heat processing can be performed simultaneously, the time of an oxidation process can be shortened. Further, if the first heat treatment and the second heat treatment are performed while raising the temperature, the temperature raising step and the oxidation step by the first and second heat treatment can be performed at the same time. It can be made shorter.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0027]
(First embodiment)
1 to 9 are cross-sectional views illustrating a manufacturing process of a semiconductor device including a MOS transistor according to the first embodiment of the present invention. FIG. 10 is a sequence diagram showing conditions for forming the gate insulating film of the MOS transistor according to the first embodiment. Hereinafter, the manufacturing process of the semiconductor device of the first embodiment will be described with reference to FIGS.
[0028]
First, as shown in FIG. 1, after a silicon oxide film 2 having a thickness of about 10 nm is formed on a silicon substrate 1 by a thermal oxidation method, a silicon nitride film 3 having a thickness of about 150 nm is formed by a CVD method. Form. Then, after patterning the silicon oxide film 2 and the silicon nitride film 3, using the patterned silicon oxide film 2 and the silicon nitride film 3 as a mask, a portion to be an element isolation region of the silicon substrate 1 is dried by a thickness of about 300 nm. The element isolation trench 50 is formed by etching. The silicon substrate 1 is an example of the “semiconductor substrate” in the present invention.
[0029]
Next, as shown in FIG. 2, a rounded oxide film 4 made of a silicon oxide film having a thickness of about 20 nm is formed on the surface of the element isolation trench 50 by performing a heat treatment at a temperature of about 1000 ° C. to about 1200 ° C. Form. In this case, strong stress is generated in the vicinity of the upper corner portion 50a of the element isolation trench 50 due to the volume expansion due to oxidation and the presence of the silicon nitride film 3 functioning as an oxidation resistant mask, as in the conventional case.
[0030]
Next, as shown in FIG. 3, a silicon oxide film 5 having a thickness of about 600 nm is deposited so as to fill the element isolation trench 50 by using a high-density plasma CVD method. Thereafter, the silicon oxide film 5 is polished and removed by CMP using the silicon nitride film 3 as a stopper, thereby flattening as shown in FIG.
[0031]
Next, after removing the silicon nitride film 3 by a wet etching method using phosphoric acid, the silicon oxide film 2 is removed by a wet etching method using diluted hydrofluoric acid, as shown in FIG. The active region (element formation region) of the silicon substrate 1 is exposed. Further, when the silicon oxide film 2 is removed by wet etching, the upper surface and side surfaces of the silicon oxide film 5 are also etched to some extent. As a result, an element isolation region in which an element isolation insulating film made of a silicon oxide film is embedded is formed inside the element isolation trench 50.
[0032]
Next, as shown in FIG. 6, about 10 vol% O is formed on the exposed surface of the element formation region using a thermal oxidation method. ₂ A sacrificial oxide film 6 made of a silicon oxide film is formed by heat treatment in a wet oxidizing atmosphere containing gas at about 800 ° C. Then, an n-type well region 11 and a p-type well region 12 are formed by ion-implanting n-type impurities and p-type impurities from above the silicon substrate 1 via the sacrificial oxide film 6. Thereafter, by removing the sacrificial oxide film 6 with dilute hydrofluoric acid, the element formation region of the silicon substrate 1 is exposed as shown in FIG.
[0033]
Thereafter, in the first embodiment, as shown in FIG. 8, after the first heat treatment is performed at a temperature lower than the temperature at which the viscous flow of the gate insulating film 7 occurs in an atmosphere containing an oxidizing gas, In a gas-containing atmosphere, the second heat treatment is performed at a temperature equal to or higher than the temperature at which the viscous flow of the gate insulating film 7 occurs.
[0034]
Specifically, as shown in FIG. 10, first, N which is a non-oxidizing atmosphere is used. ₂ The temperature is raised to a temperature below the temperature at which viscous flow of the gate insulating film 7 occurs in a gas atmosphere (about 750 ° C.). And, under a temperature condition of about 750 ° C., about 50 vol% O ₂ Gas and about 50 vol% H ₂ A part of the gate insulating film made of a silicon oxide film having a thickness of about 4 nm is formed by performing a first heat treatment at a relatively low temperature in a wet oxidizing atmosphere containing a gas. After that, N which is a non-oxidizing atmosphere ₂ The temperature is raised to a temperature equal to or higher than the temperature at which the viscous flow of the gate insulating film 7 occurs in a gas atmosphere (about 1000 ° C.). And, under a temperature condition of about 1000 ° C., about 10 vol% O ₂ Gas and about 10 vol% H ₂ Gas and N of about 80 vol% ₂ By performing a second heat treatment at a high temperature in a wet oxidizing atmosphere containing a gas, the remaining portion of the gate insulating film made of a silicon oxide film having a thickness of about 3 nm is formed. As a result, the gate insulating film 7 according to the first embodiment is formed in the element formation region, which is made of a silicon oxide film having a total thickness of about 7 nm. Note that when the gate insulating film 7 is formed by the second heat treatment at a high temperature of about 1000 ° C., the gate insulating film 7 becomes a viscoelastic body capable of viscous flow. This gate insulating film 7 is an example of the “insulating film” in the present invention.
[0035]
Finally, as shown in FIG. 9, a gate electrode 8 made of polysilicon is formed on the silicon oxide film 5 so as to be in contact with the upper surface of the gate insulating film 7. Then, impurities are ion-implanted using the gate electrode 8 as a mask, thereby forming a source region (not shown) and a drain region (not shown) in each of the n-type well region 11 and the p-type well region 12. Then, after forming an interlayer insulating film 9 made of a silicon oxide film or a silicon nitride film so as to cover the entire surface, a contact hole 9 a is formed in a predetermined region of the interlayer insulating film 9. Then, an electrode 10 made of an aluminum alloy is formed so as to be electrically connected to the source region, the drain region, and the gate electrode 8 through the contact hole 9a. Thus, the semiconductor device including the MOS transistor according to the first embodiment is completed.
[0036]
In the first embodiment, as described above, after performing the first heat treatment at a temperature lower than the temperature at which the viscous flow of the gate insulating film 7 occurs (about 750 ° C.), the temperature is higher than the temperature at which the viscous flow of the gate insulating film 7 occurs. By performing the second heat treatment at a temperature (about 1000 ° C.), a part of the gate insulating film 7 is previously formed by the first heat treatment at a low temperature during the second heat treatment at a high temperature. Therefore, it is possible to suppress the exposed surface of the upper corner portion of the element isolation groove 50 from being uneven in the second heat treatment at a high temperature. That is, when the surface of the silicon substrate 1 is exposed or a natural oxide film having a thickness of 1 nm or less is formed on the surface of the silicon substrate 1, when the temperature is raised to a high temperature in a dilute atmosphere, the surface becomes uneven. It is known. In the first embodiment, since a part of the gate insulating film 7 is formed in advance by the first heat treatment at a low temperature, it is possible to suppress the surface of the upper corner portion of the element isolation trench 50 from being uneven. it can. As a result, it is possible to suppress the disadvantage that the reliability of the gate insulating film 7 formed on the surface of the upper corner portion is deteriorated due to the uneven shape on the surface of the upper corner portion.
[0037]
Further, in the first embodiment, as described above, a part of the gate insulating film 7 is formed by the first heat treatment at a low temperature (about 750 ° C.) at a low oxidation rate, so that a high oxidation rate (about approx. Compared with the case where the entire gate insulating film 7 is formed at one time by heat treatment at 1000 ° C., the controllability of the film thickness of the gate insulating film 7 can be further improved.
[0038]
In the first embodiment, as described above, after the first heat treatment is performed at a temperature lower than the temperature at which the viscous flow of the gate insulating film 7 occurs (about 750 ° C.), the viscous flow of the gate insulating film 7 occurs. Occurs when the second heat treatment is performed at a temperature higher than the temperature (about 1000 ° C.), and the heat treatment is performed by raising the temperature to a temperature higher than the temperature at which the viscous flow of the gate insulating film 7 occurs (about 1000 ° C.). It is possible to avoid slip dislocation at the periphery of the wafer, which is easy.
[0039]
In the first embodiment, as described above, the oxidizing gas (O ₂ Since the gate insulating film 7 becomes a viscoelastic body by performing the second heat treatment at a temperature (about 1000 ° C.) higher than the temperature at which the viscous flow of the gate insulating film 7 occurs in the atmosphere containing the gas), the rounded oxidation The gate insulating film 7 can be viscously flowed (moved) so as to release strong stress generated in the upper corner portion 50a of the element isolation trench 50 when the film 4 is formed. This can relieve the strong stress in the upper corner portion 50a of the element isolation trench 50 generated when the rounded oxide film 4 is formed, so that the TDDB characteristic of the gate insulating film 7 formed so as to cover the upper corner portion 50a. It is possible to improve reliability.
[0040]
In the first embodiment, as described above, after forming a silicon oxide film having a thickness of about 4 nm, which is larger than half of the total thickness (about 7 nm) of the gate insulating film 7 by the first heat treatment, By forming a silicon oxide film having a thickness of about 3 nm, which is smaller than half the total film thickness of the gate insulating film 7 by the heat treatment of No. 2, the second heat treatment time at a high temperature (about 1000 ° C.) at a high oxidation rate Therefore, the film thickness controllability of the gate insulating film 7 can be further improved.
[0041]
In the first embodiment, as described above, the oxidizing gas (O ₂ The content ratio (10 vol%) of the gas is changed to the oxidizing gas (O ₂ Since the oxidation rate of the high-temperature second heat treatment, which tends to increase the oxidation rate, can be reduced by making the content ratio less than (gas) content (50 vol%), the film thickness controllability of the gate insulating film 7 is further improved. Can be improved.
[0042]
(Second Embodiment)
FIG. 11 is a sequence diagram showing conditions for forming a gate insulating film of a MOS transistor according to the second embodiment of the present invention. In the second embodiment, the first heat treatment is performed at a temperature lower than the temperature at which the viscous flow of the gate insulating film occurs in an atmosphere containing an oxidizing gas, and then the temperature is raised stepwise. An example in which the second heat treatment is performed at a temperature equal to or higher than the temperature at which the viscous flow of the gate insulating film occurs in an atmosphere containing gas will be described. Other manufacturing processes of the second embodiment are the same as those of the first embodiment.
[0043]
That is, in the second embodiment, the structure shown in FIG. 7 is formed using the same process as that of the first embodiment shown in FIGS. Thereafter, in the second embodiment, the step of forming the gate insulating film 7 of the first embodiment shown in FIG. 8 is performed under the conditions shown in FIG. Specifically, as shown in FIG. ₂ The temperature is raised to a temperature below the temperature at which viscous flow of the gate insulating film occurs (about 750 ° C.) in a gas atmosphere.
[0044]
Thereafter, under a temperature condition of about 750 ° C., about 50 vol% O ₂ Gas and about 50 vol% H ₂ A part of the gate insulating film made of a silicon oxide film having a thickness of about 4 nm is formed by performing a first heat treatment at a relatively low temperature in a wet oxidizing atmosphere containing a gas. After that, N which is a non-oxidizing atmosphere ₂ In a gas atmosphere, the temperature is raised stepwise in three stages up to a temperature (about 1000 ° C.) above the temperature at which the viscous flow of the gate insulating film occurs. And, under a temperature condition of about 1000 ° C., about 10 vol% O ₂ Gas and about 10 vol% H ₂ Gas and N of about 80 vol% ₂ By performing a second heat treatment at a high temperature in a wet oxidizing atmosphere containing a gas, the remaining portion of the gate insulating film made of a silicon oxide film having a thickness of about 3 nm is formed. Thereby, the gate insulating film according to the second embodiment made of the silicon oxide film having a total thickness of about 7 nm is formed in the element formation region.
[0045]
Thereafter, the semiconductor device including the MOS transistor according to the second embodiment is completed using a process similar to that of the first embodiment shown in FIG.
[0046]
In the second embodiment, as described above, the temperature at which the viscous flow of the gate insulating film that performs the second heat treatment starts from the temperature lower than the temperature at which the viscous flow of the gate insulating film in the first heat treatment occurs (about 750 ° C.). N which is a non-oxidizing atmosphere at the above temperature (about 1000 ° C.) ₂ By raising the temperature stepwise in the gas atmosphere, it is likely to occur when the heat treatment is performed at a rapid temperature rise to a temperature higher than the temperature at which the viscous flow of the gate insulating film occurs (about 1000 ° C.). Slip dislocation can be avoided more effectively.
[0047]
Other effects of the second embodiment are the same as those of the first embodiment.
[0048]
(Third embodiment)
FIG. 12 is a sequence diagram showing conditions for forming a gate insulating film of a MOS transistor according to the third embodiment of the present invention. In the third embodiment, the first heat treatment is performed at a temperature lower than the temperature at which the viscous flow of the gate insulating film occurs while raising the temperature in an atmosphere containing an oxidizing gas, and then in the atmosphere containing the oxidizing gas. An example in which the second heat treatment is performed at a temperature equal to or higher than the temperature at which the viscous flow of the gate insulating film occurs will be described. Other manufacturing processes of the third embodiment are the same as those of the first embodiment.
[0049]
That is, in the third embodiment, the structure shown in FIG. 7 is formed using the same process as that of the first embodiment shown in FIGS. Thereafter, in the third embodiment, the step of forming the gate insulating film 7 of the first embodiment shown in FIG. 8 is performed under the conditions shown in FIG. Specifically, as shown in FIG. ₂ The temperature is raised to a temperature below the temperature at which viscous flow of the gate insulating film occurs (about 600 ° C.) in a gas atmosphere.
[0050]
Thereafter, in the third embodiment, while the temperature is increased from about 600 ° C. to about 800 ° C., about 50 vol% O ₂ Gas and about 50 vol% H ₂ A part of the gate insulating film made of a silicon oxide film having a thickness of about 4 nm is formed by performing a first heat treatment at a relatively low temperature in a wet oxidizing atmosphere containing a gas. After that, N which is a non-oxidizing atmosphere ₂ In a gas atmosphere, the temperature is raised to a temperature (approximately 1000 ° C.) that is equal to or higher than the temperature at which the viscous flow of the gate insulating film occurs. And, under a temperature condition of about 1000 ° C., about 10 vol% O ₂ Gas and about 10 vol% H ₂ Gas and N of about 80 vol% ₂ By performing a second heat treatment at a high temperature in a wet oxidizing atmosphere containing a gas, the remaining portion of the gate insulating film made of a silicon oxide film having a thickness of about 3 nm is formed. As a result, the gate insulating film according to the third embodiment made of the silicon oxide film having a total thickness of about 7 nm is formed in the element formation region.
[0051]
Thereafter, the semiconductor device including the MOS transistor according to the third embodiment is completed using a process similar to that of the first embodiment shown in FIG.
[0052]
In the third embodiment, as described above, by performing the first heat treatment while increasing the temperature from about 600 ° C. to about 800 ° C. at a temperature lower than the temperature at which the viscous flow of the gate insulating film occurs, Since the temperature raising step and the oxidation step by the first heat treatment can be performed at the same time, the time for the oxidation process can be shortened as compared with the first and second embodiments.
[0053]
Other effects of the third embodiment are the same as those of the first embodiment described above.
[0054]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
[0055]
For example, in the above embodiment, an example in which the method for forming an insulating film by the two-stage heat treatment of the first heat treatment and the second heat treatment according to the present invention is applied to the step of forming the gate insulating film. The present invention is not limited to this, and the present invention may be applied to other insulating film forming steps such as a sacrificial oxide film forming step and a rounded oxide film forming step.
[0056]
In the above-described embodiment, the case where the MOS transistor is formed in the element formation region surrounded by the element isolation region by the STI method has been described. However, the present invention is not limited to this, and the element isolation region by another method is used. It may be a case where a semiconductor element is formed in the enclosed element formation region. Further, the present invention can be applied to a semiconductor device that does not perform element isolation.
[0057]
In the first to third embodiments, the case where the gate insulating film having a thickness of about 7 nm is formed in the element formation region after the element formation region is exposed by wet etching has been described. The present invention is not limited to this, and the present invention can also be applied to the case where a gate insulating film (insulating film) having a small film thickness of about 2.5 nm or less is formed. However, in the case of forming a gate insulating film having a small film thickness of about 2.5 nm or less, it is preferable that the element formation region exposing step and the gate insulating film forming step are continuously performed in a vacuum. In this way, by performing the exposure process of the element formation region and the formation process of the gate insulating film continuously in vacuum, the surface of the element formation region of the silicon substrate is exposed and then the silicon is formed before the gate insulating film is formed. Since a natural oxide film can be prevented from being formed on the substrate surface, a gate insulating film having a small film thickness of about 2.5 nm or less can be easily formed. For example, after performing the exposure process of the element formation region in a vacuum, a silicon oxide film having a thickness of about 1.2 nm is continuously formed by a first heat treatment at about 750 ° C., and then about 1000 ° C. A gate insulating film having a small thickness of about 2.0 nm in total may be formed by forming a silicon oxide film having a thickness of about 0.8 nm by the second heat treatment.
[0058]
In the above embodiment, the oxidizing gas is H. ₂ Gas and O ₂ Gas and N ₂ Although oxidizing gas containing gas was used, the present invention is not limited to this, and other oxidizing gas may be used. For example, oxygen (O ₂ ), Nitric oxide (NO), dinitrogen monoxide (N ₂ O), hydrogen peroxide (H ₂ O ₂ ), Ozone (O _Three ), Sulfur dioxide (SO ₂ ), Chlorine (Cl ₂ ), Fluorine (F ₂ And a gas containing at least one of these compounds. “Oxidation” in the present invention means not only oxidation by oxygen but also a broad concept of oxidation that takes electrons from elements and ions.
[0059]
In the second heat treatment in the first to third embodiments, a part of the gate insulating film is formed by performing the heat treatment at about 1000 ° C. However, the present invention is not limited to this, and the gate insulating film is not limited thereto. Any other temperature may be used as long as the heat treatment temperature is equal to or higher than the temperature at which the viscous flow occurs.
[0060]
In the first heat treatment in the first to third embodiments, a part of the gate insulating film is formed by performing a heat treatment at about 750 ° C. However, the present invention is not limited thereto, and the oxide film is not limited to this. Any other temperature may be used as long as it is a heat treatment temperature that is formed and does not cause viscous flow of the gate insulating film.
[0061]
In the third embodiment, the example in which the first heat treatment is performed while raising the temperature from about 600 ° C. to about 800 ° C. at a temperature lower than the temperature at which the viscous flow of the gate insulating film occurs is shown. In addition to the first heat treatment, not only the first heat treatment but also the second heat treatment performed at a temperature higher than the temperature at which the viscous flow of the gate insulating film occurs, as in the modification of the third embodiment shown in FIG. You may make it perform.
[0062]
Specifically, as shown in FIG. 13, first, while raising the temperature from about 600 ° C. to about 800 ° C., about 50 vol% O ₂ Gas and about 50 vol% H ₂ A part of the gate insulating film made of a silicon oxide film having a thickness of about 4 nm is formed by performing a first heat treatment at a relatively low temperature in a wet oxidizing atmosphere containing a gas. After that, N which is a non-oxidizing atmosphere ₂ In a gas atmosphere, the temperature is raised to a temperature (approximately 1000 ° C.) that is equal to or higher than the temperature at which the viscous flow of the gate insulating film occurs. And while raising the temperature from about 1000 ° C. to about 1100 ° C., about 10 vol% O ₂ Gas and about 10 vol% H ₂ Gas and N of about 80 vol% ₂ By performing a second heat treatment at a high temperature in a wet oxidizing atmosphere containing a gas, the remaining portion of the gate insulating film made of a silicon oxide film having a thickness of about 3 nm is formed. As a result, a gate insulating film made of a silicon oxide film having a total thickness of about 7 nm is formed in the element formation region. In this case, since both the first heat treatment and the second heat treatment can be performed while the temperature is raised, the oxidation process time can be further shortened compared to the third embodiment.
[0063]
Moreover, although the said embodiment demonstrated the case where a gate insulating film (insulating film) was formed in the main surface of a silicon substrate (semiconductor substrate), this invention is not restricted to this, The main surface of a silicon layer (semiconductor layer) Alternatively, a gate insulating film (insulating film) may be formed. In this case, the silicon layer (semiconductor layer) corresponds to the “semiconductor substrate” of the present invention. That is, the “semiconductor substrate” of the present invention is a broad concept including not only a normal semiconductor substrate but also a semiconductor layer.
[0064]
In the first embodiment, the second embodiment, and the third embodiment, the entire thickness (about 7 nm) of the gate insulating film is obtained by the first heat treatment at about 750 ° C. or about 600 ° C. to about 800 ° C. After forming a film thickness of about 4 nm larger than half, a film thickness of about 3 nm, which is less than half of the total film thickness of the gate insulating film, was formed by a second heat treatment at about 1000 ° C. The present invention is not limited to this, and after forming a film thickness less than half of the thickness of the gate insulating film by the first heat treatment at a low temperature, it is larger than half the film thickness of the gate insulating film by the second heat treatment at a high temperature. A film thickness may be formed. For example, a film thickness of about 3 nm is formed by a first heat treatment at a low temperature, and then a film thickness of about 4 nm is formed by a second heat treatment at a high temperature, thereby having a total thickness of about 7 nm. A gate insulating film may be formed. In this case, since the time for the second heat treatment above the temperature at which the viscous flow of the gate insulating film occurs is increased, the stress relaxation effect due to the viscous flow can be increased.
[0065]
【The invention's effect】
As described above, according to the present invention, it is possible to obtain a semiconductor device manufacturing method capable of suppressing a decrease in reliability of an insulating film.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device including a MOS transistor according to a first embodiment of the invention.
FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
FIG. 3 is a cross-sectional view for explaining a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
FIG. 4 is a cross-sectional view for explaining a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
FIG. 5 is a cross-sectional view for explaining a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
FIG. 6 is a cross-sectional view illustrating a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
7 is a cross-sectional view illustrating a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention. FIG.
FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
FIG. 9 is a cross-sectional view illustrating a manufacturing process of the semiconductor device including the MOS transistor according to the first embodiment of the invention.
FIG. 10 is a sequence diagram showing conditions for forming a gate insulating film of the MOS transistor according to the first embodiment.
FIG. 11 is a sequence diagram showing conditions for forming a gate insulating film of a MOS transistor according to the second embodiment.
FIG. 12 is a sequence diagram showing conditions for forming a gate insulating film of a MOS transistor according to the third embodiment.
FIG. 13 is a sequence diagram showing conditions for forming a gate insulating film of a MOS transistor according to a modification of the third embodiment.
FIG. 14 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 15 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 16 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 17 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 18 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 19 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 20 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 21 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 22 is a cross-sectional view for explaining a manufacturing process of a semiconductor device including a conventional MOS transistor.
FIG. 23 is a sequence diagram showing conditions for forming a gate insulating film of a conventional MOS transistor.
[Explanation of symbols]
1 Silicon substrate (semiconductor substrate)
4 Rounded oxide film (oxide film)
5 Silicon oxide film (insulator)
7 Gate insulating film (insulating film)
50 element isolation groove
50a Upper corner

Claims

Forming a device isolation trench having a round-shaped upper corner portion on the main surface of the semiconductor substrate and embedded with an element isolation insulating film having an upper surface having a higher height than the upper corner portion ;
Forming an insulating film constituting a gate insulating film by heat treatment so as to cover the surface of the round upper corner portion of the element isolation trench from the upper surface side and the side surface side of the upper corner portion ;
Via said insulating film, the device isolation trench round the upper corners greater the isolation insulating film surface covers the upper surface side and side surface side of the upper corner portion of the height than the upper corner portion of the shape Forming a gate electrode so as to run on the upper surface of the substrate ,
Wherein the step of forming the insulating film, the upper surface side and side surface side of the upper corner portion of the round shape of the device isolation trench, in an atmosphere containing an oxidizing gas, viscous flow of the insulating film does not occur Temperature The first heat treatment step and the second heat treatment step after the first heat treatment at a temperature at which viscous flow of the insulating film occurs in an atmosphere containing an oxidizing gas. A method for manufacturing a semiconductor device.

The step of forming the insulating film includes
After forming a first film thickness less than half the film thickness of the insulating film by the first heat treatment, a second film thickness greater than half the film thickness of the insulating film is formed by the second heat treatment. The manufacturing method of the semiconductor device of Claim 1 including the process of forming.

The step of forming the insulating film includes
After forming the third film thickness larger than half of the film thickness of the insulating film by the first heat treatment, the fourth film thickness less than half of the film thickness of the insulating film is formed by the second heat treatment. The manufacturing method of the semiconductor device of Claim 1 including the process of forming.

A step of exposing the surface of the semiconductor substrate prior to the step of forming the insulating film;
The said insulating film which has a film thickness of 2.5 nm or less is formed by performing the process of exposing the surface of the said semiconductor substrate, and the process of forming the said insulating film in a vacuum. A method for manufacturing the semiconductor device according to the item.

After the first heat treatment, in a non-oxidizing atmosphere from the temperature at which the viscous flow of the insulating film in the first heat treatment does not occur to the temperature at which the viscous flow of the insulating film that performs the second heat treatment occurs. The manufacturing method of the semiconductor device of any one of Claims 1-4 further provided with the process of heating up in steps.

The method for manufacturing a semiconductor device according to claim 1, wherein a content ratio of the oxidizing gas in the second heat treatment is smaller than a content ratio of the oxidizing gas in the first heat treatment. .

The step of applying the first heat treatment includes:
7. The method according to claim 1, further comprising a step of oxidizing by the first heat treatment while raising the temperature at a temperature at which the insulating film does not generate a viscous flow in an atmosphere containing the oxidizing gas. The manufacturing method of the semiconductor device of description.

The step of applying the second heat treatment includes
8. The method according to claim 1, further comprising a step of oxidizing by the second heat treatment while raising the temperature at a temperature at which the viscous flow of the insulating film is generated in an atmosphere containing the oxidizing gas. The manufacturing method of the semiconductor device of description.