KR101096709B1 - 액정표시장치 및 그 구동방법 - Google Patents
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Abstract
본 발명은 데이터라인을 저감하고 게이트라인 수가 증가할 때 게이트라인의 형성을 위한 패널 마진을 확보하도록 한 액정표시장치 및 그 구동방법에 관한 것이다.
본 발명은 n개의 게이트라인으로 이루어진 게이트라인군, 상기 게이트라인군의 각 게이트라인에 교번하는 n개의 제어라인으로 이루어진 제어라인군 및 상기 게이트라인군과 상기 제어라인군에 교차하는 m개의 데이터라인쌍으로 이루어진 데이터라인군이 형성되는 화소어레이 영역과, 상기 화소어레이 영역 주변의 주변영역을 포함하는 액정패널; 상기 데이터라인군의 각 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버; 상기 게이트라인군의 각 게이트라인에 게이트신호를 공급하고, 상기 제어라인군의 각 제어라인에 제 1 및 제 2 제어신호를 공급하기 위한 게이트드라이버; 상기 주변영역의 제 1 측에 형성되어, 상기 게이트드라이버와 상기 제어라인군의 각 제어라인을 연결하는 다수의 제 1 우회배선으로 이루어진 제 1 우회배선군; 및 상기 주변영역의 상기 제 1 측에 대향하는 상기 주변영역의 제 2 측에 형성되어, 상기 게이트드라이버와 상기 게이트라인군의 각 게이트라인을 연결하는 다수의 제 2 우회배선으로 이루어진 제 2 우회배선군을 포함하는 액정표시장치를 제공한다. 여기서, 상기 액정패널은, 상기 게이트라인군의 제 1 게이트라인과 상기 제어라인군의 제 1 제어라인과 상기 데이터라인군 중 하나의 데이터라인쌍에 대응하고, 상기 제어라인군 중 상기 제 1 제어라인의 전단인 제 2 제어라인과 상기 제 1 게이트라인의 사이에 연속하여 배열되는 제 1 내지 제 3 액정셀; 상기 제 2 제어라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 제 1 데이터라인의 신호를 상기 제 1 액정셀에 인가하는 제 1 스위치부; 상기 제 1 게이트라인의 신호와 상기 제 1 제어라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 제 2 데이터라인의 신호를 상기 제 2 액정셀에 인가하는 제 2 스위치부; 및 상기 제 1 게이트라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 상기 제 2 데이터라인의 신호를 상기 제 3 액정셀에 인가하는 제 3 스위치부를 더 포함한다.
Description
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치를 간략하게 나타낸 도면
도 3은 도 2의 액정패널 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면.
도 4는 도 2의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치를 간략하게 나타낸 도면.
도 5a는 본 발명의 제 1 실시예에 따른 제어라인군의 구동파형을 나타낸 도면.
도 5b는 본 발명의 제 1 실시예에 따른 게이트라인군의 구동파형을 나타낸 도면.
도 5c는 도 5a와 도 5b의 구동파형을 함께 나타낸 도면.
도 6은 본 발명의 제 2 실시예에 따른 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면.
도 7은 본 발명의 제 2 실시예에 따른 구동파형을 나타낸 도면.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 9는 도 8의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치와, 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면.
도 4는 도 2의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치를 간략하게 나타낸 도면.
도 5a는 본 발명의 제 1 실시예에 따른 제어라인군의 구동파형을 나타낸 도면.
도 5b는 본 발명의 제 1 실시예에 따른 게이트라인군의 구동파형을 나타낸 도면.
도 5c는 도 5a와 도 5b의 구동파형을 함께 나타낸 도면.
도 6은 본 발명의 제 2 실시예에 따른 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면.
도 7은 본 발명의 제 2 실시예에 따른 구동파형을 나타낸 도면.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 9는 도 8의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치와, 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면.
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도 10은 본 발명의 제 4 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 11은 본 발명의 제 4 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면.
도 12는 본 발명의 제 5 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 13은 제 5 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
2, 21, 51, 61, 71 : 액정표시패널
4, 23, 53,63, 73 : 데이터드라이버
6, 25 : 게이트드라이버
22a, 52a, 62a, 72a : 화소어레이
22b, 52b, 62b, 72b : 하부 유리기판
26, 59, 69, 79 : 액정셀 라인 27, 67 : 제 1 우회배선군
28, 58 : 제 2 우회배선군
31a, 31b, 41a, 41b : 제 1 화소전극
33a, 33b, 43a, 41b : 제 2 화소전극
35a, 35b, 45a, 45b : 제 3 화소전극
31a, 31b, 41a, 41b : 제 1 화소전극
33a, 33b, 43a, 41b : 제 2 화소전극
35a, 35b, 45a, 45b : 제 3 화소전극
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36, 46 : 제 1 스위치부 37, 47 : 제 2 스위치부
38, 48 : 제 3 스위치부 55, 65, 75 : 제 1 게이트드라이버
56, 66, 76 : 제 2 게이트드라이버
57 : 제 1 우회배선 68 : 제 2 우회배선
본 발명은 액정표시장치 및 그 구동방법에 관한 것으로, 특히 데이터라인을 저감하고 게이트라인 수가 증가할 때 게이트라인의 형성을 위한 패널 마진을 확보하도록 한 액정표시장치 및 그 구동방법에 관한 것이다.
종래의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소 매트릭스를 가지는 액정패널과 액정표시장치를 구동하기 위한 구동회로를 구비한다. 구동회로는 화상정보가 표시패널에 표시되도록 화소 매트릭스를 구동하게 된다.
도 1은 종래의 액정표시장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 액정표시장치는 서로 교차하는 게이트라인들(G1~Gn)과 데이터라인들(D1~Dm) 및 게이트라인들(G1~Gn)과 데이터라인들(D1~Dm)의 교차부에 각각 형성되는 박막트랜지스터(TFT)를 포함하여, 박막트랜지스터(TFT)에 접속되고 매트릭스 형태로 배열되는 액정셀들을 구비한 액정패널(2), 그리고 데이터라인들(D1~Dm)을 구동하기 위한 데이터드라이버(4) 및 게이트라인들(G1~Gn)을 구동하기 위한 구동하기 위한 게이트드라이버(6)를 포함한다.
게이트드라이버(6)는 도시되지 않은 타이밍 제어부의 제어신호에 따라, 1수직주기마다 게이트라인들(G1~Gn)에 순차적으로 게이트신호를 공급한다. 여기서, 1수직주기는 모든 액정셀에 대해 스캔이 완료되는 기간을 의미한다. 그리고, 데이터드라이버(4)는 타이밍 제어부로부터 공급되는 데이터를 아날로그 신호인 비디오 신호로 변환하고, 1수평주기마다 비디오 신호를 데이터라인들(D1~Dm)로 공급한다. 여기서 1수평주기는 게이트라인들(G1~Gn) 중 어느 하나의 게이트라인에 연결된 액정셀들에 대해 스캔이 완료되는 기간을 의미한다.
각 액정셀에서, 화소전극은 박막 트랜지스트(TFT)에 접속되고, 액정을 사이에 두고 공통전극(Vcom)과 서로 대면하도록 구성되므로, 화소전극과 공통전극 및 그 사이의 액정은 등각적으로 액정 캐패시터(Clc)로 표시될 수 있다.
박막트랜지스터(TFT)는 게이트라인(G1~Gn)으로부터 인가된 게이트신호에 응답하여, 데이터라인(D1~Dm)으로부터 인가된 데이터전압을 액정셀의 화소전극으로 공급한다.
그리고, 액정셀은 화소전극과 이전단 게이트라인 사이에 형성되어, 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때까지 유지시키는 스토리지 캐패시터(Cst)를 더 포함한다.
이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(G1~Gn)과 데이터라인들(D1~Dm)의 교차부에 각각 위치되어, 게이트라인들(G1~Gn)의 개수만큼(즉, n개만큼) 수평라인을 형성하고, 데이터라인들(D1~Dm)의 개수만큼(즉, m개만큼) 수직라인을 형성한다. 다시 말하면, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다.
그런데, 종래기술에 따르면, 데이터드라이버(4)의 채널의 개수가 데이터라인들(D1~Dm)의 개수와 동일하기 때문에, 액정표시장치의 해상도가 높아져서 데이터라인들(D1~Dm)의 개수가 증가하면, 데이터드라이버(4)의 채널로 필요한 집적회로의 개수가 증가되어야 함에 따라, 회로 비용이 상승하는 문제점이 있다. 그리고, 데이터라인들(D1~Dm)의 개수 증가에 따라, 데이터드라이버(4)와 액정패널(2) 사이를 연결하는 테이프 캐리어 패키지에서의 라인 마진 확보 및 테이프 캐리어 패키지와 연결되는 액정패널(2)의 일부 영역에서의 라인 마진 확보가 어려운 문제점이 있다.
또한, 데이터라인들(D1~Dm)뿐만 아니라 게이트라인들(G1~Gn)의 개수도 증가할 수 있다. 이 경우, 데이터드라이버(4)와 마찬가지로, 증가한 게이트라인들(G1~Gn)의 개수에 따라 게이트드라이버(6)의 채널로 필요한 집적회로의 개수가 증가되어, 회로 비용이 상승하는 문제점이 있다. 아울러, 게이트라인들(G1~Gn)의 개수 증가에 따라, 게이트드라이버(6)와 액정패널(2) 사이를 연결하는 테이프 캐리어 패키지에서의 라인 마진 확보 및 테이프 캐리어 패키지와 연결되는 액정패널(6)의 일부 영역에서의 라인 마진 확보가 어려운 문제점이 있다.
게이트드라이버(6)는 도시되지 않은 타이밍 제어부의 제어신호에 따라, 1수직주기마다 게이트라인들(G1~Gn)에 순차적으로 게이트신호를 공급한다. 여기서, 1수직주기는 모든 액정셀에 대해 스캔이 완료되는 기간을 의미한다. 그리고, 데이터드라이버(4)는 타이밍 제어부로부터 공급되는 데이터를 아날로그 신호인 비디오 신호로 변환하고, 1수평주기마다 비디오 신호를 데이터라인들(D1~Dm)로 공급한다. 여기서 1수평주기는 게이트라인들(G1~Gn) 중 어느 하나의 게이트라인에 연결된 액정셀들에 대해 스캔이 완료되는 기간을 의미한다.
각 액정셀에서, 화소전극은 박막 트랜지스트(TFT)에 접속되고, 액정을 사이에 두고 공통전극(Vcom)과 서로 대면하도록 구성되므로, 화소전극과 공통전극 및 그 사이의 액정은 등각적으로 액정 캐패시터(Clc)로 표시될 수 있다.
박막트랜지스터(TFT)는 게이트라인(G1~Gn)으로부터 인가된 게이트신호에 응답하여, 데이터라인(D1~Dm)으로부터 인가된 데이터전압을 액정셀의 화소전극으로 공급한다.
그리고, 액정셀은 화소전극과 이전단 게이트라인 사이에 형성되어, 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때까지 유지시키는 스토리지 캐패시터(Cst)를 더 포함한다.
이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(G1~Gn)과 데이터라인들(D1~Dm)의 교차부에 각각 위치되어, 게이트라인들(G1~Gn)의 개수만큼(즉, n개만큼) 수평라인을 형성하고, 데이터라인들(D1~Dm)의 개수만큼(즉, m개만큼) 수직라인을 형성한다. 다시 말하면, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다.
그런데, 종래기술에 따르면, 데이터드라이버(4)의 채널의 개수가 데이터라인들(D1~Dm)의 개수와 동일하기 때문에, 액정표시장치의 해상도가 높아져서 데이터라인들(D1~Dm)의 개수가 증가하면, 데이터드라이버(4)의 채널로 필요한 집적회로의 개수가 증가되어야 함에 따라, 회로 비용이 상승하는 문제점이 있다. 그리고, 데이터라인들(D1~Dm)의 개수 증가에 따라, 데이터드라이버(4)와 액정패널(2) 사이를 연결하는 테이프 캐리어 패키지에서의 라인 마진 확보 및 테이프 캐리어 패키지와 연결되는 액정패널(2)의 일부 영역에서의 라인 마진 확보가 어려운 문제점이 있다.
또한, 데이터라인들(D1~Dm)뿐만 아니라 게이트라인들(G1~Gn)의 개수도 증가할 수 있다. 이 경우, 데이터드라이버(4)와 마찬가지로, 증가한 게이트라인들(G1~Gn)의 개수에 따라 게이트드라이버(6)의 채널로 필요한 집적회로의 개수가 증가되어, 회로 비용이 상승하는 문제점이 있다. 아울러, 게이트라인들(G1~Gn)의 개수 증가에 따라, 게이트드라이버(6)와 액정패널(2) 사이를 연결하는 테이프 캐리어 패키지에서의 라인 마진 확보 및 테이프 캐리어 패키지와 연결되는 액정패널(6)의 일부 영역에서의 라인 마진 확보가 어려운 문제점이 있다.
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따라서, 본 발명의 목적은 데이터라인을 저감하고 게이트라인 수가 증가할 때 게이트라인의 형성을 위한 패널 마진을 확보하도록 한 액정표시장치 및 그 구동방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명은 n개의 게이트라인으로 이루어진 게이트라인군, 상기 게이트라인군의 각 게이트라인에 교번하는 n개의 제어라인으로 이루어진 제어라인군 및 상기 게이트라인군과 상기 제어라인군에 교차하는 m개의 데이터라인쌍으로 이루어진 데이터라인군이 형성되는 화소어레이 영역과, 상기 화소어레이 영역 주변의 주변영역을 포함하는 액정패널; 상기 데이터라인군의 각 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버; 상기 게이트라인군의 각 게이트라인에 게이트신호를 공급하고, 상기 제어라인군의 각 제어라인에 제 1 및 제 2 제어신호를 공급하기 위한 게이트드라이버; 상기 주변영역의 제 1 측에 형성되어, 상기 게이트드라이버와 상기 제어라인군의 각 제어라인을 연결하는 다수의 제 1 우회배선으로 이루어진 제 1 우회배선군; 및 상기 주변영역의 상기 제 1 측에 대향하는 상기 주변영역의 제 2 측에 형성되어, 상기 게이트드라이버와 상기 게이트라인군의 각 게이트라인을 연결하는 다수의 제 2 우회배선으로 이루어진 제 2 우회배선군을 포함하는 액정표시장치를 제공한다. 여기서, 상기 액정패널은, 상기 게이트라인군의 제 1 게이트라인과 상기 제어라인군의 제 1 제어라인과 상기 데이터라인군 중 하나의 데이터라인쌍에 대응하고, 상기 제어라인군 중 상기 제 1 제어라인의 전단인 제 2 제어라인과 상기 제 1 게이트라인의 사이에 연속하여 배열되는 제 1 내지 제 3 액정셀; 상기 제 2 제어라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 제 1 데이터라인의 신호를 상기 제 1 액정셀에 인가하는 제 1 스위치부; 상기 제 1 게이트라인의 신호와 상기 제 1 제어라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 제 2 데이터라인의 신호를 상기 제 2 액정셀에 인가하는 제 2 스위치부; 및 상기 제 1 게이트라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 상기 제 2 데이터라인의 신호를 상기 제 3 액정셀에 인가하는 제 3 스위치부를 더 포함한다.
그리고, 다른 목적을 달성하기 위하여, 본 발명은 n개의 게이트라인으로 이루어진 게이트라인군, n개의 게이트라인에 교번하는 n개의 제어라인으로 이루어진 제어라인군, 상기 게이트라인군과 상기 제어라인군에 교차하는 m개의 데이터라인쌍으로 이루어진 데이터라인군, 및 상기 상기 게이트라인군의 제 1 게이트라인과 상기 제어라인군의 제 1 제어라인과 상기 데이터라인군 중 하나의 데이터라인쌍에 대응하여, 상기 제어라인군 중 상기 제 1 제어라인의 전단인 제 2 제어라인과 상기 제 1 게이트라인의 사이에 연속하여 배열되는 제 1 내지 제 3 액정셀을 포함하는 액정패널을 구비한 액정표시장치를 구동하는 방법에 있어서, 제 1 기간에서, 상기 제 2 제어라인에 인가된 하이의 제어신호에 응답하여, 상기 제 1 액정셀에 대응한 제 1 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계; 제 2 기간에서, 상기 제 1 게이트라인에 인가된 하이의 게이트신호 및 상기 제 1 제어라인에 인가된 하이의 제어신호에 응답하여, 상기 제 2 액정셀에 대응한 제 2 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계; 및 제 3 기간에서, 상기 제 1 게이트라인에 계속해서 인가된 하이의 게이트신호에 응답하여, 상기 제 3 액정셀에 대응한 제 3 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계를 포함하는 액정표시장치의 구동방법을 제공한다.
그리고, 다른 목적을 달성하기 위하여, 본 발명은 n개의 게이트라인으로 이루어진 게이트라인군, n개의 게이트라인에 교번하는 n개의 제어라인으로 이루어진 제어라인군, 상기 게이트라인군과 상기 제어라인군에 교차하는 m개의 데이터라인쌍으로 이루어진 데이터라인군, 및 상기 상기 게이트라인군의 제 1 게이트라인과 상기 제어라인군의 제 1 제어라인과 상기 데이터라인군 중 하나의 데이터라인쌍에 대응하여, 상기 제어라인군 중 상기 제 1 제어라인의 전단인 제 2 제어라인과 상기 제 1 게이트라인의 사이에 연속하여 배열되는 제 1 내지 제 3 액정셀을 포함하는 액정패널을 구비한 액정표시장치를 구동하는 방법에 있어서, 제 1 기간에서, 상기 제 2 제어라인에 인가된 하이의 제어신호에 응답하여, 상기 제 1 액정셀에 대응한 제 1 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계; 제 2 기간에서, 상기 제 1 게이트라인에 인가된 하이의 게이트신호 및 상기 제 1 제어라인에 인가된 하이의 제어신호에 응답하여, 상기 제 2 액정셀에 대응한 제 2 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계; 및 제 3 기간에서, 상기 제 1 게이트라인에 계속해서 인가된 하이의 게이트신호에 응답하여, 상기 제 3 액정셀에 대응한 제 3 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계를 포함하는 액정표시장치의 구동방법을 제공한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 2 내지 도 13을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 3은 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 액정표시장치는 게이트라인군(GL1~GLn), 제어라인군(COL1~COLn), 데이터라인군(DL1~DLm) 및 액정셀들을 구비한 액정패널(21), 액정패널(21)의 데이터라인군(DL1~DLm)에 비디오신호를 공급하기 위한 데이터드라이버(23), 액정패널(21)의 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 게이트드라이버(25), 게이트드라이버(25)와 제어라인군(COL1~COLn)을 연결하기 위한 제 1 우회배선군(27), 및 게이트드라이버(25)와 게이트라인군(GL1~GLn)을 연결하기 위한 제 2 우회배선군(28)을 포함한다.
데이터드라이버(23)는 액정패널(21)의 데이터라인군(DL1~DLm)에 공급될 비디오신호(도 5a 및 도 5b에서 "DA"로 나타냄)를 생성하는 다수의 데이터드라이브 집적회로로 이루어지고, 이때, 각 데이터드라이브 집적회로는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 포함한다. 이러한 데이터드라이버(23)는 타이밍 제어부(미도시)로부터 공급되는 비디오데이터를 아날로그 신호인 비디오신호로 변환하여, 데이터라인군(DL1~DLm)에 공급한다.
데이터라인군(DL1~DLm)은 m개의 데이터라인쌍(여기서, "데이터라인쌍"은 동일한 비디오신호가 인가되는 두 개의 데이터라인을 의미함)으로 이루어지며, 각 데이터라인쌍(DLi, 이하에서, i는 m보다 작은 자연수임)은 제 1 데이터라인(DLiA) 및 제 2 데이터라인(DLiB)을 구비한다. 이때, 하부유리기판(22b) 상의 일부 영역은 데이터드라이버(23)에 연결된 테이프 캐리어 패키지(Tape Carrier Package : 이하, "TCP"라 함)와 접속되어, 데이터라인군(DL1~DLm)의 각 데이터라인쌍(DLiA, DLiB)은 데이터드라이버(23)의 각 출력단에 연결된다. 즉, 데이터라인군(DL1~DLm) 중 어느 하나의 데이터라인쌍(DLiA, DLiB)은 데이터드라이버(23)의 하나의 출력단을 공유하므로, 하나의 데이터라인쌍(DLiA, DLiB)에 연결된 화소어레이(22a)의 액정셀들은 동일한 비디오신호(DA)를 공급받는다.
게이트드라이버(25)는 액정패널(21)의 제어라인군(COL1~COLn)으로 공급될 제 1 및 제 2 제어신호(도 5a에서 "SP1, SP2"로 나타냄)와, 액정패널(21)의 게이트라인군(GL1~GLn)으로 공급될 게이트신호(도 5b에서 "SP3"로 나타냄)를 생성하는 다수의 게이트드라이브 집적회로로 구성된다. 이때, 각 게이트드라이브 집적회로는 제 1 및 제 2 제어신호(SP1, SP2)와 게이트신호(SP3) 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다.
이러한 게이트드라이버(25)는 타이밍 제어부(미도시)의 제어신호에 따라, 각 수직주기마다 제 1 우회배선군(27)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하고, 제 2 우회배선군(28)에 게이트신호(SP3)를 순차적으로 공급한다. 여기서, 하나의 수직주기는 모든 액정셀에 대한 스캔이 1회 완료되는 기간을 의미한다. 또한, 게이트드라이버(25)는 제 1 우회배선군(27)과 연결되는 제 1 출력단들과 제 2 우회배선군(28)과 연결되는 제 2 출력단들을 더 구비한다.
제 1 우회배선군(27)은 하부유리기판(22b) 상의 화소어레이(22a)의 주변영역 중 우측과 우측 상단에 형성되고, 제어라인군(COL1~COLn)에 대응한 다수의 제 1 우회배선을 포함하여, 게이트드라이버(25)의 각 제 1 출력단과 제어라인군(COL1~COLn)의 각 제어라인을 연결한다. 즉, 제 1 우회배선군(27)을 통해, 게이트드라이버(25)의 제 1 출력단에서 제공된 제 1 및 제 2 제어신호(SP1, SP2)가 제어라인군(COL1~COLn)의 각 제어라인에 공급된다.
제 2 우회배선군(28)은 하부유리기판(22b) 상의 화소어레이(22a)의 주변영역 중 좌측과 좌측 상단에 형성되고, 게이트라인군(GL1~GLn)에 대응한 다수의 제 2 우회배선을 포함하여, 게이트드라이버(25)의 제 2 출력단과 게이트라인군(GL1~GLn)을 연결한다. 즉, 제 2 우회배선군(28)을 통해, 게이트드라이버(25)의 제 2 출력단에서 제공된 게이트신호(SP3)가 게이트라인군(GL1~GLn)의 각 게이트라인에 공급된다.
게이트라인군(GL1~GLn)은 화소어레이(22a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성된다. 이러한 게이트라인군(GL1~GLn)에 있어서, 각 게이트라인의 좌측 종단은 제 2 우회배선군(28)의 각 제 2 우회배선(28)에 접속되어, 게이트드라이버(25)로부터 각각의 게이트신호(SP3)를 공급받는다.
제어라인군(COL1~COLn)은 화소어레이(22a) 영역에, 게이트라인군(GL1~GLn)의 각 게이트라인과 교번하면서 평행하고, 데이터라인군(DL1~DLm)과 교차하도록 형성된다. 이러한 제어라인군(COL1~COLn)에 있어서, 각 제어라인의 우측 종단은 제 1 우회배선군(27)의 각 제 1 우회배선(27)에 접속되어, 게이트드라이버(25)로부터 각각의 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(21)의 화소어레이(22a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차 또는 직교하도록 형성된다.
액정패널(21)은 상부 유리기판(미도시), 하부 유리기판(22b) 및 화소어레이(22a)로 구성된다. 이때, 액정패널(21)은 상부 유리기판과 하부 유리기판(22b) 사이의 화소어레이영역(22a) 내에 주입되는 액정분자들을 포함한다. 그리고, 제 1 및 제 2 우회배선군(27, 28)은 하부 유리기판(22b) 중 화소어레이영역(22a) 주변에 해당하는 주변영역에 형성된다.
아울러, 액정패널(21)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다.
액정패널(21)에서, 화소어레이(22a)는 게이트라인군(GL1~GLn)과 데이터라인군(DL1~DLm)의 교차부, 및 제어라인군(COL1~COLn)과 데이터라인군(DL1~DLm)의 교차부에 형성된 제 1 내지 제 3 스위치부(36, 37, 38)를 더 구비한다.
액정셀들은 액정을 사이에 두고 대면하는 공통전극(미도시)과, 제 1 내지 제 3 스위치부(36, 37, 38)에 각각 접속된 제 1 내지 제 3 화소전극((31a, 33a, 35a), (31b, 33b, 35b))을 구비하며, 도 3은 이를 등가적으로 나타낸 것이다.
도 3에 도시한 바와 같이, 액정셀들은 게이트라인군(GL1~GLn)과 제어라인군(COL1~COLn)에 평행한 방향으로 연속하는 다수의 액정셀라인으로 구분된다. 이때, 다수의 액정셀라인 각각은 게이트라인군(GL1~GLn) 중 서로 다른 어느 하나의 게이트라인(GLj)과 제어라인군(COL1~COLn) 중 서로 다른 어느 하나의 제어라인(COLj) 및 데이터라인(DL1~DLm) 중 서로 다른 어느 하나의 데이터라인쌍(DLi)에 대응하고, 각 액정셀라인에 대응하는 게이트라인(GLj) 및 제어라인(COLj)은 해당 액정셀라인의 다음 단에 배열된다. 즉, 다수의 액정셀라인 각각은 전단의 액정셀라인에 대응한 제어라인(이하, "전단 제어라인"으로 지칭함, COLj-1)과 현재단의 액정셀라인에 대응한 게이트라인(이하, "현단 게이트라인 또는 현재단 게이트라인"으로 지칭함, GLj) 사이에 배치된다.
그리고, 각 액정셀라인은 데이터라인군(DL1~DLm) 중 어느 하나의 데이터라인쌍(DLi)에 연결되는 제 1 내지 제 3 액정셀을 포함한다.
예를 들어, j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배치되는 j번째 액정셀라인에 있어서, i번째 데이터라인쌍(DLi)에 연결되는 제 1 내지 제 3 액정셀을 포함한다. 이때, j번째 액정셀라인에 포함되는 제 1 내지 제 3 액정셀은 제 1 내지 제 3 스위치부(36-38) 및 제 1 내지 제 3 화소전극(31a, 33a, 35a)을 각각 포함한다.
j번째 액정셀라인에서 제 1 스위치부(36)는 j번째 액정셀라인의 전단에 대응하는 j-1번째 제어라인(COLj-1) 및 i번째 데이터라인쌍(DLi)의 제 1 데이터라인(DLiA)에 연결된다. 이러한 제 1 스위치부(36)는 j-1번째 제어라인(COLj-1)의 논리값에 응답하여, i번째 제 1 데이터라인(DLiA)의 비디오신호를 제 1 화소전극(31a)에 인가한다.
j번째 액정셀라인에서 제 2 스위치부(37)는 j번째 게이트라인(GLj), j번째 제어라인(COLj) 및 i번째 데이터라인쌍(DLi)의 제 2 데이터라인(DLiB)에 연결된다. 이러한 제 2 스위치부(37)는 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)의 논리값들에 응답하여, i번째 제 2 데이터라인(DLiB)의 비디오신호를 제 2 화소전극(33a)에 인가한다.
j번째 액정셀라인에서 제 3 스위치부(38)는 j번째 게이트라인(GLj) 및 i번째 데이터라인쌍(DLi)의 제 2 데이터라인(DLiB)에 연결된다. 이러한 제 3 스위치부(38)는 j번째 게이트라인(GLj)의 논리값에 응답하여, i번째 제 2 데이터라인(DLiB)의 비디오신호를 제 3 화소전극(35a)에 인가한다.
더불어, j번째 액정셀라인에 있어서, 제 1 액정셀의 제 1 화소전극(31a)과 제 1 스위치부(36)는 i번째의 제 1 데이터라인(DLiA)의 좌측에 형성되고, 제 2 액정셀의 제 2 화소전극(33a)과 제 2 스위치부(37)는 i번째의 제 1 데이터라인(DLiA)과 제 2 데이터라인(DLiB)의 사이에 형성되며, 제 3 액정셀의 제 3 화소전극(35a)과 제 3 스위치부(38)는 i번째의 제 2 데이터라인(DLiB)의 우측에 형성된다.
그리고, 제 1 화소전극(31)은 제 1 스위치부(36)를 통해 i번째의 제 1 데이터라인(DLiA)의 비디오신호(DA)를 인가받고, 제 2 및 제 3 화소전극(33, 35)은 제 2 및 제 3 스위치부(37, 38)를 통해 i번째의 제 2 데이터라인(DLiB)의 비디오신호(DA)를 인가받는다.
j번째 액정셀라인에 있어서, 제 1 내지 제 3 스위치부(36-38)를 더욱 자세히 설명하면, 다음과 같다.
제 1 스위치부(36)는 제 1 박막트랜지스터(TFT1)를 포함하여 이루어진다. 이때, 제 1 박막트랜지스터(TFT1)에 있어서, 게이트단자는 j-1번째 제어라인(COLj-1)에 접속되고, 소스단자는 i번째 제 1 데이터라인(DLiA)에 접속되고, 드레인단자는 제 1 화소전극(31a)에 접속된다.
이러한 제 1 스위치부(36)는, j-1번째 제어라인(COLj-1)의 신호에 응답하여 턴-온하는 제 1 박막트랜지스터(TFT1)를 통해, i번째 제 1 데이터라인(DLiA)의 비디오신호(DA)를 제 1 화소전극(31a)에 인가한다.
제 2 스위치부(37)는 제 2 및 제 3 박막트랜지스터(TFT2, TFT3)를 포함하여 이루어진다. 이때, 제 2 박막트랜지스터(TFT2)에 있어서, 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 j번째 제어라인(COLj)에 접속되며, 드레인단자는 제 3 박막트랜지스터(TFT3)의 게이트단자에 접속된다. 그리고, 제 3 박막트랜지스터(TFT3)에 있어서, 소스단자는 i번째 제 2 데이터라인(DLiB)에 접속되고, 드레인단자는 제 2 화소전극(33a)에 접속된다.
이러한 제 2 스위치부(37)는, j번째 게이트라인(GLj)의 신호에 응답하여 제 2 박막트랜지스터(TFT2)가 턴온하고, 턴온한 제 2 박막트랜지스터(TFT2)를 통해 j번째 제어라인(COLj)의 신호가 제 3 박막트랜지스터(TFT3)의 게이트단자에 인가되어, 제 3 박막트랜지스터(TFT3)가 턴온함으로써, i번째 제 2 데이터라인(DLiB)의 비디오신호(DA)를 제 2 화소전극(33a)에 인가한다.
제 3 스위치부(38)는 제 4 박막트랜지스터(TFT4)를 포함하여 이루어진다. 이때, 제 4 박막트랜지스터(TFT4)에 있어서, 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 i번째 제 2 데이터라인(DLiB)에 접속되며, 드레인단자는 제 3 화소전극(35a)에 접속된다.
이러한 제 3 스위치부(38)는 j번째 게이트라인(GLj)의 신호에 응답하여 턴-온한 제 4 박막트랜지스터를 통해, i번째 제 2 데이터라인(DLiB)로부터 제공되는 비디오신호(DA)를 제 3 화소전극(35a)에 인가한다.
또한, 액정패널(21)의 각 액정셀은, 하나의 수직기간동안 화소전극(31a, 33a, 35a, 31b, 33b, 35b)과 공통전극 사이의 전압차를 임계값 이상으로 유지시키기 위하여, 화소전극(31a, 33a, 35a, 31b, 33b, 35b)과 전단 게이트라인 사이의 스토리지 캐패시터(Cst)를 더 포함하여 이루어진다. 예를 들어, j번째 액정셀라인의 액정셀들은 각각의 화소전극(31a, 33a, 35a)과 전단(j-1번째) 제어라인(COLj-1) 사이에 형성되는 스토리지 캐패시터(Cst)를 각각 포함한다.
도 4는 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치를 간략하게 나타낸 도면이다.
도 4를 참조하면, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인은, 게이트라인과 제어라인의 순서로 서로 교번하도록 배열된다. 그리고, 게이트라인 또는 제어라인과 평행한 방향으로 나란하게 배열되는 적어도 하나의 액정셀로 이루어진 다수의 액정셀라인(26) 각각은 대응하는 게이트라인과 제어라인 전단에 배열된다. 특히, 각 액정셀라인(26)은 전단 제어라인과 현재단 게이트라인 사이에 배열될 수 있다. 즉, j번째 액정셀라인(26)은 전단(j-1번째) 제어라인(COLj-1)과 현재단(j번째) 게이트라인(GLj) 사이에 배열된다.
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 액정표시장치는 게이트라인군(GL1~GLn), 제어라인군(COL1~COLn), 데이터라인군(DL1~DLm) 및 액정셀들을 구비한 액정패널(21), 액정패널(21)의 데이터라인군(DL1~DLm)에 비디오신호를 공급하기 위한 데이터드라이버(23), 액정패널(21)의 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 게이트드라이버(25), 게이트드라이버(25)와 제어라인군(COL1~COLn)을 연결하기 위한 제 1 우회배선군(27), 및 게이트드라이버(25)와 게이트라인군(GL1~GLn)을 연결하기 위한 제 2 우회배선군(28)을 포함한다.
데이터드라이버(23)는 액정패널(21)의 데이터라인군(DL1~DLm)에 공급될 비디오신호(도 5a 및 도 5b에서 "DA"로 나타냄)를 생성하는 다수의 데이터드라이브 집적회로로 이루어지고, 이때, 각 데이터드라이브 집적회로는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 포함한다. 이러한 데이터드라이버(23)는 타이밍 제어부(미도시)로부터 공급되는 비디오데이터를 아날로그 신호인 비디오신호로 변환하여, 데이터라인군(DL1~DLm)에 공급한다.
데이터라인군(DL1~DLm)은 m개의 데이터라인쌍(여기서, "데이터라인쌍"은 동일한 비디오신호가 인가되는 두 개의 데이터라인을 의미함)으로 이루어지며, 각 데이터라인쌍(DLi, 이하에서, i는 m보다 작은 자연수임)은 제 1 데이터라인(DLiA) 및 제 2 데이터라인(DLiB)을 구비한다. 이때, 하부유리기판(22b) 상의 일부 영역은 데이터드라이버(23)에 연결된 테이프 캐리어 패키지(Tape Carrier Package : 이하, "TCP"라 함)와 접속되어, 데이터라인군(DL1~DLm)의 각 데이터라인쌍(DLiA, DLiB)은 데이터드라이버(23)의 각 출력단에 연결된다. 즉, 데이터라인군(DL1~DLm) 중 어느 하나의 데이터라인쌍(DLiA, DLiB)은 데이터드라이버(23)의 하나의 출력단을 공유하므로, 하나의 데이터라인쌍(DLiA, DLiB)에 연결된 화소어레이(22a)의 액정셀들은 동일한 비디오신호(DA)를 공급받는다.
게이트드라이버(25)는 액정패널(21)의 제어라인군(COL1~COLn)으로 공급될 제 1 및 제 2 제어신호(도 5a에서 "SP1, SP2"로 나타냄)와, 액정패널(21)의 게이트라인군(GL1~GLn)으로 공급될 게이트신호(도 5b에서 "SP3"로 나타냄)를 생성하는 다수의 게이트드라이브 집적회로로 구성된다. 이때, 각 게이트드라이브 집적회로는 제 1 및 제 2 제어신호(SP1, SP2)와 게이트신호(SP3) 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다.
이러한 게이트드라이버(25)는 타이밍 제어부(미도시)의 제어신호에 따라, 각 수직주기마다 제 1 우회배선군(27)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하고, 제 2 우회배선군(28)에 게이트신호(SP3)를 순차적으로 공급한다. 여기서, 하나의 수직주기는 모든 액정셀에 대한 스캔이 1회 완료되는 기간을 의미한다. 또한, 게이트드라이버(25)는 제 1 우회배선군(27)과 연결되는 제 1 출력단들과 제 2 우회배선군(28)과 연결되는 제 2 출력단들을 더 구비한다.
제 1 우회배선군(27)은 하부유리기판(22b) 상의 화소어레이(22a)의 주변영역 중 우측과 우측 상단에 형성되고, 제어라인군(COL1~COLn)에 대응한 다수의 제 1 우회배선을 포함하여, 게이트드라이버(25)의 각 제 1 출력단과 제어라인군(COL1~COLn)의 각 제어라인을 연결한다. 즉, 제 1 우회배선군(27)을 통해, 게이트드라이버(25)의 제 1 출력단에서 제공된 제 1 및 제 2 제어신호(SP1, SP2)가 제어라인군(COL1~COLn)의 각 제어라인에 공급된다.
제 2 우회배선군(28)은 하부유리기판(22b) 상의 화소어레이(22a)의 주변영역 중 좌측과 좌측 상단에 형성되고, 게이트라인군(GL1~GLn)에 대응한 다수의 제 2 우회배선을 포함하여, 게이트드라이버(25)의 제 2 출력단과 게이트라인군(GL1~GLn)을 연결한다. 즉, 제 2 우회배선군(28)을 통해, 게이트드라이버(25)의 제 2 출력단에서 제공된 게이트신호(SP3)가 게이트라인군(GL1~GLn)의 각 게이트라인에 공급된다.
게이트라인군(GL1~GLn)은 화소어레이(22a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성된다. 이러한 게이트라인군(GL1~GLn)에 있어서, 각 게이트라인의 좌측 종단은 제 2 우회배선군(28)의 각 제 2 우회배선(28)에 접속되어, 게이트드라이버(25)로부터 각각의 게이트신호(SP3)를 공급받는다.
제어라인군(COL1~COLn)은 화소어레이(22a) 영역에, 게이트라인군(GL1~GLn)의 각 게이트라인과 교번하면서 평행하고, 데이터라인군(DL1~DLm)과 교차하도록 형성된다. 이러한 제어라인군(COL1~COLn)에 있어서, 각 제어라인의 우측 종단은 제 1 우회배선군(27)의 각 제 1 우회배선(27)에 접속되어, 게이트드라이버(25)로부터 각각의 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(21)의 화소어레이(22a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차 또는 직교하도록 형성된다.
액정패널(21)은 상부 유리기판(미도시), 하부 유리기판(22b) 및 화소어레이(22a)로 구성된다. 이때, 액정패널(21)은 상부 유리기판과 하부 유리기판(22b) 사이의 화소어레이영역(22a) 내에 주입되는 액정분자들을 포함한다. 그리고, 제 1 및 제 2 우회배선군(27, 28)은 하부 유리기판(22b) 중 화소어레이영역(22a) 주변에 해당하는 주변영역에 형성된다.
아울러, 액정패널(21)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다.
액정패널(21)에서, 화소어레이(22a)는 게이트라인군(GL1~GLn)과 데이터라인군(DL1~DLm)의 교차부, 및 제어라인군(COL1~COLn)과 데이터라인군(DL1~DLm)의 교차부에 형성된 제 1 내지 제 3 스위치부(36, 37, 38)를 더 구비한다.
액정셀들은 액정을 사이에 두고 대면하는 공통전극(미도시)과, 제 1 내지 제 3 스위치부(36, 37, 38)에 각각 접속된 제 1 내지 제 3 화소전극((31a, 33a, 35a), (31b, 33b, 35b))을 구비하며, 도 3은 이를 등가적으로 나타낸 것이다.
도 3에 도시한 바와 같이, 액정셀들은 게이트라인군(GL1~GLn)과 제어라인군(COL1~COLn)에 평행한 방향으로 연속하는 다수의 액정셀라인으로 구분된다. 이때, 다수의 액정셀라인 각각은 게이트라인군(GL1~GLn) 중 서로 다른 어느 하나의 게이트라인(GLj)과 제어라인군(COL1~COLn) 중 서로 다른 어느 하나의 제어라인(COLj) 및 데이터라인(DL1~DLm) 중 서로 다른 어느 하나의 데이터라인쌍(DLi)에 대응하고, 각 액정셀라인에 대응하는 게이트라인(GLj) 및 제어라인(COLj)은 해당 액정셀라인의 다음 단에 배열된다. 즉, 다수의 액정셀라인 각각은 전단의 액정셀라인에 대응한 제어라인(이하, "전단 제어라인"으로 지칭함, COLj-1)과 현재단의 액정셀라인에 대응한 게이트라인(이하, "현단 게이트라인 또는 현재단 게이트라인"으로 지칭함, GLj) 사이에 배치된다.
그리고, 각 액정셀라인은 데이터라인군(DL1~DLm) 중 어느 하나의 데이터라인쌍(DLi)에 연결되는 제 1 내지 제 3 액정셀을 포함한다.
예를 들어, j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배치되는 j번째 액정셀라인에 있어서, i번째 데이터라인쌍(DLi)에 연결되는 제 1 내지 제 3 액정셀을 포함한다. 이때, j번째 액정셀라인에 포함되는 제 1 내지 제 3 액정셀은 제 1 내지 제 3 스위치부(36-38) 및 제 1 내지 제 3 화소전극(31a, 33a, 35a)을 각각 포함한다.
j번째 액정셀라인에서 제 1 스위치부(36)는 j번째 액정셀라인의 전단에 대응하는 j-1번째 제어라인(COLj-1) 및 i번째 데이터라인쌍(DLi)의 제 1 데이터라인(DLiA)에 연결된다. 이러한 제 1 스위치부(36)는 j-1번째 제어라인(COLj-1)의 논리값에 응답하여, i번째 제 1 데이터라인(DLiA)의 비디오신호를 제 1 화소전극(31a)에 인가한다.
j번째 액정셀라인에서 제 2 스위치부(37)는 j번째 게이트라인(GLj), j번째 제어라인(COLj) 및 i번째 데이터라인쌍(DLi)의 제 2 데이터라인(DLiB)에 연결된다. 이러한 제 2 스위치부(37)는 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)의 논리값들에 응답하여, i번째 제 2 데이터라인(DLiB)의 비디오신호를 제 2 화소전극(33a)에 인가한다.
j번째 액정셀라인에서 제 3 스위치부(38)는 j번째 게이트라인(GLj) 및 i번째 데이터라인쌍(DLi)의 제 2 데이터라인(DLiB)에 연결된다. 이러한 제 3 스위치부(38)는 j번째 게이트라인(GLj)의 논리값에 응답하여, i번째 제 2 데이터라인(DLiB)의 비디오신호를 제 3 화소전극(35a)에 인가한다.
더불어, j번째 액정셀라인에 있어서, 제 1 액정셀의 제 1 화소전극(31a)과 제 1 스위치부(36)는 i번째의 제 1 데이터라인(DLiA)의 좌측에 형성되고, 제 2 액정셀의 제 2 화소전극(33a)과 제 2 스위치부(37)는 i번째의 제 1 데이터라인(DLiA)과 제 2 데이터라인(DLiB)의 사이에 형성되며, 제 3 액정셀의 제 3 화소전극(35a)과 제 3 스위치부(38)는 i번째의 제 2 데이터라인(DLiB)의 우측에 형성된다.
그리고, 제 1 화소전극(31)은 제 1 스위치부(36)를 통해 i번째의 제 1 데이터라인(DLiA)의 비디오신호(DA)를 인가받고, 제 2 및 제 3 화소전극(33, 35)은 제 2 및 제 3 스위치부(37, 38)를 통해 i번째의 제 2 데이터라인(DLiB)의 비디오신호(DA)를 인가받는다.
j번째 액정셀라인에 있어서, 제 1 내지 제 3 스위치부(36-38)를 더욱 자세히 설명하면, 다음과 같다.
제 1 스위치부(36)는 제 1 박막트랜지스터(TFT1)를 포함하여 이루어진다. 이때, 제 1 박막트랜지스터(TFT1)에 있어서, 게이트단자는 j-1번째 제어라인(COLj-1)에 접속되고, 소스단자는 i번째 제 1 데이터라인(DLiA)에 접속되고, 드레인단자는 제 1 화소전극(31a)에 접속된다.
이러한 제 1 스위치부(36)는, j-1번째 제어라인(COLj-1)의 신호에 응답하여 턴-온하는 제 1 박막트랜지스터(TFT1)를 통해, i번째 제 1 데이터라인(DLiA)의 비디오신호(DA)를 제 1 화소전극(31a)에 인가한다.
제 2 스위치부(37)는 제 2 및 제 3 박막트랜지스터(TFT2, TFT3)를 포함하여 이루어진다. 이때, 제 2 박막트랜지스터(TFT2)에 있어서, 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 j번째 제어라인(COLj)에 접속되며, 드레인단자는 제 3 박막트랜지스터(TFT3)의 게이트단자에 접속된다. 그리고, 제 3 박막트랜지스터(TFT3)에 있어서, 소스단자는 i번째 제 2 데이터라인(DLiB)에 접속되고, 드레인단자는 제 2 화소전극(33a)에 접속된다.
이러한 제 2 스위치부(37)는, j번째 게이트라인(GLj)의 신호에 응답하여 제 2 박막트랜지스터(TFT2)가 턴온하고, 턴온한 제 2 박막트랜지스터(TFT2)를 통해 j번째 제어라인(COLj)의 신호가 제 3 박막트랜지스터(TFT3)의 게이트단자에 인가되어, 제 3 박막트랜지스터(TFT3)가 턴온함으로써, i번째 제 2 데이터라인(DLiB)의 비디오신호(DA)를 제 2 화소전극(33a)에 인가한다.
제 3 스위치부(38)는 제 4 박막트랜지스터(TFT4)를 포함하여 이루어진다. 이때, 제 4 박막트랜지스터(TFT4)에 있어서, 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 i번째 제 2 데이터라인(DLiB)에 접속되며, 드레인단자는 제 3 화소전극(35a)에 접속된다.
이러한 제 3 스위치부(38)는 j번째 게이트라인(GLj)의 신호에 응답하여 턴-온한 제 4 박막트랜지스터를 통해, i번째 제 2 데이터라인(DLiB)로부터 제공되는 비디오신호(DA)를 제 3 화소전극(35a)에 인가한다.
또한, 액정패널(21)의 각 액정셀은, 하나의 수직기간동안 화소전극(31a, 33a, 35a, 31b, 33b, 35b)과 공통전극 사이의 전압차를 임계값 이상으로 유지시키기 위하여, 화소전극(31a, 33a, 35a, 31b, 33b, 35b)과 전단 게이트라인 사이의 스토리지 캐패시터(Cst)를 더 포함하여 이루어진다. 예를 들어, j번째 액정셀라인의 액정셀들은 각각의 화소전극(31a, 33a, 35a)과 전단(j-1번째) 제어라인(COLj-1) 사이에 형성되는 스토리지 캐패시터(Cst)를 각각 포함한다.
도 4는 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치를 간략하게 나타낸 도면이다.
도 4를 참조하면, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인은, 게이트라인과 제어라인의 순서로 서로 교번하도록 배열된다. 그리고, 게이트라인 또는 제어라인과 평행한 방향으로 나란하게 배열되는 적어도 하나의 액정셀로 이루어진 다수의 액정셀라인(26) 각각은 대응하는 게이트라인과 제어라인 전단에 배열된다. 특히, 각 액정셀라인(26)은 전단 제어라인과 현재단 게이트라인 사이에 배열될 수 있다. 즉, j번째 액정셀라인(26)은 전단(j-1번째) 제어라인(COLj-1)과 현재단(j번째) 게이트라인(GLj) 사이에 배열된다.
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도 5a는 제어라인군(COL1~COLn)에 공급되는 제 1 및 제 2 제어신호(SP1, SP2)를 나타낸 도면이고, 도 5b는 게이트라인군(GL1~GLn)에 공급되는 게이트신호(SP3)를 나타낸 도면이며, 도 5c는 도 5a와 도 5b의 구동파형을 함께 나타낸 도면이다.
도 5a 내지 도 5c를 참조하면, 하나의 수평주기(1H)동안, 하나의 데이터라인쌍(DLi)에 그에 대응한 비디오신호(DA)가 인가된다. 여기서, 하나의 수평주기(1H)는 어느 하나의 액정셀라인 중 어느 하나를 스캔하는 데 소요되는 기간을 의미한다. 그리고, 도 5a 내지 도 5c에서 구체적으로 도시되어 있지 않으나, 하나의 수직주기(미도시)동안, 제어라인군(COL1~COLn)의 각 제어라인과 게이트라인군(GL1~GLn)의 각 게이트라인에 제 1 및 제 2 제어신호(SP1, SP2)와 게이트신호(SP3)가 각각 순차적으로 인가된다. 여기서, 하나의 수직주기는 전체 액정셀을 스캔하는 데 소요되는 기간을 의미한다.
한편, 이하의 용이한 설명을 위하여, 임의의 액정셀라인에 대응하여 그 다음으로 배열된 게이트라인과 제어라인을 "현재단 게이트라인과 제어라인"으로 지칭할 수 있고, 그 이전에 배열된 제어라인을 "전단 제어라인"이라 지칭할 수 있다. 예를 들어, j번째 액정셀라인에 대응한 j번째 게이트라인과 j번째 제어라인을 현재단 게이트라인과 제어라인이라 하고, j-1번째 제어라인을 전단 제어라인이라 지칭하기도 한다.
도 5a 내지 도 5c를 참조하면, 하나의 수평주기(1H)동안, 하나의 데이터라인쌍(DLi)에 그에 대응한 비디오신호(DA)가 인가된다. 여기서, 하나의 수평주기(1H)는 어느 하나의 액정셀라인 중 어느 하나를 스캔하는 데 소요되는 기간을 의미한다. 그리고, 도 5a 내지 도 5c에서 구체적으로 도시되어 있지 않으나, 하나의 수직주기(미도시)동안, 제어라인군(COL1~COLn)의 각 제어라인과 게이트라인군(GL1~GLn)의 각 게이트라인에 제 1 및 제 2 제어신호(SP1, SP2)와 게이트신호(SP3)가 각각 순차적으로 인가된다. 여기서, 하나의 수직주기는 전체 액정셀을 스캔하는 데 소요되는 기간을 의미한다.
한편, 이하의 용이한 설명을 위하여, 임의의 액정셀라인에 대응하여 그 다음으로 배열된 게이트라인과 제어라인을 "현재단 게이트라인과 제어라인"으로 지칭할 수 있고, 그 이전에 배열된 제어라인을 "전단 제어라인"이라 지칭할 수 있다. 예를 들어, j번째 액정셀라인에 대응한 j번째 게이트라인과 j번째 제어라인을 현재단 게이트라인과 제어라인이라 하고, j-1번째 제어라인을 전단 제어라인이라 지칭하기도 한다.
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도 5a와 같이, 제어라인(COL1 내지 COLn)에는 이 한수평주기(1H)의 1/3의 펄스폭을 갖는 제 1 제어신호(SP1)와 제 2 제어신호(SP2)가 인가된다. 우선, 비디오신호(DA)의 극성이 반전되는 시점(t1)에 전단의 제어라인(COlj-1)에 제 2 제어신호 (SP2)가 인가되어, 제 2 제어신호(SP2)의 논리값이 로우(Low)에서 하이(High)로 변한다. 제 2 제어신호(SP2)의 논리값이 하이로 변한 후, 1/3 수평주기의 시간이 경과하면, 현재 단의 제어라인(COLj)에 제 1 제어신호(SP1)가 인가되어, 제 1 제어신호(SP1)의 논리값이 로우에서 하이로 변하고, 이때 전단에 인가되었던 제 2 제어신호(SP2)의 논리값은 하이에서 로우로 변하게 된다. 이 후, 비디오신호(DA)의 극성이 한 수평주기(1H) 경과 후 반전됨과 동시에 현재 단의 제어라인(COLj)에는 제 2 제어신호(SP2)가 인가된다.
도 5b를 참조하면, 게이트라인(GLj)에는 한 수평주기(1H)의 2/3의 펄스폭을 가지는 게이트신호(SP3)가 인가된다. 도 5a와 같은 비디오신호(DA)가 데이터라인들(DL1 내지 DLm)에 제공된 후, 1/3 수평기간의 시간이 경과하면, 현재 단의 게이트라인(GLj)에는 게이트신호(SP3)가 인가되어, 게이트신호(SP3)의 논리값이 로우에서 하이로 변하게 된다. 이후, 한 수평주기(1H)가 경과하여 비디오신호(DA)의 극성이 반전됨과 동시에 게이트신호(SP3)의 논리값이 하이에서 로우로 변하게된다.
제 1 실시예에 따른 액정표시장치의 구동방법은 도 3 및 도 5c를 참조하여 설명하기로 한다.
본 발명의 제 1 실시예에 따른 액정표시장치의 구동방법은 우선, j-1번째 제아라인(COLj-1)에 제 2 제어신호(SP2)가 인가되는 제 1 기간(TA)에 i번째 데이터라인쌍(DLiA, DLiB)에 정극성(Vh) 비디오신호(DA)가 인가된다. 여기서, 도 5c에 나타낸 비디오신호(DA)는 일례일뿐이며, 실제 화상구현을 위한 비디오신호(DA)는 달라질 수 있다. 또한, j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLjB) 사이에 나타낸 화소전극(31a, 33a, 35a)이 j번째 화소전극(31a, 33a, 35a)이며, j번째 제어라인(COLj)과 j+1번째 게이트라인(GLj+1) 사이에 나타낸 화소전극(31b, 33b, 35b)이 j+1번째 화소전극(31b, 33b, 35b)이다. j-1번째 제어라인(COLj-1)에 인가된 제 2 제어신호(SP2)는 제 1 박막 트랜지스터(TFT1)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 제 1 박막 트랜지스터(TFT1)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 1 데이터라인(DLiA)으로부터 공급되는 정극성(Vh) 비디오신호(DA)가 제 1 박막 트랜지스터(TFT1)의 소스단자를 통해 제 1 화소전극(31a)에 공급된다.
이어서, 제 2 기간(TB)에는 제 1 박막 트랜지스터(TFT1)는 턴-오프되며, j번째 게이트라인(GLj)에 게이트신호(SP3)가 인가됨과 아울러, j번째 제어라인(COLj)에 제 1 제어신호(SP1)가 인가된다. j번째 제 2 박막 트랜지스터(TFT2)는 게이트단자로 공급된 게이트신호(SP3)에 의해 턴-온된다. 제 2 박막 트랜지스터(TFT2)가 턴-온되면, 제 2 박막 트랜지스터(TFT2)의 소스단자에 공급된 제 1 제어신호(SP1)가 제 3 박막 트랜지스터(TFT3)의 게이트단자에 공급되어 제 3 박막 트랜지스터(TFT3)를 턴-온시킨다. 제 3 박막 트랜지스터가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)로부터 공급되는 정극성(Vh) 비디오신호(DA)가 제 3 박막 트랜지스터(TFT3)의 소스단자를 통해 제 2 화소전극(33a)에 공급된다.
동시에, 제 2 기간(TB)에는 j번째 게이트라인(GLj)에 인가되는 게이트신호(SP3)가 제 4 박막 트랜지스터(TFT4)의 게이트단자에도 공급되어, 제 4 박막 트랜 지스터(TFT4)도 턴-온된다. 제 4 박막 트랜지스터(TFT4)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 정극성(Vh) 비디오신호(DA)가 제 4 박막 트랜지스터(TFT4)의 소스단자를 통해 제 3 화소전극(35a)에 공급된다.
제 3 기간(TC)에는 j번째 제어라인(COLj)에는 제 2 제어신호(SP2)가 인가되지 않고, 게이트라인(GLj)에 인가된 게이트신호가 유지된다. 이로인해, 제 2 박막 트랜지스터(TFT2)는 턴-온 상태를 유지하지만, 제 2 박막 트랜지스터의 소스단자로 공급되는 게이트신호(SP3)가 없기 때문에 제 3 박막 트랜지스터(TFT4)는 턴-오프된다. 또한, 턴-온 상태를 유지하는 제 4 박막 트랜지스터(TFT4)의 소스단자에는 i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 정극성(Vh) 비디오신호(DA)가 공급되어 제 3 화소전극(35a)에 공급된다. 제 3 화소전극(35a)은 이 제 3 기간(TC)에 공급된 비디오신호(DA)에 의해 제 2 기간(TB)에 공급된 비디오신호(DA)에 덮어쓰기(OverWrite)가 행해진다.
제 4 기간(TD)부터 제 6 기간(TF)까지 공급되는 비디오신호(DA)는 제 1 기간(TA)부터 제 3 기간(TC) 사이에 공급된 비디오신호(DA)와 동일한 주기의 부극성(Vl) 비디오신호(DA)가 공급된다.
제 4 기간(TD)에는 j번째 제어라인(COLj)에 제 2 제어신호(SP2)가 인가된다. j번째 제어라인(COLj)에 인가된 제 2 제어신호(SP2)는 j+1번째 행의 제 1 박막 트랜지스(TFT1)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 j+1번째 제 1 박막 트랜지스터(TFT1)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 1 데이터라인(DLiA)으로부터 공급되는 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 박막 트랜지스터(TFT1)의 소스단자를 통해 j+1번째 제 1 화소전극(31b)에 공급된다.
이어서, 제 5 기간(TE)에는 j+1번째 제 1 박막 트랜지스터(TFT1)는 턴-오프되며, j+1번째 게이트라인(GLj+1)에 게이트신호(SP3)가 인가됨과 아울러, j+1번째 제어라인(COLj+1)에 제 1 제어신호(SP1)가 인가된다. j+1번째 제 2 화소전극(68)의 제 2 박막 트랜지스터(TFT2)는 게이트단자로 공급된 게이트신호(SP3)에 의해 턴-온된다. j+1번째 제 2 박막 트랜지스터(TFT2)가 턴-온되면, 제 2 박막 트랜지스터(TFT2)의 소스단자에 공급된 제 1 제어신호(SP1)가 j+1번째 제 3 박막 트랜지스터(TFT3)의 게이트단자에 공급되어 제 3 박막 트랜지스터(TFT3)를 턴-온시킨다. j+1번째 제 3 박막 트랜지스터가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)로부터 공급되는 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 박막 트랜지스터(TFT3)의 소스단자를 통해 제 2 화소전극(33b)에 공급된다.
동시에, 제 5 기간(TE)에는 j+1번째 게이트라인(GLj+1)에 인가되는 게이트신호(SP3)가 제 4 박막 트랜지스터(TFT4)의 게이트단자에도 공급되어, j+1번째 제 4 박막 트랜지스터(TFT4)도 턴-온된다. 제 4 박막 트랜지스터(TFT4)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 부극성(Vl) 비디오신호(DA)가 제 4 박막 트랜지스터(TFT4)의 소스단자를 통해 j+1번째 제 3 화소전극(35b)에 공급된다.
제 6 기간(TG)에는 j+1번째 제어라인(COLj+1)에는 게이트신호가 인가되지 않 고, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)가 유지된다. 이로인해, j+1번째 제 2 박막 트랜지스터(TFT2)는 턴-온 상태를 유지하지만, 제 2 박막 트랜지스터의 소스단자로 공급되는 게이트신호(SP3)가 없기 때문에 j+1번째 제 3 박막 트랜지스터(TFT4)는 턴-오프되어 제 6 기간(TG)에 공급되는 비디오신호(DA)는 제 2 화소전극(33b)에 공급되지 않는다.
또한, 턴-온 상태를 유지하는 j+1번째 제 4 박막 트랜지스터(TFT4)의 소스단자에는 i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 부극성(Vl) 비디오신호(DA)가 공급되어 제 3 화소전극(70)에 공급된다. 제 3 화소전극(35b)은 이 제 6 기간(TG)에 공급된 비디오신호(DA)에 의해 제 5 기간(TE)에 공급된 비디오신호(DA)에 덮어쓰기(OverWrite)가 행해진다.
이상에서 설명한 제 1 실시예에 따른 액정표시장치의 구동방법에 따라, j번째 및 j+1번째 액정셀라인 각각의 제 1 내지 제 3 액정셀에 대해 스캔을 실시하는 과정을 정리하면, 다음과 같다.
도 5c의 도시에 도시된 바와 같이, 각 수평주기(1H)는 3개의 기간으로 분할되어, 연속한 두 개의 수평주기는 1/3 수평주기에 각각 해당하는 제1 내지 제6 기간(TA~TF)으로 구분된다.
이때, 제1 내지 제3 기간(TA~TC)으로 분할되는 1 수평주기에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 정극성(Vh) 비디오신호(DA)를 인가하고, 다음, 제4 내지 제6 기간(TD~TF)으로 분할되는 1 수평주기에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 부극성(Vl) 비디오신호(DA)를 인가한다. 다만, 도 5a 내지 도 5c에 도시된 비디오신호(DA)는, i번째 데이터라인쌍(DLi)에 소정의 신호가 인가됨을 나타내는 것으로, 화상구현을 위하여 실제로 i번째 데이터라인쌍(DLi)에 인가되는 비디오신호는 도 5a 내지 도 5c에 도시된 바와 다를 수 있다.
먼저, 처음의 수평주기에 해당하는 제1 내지 제3 기간(TA~TC)에서, 정극성(Vh) 비디오신호(DA)가 i번째 데이터라인쌍(DLi: DLiA, DLiB)에 공통으로 인가된다.
제 1 기간(TA)에서, j-1번째 제어라인(COLj-1)에 인가된 하이의 제 2 제어신호(SP2)에 대응하여, j번째 제 1 박막트랜지스터(TFT1)가 턴-온한다. 이때, 턴-온한 j번째 제 1 박막트랜지스터(TFT1)을 통해, i번째 제 1 데이터라인(DLiA)의 정극성(Vh) 비디오신호(DA)가 j번째 제 1 화소전극(31a)에 인가된다. 그러므로, j번째 제 1 화소전극(31a)은 제 1 기간(TA)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 2 기간(TB)에서, j-1번째 제어라인(COLj-1)으로의 제 2 제어신호(SP2) 인가가 종료되어, j-1번째 제어라인(COLj-1)의 논리값은 로우로 된다. 이에, 로우의 j-1번째 제어라인(COLj-1)에 의해 j번째 제 1 박막트랜지스터(TFT1)는 턴-오프하여, j번째 제 1 화소전극(31a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)가 인가되고, j번째 제어라인(COLj)에 하이의 제1 제어신호(SP1)가 인가된다. 이에, j번째 게이트라인(GLj)에 인가된 하이의 게이트신호(SP3)에 대응하여, j번째 제 2 박막트랜지스터(TFT2)가 턴온하고, 턴온한 j번째 제 2 박막트랜지스터(TFT2)를 통해, 하이의 제 1 제어신호(SP1)가 j번째 제 3 트랜지스터(TFT3)의 게이트단자에 인가됨에 따라, j번째 제 3 박막트랜지스터(TFT3)가 턴-온한다. 이와 같이 턴-온한 j번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 2 화소전극(33a)에 인가된다. 그러므로, j번째 제 2 화소전극(33a)은 제 2 기간(TB)동안 i번째의 제 2 데이터라인(DLiB)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
더불어, 하이의 게이트신호(SP3)에 대응하여 j번째 제 4 박막트랜지스터(TFT4)도 턴-온하게 되어, 이때, 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(35a)에도 인가된다.
제 3 기간(TC)에서, j번째 제어라인(COLj)으로의 제 1 제어신호(SP1) 인가가 종료되어, j번째 제어라인(COLj)의 논리값은 로우로 되고, j번째 게이트라인(GLj)으로의 게이트신호(SP3) 인가는 계속 유지된다. 이에, 하이의 j번째 게이트라인(GLj)에 의해 j번째 제 2 박막트랜지스터(TFT2)가 계속 턴-온상태를 유지하더라도, 로우의 j번째 제어라인(COLj)에 의해 j번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j번째 제 2 화소전극(33a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 게이트라인(GLj)에 계속해서 인가되는 하이의 게이트신호(SP3)에 의해, j번째 제 4 박막트랜지스터(TFT4)는 턴-온 상태를 계속 유지하므로, 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(35a)에 인가된다. 이에 따라, j번째 제 3 화소전극(35a)은 제 2 기간(TB)에서 기록(쓰기, write)된 신호 대신, 제 3 기간(TC)동안 i번째 제 2 데이터라인(DLiB)에 공급된 정극성(Vh) 비디오신호(DA)로 덮어쓰기(re-write)된다.
이어서, 제 1 내지 제 3 기간(TA~TC)이 종료된 후, 다음의 수평주기(1H)에 해당하는 제 4 내지 제 6 기간(TD~TF)에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 부극성(Vl) 비디오신호(DA)를 공통으로 인가한다.
제 4 기간(TD)에서, j번째 게이트라인(GLj)으로의 게이트신호(SP3) 인가가 종료되어, j번째 게이트라인(GLj)의 논리값이 로우로 되므로, j번째 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)가 턴-오프된다. 이에, j번째 제 3 화소전극(35a)에 대한 기록 동작은 종료된다. 그리고, j번째 제어라인(COLj)에 하이의 제 2 제어신호(SP2)가 인가되어, j+1번째 제 1 박막트랜지스터(TFT1)가 턴-온한다. 이때, 턴-온한 j+1번째 제 1 박막트랜지스터(TFT1)을 통해, i번째 제 1 데이터라인(DLiA)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 화소전극(31b)에 인가되므로, j+1번째 제 1 화소전극(31b)은 제 4 기간(TD)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 5 기간(TE)에서, j번째 제어라인(COLj)으로의 제 2 제어신호(SP2) 인가가 종료되어, j번째 제어라인(COLj)의 논리값은 로우로 되므로, j+1번째 제 1 박막트랜지스터(TFT1)는 턴-오프한다. 이에, j+1번째 제 1 화소전극(31b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)가 인가되어, j+1번째 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)가 턴-온한다. 또한, 하이의 제1 제어신호(SP1)가 j+1번째 제어라인(COLj+1)에 인가되고, 턴-온한 j+1번째 제 2 박막트랜지스터(TFT2)를 통해, j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급됨에 따라, j+1번째 제 3 박막트랜지스터(TFT3)가 턴-온된다. 이와 같이 턴-온한 j+1번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 2 화소전극(33b)에 인가되어, j+1번째 제 2 화소전극(33b)은 제 5 기간(TE) 동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다. 더불어, 턴-온한 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(35b)에도 인가된다.
제 6 기간(TF)에서, j+1번째 제어라인(COLj+1)으로의 제1 제어신호(SP1) 인가가 종료되어, j+1번째 제어라인(COLj+1)의 논리값은 로우로 되고, j+1번째 게이트라인(GLj+1)으로의 게이트신호(SP3) 인가는 계속 유지된다. 이에, 로우의 j+1번째 제어라인(COLj+1)에 따라, j+1번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j+1번째 제 2 화소전극(33b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 게이트라인(GLj+1)에 계속 인가되는 하이의 게이트신호(SP3)에 의해, j+1번째 제 4 박막트랜지스터(TFT4)가 턴-온상태를 계속 유지하여, 턴-온한 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(35b)에 인가된다. 이에 따라, j+1번째 제 3 화소전극(35b)은 제 5 기간(TE)에서 기록된 신호 대신, 제 6 기간(TF)동안 i번째 제 2 데이터라인(DLiB)에 공급된 부극성(Vl) 비디오신호(DA)로 덮어쓰기(re-write)된다.
이상에서 설명한 제 1 실시예에 따른 액정표시장치의 구동방법에 따라, j번째 및 j+1번째 액정셀라인 각각의 제 1 내지 제 3 액정셀에 대해 스캔을 실시하는 과정을 정리하면, 다음과 같다.
도 5c의 도시에 도시된 바와 같이, 각 수평주기(1H)는 3개의 기간으로 분할되어, 연속한 두 개의 수평주기는 1/3 수평주기에 각각 해당하는 제1 내지 제6 기간(TA~TF)으로 구분된다.
이때, 제1 내지 제3 기간(TA~TC)으로 분할되는 1 수평주기에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 정극성(Vh) 비디오신호(DA)를 인가하고, 다음, 제4 내지 제6 기간(TD~TF)으로 분할되는 1 수평주기에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 부극성(Vl) 비디오신호(DA)를 인가한다. 다만, 도 5a 내지 도 5c에 도시된 비디오신호(DA)는, i번째 데이터라인쌍(DLi)에 소정의 신호가 인가됨을 나타내는 것으로, 화상구현을 위하여 실제로 i번째 데이터라인쌍(DLi)에 인가되는 비디오신호는 도 5a 내지 도 5c에 도시된 바와 다를 수 있다.
먼저, 처음의 수평주기에 해당하는 제1 내지 제3 기간(TA~TC)에서, 정극성(Vh) 비디오신호(DA)가 i번째 데이터라인쌍(DLi: DLiA, DLiB)에 공통으로 인가된다.
제 1 기간(TA)에서, j-1번째 제어라인(COLj-1)에 인가된 하이의 제 2 제어신호(SP2)에 대응하여, j번째 제 1 박막트랜지스터(TFT1)가 턴-온한다. 이때, 턴-온한 j번째 제 1 박막트랜지스터(TFT1)을 통해, i번째 제 1 데이터라인(DLiA)의 정극성(Vh) 비디오신호(DA)가 j번째 제 1 화소전극(31a)에 인가된다. 그러므로, j번째 제 1 화소전극(31a)은 제 1 기간(TA)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 2 기간(TB)에서, j-1번째 제어라인(COLj-1)으로의 제 2 제어신호(SP2) 인가가 종료되어, j-1번째 제어라인(COLj-1)의 논리값은 로우로 된다. 이에, 로우의 j-1번째 제어라인(COLj-1)에 의해 j번째 제 1 박막트랜지스터(TFT1)는 턴-오프하여, j번째 제 1 화소전극(31a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)가 인가되고, j번째 제어라인(COLj)에 하이의 제1 제어신호(SP1)가 인가된다. 이에, j번째 게이트라인(GLj)에 인가된 하이의 게이트신호(SP3)에 대응하여, j번째 제 2 박막트랜지스터(TFT2)가 턴온하고, 턴온한 j번째 제 2 박막트랜지스터(TFT2)를 통해, 하이의 제 1 제어신호(SP1)가 j번째 제 3 트랜지스터(TFT3)의 게이트단자에 인가됨에 따라, j번째 제 3 박막트랜지스터(TFT3)가 턴-온한다. 이와 같이 턴-온한 j번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 2 화소전극(33a)에 인가된다. 그러므로, j번째 제 2 화소전극(33a)은 제 2 기간(TB)동안 i번째의 제 2 데이터라인(DLiB)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
더불어, 하이의 게이트신호(SP3)에 대응하여 j번째 제 4 박막트랜지스터(TFT4)도 턴-온하게 되어, 이때, 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(35a)에도 인가된다.
제 3 기간(TC)에서, j번째 제어라인(COLj)으로의 제 1 제어신호(SP1) 인가가 종료되어, j번째 제어라인(COLj)의 논리값은 로우로 되고, j번째 게이트라인(GLj)으로의 게이트신호(SP3) 인가는 계속 유지된다. 이에, 하이의 j번째 게이트라인(GLj)에 의해 j번째 제 2 박막트랜지스터(TFT2)가 계속 턴-온상태를 유지하더라도, 로우의 j번째 제어라인(COLj)에 의해 j번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j번째 제 2 화소전극(33a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 게이트라인(GLj)에 계속해서 인가되는 하이의 게이트신호(SP3)에 의해, j번째 제 4 박막트랜지스터(TFT4)는 턴-온 상태를 계속 유지하므로, 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(35a)에 인가된다. 이에 따라, j번째 제 3 화소전극(35a)은 제 2 기간(TB)에서 기록(쓰기, write)된 신호 대신, 제 3 기간(TC)동안 i번째 제 2 데이터라인(DLiB)에 공급된 정극성(Vh) 비디오신호(DA)로 덮어쓰기(re-write)된다.
이어서, 제 1 내지 제 3 기간(TA~TC)이 종료된 후, 다음의 수평주기(1H)에 해당하는 제 4 내지 제 6 기간(TD~TF)에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 부극성(Vl) 비디오신호(DA)를 공통으로 인가한다.
제 4 기간(TD)에서, j번째 게이트라인(GLj)으로의 게이트신호(SP3) 인가가 종료되어, j번째 게이트라인(GLj)의 논리값이 로우로 되므로, j번째 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)가 턴-오프된다. 이에, j번째 제 3 화소전극(35a)에 대한 기록 동작은 종료된다. 그리고, j번째 제어라인(COLj)에 하이의 제 2 제어신호(SP2)가 인가되어, j+1번째 제 1 박막트랜지스터(TFT1)가 턴-온한다. 이때, 턴-온한 j+1번째 제 1 박막트랜지스터(TFT1)을 통해, i번째 제 1 데이터라인(DLiA)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 화소전극(31b)에 인가되므로, j+1번째 제 1 화소전극(31b)은 제 4 기간(TD)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 5 기간(TE)에서, j번째 제어라인(COLj)으로의 제 2 제어신호(SP2) 인가가 종료되어, j번째 제어라인(COLj)의 논리값은 로우로 되므로, j+1번째 제 1 박막트랜지스터(TFT1)는 턴-오프한다. 이에, j+1번째 제 1 화소전극(31b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)가 인가되어, j+1번째 제 2 및 제 4 박막트랜지스터(TFT2, TFT4)가 턴-온한다. 또한, 하이의 제1 제어신호(SP1)가 j+1번째 제어라인(COLj+1)에 인가되고, 턴-온한 j+1번째 제 2 박막트랜지스터(TFT2)를 통해, j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급됨에 따라, j+1번째 제 3 박막트랜지스터(TFT3)가 턴-온된다. 이와 같이 턴-온한 j+1번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 2 화소전극(33b)에 인가되어, j+1번째 제 2 화소전극(33b)은 제 5 기간(TE) 동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다. 더불어, 턴-온한 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(35b)에도 인가된다.
제 6 기간(TF)에서, j+1번째 제어라인(COLj+1)으로의 제1 제어신호(SP1) 인가가 종료되어, j+1번째 제어라인(COLj+1)의 논리값은 로우로 되고, j+1번째 게이트라인(GLj+1)으로의 게이트신호(SP3) 인가는 계속 유지된다. 이에, 로우의 j+1번째 제어라인(COLj+1)에 따라, j+1번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j+1번째 제 2 화소전극(33b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 게이트라인(GLj+1)에 계속 인가되는 하이의 게이트신호(SP3)에 의해, j+1번째 제 4 박막트랜지스터(TFT4)가 턴-온상태를 계속 유지하여, 턴-온한 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(35b)에 인가된다. 이에 따라, j+1번째 제 3 화소전극(35b)은 제 5 기간(TE)에서 기록된 신호 대신, 제 6 기간(TF)동안 i번째 제 2 데이터라인(DLiB)에 공급된 부극성(Vl) 비디오신호(DA)로 덮어쓰기(re-write)된다.
도 6은 본 발명의 제 2 실시예에 따른 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면이다. 본 발명의 제 2 실시예에 따른 액정표시장치는 도 2에 나타낸 액정표시장치의 구성 중 액정패널(21)에 형성되는 제 1 내지 제 3 스위치부(46, 47, 48)의 구성 및 작용을 제외하고 제 1 실시예의 액정표시장치와 실질적으로 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로한다. 또한, 제 2 실시예에 따른 액정표시장치의 구성 중 제 1 실시예에 나타낸 구성과 동일한 구성에 대하여는 동일한 도면부호를 사용하여 설명하기로 한다. 이하, 도 2를 결부하여 제 2 실시예에 따른 액정표시장치의 구성 및 작용을 설명하기로 한다.
특히, 도 3과 도 6의 도시를 비교해보면, 제 2 실시예에 따른 제 1 스위치부(46)가 제 1 박막트랜지스터(TFT1) 대신, 제 5 및 제 6 박막트랜지스터(TFT5, TFT6)를 포함하여 이루어진다는 점을 제외하면, 제 2 실시예는 제 1 실시예와 동일하다.
도 2 및 도 6에 도시된 바와 같이, 본 발명의 제 2 실시예에 따르면, j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배치되는 j번째 액정셀라인의 제 1 스위치부(46)는 j번째 액정셀라인의 전단에 대응하는 j-1번째 제어라인(COLj-1), j번째 게이트라인(GLj) 및 i번째 데이터라인쌍(DLi)의 제 1 데이터라인(DLiA)에 연결된다. 이러한 제 1 스위치부(36)는 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj)의 논리값들에 응답하여, i번째 제 1 데이터라인(DLiA)의 비디오신호를 제 1 화소전극(31a)에 인가한다.
구체적으로, j번째 액정셀라인의 제 1 스위치부(46)는 제 5 박막트랜지스터(TFT5) 및 제 6 박막트랜지스터(TFT6)를 포함하여 이루어진다. 이때, 제 5 박막트랜지스터(TFT5)에 있어서, 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 j-1번째 제어라인(COLj-1)에 접속되며, 드레인단자는 제 6 박막트랜지스터(TFT6)의 게이트단자에 접속된다. 그리고, 제 6 박막트랜지스터(TFT6)에 있어서, 소스단자는 i번째 제 1 데이터라인(DLiA)에 접속되고, 드레인단자는 j번째 제 1 화소전극(41a)에 접속된다.
이러한 제 1 스위치부(46)는, j번째 게이트라인(GLj)의 신호에 응답하여, 제 5 박막트랜지스터(TFT5)가 턴온하고, 턴온한 제 5 박막트랜지스터(TFT5)를 통해 j-1번째 제어라인(COLj-1)의 신호가 제 6 박막트랜지스터(TFT6)의 게이트단자에 인가되어, 제 6 박막트랜지스터(TFT6)가 턴온함으로써, i번째 제 1 데이터라인(DLiA)의 비디오신호(DA)를 j번째 제 1 화소전극(41a)에 인가한다.
제 2 스위치부(47)는, 제 1 실시예와 마찬가지로, j번째 게이트라인(GLj)의 신호에 응답하는 제 2 박막트랜지스터(TFT2) 및 턴온한 제 2 박막트랜지스터(TFT2)를 통해 인가된 j번째 제어라인(COLj)의 신호에 응답하여 i번째 제 2 데이터라인(DLiB)의 비디오신호(DA)를 제 2 화소전극(43a)에 인가하는 제 3 박막트랜지스터(TFT3)를 포함하여 이루어진다.
제 3 스위치부(48)는, 제 1 실시예와 마찬가지로, j번째 게이트라인(GLj)의 신호에 응답하여 i번째 제 2 데이터라인(DLiB)의 비디오신호(DA)를 제 3 화소전극(45a)에 인가하는 제 4 박막트랜지스터(TFT4)를 포함하여 이루어진다.
본 발명의 제 2 실시예에 따른 액정패널(21) 상의 게이트라인군(GL1~GLn), 제어라인군(COL1~COLn) 및 액정셀의 배치는 도 4에 도시한 제 1 실시예와 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 7은 본 발명의 제 2 실시예에 따른 액정표시장치의 구동파형을 나타낸 도면이다.
도 7을 참조하면, 하나의 수평주기(1H)동안, 하나의 데이터라인쌍(DLi)에 그에 대응한 비디오신호(DA)가 인가된다. 그리고, 제 2 실시예에 따르면, 도 5a에 도시한 제 1 실시예와 마찬가지로, 제어라인군(COL1~COLn)에 1/3 수평주기를 갖는 제 1 제어신호(SP1)와 제 2 제어신호(SP2)를 순차적으로 인가한다. 이때, 제 1 제어신호(SP1)와 제 2 제어신호(SP2) 사이의 간격은 1/3 수평주기이다.
그러나, 제 2 실시예에 따르면, 도 5b에 도시한 제 1 실시예와 달리, 1 수직주기 동안, 게이트라인군(GL1~GLn)의 각 게이트라인(GLj)에 1 수평주기(1H)의 펄스폭을 갖는 게이트신호(SP3)를 순차적으로 인가한다.
즉, i번째 데이터라인쌍(DLiA, DLiB)에 인가되는 비디오신호(DA)가 로우에서 하이로 변동하는 시점에, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가하여, 1 수평주기동안 j번째 게이트라인(GLj)의 논리값은 하이로 된다. 이후, 비디오신호(DA)의 극성이 하이에서 로우로 반전됨과 동시에, j번째 게이트라인(GLj)으로 게이트신호(SP3)를 인가하지 않음으로써, j번째 게이트라인(GLj)의 논리값은 하이에서 로우로 된다. 그리고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)를 인가하여, 1 수평주기동안 j+1번째 게이트라인(GLj+1)의 논리값은 하이로 된다.
도 2, 도 6 및 도 7을 참조하여, 본 발명의 제 2 실시예에 따른 액정표시장치의 구동방법에 대해 보다 상세히 설명하기로 한다.
먼저, 제 1 내지 제 3 기간(TA~TC) 동안, 데이터라인군(DL1~DLm) 중 i번째 데이터라인쌍(DLi)에 정극성(Vh) 비디오신호(DA)를 인가하고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가한다. 이때, 하이의 게이트신호(SP3)에 응답하여, j번째 게이트라인(GLj)에 연결된 j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
그 중 제 1 기간(TA)에서, j-1번째 제어라인(COLj-1)에 하이의 제 2 제어신호(SP2)를 인가하고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가한다. 이때, j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)에 의해 제 5 박막트랜지스터(TFT5)가 턴-온되어, 턴-온한 j번째 제 5 박막트랜지스터(TFT5)를 통해, j-1번째 제어라인(COLj-1)에 인가된 제 2 제어신호(SP2)가 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 제 6 박막트랜지스터(TFT6)가 턴-온되어, i번째 제 1 데이터라인(DLiA)의 정극성(Vh) 비디오신호(DA)가 j번째 제 1 화소전극(41a)에 공급된다.
이어서, 제 2 기간(TB)에서, j-1번째 제어라인(COLj-1)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j번째 게이트라인(GLj)에 인가되는 게이트신호(SP3)는 계속 유지된다. 아울러, j번째 제어라인(COLj)에 제 1 제어신호(SP1)이 인가된다. 이때, j번째 게이트라인(GLj)에 계속해서 인가되는 게이트신호(SP3)에 의해 제 5 박막트랜지스터(TFT5)는 턴-온상태를 유지하지만, j-1번째 제어라인(COLj-1) 및 제 5 박막트랜지스터(TFT5)를 통해 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급되는 제 2 제어신호(SP2)가 없기 때문에, 제 6 박막트랜지스터(TFT6)는 턴-오프된다.
그리고, j번째 게이트라인(GLj)에 계속해서 인가되는 게이트신호(SP3)에 의해 턴-온상태를 유지하는 j번째 제 2 박막트랜지스터(TFT2)를 통해, j번째 제어라인(COLj)에 제 1 제어신호(SP1)가 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급되어, 제 3 박막트랜지스터(TFT3)가 턴-온된다. 이와 같이 턴-온한 j번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 2 화소전극(43a)에 공급된다.
또한, j번째 게이트라인(GLj)에 계속해서 인가되는 게이트신호(SP3)에 의해 제 4 박막트랜지스터(TFT4)도 턴-온상태를 계속 유지하므로, 턴-온한 제 4 박막트랜지스터(TFT4)를 통해 i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(45a)에도 공급된다.
제 3 기간(TC)에서, j번째 제어라인(COLj)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j번째 게이트라인(GLj)에 인가되는 게이트신호(SP3)는 계속 유지된다. 이때, j번째 제 2 박막트랜지스터(TFT2)는 턴-온 상태를 유지하지만, 턴-온한 제 2 박막트랜지스터(TFT2)를 통해 j번째 제어라인(COLj)으로부터 제 3 박막트랜지스터(TFT3)로 인가되는 제 1 제어신호(SP1)이 없기 때문에, j번째 제 3 박막트랜지스터(TFT3)는 턴-오프된다.
그리고, 턴-온 상태를 유지하는 j번째 제 4 박막트랜지스터(TFT4)를 통해, 정극성(Vh) 비디오신호(DA)가 i번째 데이터라인쌍의 제 2 데이터라인(DLiB)에서 j번째 제 3 화소전극(45a)으로 공급된다. 이에 따라, j번째 제 3 화소전극(45a)은, 제 2 기간(TB)에서의 비디오신호(DA) 대신, 이 제 3 기간(TC)에 공급된 비디오신호(DA)로 덮어쓰기(OverWrite) 된다.
다음, 제 4 내지 제 6 기간(TD~TF)에서는, i번째 데이터라인쌍(DLi)에 부극성(Vl) 비디오신호(DA)가 공급된다. 그리고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)가 인가된다. 이때, 로우의 j번째 게이트라인(GLj)에 의해, j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)는 턴-오프한다. 그리고, j+1번째 게이트라인(GLj+1)에 인가된 하이의 게이트신호(SP3)에 응답하여, j+1번째 게이트라인(GLj+1)에 연결된 j+1번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
제 4 기간(TD)에서, j번째 제어라인(GLj)에 하이의 제 2 제어신호(SP2)가 인가되고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)가 인가된다. 이때, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)에 의해, j+1번째 제 5 박막트랜지스터(TFT5)가 턴-온되어, j번째 제어라인(GLj)에 인가된 제 2 제어신호(SP2)가 j+1번째 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급되므로, j+1번째 제 6 박막트랜지스터(TFT6)가 턴-온한다. 이와 같이 턴-온한 j+1번째 제 6 박막트랜지스터(TFT6)를 통해, i번째 제 1 데이터라인(DLiA)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 화소전극(41b)에 공급된다.
이어서, 제 5 기간(TE)에서, j번째 제어라인(COLj)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)는 계속 유지된다. 이와 함께, j+1번째 제어라인(COLj+1)에 하이의 제 1 제어신호(SP1)가 인가된다. 이때, j번째 제어라인(COLj) 및 턴-온한 j+1번째 제 5 박막트랜지스터(TFT5)를 통해 j+1번째 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급되는 제 2 제어신호(SP2)가 없기 때문에, j+1번째 제 6 박막트랜지스터(TFT6)는 턴-오프한다.
그리고, j+1번째 게이트라인(GLj+1)에 계속해서 인가되는 게이트신호(SP3)에 의해 턴-온상태를 유지하는 제 2 박막트랜지스터(TFT2)를 통해, j+1번째 제어라인(COLj+1)에 인가된 제 1 제어신호(SP1)가 j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급되어, j+1번째 제 3 박막트랜지스터(TFT3)가 턴-온된다. 이와 같이 턴-온한 j+1번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 2 화소전극(43b)에 공급된다.
또한, j+1번째 게이트라인(GLj+1)의 게이트신호(SP3)에 의해 턴-온된 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(45b)에도 공급된다.
제 6 기간(TF)에서, j번째 제어라인(COLj)과 j+1번째 제어라인(COLj+1)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 인가되는 게이트신호(SP3)는 계속 유지된다. 이때, 로우의 j+1번째 제어라인(COLj+1) 및 턴-온한 j+1번째 제 2 박막트랜지스터(TFT2)를 통해 j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급되는 제 1 제어신호(SP1)가 없기 때문에, j+1번째 제 3 박막트랜지스터(TFT3)는 턴-오프된다.
그리고, j+1번째 게이트라인(GLj+1)에 계속 인가된 게이트신호(SP3)에 의해 j+1번째 제 4 박막트랜지스터(TFT4)는 제 5 기간(TF)에 이어 턴-온 상태를 계속 유지한다. 이와 같이, 턴-온한 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(45b)에 공급된다. 즉, j+1번째 제 3 화소전극(45b)은 제 5 기간(TE)에서의 비디오신호 대신, 이 제 6 기간(TF)에 공급된 비디오신호(DA)로 덮어쓰기 된다.
이상에서 설명한 제 2 실시예에 따른 액정표시장치의 구동방법에 따라, j번째 및 j+1번째 액정셀라인 각각의 제 1 내지 제 3 액정셀에 대해 스캔을 실시하는 과정을 정리하면, 다음과 같다.
도 7에 도시한 바와 같이, 제1 내지 제3 기간(TA~TC)으로 분할되는 1 수평주기에서, i번째 데이터라인쌍(DLiA, DLiB)에 정극성(Vh) 비디오신호(DA)를 공통으로 인가하고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가한다. 이때, 하이의 게이트신호(SP3)에 대응하여, j번째 게이트라인(GLj)에 연결된 j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
제 1 기간(TA)에서, j-1번째 제어라인(COLj-1)에 하이의 제 2 제어신호(SP2)가 인가된다. 이때, j-1번째 제어라인(COLj-1) 및 턴온한 j번째 제 5 박막트랜지스터(TFT5)를 통해, 하이의 제 2 제어신호(SP2)가 j번째 제 6 박막트랜지스터(TFT6)의 게이트단자로 인가되어, j번째 제 6 박막트랜지스터(TFT6)가 턴-온한다. 이와 같이 턴-온한 j번째 제 6 박막트랜지스터(TFT6)를 통해, i번째 제 1 데이터라인(DLiA)의 정극성(Vh) 비디오신호(DA)가 j번째 제 1 화소전극(41a)에 인가된다. 그러므로, j번째 제 1 화소전극(41a)은 제 1 기간(TA)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 2 기간(TB)에서, j-1번째 제어라인(COLj-1)으로의 제 2 제어신호(SP2) 인가가 종료되어, j-1번째 제어라인(COLj-1)의 논리값은 로우로 된다. 그리고, j번째 제어라인(COLj)에 하이의 제 1 제어신호(SP1)가 인가된다. 이에 따라, 로우의 j-1번째 제어라인(COLj-1)에 의해, j번째 제 6 박막트랜지스터(TFT6)는 턴-오프하여, j번째 제 1 화소전극(41a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 제어라인(COLj) 및 턴-온한 j번째 제 2 박막트랜지스터(TFT2)를 통해, 하이의 제 1 제어신호(SP1)가 j번째 제 3 박막트랜지스터(TFT3)의 게이트단자에 인가되어, j번째 제 3 박막트랜지스터(TFT3)가 턴-온한다. 이와 같이 턴온한 j번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 2 화소전극(43a)에 인가된다. 그러므로, j번째 제 2 화소전극(43a)은 제 2 기간(TB)동안 i번째의 제 2 데이터라인(DLiB)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
더불어, 하이의 게이트신호(SP3)에 의해 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(45a)에도 인가된다.
제 3 기간(TC)에서, j번째 제어라인(COLj)으로의 제 1 제어신호(SP1) 인가가 종료되어, j번째 제어라인(COLj)의 논리값은 로우로 된다. 이에 따라, 로우의 j번째 제어라인(COLj)에 의해 j번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j번째 제 2 화소전극(43a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 게이트라인(GLj)에 계속해서 인가되는 하이의 게이트신호(SP3)에 의해, j번째 제 4 박막트랜지스터(TFT4)는 턴-온 상태를 계속 유지하므로, 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(45a)에 인가된다. 이에 따라, j번째 제 3 화소전극(45a)은 제 2 기간(TB)에서 기록(쓰기, write)된 신호 대신, 제 3 기간(TC)동안 i번째 제 2 데이터라인(DLiB)에 공급된 정극성(Vh) 비디오신호(DA)로 덮어쓰기(re-write)된다.
이어서, 제 1 내지 제 3 기간(TA~TC)이 종료된 후, 다음의 수평주기(1H)에 해당하는 제 4 내지 제 6 기간(TD~TF)에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 부극성(Vl) 비디오신호(DA)를 공통으로 인가한다. 그리고, j번째 게이트라인(GLj)에 게이트신호(SP3)를 인가하지 않으므로, j번째 게이트라인(GLj)의 논리값은 로우로 되어, 그에 연결되는 j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)는 턴-오프한다. 그러므로, j번째 제 3 화소전극(45a)에 대한 기록 동작은 종료된다. 또한, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)를 인가한다. 이에 따라, j+1번째 게이트라인(GLj+1)에 연결된 j+1번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
제 4 기간(TD)에서, j번째 제어라인(COLj)에 하이의 제 2 제어신호(SP2)를 인가한다. 이때, j번째 제어라인(COLj) 및 턴온한 j+1번째 제 5 박막트랜지스터(TFT5)를 통해 하이의 제 2 제어신호(SP2)가 j+1번째 제 6 박막트랜지스터(TFT6)의 게이트단자에 인가되어, j+1번째 제 6 박막트랜지스터(TFT6)가 턴-온한다. 이와 같이 턴-온한 j번째 제 6 박막트랜지스터(TFT6)를 통해, i번째 제 1 데이터라인(DLiA)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 화소전극(41b)에 인가되므로, j+1번째 제 1 화소전극(41b)은 제 4 기간(TD)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 5 기간(TE)에서, 제 2 제어신호(SP2)의 인가 종료에 따라 j번째 제어라인(COLj)이 로우로 되어, j+1번째 제 6 박막트랜지스터(TFT6)는 턴-오프한다. 이에, j+1번째 제 1 화소전극(41b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 제어라인(COLj+1)에 하이의 제 1 제어신호(SP1)가 인가된다. 이에, j+1번째 제어라인(COLj+1) 및 턴-온한 j+1번째 제 2 박막트랜지스터(TFT2)를 통해, j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자에 제 1 제어신호(SP1)가 인가되어, j+1번째 제 3 박막트랜지스터(TFT3)가 턴-온한다. 이때, 턴온한 j+1번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 데이터라인쌍(DLi)의 제 2 데이터라인(DLiB)으로 공급된 부극성(Vl) 비디오신호(DA)가 j+1번째 제 2 화소전극(43b)에 인가된다. 그러므로, j+1번째 제 2 화소전극(43b)은 제 5 기간(TE) 동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 6 기간(TF)에서, 제 1 제어신호(SP1)의 인가 종료에 따라 j+1번째 제어라인(COLj+1)이 로우로 된다. 이때, 로우의 j+1번째 제어라인(COLj+1)에 대응하여, j+1번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j+1번째 제 2 화소전극(43b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 게이트라인(GLj+1)에 계속 인가되는 하이의 게이트신호(SP3)에 의해, j+1번째 제 4 박막트랜지스터(TFT4)가 턴-온상태를 계속 유지하여, 턴-온한 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(45b)에 인가된다. 이에 따라, j+1번째 제 3 화소전극(45b)은 제 5 기간(TE)에서 기록된 신호 대신, 제 6 기간(TF)동안 i번째 제 2 데이터라인(DLiB)에 공급된 부극성(Vl) 비디오신호(DA)로 덮어쓰기(re-write)된다.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이다. 제 3 실시예에 따른 액정표시장치는 제어라인군(COL1~COLn)과 연결되는 제 2 게이트드라이버(56), 제 1 게이트드라이버(55)와 제 2 게이트드라이버(56)를 연결하는 제 1 우회배선(57)을 구비하는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 8을 참조하면, 본 발명의 제 3 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(51)과, 액정패널(51)의 데이터라인군(DL1~DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(53)와, 액정패널(51)의 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 제 1 및 제 2 게이트드라이버(55, 56), 제 1 게이트드라이버(55)와 제 2 게이트드라이버(56)를 연결하기 위한 제 1 우회배선(57) 및 제 1 게이트드라이버(55)와 게이트라인군(GL1~GLn)을 연결하기 위한 제 2 우회배선군(58)을 구비한다. 여기서, 제 2 게이트드라이버(56)는 제 1 우회배선(57)을 통해 제 1 게이트드라이버(55)와 연결되어, 하나의 수직주기마다, 제 1 게이트드라이버(55)로부터 제 1 및 제 2 제어신호(SP1, SP2)에 대응한 스타트신호를 공급받는다. 여기서, 하나의 수직주기는 전체 액정셀이 모두 스캔되는 데에 소요되는 기간을 의미한다.
제 1 게이트드라이버(55)는 제 2 게이트드라이버(56)으로 공급될 스타트신호와, 액정패널(51)의 게이트라인군(GL1~GLn)으로 공급될 게이트신호(SP3)를 생성하는 다수의 게이트드라이브 집적회로로 구성된다. 이때, 각 게이트드라이브 집적회로는 스타트신호와 게이트신호(SP3) 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다.
이러한 제 1 게이트드라이버(55)는 타이밍 제어부(미도시)의 제어신호에 따라, 하나의 수직주기동안 제 1 우회배선(57)에 스타트신호를 1회 공급하고, 제 2 우회배선군(58)에 게이트신호(SP3)를 순차적으로 공급한다. 이를 위해, 제 1 게이트드라이버(55)는 제 1 우회배선(57)과 연결되는 제 1 출력단과 제 2 우회배선군(58)과 연결되는 제 2 출력단들을 더 구비한다.
제 2 게이트드라이버(56)은 제 1 우회배선(57)을 통해 제 1 게이트드라이버(55)의 제 1 출력단과 접속되고, 액정패널(51)의 제어라인군(COL1~COLn)에 각각 접속되는 n개의 스테이지(도 9에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 쉬프트 레지스터, 버퍼 등을 포함하는 회로로 구성된다. 이러한 제 2 게이트드라이버(56)는, 외부로부터 인가된 제 1 및 제 2 클럭신호(CL2, CL2) 및 하나의 수직주기동안 제 1 게이트드라이버(55)로부터 1회 공급된 스타트신호에 따라, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인(COLj)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급한다. 이에 대한 설명은 후술하기로 한다.
제 1 우회배선(57)은 하부유리기판(52b) 상의 화소어레이(52a)의 주변영역 중 우측과 우측 상단에 형성되어, 제 1 게이트드라이버(55)의 제 1 출력단과 제 2 게이트드라이버(56)를 연결한다.
제 2 우회배선군(58)은 하부유리기판(52b) 상의 화소어레이(52a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 제 1 게이트드라이버(55)의 제 2 출력단들과 게이트라인군(GL1~GLn)을 각각 연결한다. 즉, 제 2 우회배선군(58)을 통해 제 1 게이트드라이버(55)의 각 제 2 출력단에서 제공된 게이트신호(SP3)가 게이트라인군(GL1~GLn)의 각 게이트라인에 공급된다.
제어라인군(COL1~COLn)은 화소어레이(52a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성된다. 이러한 제어라인군(COL1~COLn)에 있어서, 각 제어라인의 우측 종단은 제 2 게이트드라이버(56)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1~GLn)은 화소어레이(52a) 영역에, 제어라인군(COL1~COLn)의 각 제어라인과 교번하고, 데이터라인군(DL1~DLm)의 각 데이터라인과 교차하도록 형성된다. 이러한 게이트라인군(GL1~GLn)에 있어서, 각 게이트라인의 좌측 종단은 제 2 우회배선군(58)의 각 제 2 우회배선(58)에 접속되어, 제 1 게이트드라이버(55)로부터 제공되는 게이트신호(SP3)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(51)의 화소어레이(52a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차하도록 형성된다.
액정패널(51)은 상부 유리기판(미도시), 하부 유리기판(52b) 및 화소어레이(52a)로 구성된다. 이 액정패널(51)의 상부 유리기판과 하부 유리기판(52b) 사이에 액정분자들이 주입된다. 액정패널(51)의 화소어레이(52a) 영역에 형성된 데이터라인군(DL1~DLm)은 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차한다. 또한, 액정패널(51)은 데이터라인군(DL1~DLm)과 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과의 교차부에 형성된 제 1 내지 제 3 스위치부(도 3에서 "36, 37, 38"에 해당함) 및 액정셀들을 구비한다. 아울러, 액정패널(51)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(51)의 화소어레이이영역(52a) 이외의 주변부에는 제 1 우회배선(57), 제 2 우회배선군(58) 및 제 2 게이트드라이버(56)가 형성된다.
도 9는 도 8의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치와, 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 9를 참조하면, 제 1 실시예와 마찬가지로, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인이 게이트라인과 제어라인의 순서로 서로 교번하면서, 평행하게 배열되고, 각 액정셀라인(59)은 전단 제어라인과 게이트라인 사이에 배열된다. 즉, j번째 액정셀라인(59)은 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배열되고, j번째 액정셀라인(59) 다음으로 그에 대응한 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)가 순차적으로 배열된다.
여기서, 제어라인군(COL1~COLn)의 각 제어라인은 그 우측 종단에서 제 2 게이트드라이버(56)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 제어라인(COL1)은 첫번째 스테이지(ST1)에 접속되고, j번째 제어라인(COLj)은 j번째 스테이지(STj)에 접속된다.
제 2 게이트드라이버(56)에서, 각 스테이지(ST1~STn)는 그 우측의 제 1 및 제 2 클럭신호라인(CL1, CL2)을 통해 타이밍제어부와 같은 클럭신호 발생원과 연결된다. 이때, 예를 들어, n개의 스테이지들(ST1~STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5.., ST2X-1)은 제 1 클럭신호라인(CL1)에 연결되어 제 1 클럭신호를 공급받고, 짝수 번째 스테이지들(ST2, ST4, ST6..., ST2X)은 제 2 클럭신호라인(CL2)에 연결되어 제 2 클럭신호를 공급받게 할 수 있다. 또한, 각 스테이지(ST1~STn)의 출력단은 해당하는 제어라인(COL1~COLn) 및 다음 단의 스테이지의 입력단에 연결된다. 즉, n개의 스테이지(ST1~STn)는 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 생성하는 쉬프트방식으로 구동된다. 이와 같이 구성된 제 2 게이트드라이버(56)는 하나의 수직주기마다 1회 공급되는 제 1 게이트드라이버(55)의 스타트신호에 따라, 제어라인군(COL1~COLn)의 각 제어라인에 순차적으로 인가한다.
제 3 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 3 실시예의 구성 중 액정패널의 화소어레이(52a)의 구성은 제 1 실시예의 화소 어레이 구성과 같이 제 1 내지 제 4 박막트랜지스터(TFT1~TFT4)를 적용하고, 제 1 실시예의 구동방법과 동일한 구동방법을 적용할 수 있다. 또는, 제 3 실시예는 제 2 실시예의 화소 어레이구성과 같이 제 2 내지 제 6 박막트랜지스터(TFT2~TFT6)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
이상과 같이, 본 발명의 제 3 실시예는 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인 및 게이트라인군(GL1~GLn)의 각 게이트라인에 제1, 제2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 순차적으로 공급하는 게이트드라이버(23) 대신, 각 수직주기마다 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 공급하는 제 1 게이트드라이버(55)와, 각 수직주기마다 제 1 게이트드라이버(55)로부터 공급된 스타트신호에 따라, 제어라인군(COL1~COLn)의 각 제어라인에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하는 제 2 게이트드라이버(56)를 포함한다는 점을 제외하면, 제 1 실시예 또는 제 2 실시예와 동일하다.
도 10은 본 발명의 제 4 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 11은 본 발명의 제 4 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면이다. 제 4 실시예에 따른 액정표시장치는 게이트라인군(GL1~GLn)과 연결되는 제 2 게이트드라이버(66), 제 1 게이트드라이버(65)와 제 2 게이트드라이버(66)를 연결하는 제 2 우회배선(58) 및 제 1 게이트드라이버(65)와 제어라인군(COL1~COLn)을 연결하는 제 1 우회배선군(67)을 구비하는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 10을 참조하면, 본 발명의 제 4 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(61)과, 액정패널(61)의 데이터라인군(DL1~DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(63)와, 액정패널(61)의 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 제 1 및 제 2 게이트드라이버(65, 66), 제 1 게이트드라이버(65)와 제어라인군(COL1~COLn)를 연결하기 위한 제 1 우회배선군(67) 및 제 1 게이트드라이버(65)와 제 2 게이트드라이버(66)를 연결하기 위한 제 2 우회배선(68)을 구비한다. 여기서, 제 2 게이트드라이버(66)는 제 2 우회배선(68)을 통해 제 1 게이트드라이버(65)와 연결되어, 전체 게이트라인군(GL1~GLn)이 모두 스캔되는 하나의 수직주기마다, 제 1 게이트드라이버(65)로부터 게이트신호(SP3)에 대응한 스타트신호를 공급받는다.
제 1 게이트드라이버(65)는 액정패널(61)의 제어라인군(COL1~COLn)으로 공급될 제 1 및 제 2 제어신호(SP1, SP2)와, 제 2 게이트드라이버(66)로 공급될 스타트신호를 생성하는 다수의 게이트드라이브 집적회로로 구성된다. 이때, 각 게이트드라이브 집적회로는 제1 및 제2 제어신호와 게이트신호 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다.
이러한 제 1 게이트드라이버(65)는 타이밍 제어부(미도시)의 제어신호에 따라, 각 수직주기마다 제 1 우회배선군(67)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하고, 각 수직주기마다 제 2 우회배선(58)에 스타트신호를 1회 공급한다. 이를 위해, 제 1 게이트드라이버(65)는 제 1 우회배선군(67)과 연결되는 제 1 출력단들과 제 2 우회배선(68)과 연결되는 제 2 출력단을 더 구비한다.
제 2 게이트드라이버(66)는 제 2 우회배선(68)을 통해 제 1 게이트드라이버(65)의 제 2 출력단과 접속되고, 액정패널(61)의 게이트라인군(GL1~GLn)에 각각 접속되는 n개의 스테이지(도 11에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 쉬프트 레지스터, 버퍼 등을 포함하는 회로로 구성된다. 이러한 제 2 게이트드라이버(66)는, 외부로부터 인가된 제 1 및 제 2 클럭신호(CL2, CL2) 및 하나의 수직주기동안 제 1 게이트드라이버(65)로부터 1회 공급된 스타트신호에 따라, 게이트라인군(GL1~GLn)의 각 게이트라인(GLj)에 게이트신호(SP3)를 순차적으로 공급한다.
제 1 우회배선군(67)은 하부유리기판(62b) 상의 화소어레이(62a)의 주변영역 중 우측과 우측 상단에 형성되어, 제 1 게이트드라이버(65)의 제 1 출력단들과 제어라인군(COL1~COLn)의 각 제어라인을 연결한다. 이로 인해, 제 1 우회배선군(67)을 통해 제 1 게이트드라이버(65)의 제 1 출력단에서 제공된 제 1 및 제 2 신호(SP1, SP2)가 제어라인군(COL1~COLn)에 공급된다.
제 2 우회배선(68)은 하부유리기판(62b) 상의 화소어레이(62a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 제 1 게이트드라이버(65)의 제 2 출력단과 제 2 게이트드라이버(66)을 연결한다.
제어라인군(COL1~COLn)은 화소어레이(62a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성되고, 각 제어라인의 우측 종단은 제 1 우회배선군(67)의 각 제 1 우회배선(67)과 접속되어, 제 1 게이트드라이버(65)로부터 제공되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1~GLn)은 화소어레이(62a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성되고, 각 게이트라인의 좌측 종단은 제 2 게이트드라이버(66)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 게이트신호(SP3)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(51)의 화소어레이(62a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차하도록 형성된다.
액정패널(61)은 상부 유리기판(미도시), 하부 유리기판(62b) 및 화소어레이(62a)로 구성된다. 이 액정패널(61)의 상부 유리기판과 하부 유리기판(62b) 사이에 액정분자들이 주입된다. 액정패널(61)의 화소어레이(62a) 영역에 형성된 데이터라인군(DL1~DLm)은 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차한다. 또한, 액정패널(51)은 데이터라인군(DL1~DLm)과 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(도 3에서 "36, 37, 38"에 해당함) 및 액정셀들을 구비한다. 아울러, 액정패널(61)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(61)의 화소어레이이영역(62a) 이외의 주변부에는 제 1 우회배선군(67), 제 2 우회배선(68) 및 제 2 게이트드라이버(66)가 형성된다.
도 11은 도 10의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치와, 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 11을 참조하면, 제 1 실시예와 마찬가지로, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인이 게이트라인과 제어라인의 순서로 서로 교번하면서, 평행하게 배열되고, 각 액정셀라인(69)은 전단 제어라인과 게이트라인 사이에 배열된다. 즉, j번째 액정셀라인(69)은 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배열되고, j번째 액정셀라인(69) 다음으로 그에 대응한 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)가 순차적으로 배열된다.
여기서, 게이트라인군(GL1~GLn)의 각 게이트라인은 그 좌측 종단에서 제 2 게이트드라이버(66)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 게이트라인(GL1)은 첫번째 스테이지(ST1)에 접속되고, j번째 게이트라인(GLj)은 j번째 스테이지(STj)에 접속된다.
제 2 게이트드라이버(66)에서, 각 스테이지(ST1~STn)는 그 좌측의 제 1 및 제 2 클럭신호라인(CL1, CL2)을 통해 타이밍제어부와 같은 클럭신호 발생원과 연결된다. 이때, 예를 들어, n개의 스테이지들(ST1~STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5.., ST2X-1)은 제 1 클럭신호라인(CL1)에 연결되어 제 1 클럭신호를 공급받고, 짝수 번째 스테이지들(ST2, ST4, ST6..., ST2X)은 제 2 클럭신호라인(CL2)에 연결되어 제 2 클럭신호를 공급받게 할 수 있다. 또한, 각 스테이지(ST1~STn)의 출력단은 해당하는 게이트라인(GL1~GLn) 및 다음 단의 스테이지의 입력단에 연결된다. 즉, n개의 스테이지(ST1~STn)는 게이트신호(SP3)를 순차적으로 생성하는 쉬프트방식으로 구동된다. 이와 같이 구성된 제 2 게이트드라이버(66)는 제 1 게이트드라이버(65)로부터 각 수직주기마다 공급되는 스타트신호에 따라, 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 인가한다.
제 4 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 4 실시예의 구성 중 액정패널의 화소어레이(62a)의 구성은 제 1 실시예의 화소 어레이 구성과 같이 제 1 내지 제 4 박막트랜지스터(TFT1~TFT4)를 적용하고, 제 1 실시예의 구동방법과 동일한 구동방법을 적용할 수 있다. 또는, 제 4 실시예는 제 2 실시예의 화소 어레이구성과 같이 제 2 내지 제 6 박막트랜지스터(TFT2~TFT6)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
이상과 같이, 본 발명의 제 4 실시예는 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인 및 게이트라인군(GL1~GLn)의 각 게이트라인에 제1, 제2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 순차적으로 공급하는 게이트드라이버(23) 대신, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하는 제 1 게이트드라이버(65)와, 각 수직주기마다 제 1 게이트드라이버(65)로부터 공급된 스타트신호에 따라, 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 공급하는 제 2 게이트드라이버(66)를 포함한다는 점을 제외하면, 제 1 실시예 또는 제 2 실시예와 동일하다.
도 12는 본 발명의 제 5 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 13은 제5 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면이다. 제 5 실시예에 따른 액정표시장치는 제어라인군(COL1~COLn)과 연결되는 제 1 게이트드라이버(75) 및 게이트라인군(GL1~GLn)과 연결되는 제 2 게이트드라이버(76)가 하부 유리기판(72b) 상에 형성되는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 12를 참조하면, 본 발명의 제 5 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(71)과, 액정패널(71)의 데이터라인군(DL1~DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(73)와, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 제 1 및 제 2 게이트드라이버(75, 76)를 구비한다.
제 1 게이트드라이버(75)는 하부유리기판(72a) 우측에 배치되고, 액정패널(71)의 제어라인군(COL1~COLn)에 각각 접속되는 n개의 스테이지(도 13에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 제1 및 제2 제어신호 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다. 이러한 제 1 게이트 드라이버(75)는 타이밍제어부(미도시)로부터 공급되는 게이트제어신호(이하, "GDC"라 함) 및 타이밍제어부를 포함하는 클럭신호 발생원으로부터 공급되는 제 1 및 제 2 클럭신호(CL1, CL2)에 따라, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인(COLj)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급한다.
제 2 게이트드라이버(76)는 하부유리기판(72a) 좌측에 배치되고, 액정패널(71)의 게이트라인군(GL1~GLn)에 각각 접속되는 n개의 스테이지(도 13에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 게이트신호를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다. 이러한 제 2 게이트드라이버(76)는 타이밍제어부(미도시)로부터 공급되는 게이트제어신호(GDC) 및 타이밍제어부를 포함하는 클럭신호 발생원으로부터 공급되는 제 1 및 제 2 클럭신호(CL1, CL2)에 따라, 각 수직주기마다 게이트라인군(GL1~GLn)의 각 게이트라인(GLj)에 게이트신호(SP3)를 순차적으로 공급한다.
제어라인군(COL1~COLn)은 화소어레이(72a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성되고, 각 제어라인의 우측 종단은 제 1 게이트드라이버(75)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1~GLn)은 화소어레이(72a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성되고, 각 게이트라인의 좌측 종단은 제 2 게이트드라이버(76)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 게이트신호(SP3)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(51)의 화소어레이(72a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차하도록 형성된다.
액정패널(71)은 상부 유리기판(미도시), 하부 유리기판(72b) 및 화소어레이(72a)로 구성된다. 이 액정패널(71)의 상부 유리기판과 하부 유리기판(72b) 사이에 액정분자들이 주입된다. 액정패널(71)의 화소어레이(72a) 영역에 형성된 데이터라인군(DL1~DLm)은 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차한다. 또한, 액정패널(71)은 데이터라인군(DL1~DLm)과 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(도 3에서 "36, 37, 38"에 해당함) 및 액정셀들을 구비한다. 아울러, 액정패널(71)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(71)의 화소어레이이영역(72a) 이외의 주변부에는 제 1 게이트드라이버(75) 및 제 2 게이트드라이버(76)이 형성된다.
도 13은 제 5 실시예에 따른 액정패널 상에 형성된 제 1 및 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 13을 참조하면, 제 1 실시예와 마찬가지로, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인이 게이트라인과 제어라인의 순서로 서로 교번하면서, 평행하게 배열되고, 각 액정셀라인(79)은 전단 제어라인과 게이트라인 사이에 배열된다. 즉, j번째 액정셀라인(79)은 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배열되고, j번째 액정셀라인(79) 다음으로 그에 대응한 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)가 순차적으로 배열된다.
여기서, 제어라인군(COL1~COLn)의 각 제어라인은 그 우측 종단에서 제 1 게이트드라이버(75)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 제어라인(COL1)은 제 1 게이트드라이버(75)의 첫번째 스테이지(ST1)에 접속되고, j번째 제어라인(COLj)은 j번째 스테이지(STj)에 접속된다.
그리고, 게이트라인군(GL1~GLn)의 각 게이트라인은 그 좌측 종단에서 제 2 게이트드라이버(76)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 게이트라인(GL1)은 제 2 게이트드라이버(76)의 첫번째 스테이지(ST1)에 접속되고, j번째 게이트라인(GLj)은 j번째 스테이지(STj)에 접속된다.
제 1 및 제 2 게이트드라이버(75, 76)에서, 각 스테이지(ST1~STn)는 그 우측 및 좌측의 제 1 및 제 2 클럭신호라인(CL1, CL2)을 통해 타이밍제어부와 같은 클럭신호 발생원과 연결된다. 이때, 예를 들어, n개의 스테이지들(ST1~STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5.., ST2X-1)은 제 1 클럭신호라인(CL1)에 연결되어 제 1 클럭신호를 공급받고, 짝수 번째 스테이지들(ST2, ST4, ST6..., ST2X)은 제 2 클럭신호라인(CL2)에 연결되어 제 2 클럭신호를 공급받게 할 수 있다. 또한, 각 스테이지(ST1~STn)의 출력단은 다음 단의 스테이지의 입력단에도 연결된다. 즉, n개의 스테이지(ST1~STn)는 제1 및 제 2 제어신호(SP1, SP2) 또는 게이트신호(SP3)를 순차적으로 생성하는 쉬프트방식으로 구동된다. 이와 같이 구성된 제 1 및 제 2 게이트드라이버(75, 76)는 하나의 수직주기마다 공급되는 게이트제어신호(GDC)에 따라, 제어라인군(COL1~COLn)의 각 제어라인에 제1 및 제 2 제어신호(SP1, SP2)를 순차적으로 인가하고, 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 인가한다.
특히, 도 3과 도 6의 도시를 비교해보면, 제 2 실시예에 따른 제 1 스위치부(46)가 제 1 박막트랜지스터(TFT1) 대신, 제 5 및 제 6 박막트랜지스터(TFT5, TFT6)를 포함하여 이루어진다는 점을 제외하면, 제 2 실시예는 제 1 실시예와 동일하다.
도 2 및 도 6에 도시된 바와 같이, 본 발명의 제 2 실시예에 따르면, j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배치되는 j번째 액정셀라인의 제 1 스위치부(46)는 j번째 액정셀라인의 전단에 대응하는 j-1번째 제어라인(COLj-1), j번째 게이트라인(GLj) 및 i번째 데이터라인쌍(DLi)의 제 1 데이터라인(DLiA)에 연결된다. 이러한 제 1 스위치부(36)는 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj)의 논리값들에 응답하여, i번째 제 1 데이터라인(DLiA)의 비디오신호를 제 1 화소전극(31a)에 인가한다.
구체적으로, j번째 액정셀라인의 제 1 스위치부(46)는 제 5 박막트랜지스터(TFT5) 및 제 6 박막트랜지스터(TFT6)를 포함하여 이루어진다. 이때, 제 5 박막트랜지스터(TFT5)에 있어서, 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 j-1번째 제어라인(COLj-1)에 접속되며, 드레인단자는 제 6 박막트랜지스터(TFT6)의 게이트단자에 접속된다. 그리고, 제 6 박막트랜지스터(TFT6)에 있어서, 소스단자는 i번째 제 1 데이터라인(DLiA)에 접속되고, 드레인단자는 j번째 제 1 화소전극(41a)에 접속된다.
이러한 제 1 스위치부(46)는, j번째 게이트라인(GLj)의 신호에 응답하여, 제 5 박막트랜지스터(TFT5)가 턴온하고, 턴온한 제 5 박막트랜지스터(TFT5)를 통해 j-1번째 제어라인(COLj-1)의 신호가 제 6 박막트랜지스터(TFT6)의 게이트단자에 인가되어, 제 6 박막트랜지스터(TFT6)가 턴온함으로써, i번째 제 1 데이터라인(DLiA)의 비디오신호(DA)를 j번째 제 1 화소전극(41a)에 인가한다.
제 2 스위치부(47)는, 제 1 실시예와 마찬가지로, j번째 게이트라인(GLj)의 신호에 응답하는 제 2 박막트랜지스터(TFT2) 및 턴온한 제 2 박막트랜지스터(TFT2)를 통해 인가된 j번째 제어라인(COLj)의 신호에 응답하여 i번째 제 2 데이터라인(DLiB)의 비디오신호(DA)를 제 2 화소전극(43a)에 인가하는 제 3 박막트랜지스터(TFT3)를 포함하여 이루어진다.
제 3 스위치부(48)는, 제 1 실시예와 마찬가지로, j번째 게이트라인(GLj)의 신호에 응답하여 i번째 제 2 데이터라인(DLiB)의 비디오신호(DA)를 제 3 화소전극(45a)에 인가하는 제 4 박막트랜지스터(TFT4)를 포함하여 이루어진다.
본 발명의 제 2 실시예에 따른 액정패널(21) 상의 게이트라인군(GL1~GLn), 제어라인군(COL1~COLn) 및 액정셀의 배치는 도 4에 도시한 제 1 실시예와 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 7은 본 발명의 제 2 실시예에 따른 액정표시장치의 구동파형을 나타낸 도면이다.
도 7을 참조하면, 하나의 수평주기(1H)동안, 하나의 데이터라인쌍(DLi)에 그에 대응한 비디오신호(DA)가 인가된다. 그리고, 제 2 실시예에 따르면, 도 5a에 도시한 제 1 실시예와 마찬가지로, 제어라인군(COL1~COLn)에 1/3 수평주기를 갖는 제 1 제어신호(SP1)와 제 2 제어신호(SP2)를 순차적으로 인가한다. 이때, 제 1 제어신호(SP1)와 제 2 제어신호(SP2) 사이의 간격은 1/3 수평주기이다.
그러나, 제 2 실시예에 따르면, 도 5b에 도시한 제 1 실시예와 달리, 1 수직주기 동안, 게이트라인군(GL1~GLn)의 각 게이트라인(GLj)에 1 수평주기(1H)의 펄스폭을 갖는 게이트신호(SP3)를 순차적으로 인가한다.
즉, i번째 데이터라인쌍(DLiA, DLiB)에 인가되는 비디오신호(DA)가 로우에서 하이로 변동하는 시점에, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가하여, 1 수평주기동안 j번째 게이트라인(GLj)의 논리값은 하이로 된다. 이후, 비디오신호(DA)의 극성이 하이에서 로우로 반전됨과 동시에, j번째 게이트라인(GLj)으로 게이트신호(SP3)를 인가하지 않음으로써, j번째 게이트라인(GLj)의 논리값은 하이에서 로우로 된다. 그리고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)를 인가하여, 1 수평주기동안 j+1번째 게이트라인(GLj+1)의 논리값은 하이로 된다.
도 2, 도 6 및 도 7을 참조하여, 본 발명의 제 2 실시예에 따른 액정표시장치의 구동방법에 대해 보다 상세히 설명하기로 한다.
먼저, 제 1 내지 제 3 기간(TA~TC) 동안, 데이터라인군(DL1~DLm) 중 i번째 데이터라인쌍(DLi)에 정극성(Vh) 비디오신호(DA)를 인가하고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가한다. 이때, 하이의 게이트신호(SP3)에 응답하여, j번째 게이트라인(GLj)에 연결된 j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
그 중 제 1 기간(TA)에서, j-1번째 제어라인(COLj-1)에 하이의 제 2 제어신호(SP2)를 인가하고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가한다. 이때, j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)에 의해 제 5 박막트랜지스터(TFT5)가 턴-온되어, 턴-온한 j번째 제 5 박막트랜지스터(TFT5)를 통해, j-1번째 제어라인(COLj-1)에 인가된 제 2 제어신호(SP2)가 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 제 6 박막트랜지스터(TFT6)가 턴-온되어, i번째 제 1 데이터라인(DLiA)의 정극성(Vh) 비디오신호(DA)가 j번째 제 1 화소전극(41a)에 공급된다.
이어서, 제 2 기간(TB)에서, j-1번째 제어라인(COLj-1)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j번째 게이트라인(GLj)에 인가되는 게이트신호(SP3)는 계속 유지된다. 아울러, j번째 제어라인(COLj)에 제 1 제어신호(SP1)이 인가된다. 이때, j번째 게이트라인(GLj)에 계속해서 인가되는 게이트신호(SP3)에 의해 제 5 박막트랜지스터(TFT5)는 턴-온상태를 유지하지만, j-1번째 제어라인(COLj-1) 및 제 5 박막트랜지스터(TFT5)를 통해 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급되는 제 2 제어신호(SP2)가 없기 때문에, 제 6 박막트랜지스터(TFT6)는 턴-오프된다.
그리고, j번째 게이트라인(GLj)에 계속해서 인가되는 게이트신호(SP3)에 의해 턴-온상태를 유지하는 j번째 제 2 박막트랜지스터(TFT2)를 통해, j번째 제어라인(COLj)에 제 1 제어신호(SP1)가 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급되어, 제 3 박막트랜지스터(TFT3)가 턴-온된다. 이와 같이 턴-온한 j번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 2 화소전극(43a)에 공급된다.
또한, j번째 게이트라인(GLj)에 계속해서 인가되는 게이트신호(SP3)에 의해 제 4 박막트랜지스터(TFT4)도 턴-온상태를 계속 유지하므로, 턴-온한 제 4 박막트랜지스터(TFT4)를 통해 i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(45a)에도 공급된다.
제 3 기간(TC)에서, j번째 제어라인(COLj)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j번째 게이트라인(GLj)에 인가되는 게이트신호(SP3)는 계속 유지된다. 이때, j번째 제 2 박막트랜지스터(TFT2)는 턴-온 상태를 유지하지만, 턴-온한 제 2 박막트랜지스터(TFT2)를 통해 j번째 제어라인(COLj)으로부터 제 3 박막트랜지스터(TFT3)로 인가되는 제 1 제어신호(SP1)이 없기 때문에, j번째 제 3 박막트랜지스터(TFT3)는 턴-오프된다.
그리고, 턴-온 상태를 유지하는 j번째 제 4 박막트랜지스터(TFT4)를 통해, 정극성(Vh) 비디오신호(DA)가 i번째 데이터라인쌍의 제 2 데이터라인(DLiB)에서 j번째 제 3 화소전극(45a)으로 공급된다. 이에 따라, j번째 제 3 화소전극(45a)은, 제 2 기간(TB)에서의 비디오신호(DA) 대신, 이 제 3 기간(TC)에 공급된 비디오신호(DA)로 덮어쓰기(OverWrite) 된다.
다음, 제 4 내지 제 6 기간(TD~TF)에서는, i번째 데이터라인쌍(DLi)에 부극성(Vl) 비디오신호(DA)가 공급된다. 그리고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)가 인가된다. 이때, 로우의 j번째 게이트라인(GLj)에 의해, j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)는 턴-오프한다. 그리고, j+1번째 게이트라인(GLj+1)에 인가된 하이의 게이트신호(SP3)에 응답하여, j+1번째 게이트라인(GLj+1)에 연결된 j+1번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
제 4 기간(TD)에서, j번째 제어라인(GLj)에 하이의 제 2 제어신호(SP2)가 인가되고, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)가 인가된다. 이때, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)에 의해, j+1번째 제 5 박막트랜지스터(TFT5)가 턴-온되어, j번째 제어라인(GLj)에 인가된 제 2 제어신호(SP2)가 j+1번째 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급되므로, j+1번째 제 6 박막트랜지스터(TFT6)가 턴-온한다. 이와 같이 턴-온한 j+1번째 제 6 박막트랜지스터(TFT6)를 통해, i번째 제 1 데이터라인(DLiA)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 화소전극(41b)에 공급된다.
이어서, 제 5 기간(TE)에서, j번째 제어라인(COLj)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)는 계속 유지된다. 이와 함께, j+1번째 제어라인(COLj+1)에 하이의 제 1 제어신호(SP1)가 인가된다. 이때, j번째 제어라인(COLj) 및 턴-온한 j+1번째 제 5 박막트랜지스터(TFT5)를 통해 j+1번째 제 6 박막트랜지스터(TFT6)의 게이트단자로 공급되는 제 2 제어신호(SP2)가 없기 때문에, j+1번째 제 6 박막트랜지스터(TFT6)는 턴-오프한다.
그리고, j+1번째 게이트라인(GLj+1)에 계속해서 인가되는 게이트신호(SP3)에 의해 턴-온상태를 유지하는 제 2 박막트랜지스터(TFT2)를 통해, j+1번째 제어라인(COLj+1)에 인가된 제 1 제어신호(SP1)가 j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급되어, j+1번째 제 3 박막트랜지스터(TFT3)가 턴-온된다. 이와 같이 턴-온한 j+1번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 2 화소전극(43b)에 공급된다.
또한, j+1번째 게이트라인(GLj+1)의 게이트신호(SP3)에 의해 턴-온된 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(45b)에도 공급된다.
제 6 기간(TF)에서, j번째 제어라인(COLj)과 j+1번째 제어라인(COLj+1)에는 제 1 및 제 2 제어신호(SP1, SP2)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 인가되는 게이트신호(SP3)는 계속 유지된다. 이때, 로우의 j+1번째 제어라인(COLj+1) 및 턴-온한 j+1번째 제 2 박막트랜지스터(TFT2)를 통해 j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자로 공급되는 제 1 제어신호(SP1)가 없기 때문에, j+1번째 제 3 박막트랜지스터(TFT3)는 턴-오프된다.
그리고, j+1번째 게이트라인(GLj+1)에 계속 인가된 게이트신호(SP3)에 의해 j+1번째 제 4 박막트랜지스터(TFT4)는 제 5 기간(TF)에 이어 턴-온 상태를 계속 유지한다. 이와 같이, 턴-온한 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(45b)에 공급된다. 즉, j+1번째 제 3 화소전극(45b)은 제 5 기간(TE)에서의 비디오신호 대신, 이 제 6 기간(TF)에 공급된 비디오신호(DA)로 덮어쓰기 된다.
이상에서 설명한 제 2 실시예에 따른 액정표시장치의 구동방법에 따라, j번째 및 j+1번째 액정셀라인 각각의 제 1 내지 제 3 액정셀에 대해 스캔을 실시하는 과정을 정리하면, 다음과 같다.
도 7에 도시한 바와 같이, 제1 내지 제3 기간(TA~TC)으로 분할되는 1 수평주기에서, i번째 데이터라인쌍(DLiA, DLiB)에 정극성(Vh) 비디오신호(DA)를 공통으로 인가하고, j번째 게이트라인(GLj)에 하이의 게이트신호(SP3)를 인가한다. 이때, 하이의 게이트신호(SP3)에 대응하여, j번째 게이트라인(GLj)에 연결된 j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
제 1 기간(TA)에서, j-1번째 제어라인(COLj-1)에 하이의 제 2 제어신호(SP2)가 인가된다. 이때, j-1번째 제어라인(COLj-1) 및 턴온한 j번째 제 5 박막트랜지스터(TFT5)를 통해, 하이의 제 2 제어신호(SP2)가 j번째 제 6 박막트랜지스터(TFT6)의 게이트단자로 인가되어, j번째 제 6 박막트랜지스터(TFT6)가 턴-온한다. 이와 같이 턴-온한 j번째 제 6 박막트랜지스터(TFT6)를 통해, i번째 제 1 데이터라인(DLiA)의 정극성(Vh) 비디오신호(DA)가 j번째 제 1 화소전극(41a)에 인가된다. 그러므로, j번째 제 1 화소전극(41a)은 제 1 기간(TA)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 2 기간(TB)에서, j-1번째 제어라인(COLj-1)으로의 제 2 제어신호(SP2) 인가가 종료되어, j-1번째 제어라인(COLj-1)의 논리값은 로우로 된다. 그리고, j번째 제어라인(COLj)에 하이의 제 1 제어신호(SP1)가 인가된다. 이에 따라, 로우의 j-1번째 제어라인(COLj-1)에 의해, j번째 제 6 박막트랜지스터(TFT6)는 턴-오프하여, j번째 제 1 화소전극(41a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 제어라인(COLj) 및 턴-온한 j번째 제 2 박막트랜지스터(TFT2)를 통해, 하이의 제 1 제어신호(SP1)가 j번째 제 3 박막트랜지스터(TFT3)의 게이트단자에 인가되어, j번째 제 3 박막트랜지스터(TFT3)가 턴-온한다. 이와 같이 턴온한 j번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 2 화소전극(43a)에 인가된다. 그러므로, j번째 제 2 화소전극(43a)은 제 2 기간(TB)동안 i번째의 제 2 데이터라인(DLiB)에 인가된 정극성(Vh) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
더불어, 하이의 게이트신호(SP3)에 의해 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(45a)에도 인가된다.
제 3 기간(TC)에서, j번째 제어라인(COLj)으로의 제 1 제어신호(SP1) 인가가 종료되어, j번째 제어라인(COLj)의 논리값은 로우로 된다. 이에 따라, 로우의 j번째 제어라인(COLj)에 의해 j번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j번째 제 2 화소전극(43a)에 대한 기록(쓰기, WRITE) 동작은 종료된다.
그리고, j번째 게이트라인(GLj)에 계속해서 인가되는 하이의 게이트신호(SP3)에 의해, j번째 제 4 박막트랜지스터(TFT4)는 턴-온 상태를 계속 유지하므로, 턴-온한 j번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 정극성(Vh) 비디오신호(DA)가 j번째 제 3 화소전극(45a)에 인가된다. 이에 따라, j번째 제 3 화소전극(45a)은 제 2 기간(TB)에서 기록(쓰기, write)된 신호 대신, 제 3 기간(TC)동안 i번째 제 2 데이터라인(DLiB)에 공급된 정극성(Vh) 비디오신호(DA)로 덮어쓰기(re-write)된다.
이어서, 제 1 내지 제 3 기간(TA~TC)이 종료된 후, 다음의 수평주기(1H)에 해당하는 제 4 내지 제 6 기간(TD~TF)에서, i번째 데이터라인쌍(DLi: DLiA, DLiB)에 부극성(Vl) 비디오신호(DA)를 공통으로 인가한다. 그리고, j번째 게이트라인(GLj)에 게이트신호(SP3)를 인가하지 않으므로, j번째 게이트라인(GLj)의 논리값은 로우로 되어, 그에 연결되는 j번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)는 턴-오프한다. 그러므로, j번째 제 3 화소전극(45a)에 대한 기록 동작은 종료된다. 또한, j+1번째 게이트라인(GLj+1)에 하이의 게이트신호(SP3)를 인가한다. 이에 따라, j+1번째 게이트라인(GLj+1)에 연결된 j+1번째 제 5, 제 2 및 제 4 박막트랜지스터(TFT5, TFT2, TFT4)가 턴-온한다.
제 4 기간(TD)에서, j번째 제어라인(COLj)에 하이의 제 2 제어신호(SP2)를 인가한다. 이때, j번째 제어라인(COLj) 및 턴온한 j+1번째 제 5 박막트랜지스터(TFT5)를 통해 하이의 제 2 제어신호(SP2)가 j+1번째 제 6 박막트랜지스터(TFT6)의 게이트단자에 인가되어, j+1번째 제 6 박막트랜지스터(TFT6)가 턴-온한다. 이와 같이 턴-온한 j번째 제 6 박막트랜지스터(TFT6)를 통해, i번째 제 1 데이터라인(DLiA)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 화소전극(41b)에 인가되므로, j+1번째 제 1 화소전극(41b)은 제 4 기간(TD)동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 5 기간(TE)에서, 제 2 제어신호(SP2)의 인가 종료에 따라 j번째 제어라인(COLj)이 로우로 되어, j+1번째 제 6 박막트랜지스터(TFT6)는 턴-오프한다. 이에, j+1번째 제 1 화소전극(41b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 제어라인(COLj+1)에 하이의 제 1 제어신호(SP1)가 인가된다. 이에, j+1번째 제어라인(COLj+1) 및 턴-온한 j+1번째 제 2 박막트랜지스터(TFT2)를 통해, j+1번째 제 3 박막트랜지스터(TFT3)의 게이트단자에 제 1 제어신호(SP1)가 인가되어, j+1번째 제 3 박막트랜지스터(TFT3)가 턴-온한다. 이때, 턴온한 j+1번째 제 3 박막트랜지스터(TFT3)를 통해, i번째 데이터라인쌍(DLi)의 제 2 데이터라인(DLiB)으로 공급된 부극성(Vl) 비디오신호(DA)가 j+1번째 제 2 화소전극(43b)에 인가된다. 그러므로, j+1번째 제 2 화소전극(43b)은 제 5 기간(TE) 동안 i번째의 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)로 기록(쓰기, WRITE)된다.
제 6 기간(TF)에서, 제 1 제어신호(SP1)의 인가 종료에 따라 j+1번째 제어라인(COLj+1)이 로우로 된다. 이때, 로우의 j+1번째 제어라인(COLj+1)에 대응하여, j+1번째 제 3 박막트랜지스터(TFT3)는 턴-오프하여, j+1번째 제 2 화소전극(43b)에 대한 기록 동작은 종료된다.
그리고, j+1번째 게이트라인(GLj+1)에 계속 인가되는 하이의 게이트신호(SP3)에 의해, j+1번째 제 4 박막트랜지스터(TFT4)가 턴-온상태를 계속 유지하여, 턴-온한 j+1번째 제 4 박막트랜지스터(TFT4)를 통해, i번째 제 2 데이터라인(DLiB)의 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 화소전극(45b)에 인가된다. 이에 따라, j+1번째 제 3 화소전극(45b)은 제 5 기간(TE)에서 기록된 신호 대신, 제 6 기간(TF)동안 i번째 제 2 데이터라인(DLiB)에 공급된 부극성(Vl) 비디오신호(DA)로 덮어쓰기(re-write)된다.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이다. 제 3 실시예에 따른 액정표시장치는 제어라인군(COL1~COLn)과 연결되는 제 2 게이트드라이버(56), 제 1 게이트드라이버(55)와 제 2 게이트드라이버(56)를 연결하는 제 1 우회배선(57)을 구비하는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 8을 참조하면, 본 발명의 제 3 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(51)과, 액정패널(51)의 데이터라인군(DL1~DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(53)와, 액정패널(51)의 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 제 1 및 제 2 게이트드라이버(55, 56), 제 1 게이트드라이버(55)와 제 2 게이트드라이버(56)를 연결하기 위한 제 1 우회배선(57) 및 제 1 게이트드라이버(55)와 게이트라인군(GL1~GLn)을 연결하기 위한 제 2 우회배선군(58)을 구비한다. 여기서, 제 2 게이트드라이버(56)는 제 1 우회배선(57)을 통해 제 1 게이트드라이버(55)와 연결되어, 하나의 수직주기마다, 제 1 게이트드라이버(55)로부터 제 1 및 제 2 제어신호(SP1, SP2)에 대응한 스타트신호를 공급받는다. 여기서, 하나의 수직주기는 전체 액정셀이 모두 스캔되는 데에 소요되는 기간을 의미한다.
제 1 게이트드라이버(55)는 제 2 게이트드라이버(56)으로 공급될 스타트신호와, 액정패널(51)의 게이트라인군(GL1~GLn)으로 공급될 게이트신호(SP3)를 생성하는 다수의 게이트드라이브 집적회로로 구성된다. 이때, 각 게이트드라이브 집적회로는 스타트신호와 게이트신호(SP3) 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다.
이러한 제 1 게이트드라이버(55)는 타이밍 제어부(미도시)의 제어신호에 따라, 하나의 수직주기동안 제 1 우회배선(57)에 스타트신호를 1회 공급하고, 제 2 우회배선군(58)에 게이트신호(SP3)를 순차적으로 공급한다. 이를 위해, 제 1 게이트드라이버(55)는 제 1 우회배선(57)과 연결되는 제 1 출력단과 제 2 우회배선군(58)과 연결되는 제 2 출력단들을 더 구비한다.
제 2 게이트드라이버(56)은 제 1 우회배선(57)을 통해 제 1 게이트드라이버(55)의 제 1 출력단과 접속되고, 액정패널(51)의 제어라인군(COL1~COLn)에 각각 접속되는 n개의 스테이지(도 9에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 쉬프트 레지스터, 버퍼 등을 포함하는 회로로 구성된다. 이러한 제 2 게이트드라이버(56)는, 외부로부터 인가된 제 1 및 제 2 클럭신호(CL2, CL2) 및 하나의 수직주기동안 제 1 게이트드라이버(55)로부터 1회 공급된 스타트신호에 따라, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인(COLj)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급한다. 이에 대한 설명은 후술하기로 한다.
제 1 우회배선(57)은 하부유리기판(52b) 상의 화소어레이(52a)의 주변영역 중 우측과 우측 상단에 형성되어, 제 1 게이트드라이버(55)의 제 1 출력단과 제 2 게이트드라이버(56)를 연결한다.
제 2 우회배선군(58)은 하부유리기판(52b) 상의 화소어레이(52a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 제 1 게이트드라이버(55)의 제 2 출력단들과 게이트라인군(GL1~GLn)을 각각 연결한다. 즉, 제 2 우회배선군(58)을 통해 제 1 게이트드라이버(55)의 각 제 2 출력단에서 제공된 게이트신호(SP3)가 게이트라인군(GL1~GLn)의 각 게이트라인에 공급된다.
제어라인군(COL1~COLn)은 화소어레이(52a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성된다. 이러한 제어라인군(COL1~COLn)에 있어서, 각 제어라인의 우측 종단은 제 2 게이트드라이버(56)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1~GLn)은 화소어레이(52a) 영역에, 제어라인군(COL1~COLn)의 각 제어라인과 교번하고, 데이터라인군(DL1~DLm)의 각 데이터라인과 교차하도록 형성된다. 이러한 게이트라인군(GL1~GLn)에 있어서, 각 게이트라인의 좌측 종단은 제 2 우회배선군(58)의 각 제 2 우회배선(58)에 접속되어, 제 1 게이트드라이버(55)로부터 제공되는 게이트신호(SP3)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(51)의 화소어레이(52a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차하도록 형성된다.
액정패널(51)은 상부 유리기판(미도시), 하부 유리기판(52b) 및 화소어레이(52a)로 구성된다. 이 액정패널(51)의 상부 유리기판과 하부 유리기판(52b) 사이에 액정분자들이 주입된다. 액정패널(51)의 화소어레이(52a) 영역에 형성된 데이터라인군(DL1~DLm)은 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차한다. 또한, 액정패널(51)은 데이터라인군(DL1~DLm)과 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과의 교차부에 형성된 제 1 내지 제 3 스위치부(도 3에서 "36, 37, 38"에 해당함) 및 액정셀들을 구비한다. 아울러, 액정패널(51)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(51)의 화소어레이이영역(52a) 이외의 주변부에는 제 1 우회배선(57), 제 2 우회배선군(58) 및 제 2 게이트드라이버(56)가 형성된다.
도 9는 도 8의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치와, 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 9를 참조하면, 제 1 실시예와 마찬가지로, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인이 게이트라인과 제어라인의 순서로 서로 교번하면서, 평행하게 배열되고, 각 액정셀라인(59)은 전단 제어라인과 게이트라인 사이에 배열된다. 즉, j번째 액정셀라인(59)은 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배열되고, j번째 액정셀라인(59) 다음으로 그에 대응한 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)가 순차적으로 배열된다.
여기서, 제어라인군(COL1~COLn)의 각 제어라인은 그 우측 종단에서 제 2 게이트드라이버(56)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 제어라인(COL1)은 첫번째 스테이지(ST1)에 접속되고, j번째 제어라인(COLj)은 j번째 스테이지(STj)에 접속된다.
제 2 게이트드라이버(56)에서, 각 스테이지(ST1~STn)는 그 우측의 제 1 및 제 2 클럭신호라인(CL1, CL2)을 통해 타이밍제어부와 같은 클럭신호 발생원과 연결된다. 이때, 예를 들어, n개의 스테이지들(ST1~STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5.., ST2X-1)은 제 1 클럭신호라인(CL1)에 연결되어 제 1 클럭신호를 공급받고, 짝수 번째 스테이지들(ST2, ST4, ST6..., ST2X)은 제 2 클럭신호라인(CL2)에 연결되어 제 2 클럭신호를 공급받게 할 수 있다. 또한, 각 스테이지(ST1~STn)의 출력단은 해당하는 제어라인(COL1~COLn) 및 다음 단의 스테이지의 입력단에 연결된다. 즉, n개의 스테이지(ST1~STn)는 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 생성하는 쉬프트방식으로 구동된다. 이와 같이 구성된 제 2 게이트드라이버(56)는 하나의 수직주기마다 1회 공급되는 제 1 게이트드라이버(55)의 스타트신호에 따라, 제어라인군(COL1~COLn)의 각 제어라인에 순차적으로 인가한다.
제 3 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 3 실시예의 구성 중 액정패널의 화소어레이(52a)의 구성은 제 1 실시예의 화소 어레이 구성과 같이 제 1 내지 제 4 박막트랜지스터(TFT1~TFT4)를 적용하고, 제 1 실시예의 구동방법과 동일한 구동방법을 적용할 수 있다. 또는, 제 3 실시예는 제 2 실시예의 화소 어레이구성과 같이 제 2 내지 제 6 박막트랜지스터(TFT2~TFT6)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
이상과 같이, 본 발명의 제 3 실시예는 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인 및 게이트라인군(GL1~GLn)의 각 게이트라인에 제1, 제2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 순차적으로 공급하는 게이트드라이버(23) 대신, 각 수직주기마다 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 공급하는 제 1 게이트드라이버(55)와, 각 수직주기마다 제 1 게이트드라이버(55)로부터 공급된 스타트신호에 따라, 제어라인군(COL1~COLn)의 각 제어라인에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하는 제 2 게이트드라이버(56)를 포함한다는 점을 제외하면, 제 1 실시예 또는 제 2 실시예와 동일하다.
도 10은 본 발명의 제 4 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 11은 본 발명의 제 4 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면이다. 제 4 실시예에 따른 액정표시장치는 게이트라인군(GL1~GLn)과 연결되는 제 2 게이트드라이버(66), 제 1 게이트드라이버(65)와 제 2 게이트드라이버(66)를 연결하는 제 2 우회배선(58) 및 제 1 게이트드라이버(65)와 제어라인군(COL1~COLn)을 연결하는 제 1 우회배선군(67)을 구비하는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 10을 참조하면, 본 발명의 제 4 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(61)과, 액정패널(61)의 데이터라인군(DL1~DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(63)와, 액정패널(61)의 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 제 1 및 제 2 게이트드라이버(65, 66), 제 1 게이트드라이버(65)와 제어라인군(COL1~COLn)를 연결하기 위한 제 1 우회배선군(67) 및 제 1 게이트드라이버(65)와 제 2 게이트드라이버(66)를 연결하기 위한 제 2 우회배선(68)을 구비한다. 여기서, 제 2 게이트드라이버(66)는 제 2 우회배선(68)을 통해 제 1 게이트드라이버(65)와 연결되어, 전체 게이트라인군(GL1~GLn)이 모두 스캔되는 하나의 수직주기마다, 제 1 게이트드라이버(65)로부터 게이트신호(SP3)에 대응한 스타트신호를 공급받는다.
제 1 게이트드라이버(65)는 액정패널(61)의 제어라인군(COL1~COLn)으로 공급될 제 1 및 제 2 제어신호(SP1, SP2)와, 제 2 게이트드라이버(66)로 공급될 스타트신호를 생성하는 다수의 게이트드라이브 집적회로로 구성된다. 이때, 각 게이트드라이브 집적회로는 제1 및 제2 제어신호와 게이트신호 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다.
이러한 제 1 게이트드라이버(65)는 타이밍 제어부(미도시)의 제어신호에 따라, 각 수직주기마다 제 1 우회배선군(67)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하고, 각 수직주기마다 제 2 우회배선(58)에 스타트신호를 1회 공급한다. 이를 위해, 제 1 게이트드라이버(65)는 제 1 우회배선군(67)과 연결되는 제 1 출력단들과 제 2 우회배선(68)과 연결되는 제 2 출력단을 더 구비한다.
제 2 게이트드라이버(66)는 제 2 우회배선(68)을 통해 제 1 게이트드라이버(65)의 제 2 출력단과 접속되고, 액정패널(61)의 게이트라인군(GL1~GLn)에 각각 접속되는 n개의 스테이지(도 11에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 쉬프트 레지스터, 버퍼 등을 포함하는 회로로 구성된다. 이러한 제 2 게이트드라이버(66)는, 외부로부터 인가된 제 1 및 제 2 클럭신호(CL2, CL2) 및 하나의 수직주기동안 제 1 게이트드라이버(65)로부터 1회 공급된 스타트신호에 따라, 게이트라인군(GL1~GLn)의 각 게이트라인(GLj)에 게이트신호(SP3)를 순차적으로 공급한다.
제 1 우회배선군(67)은 하부유리기판(62b) 상의 화소어레이(62a)의 주변영역 중 우측과 우측 상단에 형성되어, 제 1 게이트드라이버(65)의 제 1 출력단들과 제어라인군(COL1~COLn)의 각 제어라인을 연결한다. 이로 인해, 제 1 우회배선군(67)을 통해 제 1 게이트드라이버(65)의 제 1 출력단에서 제공된 제 1 및 제 2 신호(SP1, SP2)가 제어라인군(COL1~COLn)에 공급된다.
제 2 우회배선(68)은 하부유리기판(62b) 상의 화소어레이(62a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 제 1 게이트드라이버(65)의 제 2 출력단과 제 2 게이트드라이버(66)을 연결한다.
제어라인군(COL1~COLn)은 화소어레이(62a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성되고, 각 제어라인의 우측 종단은 제 1 우회배선군(67)의 각 제 1 우회배선(67)과 접속되어, 제 1 게이트드라이버(65)로부터 제공되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1~GLn)은 화소어레이(62a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성되고, 각 게이트라인의 좌측 종단은 제 2 게이트드라이버(66)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 게이트신호(SP3)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(51)의 화소어레이(62a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차하도록 형성된다.
액정패널(61)은 상부 유리기판(미도시), 하부 유리기판(62b) 및 화소어레이(62a)로 구성된다. 이 액정패널(61)의 상부 유리기판과 하부 유리기판(62b) 사이에 액정분자들이 주입된다. 액정패널(61)의 화소어레이(62a) 영역에 형성된 데이터라인군(DL1~DLm)은 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차한다. 또한, 액정패널(51)은 데이터라인군(DL1~DLm)과 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(도 3에서 "36, 37, 38"에 해당함) 및 액정셀들을 구비한다. 아울러, 액정패널(61)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(61)의 화소어레이이영역(62a) 이외의 주변부에는 제 1 우회배선군(67), 제 2 우회배선(68) 및 제 2 게이트드라이버(66)가 형성된다.
도 11은 도 10의 액정패널의 게이트라인군, 제어라인군 및 액정셀라인의 배치와, 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 11을 참조하면, 제 1 실시예와 마찬가지로, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인이 게이트라인과 제어라인의 순서로 서로 교번하면서, 평행하게 배열되고, 각 액정셀라인(69)은 전단 제어라인과 게이트라인 사이에 배열된다. 즉, j번째 액정셀라인(69)은 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배열되고, j번째 액정셀라인(69) 다음으로 그에 대응한 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)가 순차적으로 배열된다.
여기서, 게이트라인군(GL1~GLn)의 각 게이트라인은 그 좌측 종단에서 제 2 게이트드라이버(66)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 게이트라인(GL1)은 첫번째 스테이지(ST1)에 접속되고, j번째 게이트라인(GLj)은 j번째 스테이지(STj)에 접속된다.
제 2 게이트드라이버(66)에서, 각 스테이지(ST1~STn)는 그 좌측의 제 1 및 제 2 클럭신호라인(CL1, CL2)을 통해 타이밍제어부와 같은 클럭신호 발생원과 연결된다. 이때, 예를 들어, n개의 스테이지들(ST1~STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5.., ST2X-1)은 제 1 클럭신호라인(CL1)에 연결되어 제 1 클럭신호를 공급받고, 짝수 번째 스테이지들(ST2, ST4, ST6..., ST2X)은 제 2 클럭신호라인(CL2)에 연결되어 제 2 클럭신호를 공급받게 할 수 있다. 또한, 각 스테이지(ST1~STn)의 출력단은 해당하는 게이트라인(GL1~GLn) 및 다음 단의 스테이지의 입력단에 연결된다. 즉, n개의 스테이지(ST1~STn)는 게이트신호(SP3)를 순차적으로 생성하는 쉬프트방식으로 구동된다. 이와 같이 구성된 제 2 게이트드라이버(66)는 제 1 게이트드라이버(65)로부터 각 수직주기마다 공급되는 스타트신호에 따라, 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 인가한다.
제 4 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 4 실시예의 구성 중 액정패널의 화소어레이(62a)의 구성은 제 1 실시예의 화소 어레이 구성과 같이 제 1 내지 제 4 박막트랜지스터(TFT1~TFT4)를 적용하고, 제 1 실시예의 구동방법과 동일한 구동방법을 적용할 수 있다. 또는, 제 4 실시예는 제 2 실시예의 화소 어레이구성과 같이 제 2 내지 제 6 박막트랜지스터(TFT2~TFT6)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
이상과 같이, 본 발명의 제 4 실시예는 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인 및 게이트라인군(GL1~GLn)의 각 게이트라인에 제1, 제2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 순차적으로 공급하는 게이트드라이버(23) 대신, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하는 제 1 게이트드라이버(65)와, 각 수직주기마다 제 1 게이트드라이버(65)로부터 공급된 스타트신호에 따라, 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 공급하는 제 2 게이트드라이버(66)를 포함한다는 점을 제외하면, 제 1 실시예 또는 제 2 실시예와 동일하다.
도 12는 본 발명의 제 5 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 13은 제5 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면이다. 제 5 실시예에 따른 액정표시장치는 제어라인군(COL1~COLn)과 연결되는 제 1 게이트드라이버(75) 및 게이트라인군(GL1~GLn)과 연결되는 제 2 게이트드라이버(76)가 하부 유리기판(72b) 상에 형성되는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 12를 참조하면, 본 발명의 제 5 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(71)과, 액정패널(71)의 데이터라인군(DL1~DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(73)와, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 제 1 및 제 2 게이트드라이버(75, 76)를 구비한다.
제 1 게이트드라이버(75)는 하부유리기판(72a) 우측에 배치되고, 액정패널(71)의 제어라인군(COL1~COLn)에 각각 접속되는 n개의 스테이지(도 13에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 제1 및 제2 제어신호 중 적어도 하나를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다. 이러한 제 1 게이트 드라이버(75)는 타이밍제어부(미도시)로부터 공급되는 게이트제어신호(이하, "GDC"라 함) 및 타이밍제어부를 포함하는 클럭신호 발생원으로부터 공급되는 제 1 및 제 2 클럭신호(CL1, CL2)에 따라, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인(COLj)에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급한다.
제 2 게이트드라이버(76)는 하부유리기판(72a) 좌측에 배치되고, 액정패널(71)의 게이트라인군(GL1~GLn)에 각각 접속되는 n개의 스테이지(도 13에서 "ST1~STn"으로 도시함)를 포함한다. 여기서, 각 스테이지(ST1~STn)는 게이트신호를 발생시키는 쉬프트레지스터, 쉬프트레지스터의 신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨쉬프터의 신호를 출력하는 출력 버퍼를 포함한다. 이러한 제 2 게이트드라이버(76)는 타이밍제어부(미도시)로부터 공급되는 게이트제어신호(GDC) 및 타이밍제어부를 포함하는 클럭신호 발생원으로부터 공급되는 제 1 및 제 2 클럭신호(CL1, CL2)에 따라, 각 수직주기마다 게이트라인군(GL1~GLn)의 각 게이트라인(GLj)에 게이트신호(SP3)를 순차적으로 공급한다.
제어라인군(COL1~COLn)은 화소어레이(72a) 영역에 데이터라인군(DL1~DLm)과 교차하도록 형성되고, 각 제어라인의 우측 종단은 제 1 게이트드라이버(75)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1~GLn)은 화소어레이(72a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성되고, 각 게이트라인의 좌측 종단은 제 2 게이트드라이버(76)의 각 스테이지들(ST1~STn)과 접속되어, n개의 스테이지들(ST1~STn)로부터 각각 출력되는 게이트신호(SP3)를 공급받는다.
그리고, 데이터라인군(DL1~DLm)은 액정패널(51)의 화소어레이(72a) 영역에, 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차하도록 형성된다.
액정패널(71)은 상부 유리기판(미도시), 하부 유리기판(72b) 및 화소어레이(72a)로 구성된다. 이 액정패널(71)의 상부 유리기판과 하부 유리기판(72b) 사이에 액정분자들이 주입된다. 액정패널(71)의 화소어레이(72a) 영역에 형성된 데이터라인군(DL1~DLm)은 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)과 상호 교차한다. 또한, 액정패널(71)은 데이터라인군(DL1~DLm)과 게이트라인군(GL1~GLn) 및 제어라인군(COL1~COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(도 3에서 "36, 37, 38"에 해당함) 및 액정셀들을 구비한다. 아울러, 액정패널(71)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(71)의 화소어레이이영역(72a) 이외의 주변부에는 제 1 게이트드라이버(75) 및 제 2 게이트드라이버(76)이 형성된다.
도 13은 제 5 실시예에 따른 액정패널 상에 형성된 제 1 및 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 13을 참조하면, 제 1 실시예와 마찬가지로, 게이트라인군(GL1~GLn)의 각 게이트라인과 제어라인군(COL1~COLn)의 각 제어라인이 게이트라인과 제어라인의 순서로 서로 교번하면서, 평행하게 배열되고, 각 액정셀라인(79)은 전단 제어라인과 게이트라인 사이에 배열된다. 즉, j번째 액정셀라인(79)은 j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLj) 사이에 배열되고, j번째 액정셀라인(79) 다음으로 그에 대응한 j번째 게이트라인(GLj)과 j번째 제어라인(COLj)가 순차적으로 배열된다.
여기서, 제어라인군(COL1~COLn)의 각 제어라인은 그 우측 종단에서 제 1 게이트드라이버(75)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 제어라인(COL1)은 제 1 게이트드라이버(75)의 첫번째 스테이지(ST1)에 접속되고, j번째 제어라인(COLj)은 j번째 스테이지(STj)에 접속된다.
그리고, 게이트라인군(GL1~GLn)의 각 게이트라인은 그 좌측 종단에서 제 2 게이트드라이버(76)의 각 스테이지(ST1~STn)에 연결된다. 예를 들어, 첫번째 게이트라인(GL1)은 제 2 게이트드라이버(76)의 첫번째 스테이지(ST1)에 접속되고, j번째 게이트라인(GLj)은 j번째 스테이지(STj)에 접속된다.
제 1 및 제 2 게이트드라이버(75, 76)에서, 각 스테이지(ST1~STn)는 그 우측 및 좌측의 제 1 및 제 2 클럭신호라인(CL1, CL2)을 통해 타이밍제어부와 같은 클럭신호 발생원과 연결된다. 이때, 예를 들어, n개의 스테이지들(ST1~STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5.., ST2X-1)은 제 1 클럭신호라인(CL1)에 연결되어 제 1 클럭신호를 공급받고, 짝수 번째 스테이지들(ST2, ST4, ST6..., ST2X)은 제 2 클럭신호라인(CL2)에 연결되어 제 2 클럭신호를 공급받게 할 수 있다. 또한, 각 스테이지(ST1~STn)의 출력단은 다음 단의 스테이지의 입력단에도 연결된다. 즉, n개의 스테이지(ST1~STn)는 제1 및 제 2 제어신호(SP1, SP2) 또는 게이트신호(SP3)를 순차적으로 생성하는 쉬프트방식으로 구동된다. 이와 같이 구성된 제 1 및 제 2 게이트드라이버(75, 76)는 하나의 수직주기마다 공급되는 게이트제어신호(GDC)에 따라, 제어라인군(COL1~COLn)의 각 제어라인에 제1 및 제 2 제어신호(SP1, SP2)를 순차적으로 인가하고, 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 인가한다.
이상과 같이, 본 발명의 제 5 실시예는 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인 및 게이트라인군(GL1~GLn)의 각 게이트라인에 제1, 제2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 공급하는 게이트드라이버(23) 대신, 각 수직주기마다 제어라인군(COL1~COLn)의 각 제어라인에 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 공급하는 제 1 게이트드라이버(75)와, 각 수직주기마다 게이트라인군(GL1~GLn)의 각 게이트라인에 게이트신호(SP3)를 순차적으로 공급하는 제 2 게이트드라이버(76)를 포함한다는 점을 제외하면, 제 1 실시예 또는 제 2 실시예와 동일하다.
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상술한 바와 같이, 본 발명의 액정표시장치와 그 구동방법은 동일한 데이터채널을 공유하는 데이터라인과, 그에 따른 다수의 게이트드라이버를 제공함과 아울러, 그 구동방법을 제공함으로써, 데이터드라이버와 접속되는 데이터라인의 수를 저감시킬 수 있다. 또한, 본 발명의 액정표시장치와 그 구동방법은 데이터드라이버의 채널 수를 감소시킴으로 인해 데이터드라이버 제작 단가를 낮출 수 있으며, 데이터드라이버와 액정표시장치 사이의 라인수를 감소 시킴으로서 패널 라인 마진을 확보하는 것이 가능해진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
Claims (25)
- n개의 게이트라인으로 이루어진 게이트라인군, 상기 게이트라인군의 각 게이트라인에 교번하는 n개의 제어라인으로 이루어진 제어라인군 및 상기 게이트라인군과 상기 제어라인군에 교차하는 m개의 데이터라인쌍으로 이루어진 데이터라인군이 형성되는 화소어레이 영역과, 상기 화소어레이 영역 주변의 주변영역을 포함하는 액정패널;상기 데이터라인군의 각 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버;상기 게이트라인군의 각 게이트라인에 게이트신호를 공급하고, 상기 제어라인군의 각 제어라인에 제 1 및 제 2 제어신호를 공급하기 위한 게이트드라이버;상기 주변영역의 제 1 측에 형성되어, 상기 게이트드라이버와 상기 제어라인군의 각 제어라인을 연결하는 다수의 제 1 우회배선으로 이루어진 제 1 우회배선군; 및상기 주변영역의 상기 제 1 측에 대향하는 상기 주변영역의 제 2 측에 형성되어, 상기 게이트드라이버와 상기 게이트라인군의 각 게이트라인을 연결하는 다수의 제 2 우회배선으로 이루어진 제 2 우회배선군을 포함하고,상기 액정패널은,상기 게이트라인군의 제 1 게이트라인과 상기 제어라인군의 제 1 제어라인과 상기 데이터라인군 중 하나의 데이터라인쌍에 대응하고, 상기 제어라인군 중 상기 제 1 제어라인의 전단인 제 2 제어라인과 상기 제 1 게이트라인의 사이에 연속하여 배열되는 제 1 내지 제 3 액정셀;상기 제 2 제어라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 제 1 데이터라인의 신호를 상기 제 1 액정셀에 인가하는 제 1 스위치부;상기 제 1 게이트라인의 신호와 상기 제 1 제어라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 제 2 데이터라인의 신호를 상기 제 2 액정셀에 인가하는 제 2 스위치부; 및상기 제 1 게이트라인의 신호에 응답하여, 상기 하나의 데이터라인쌍 중 상기 제 2 데이터라인의 신호를 상기 제 3 액정셀에 인가하는 제 3 스위치부를 더 포함하는 액정표시장치.
- 제 1 항에 있어서,상기 제 1 게이트라인과 상기 제 1 제어라인은 나란하게 배열되는 액정표시장치.
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- 제 1 항에 있어서,상기 게이트드라이버는상기 제어라인군의 각 제어라인에 상기 제 1 및 제 2 제어신호를 순차적으로 공급하고, 상기 게이트라인군의 각 게이트라인에 상기 게이트신호를 순차적으로 공급하는 액정표시장치.
- 제 17 항에 있어서,상기 게이트드라이버는상기 제어라인군의 각 제어라인에 상기 제 1 및 제 2 제어신호를 순차적으로 공급하는 제 1 게이트드라이버; 및상기 제 1 게이트드라이버로부터 공급된 스타트신호에 따라, 상기 게이트라인군의 각 게이트라인에 상기 게이트신호를 순차적으로 공급하는 제 2 게이트드라이버를 포함하는 액정표시장치.
- 제 17 항에 있어서,상기 게이트드라이버는상기 게이트라인군의 각 게이트라인에 상기 게이트신호를 순차적으로 공급하는 제 1 게이트드라이버; 및상기 제 1 게이트드라이버로부터 공급된 스타트신호에 따라, 상기 제어라인군의 각 제어라인에 상기 제 1 및 제 2 제어신호를 순차적으로 공급하는 제 2 게이트드라이버를 포함하는 액정표시장치.
- 제 18 항 또는 제 19 항에 있어서,상기 제 2 게이트드라이버는제 1 또는 제 2 클럭신호라인에 연결되고, 상기 n개의 게이트라인에 각각 접속되는 n개의 스테이지를 포함하고,상기 n개의 스테이지 각각의 출력단은, 그 다음 스테이지의 입력단에 연결되는 액정표시장치.
- 제 17 항에 있어서,상기 게이트드라이버는외부의 게이트제어신호에 응답하여, 상기 게이트라인군의 각 게이트라인에 상기 게이트신호를 순차적으로 공급하는 제 1 게이트드라이버; 및상기 외부의 게이트제어신호에 응답하여, 상기 제어라인군의 각 제어라인에 상기 제 1 및 제 2 제어신호를 순차적으로 공급하는 제 2 게이트드라이버를 포함하는 액정표시장치.
- 제 21 항에 있어서,상기 제 1 게이트드라이버는 제 1 또는 제 2 클럭신호라인에 연결되고, 상기 n개의 게이트라인에 각각 접속되는 n개의 스테이지를 포함하고,상기 제 2 게이트드라이버는 제 1 또는 제 2 클럭신호라인에 연결되고, 상기 n개의 제어라인에 각각 접속되는 n개의 스테이지를 포함하고,상기 제 1 게이트드라이버 또는 상기 제 2 게이트드라이버에 포함되는 상기 n개의 스테이지 각각의 출력단은 그 다음 스테이지의 입력단에 연결되는 액정표시장치.
- 제 1 항에 있어서,상기 제 1 스위치부는 상기 제 1 게이트라인의 신호에 더 응답하여, 상기 하나의 데이터라인쌍 중 제 1 데이터라인의 비디오신호를 상기 제 1 액정셀에 공급하는 액정표시장치.
- n개의 게이트라인으로 이루어진 게이트라인군, n개의 게이트라인에 교번하는 n개의 제어라인으로 이루어진 제어라인군, 상기 게이트라인군과 상기 제어라인군에 교차하는 m개의 데이터라인쌍으로 이루어진 데이터라인군, 및 상기 상기 게이트라인군의 제 1 게이트라인과 상기 제어라인군의 제 1 제어라인과 상기 데이터라인군 중 하나의 데이터라인쌍에 대응하여, 상기 제어라인군 중 상기 제 1 제어라인의 전단인 제 2 제어라인과 상기 제 1 게이트라인의 사이에 연속하여 배열되는 제 1 내지 제 3 액정셀을 포함하는 액정패널을 구비한 액정표시장치를 구동하는 방법에 있어서,제 1 기간에서, 상기 제 2 제어라인에 인가된 하이의 제어신호에 응답하여, 상기 제 1 액정셀에 대응한 제 1 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계;제 2 기간에서, 상기 제 1 게이트라인에 인가된 하이의 게이트신호 및 상기 제 1 제어라인에 인가된 하이의 제어신호에 응답하여, 상기 제 2 액정셀에 대응한 제 2 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계; 및제 3 기간에서, 상기 제 1 게이트라인에 계속해서 인가된 하이의 게이트신호에 응답하여, 상기 제 3 액정셀에 대응한 제 3 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 단계를 포함하는 액정표시장치의 구동방법.
- 제24항에 있어서,상기 제 1 기간에서, 상기 제 1 게이트라인에 인가된 하이의 게이트신호에 더 응답하여, 상기 제 1 액정셀에 대응한 제 1 화소전극에 상기 하나의 데이터라인쌍의 비디오신호를 공급하는 액정표시장치의 구동방법.
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