KR20060069774A - 액정표시장치 및 그 구동방법 - Google Patents
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Abstract
본 발명은 데이터라인을 저감하고 게이트라인 수가 증가할 때 게이트라인의 형성을 위한 패널 마진을 확보하도록 한 액정표시장치 및 그 구동방법에 관한 것이다.
본 발명은 데이터라인과 게이트라인 및 제어라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버, 다수의 출력단자들을 통하여 상기 게이트라인군 및 제어라인군에 스캔펄스를 공급하는 게이트드라이버, 상기 주변영역의 제 1 측을 우회하여 상기 제어라인군의 제어라인들과 상기 게이트드라이버의 제 1 출력단자들을 연결하는 제 1 우회배선군, 상기 주변영역의 제 2 측을 우회하여 상기 게이트라인군의 게이트라인들과 상기 게이트드라이버의 제 2 출력단자들을 연결하는 제 2 우회배선군, 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자, 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자 및 상기 게이트라인군 포함된 게이트라인으로부터의 스 캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비한다.
Description
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치를 간략하게 나타낸 도면
도 3은 도 2의 액정패널 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면.
도 4는 도 2의 액정패널 상의 게이트라인들의 배치를 간략하게 나타낸 도면.
도 5a는 제어라인들에 공급되는 게이트신호를 나타낸 도면
도 5b는 게이트라인들에 공급되는 게이트신호를 나타낸 도면
도 5c는 도 5a와 도 5b의 파형을 함께 나타낸 도면.
도 6은 제 2 실시예에 따른 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면이다.
도 7은 제 2 실시예의 구동파형을 나타낸 도면.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 9는 제 3 실시에에 따른 액정패널상의 게이트라인들의 배치와 제 2 게이 트드라이버를 좀더 자세하게 나타낸 도면.
도 10은 본 발명의 제 4 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 11은 본 발명의 제 4 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면.
도 12는 본 발명의 제 5 실시예에 따른 액정표시장치를 간략하게 나타낸 도면.
도 13은 제 5 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
2, 21, 51, 61, 71 : 액정표시패널
4, 23, 53,63, 73 : 데이터드라이버
6, 25 : 게이트 드라이버
22a, 52a, 62a, 72a : 화소어레이
22b, 52b, 62b, 72b : 하부 유리기판
26, 59, 69, 79 : 액정셀 라인 27, 67 : 제 1 우회배선군
28, 58 : 제 2 우회배선군 31, 41 : 제 1 화소전극
33, 43 : 제 2 화소전극 35, 45 : 제 3 화소전극
36, 46 : 제 1 스위치부 37, 47 : 제 2 스위치부
38, 48 : 제 3 스위치부 55, 65, 75 : 제 1 게이트드라이버
56, 66, 76 : 제 2 게이트드라이버
57 : 제 1 우회배선 68 : 제 2 우회배선
본 발명은 액정표시장치 및 그 구동방법에 관한 것으로, 특히 데이터라인을 저감하고 게이트라인 수가 증가할 때 게이트라인의 형성을 위한 패널 마진을 확보하도록 한 액정표시장치 및 그 구동방법에 관한 것이다.
종래의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소 매트릭스를 가지는 액정패널과 액정표시장치를 구동하기 위한 구동회로를 구비한다. 구동회로는 화상정보가 표시패널에 표시되도록 화소 매트릭스를 구동하게 된다.
도 1은 종래의 액정표시장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 액정표시장치는 액정패널(2)과, 액정패널(2)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(4)와, 액정패널(2)의 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 형성된 박막 트랜지스트(TFT)와, 박막 트랜지스터(TFT)에 접속되고 매트릭스 형태로 배열되어진 액정셀들을 구비한다.
게이트 드라이버(6)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따 라 게이트 라인들(GL0 내지 GLn)에 순차적으로 게이트신호를 공급한다. 데이터 드라이버(4)는 타이밍 제어부로부터 공급되는 데이터(R, G, B)를 아날로그 신호인 비디오 신호로 변환하여 게이트라인들(GL0 내지 GLn)에 게이트신호가 공급되는 1수평주기마다 1수평라인분의 비디오 신호를 데이터라인들(DL1 내지 DLm)로 공급한다.
박막 트랜지스터(TFT)는 게이트라인(GL0 내지 GLn)으로부터의 게이트신호에 응답하여 데이터라인(DL1 내지 DLm)으로부터의 데이터를 액정셀로 공급한다. 액정셀은 액정을 사이에 두고 대면하는 공통전극과, 박막 트랜지스트(TFT)에 접속된 화소전극으로 구성되므로 등각적으로 액정 캐패시터(Clc)로 표시될 수 있다. 이러한 액정셀은 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때까지 유지시키기 위하여 이전단 게이트라인에 접속된 스토리지 캐패시터(Cst)(도시되지 않은)를 포함한다.
이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 위치되기 때문에 데이터라인들(DL1 내지 DLm)의 수만큼(즉 m개) 수직라인을 형성한다. 다시 말하여, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다.
그런데 종래의 액정표시장치는 데이터 구동부의 채널수가 액정표시패널(12)의 데이터라인(D1 내지 Dm)의 수와 동일하기 때문에 액정표시장치의 해상도가 높아질수록 데이터라인의 수가 증가하므로 그에 필요한 데이터 구동부의 집적회로 수가 증가되어 회로 비용이 상승하는 문제점이 있다. 또한, 데이터 드라이버와 액정표시패널(13) 사이에 라인수가 많으므로 테이프 캐리어 패키지의 라인 마진과 패널의 라인 마진 확보가 어려운 문제점이 있다. 또한, 데이터라인뿐만 아니라 게이트라인의 수도 증가할 수 있다. 이 경우, 데이터 구동부와 마찬가지로 게이트 구동부도 게이트라인의 증가에 따른 필요 집적회로 수가 증가되어 회로 비용이 상승한다. 아울러, 게이트 드라이버와 액정패널 사이에 라인수가 많아짐으로 인해 게이트 구동부 측의 테이프 캐리어 패키지의 라인 마진과 패널의 라인 마진 확보가 어려워지는 문제점이 있다.
따라서, 본 발명의 목적은 데이터라인을 저감하고 게이트라인 수가 증가할 때 게이트라인의 형성을 위한 패널 마진을 확보하도록 한 액정표시장치 및 그 구동방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치는 데이터라인과 게이트라인 및 제어라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과; 각각 상기 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와; 다수의 출력단자들을 통하여 상기 게이트라인군 및 제어라인군에 스캔펄스를 공급하는 게이트드라이버와; 상기 주변영역의 제 1 측을 우회하여 상기 제어라인군의 제어라인들과 상기 게이트드라이버의 제 1 출력단자들을 연결하는 제 1 우회배선군과; 상기 주변영역의 제 2 측을 우회하여 상기 게이트라인군의 게이트라인들과 상기 게이트드라이버의 제 2 출력단자들을 연결하는 제 2 우회배선군과; 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와; 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와; 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비한다.
상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된다.
데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과; 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군과; 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와; 다수의 출력단자들을 통하여 상기 게이트라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 제 1 게이트드라이버와; 상기 제어라인 군의 제어라인들에 연결되는 스테이지들을 구비하고, 상기 스타트펄스에 의해 상기 제어라인들에 스캔펄스를 공급하기 위한 제 2 게이트드라이버와; 상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자와 상기 제 2 게이트드라이버를 연결하는 제 1 우회배선과; 상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자들과 상기 게이트라인군의 게이트라인들을 연결하는 제 2 우회배선군과; 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와; 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와; 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비한다.
상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된다.
상기 제 2 게이트드라이버는 상기 주변영역 상의 우측에 형성되고, 상기 제 2 우회배선군은 상기 주변영역 상의 좌측에 형성된다.
데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서, 제 1 데이터라인 과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과; 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군과; 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와; 다수의 출력단자들을 통하여 상기 제어라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 제 1 게이트드라이버와; 상기 게이트라인군의 게이트라인들에 연결되는 스테이지들을 구비하고, 상기 스타트펄스에 의해 상기 게이트라인들에 스캔펄스를 공급하기 위한 제 2 게이트드라이버와; 상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자들과 상기 제어라인군의 제어라인들을 연결하는 제 1 우회배선군과; 상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자와 상기 제 2 게이트드라이버를 연결하는 제 2 우회배선과; 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와; 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와; 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비한다.
상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된다.
상기 제 2 게이트드라이버는 상기 주변영역 상의 좌측에 형성되고, 상기 제 1 우회배선은 상기 주변영역상의 우측에 형성된다.
데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지고 클럭신호 발생원으로부터의 클럭신호를 제공받는 액정표시장치에 있어서, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과; 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군과; 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와; 상기 주변영역 상의 제 1 측에 형성되고, 상기 제어라인군의 제어라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 제어라인들에 스캔펄스를 공급하는 제 1 게이트드라이버와; 상기 주변영역 상의 제 2 측에 형성되고, 상기 게이트라인군의 게이트라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 게이트라인들에 스캔펄스를 공급하기 위한 제 2 게이트드라이버와; 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와; 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와; 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비한다.
상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된다.
상기 제 1 측은 상기 주변영역상의 우측이고, 상기 제 2 측은 상기 주변영역 상의 좌측이다.
본 발명에 따른 액정표시장치의 구동방법은 데이터라인과 게이트라인 및 제어라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버 및 다수의 출력단자들을 통하여 상기 게이트라인군 및 제어라인군에 스캔펄스를 공급하는 게이트드라이버를 구비하는 액정표시장치에 있어서, 제 1 우회배선군을 이용하여 상기 주변영역의 제 1 측을 우회하여 상기 제어라인군의 제어라인들과 상기 게이트드라이버의 제 1 출력단자들을 연결하는 단계와; 제 2 우회배선군을 이용하여 상기 주변영역의 제 2 측을 우회하여 상기 게이트라인군의 게이트라인들과 상기 게이트드라이버의 제 2 출력단자들을 연결하는 단계와; 제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와; 제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와; 제 3 스위치 소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함한다.
데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군 및 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버를 구비하는 액정표시장치에 있어서, 제 1 게이트드라이버를 이용하여 다수의 출력단자들을 통해 상기 게이트라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 단계와; 상기 제어라인군의 제어라인들에 연결되는 다수의 스테이지를 구비하는 제 2 게이트드라이버를 이용하여, 상기 스타트펄스에 의해 상기 제어라인들에 스캔펄스를 공급하는 단계와; 제 1 우회배선을 이용하여 상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자와 상기 제 2 게이트드라이버를 연결하는 단계와; 제 2 우회배선을 이용하여 상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자들과 상기 게이트라인군의 게이트라인들을 연결하는 단계와; 제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와; 제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인 으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와; 제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함한다.
데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군 및 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버를 구비하는 액정표시장치에 있어서, 제 1 게이트드라이버를 이용하여 다수의 출력단자들을 통해 상기 제어라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 단계와; 상기 게이트라인군의 게이트라인들에 연결되는 스테이지들을 구비하는 제 2 게이트드라이버를 이용하여, 상기 스타트펄스에 의해 상기 게이트라인들에 스캔펄스를 공급하는 단계와; 상기 제 1 우회배선군을 이용하여 상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자들과 상기 제어라인군의 제어라인들을 연결하는 단계와; 제 2 우회배선을 이용하여 상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자와 상기 제 2 게이트드라이버를 연결하는 단계와; 제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀 에 공급하는 단계와; 제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와; 제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함한다.
데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지고 클럭신호 발생원으로부터의 클럭신호를 제공받으며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군 및 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버를 구비하는 액정표시장치에 있어서, 제 1 게이트드라이버를 이용하여 상기 주변영역 상의 제 1 측에 형성되고, 상기 제어라인군의 제어라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 제어라인들에 스캔펄스를 공급하는 딘계와; 제 2 게이트드라이버를 이용하여 상기 주변영역 상의 제 2 측에 형성되고, 상기 게이트라인군의 게이트라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 게이트라인들에 스캔펄스를 공급하는 단계와; 제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와; 제 2 스위치소자를 이용하여 상기 게이트 라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와; 제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함한다.
상기 스캔펄스는 상기 비디오신호가 공급되는 한 수평주기의 1/3의 펄스폭을 가지는 제 1 및 제 2 제어신호와, 한 수평주기의 2/3 또는 동주기 펄스폭을 가지는 제 3 게이트신호를 포함한다.
상기 목적외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 2 내지 도 13을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 3은 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(21)과, 액정패널(21)의 데이터라인들(DL1 내지 DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(23)와, 액정패널(21)의 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)에 스캔을 위한 게이트신호 및 제어신호를 공급하기 위한 게이트드라이버(25) 및 게이트드라이버(25)와 게이트라 인들(GL1 내지 GLn)을 연결하기 위한 제 1 우회배선군(27)과 게이트드라이버(25)와 제어라인들(COL1 내지 COLn)을 연결하기 위한 제 2 우회배선군(28)을 구비한다.
데이터드라이버(23)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터드라이브 집적회로들로 구성된다. 이 데이터드라이버(23)는 도시되지 않은 타이밍 제어부로부터 공급되는 비디오데이터(R, G, B)를 아날로그 신호인 비디오신호(DA)로 변환하여 데이터라인들(DL1 내지 DLm)에 공급한다.
데이터라인들(DL1 내지 DLm)은 m개의 데이터라인쌍으로 이루어지며, 각각의 데이터라인쌍(DLiA, DLiB : i는 m보다 작은 자연수)은 제 1 데이터라인(DLiA) 및 제 2 데이터라인(DLiB)를 구비한다. 각 데이터라인쌍은 화소어레이(21a)와 데이터드라이버(23) 사이의 하부유리기판(21b)이나 테이프 캐리어 패키지(Tape Carrier Package : 이하, "TCP"라 함)의 어느 부분에서 서로 접속하여 데이터드라이버(23)의 출력단에 연결된다. 이로인해, 각 데이터인쌍은 데이터드라이버(23)의 하나의 출력단을 공유하며, 데이터드라이버(23)로부터 동일한 비디오신호(DA)를 공급받아 화소어레이(21a) 영역의 액정셀들에 공급한다.
게이트드라이버(25)는 구동시킬 액정셀(미도시)을 선택하기 위한 스캔펄스인 제 1 내지 게이트신호(SP1 내지 SP3)를 발생하는 쉬프트레지스터, 쉬프트레지스터의 출력신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨 쉬프터 및 출력 버퍼를 각각 포함하는 다수의 게이트드라이브 집적회로로 구성된다. 또한, 이 게이트드라이버(25)는 타이밍 제어부로부터의 제어신호에 따라 제 1 및 제 2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 발생하여, 제 1 우회배선군(27)에는 제 1 제어신호(SP1) 및 제 2 제어신호(SP2)를 공급하고, 제 2 우회배선군(28)에는 게이트신호(SP3)를 공급한다. 이를위해 게이트드라이버(25)는 제 1 우회배선군(27)과 연결되는 제 1 출력단들과 제 2 우회배선군(28)과 연결되는 제 2 출력단들을 더 구비한다.
제 1 우회배선군(27)은 하부유리기판(21b) 상의 화소어레이(21a)의 주변영역 중 우측과 우측 상단에 형성되어, 게이트드라이버(25)의 제 1 출력단과 제어라인군(COL1 내지 COLn)을 연결한다. 이에 의해, 제 1 우회배선군(27)은 게이트드라이버(25)의 제 1 출력단을 통해 제공되는 제 1 및 제 2 제어신호(SP1, SP2)가 제어라인군(COL1 내지 COLn)에 공급되도록 한다.
제 2 우회배선군(28)은 하부유리기판(21b) 상의 화소어레이(21a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 게이트드라이버(25)의 제 2 출력단과 게이트라인군(GL1 내지 GLn)을 연결한다. 이에 의해, 제 2 우회배선군(28)은 게이트드라이버(25)의 제 2 출력단을 통해 제공되는 게이트신호(SP3)가 게이트라인군(GL1 내지 GLn)에 공급되도록 한다.
게이트라인군(GL1 내지 GLn)은 화소어레이(21a) 영역에 데이터라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 게이트라인군(GL1 내지 GLn)의 각 게이트라인(GL1 내지 GLn)은 각각의 좌측 종단에서 제 2 우회배선군(28)의 각 제 2 우회배선(28)과 접속되어, 게이트드라이버(25)로부터 제공되는 게이트신호(SP3)를 공급받는다.
제어라인군(COL1 내지 COLn)은 화소어레이(21a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 제어라인군(COL1 내지 COLn)의 각 제어라인(COL1 내지 COLn)은 각각의 우측 종단에서 제 1 우회배선군(27)의 각 제 1 우회배선(27)과 접속되어, 게이트드라이버(25)로부터 제공되는 제 1 및 제 2 제어신호(SP1, SP2)를 제공받는다.
액정패널(21)은 상부 유리기판(미도시), 하부 유리기판(21b) 및 화소어레이(21a)로 구성된다. 이 액정패널(21)의 상부 유리기판과 하부 유리기판(21b) 사이에 액정분자들이 주입된다. 액정패널(21)의 화소어레이(21a) 영역에 형성된 데이터라인들(DL1 내지 DLm)은 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)과 데이터라인들(DL1 내지 DLm)은 상호 직교한다. 또한, 액정패널(21)은 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(36, 37, 38) 및 액정셀들을 구비한다. 아울러, 액정패널(21)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(21)의 화소어레이영역(21a) 이외의 주변영역에는 제 1 및 제 2 우회배선군(27, 28)이 형성된다.
액정셀들은 액정을 사이에 두고 대면하는 공통전극과, 제 1 내지 제 3 스위치부(36, 37, 38)에 접속된 제 1 내지 제 3 화소전극(31, 33, 35)을 구비하며, 도 3은 이를 등가적으로 나타낸 것이다. 또한, 액정패널의 액정셀 각각에는 액정셀에 인가된 전압을 일정하게 유지시키기 위한 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀들 각각의 화소전극(31, 33, 35)과 전단의 제어라인 (COLj-1) 사이에 형성되어 액정셀의 전압을 일정하게 유지시킨다.
제 1 화소전극들(31)은 제 1 데이터라인(DLiA)의 좌측에 형성되고, 제 2 화소전극들(33)은 제 1 데이터라인(DLiA)과 제 2 데이터라인(DLiB)의 사이에 형성되며, 제 3 화소전극들(35)는 제 2 데이터라인(DLiB)의 우측에 형성된다. 이 제 1 화소전극들(31)은 제 1 데이터라인(DLiA)으로부터, 제 2 및 제 3 화소전극들(33, 35)는 제 2 데이터라인(DLiB)으로부터 비디오신호(DA)를 공급받는다.
제 1 스위치부는 제 1 박막트랜지스터(TFT1)를 구비하며, 이 제 1 박막트랜지스터의 게이트단자는 전단의 게이트라인(GLj-1)에 접속되고, 소스단자는 i번째 제 1 데이터라인(DLiA)에 접속된다. 또한, 드레인단자는 제 1화소전극(31)에 접속되어, 제 1 데이터라인(DLiA)로부터 제공되는 비디오신호(DA)를 제 1 화소전극(31)에 접속된다.
제 2 스위치부는 제 2 및 제 3 박막트랜지스터(TFT2)를 구비한다. 제 2 박막트랜지스터(TFT2)의 게이트단자는 제어라인(COLj)에 접속되고, 소스단자는 게이트라인(GLjA)에 접속되며, 드레인단자는 제 3 박막트랜지스터(TFT3)의 게이트단자에 접속된다. 제 3 박막트랜지스터(TFT3)의 소스단자는 제 2 데이터라인(DLiB)에 접속되고, 드레인단자는 제 2 화소전극(33)에 접속된다.
제 3 스위치부는 제 4 박막트랜지스터(TFT4)를 구비하며, 이 제 4 박막트랜지스터(TFT4)의 게이트단자는 제어라인(COLj)에 접속되고, 소스단자는 제 2 데이터라인(DLiB)에 접속되며, 드레인단자는 제 3 화소전극(35)에 접속되어, 제 2 데이터라인(DLiB)으로부터 제공되는 비디오신호(DA)를 제 3 화소전극(35)에 공급한다.
도 4는 액정패널상에서의 게이트라인들의 배치를 간략하게 나타낸 도면이다.
도 4를 참조하면, 첫 번째 액정셀라인(26)이 형성되고, 그 하단에 제어라인군(COL1 내지 COLn)의 첫 번째 제 1 제어라인(COL1)이 형성된다. 형성된, 제 1 제어라인(COL1)은 화소어레이영역(21a)의 우측 종단에서 첫 번째 제 1 우회배선(27)과 연결된다. 이 제 1 제어라인(COL1)의 하단에 이 제 1 제어라인(COL1)과 평행하게 게이트라인군(GL1 내지 GLn) 중 첫 번째 제 1 게이트라인(GL1)이 형성된다. 또한, 이 제 1 게이트라인(GL1)도 화소어레이영역(21a)의 좌측 종단에서 첫 번째 제 2 우회배선(28)과 연결된다.
형성된 제 1 게이트라인(GL1)의 하단에는 두 번째 액정셀라인(26)이 형성되고, 이 액정셀라인(26)의 하단에는 위와 같은 방법으로 두 번째 제어라인(COL2)과 제 1 게이트라인(GL1)이 형성된다. 이와같은 방법으로, 액정셀들과 게이트라인들(GL1 내지 GLn)과 제어라인들(COL1 내지 COLn)이 형성된다.
도 5a는 제어라인들(COL1 내지 COLn)에 공급되는 제어신호(SP1, SP2)를 나타낸 도면이고, 도 5b는 게이트라인들(GL1 내지 GLn)에 공급되는 게이트신호(SP3)를 나타낸 도면이며, 도 5c는 도 5a와 도 5b의 파형을 함께 나타낸 도면이다.
도 5를 참조하면, 데이터라인들(DL1 내지 DLm)에 한 액정셀라인(26)에 공급되는 한 수평주기(1H) 동안의 비디오신호(DA)가 인가된다.
도 5a와 같이, 제어라인(COL1 내지 COLn)에는 이 한수평주기(1H)의 1/3의 펄스폭을 갖는 제 1 제어신호(SP1)와 제 2 제어신호(SP2)가 인가된다. 우선, 비디오신호(DA)의 극성이 반전되는 시점(t1)에 전단의 제어라인(COlj-1)에 제 2 제어신호 (SP2)가 인가되어, 제 2 제어신호(SP2)의 논리값이 로우(Low)에서 하이(High)로 변한다. 제 2 제어신호(SP2)의 논리값이 하이로 변한 후, 1/3 수평주기의 시간이 경과하면, 현재 단의 제어라인(COLj)에 제 1 제어신호(SP1)가 인가되어, 제 1 제어신호(SP1)의 논리값이 로우에서 하이로 변하고, 이때 전단에 인가되었던 제 2 제어신호(SP2)의 논리값은 하이에서 로우로 변하게 된다. 이 후, 비디오신호(DA)의 극성이 한 수평주기(1H) 경과 후 반전됨과 동시에 현재 단의 제어라인(COLj)에는 제 2 제어신호(SP2)가 인가된다.
도 5b를 참조하면, 게이트라인(GLj)에는 한 수평주기(1H)의 2/3의 펄스폭을 가지는 게이트신호(SP3)가 인가된다. 도 5a와 같은 비디오신호(DA)가 데이터라인들(DL1 내지 DLm)에 제공된 후, 1/3 수평기간의 시간이 경과하면, 현재 단의 게이트라인(GLj)에는 게이트신호(SP3)가 인가되어, 게이트신호(SP3)의 논리값이 로우에서 하이로 변하게 된다. 이후, 한 수평주기(1H)가 경과하여 비디오신호(DA)의 극성이 반전됨과 동시에 게이트신호(SP3)의 논리값이 하이에서 로우로 변하게된다.
제 1 실시예에 따른 액정표시장치의 구동방법은 도 3 및 도 5c를 참조하여 설명하기로 한다.
본 발명의 제 1 실시예에 따른 액정표시장치의 구동방법은 우선, j-1번째 제아라인(COLj-1)에 제 2 제어신호(SP2)가 인가되는 제 1 기간(TA)에 i번째 데이터라인쌍(DLiA, DLiB)에 정극성(Vh) 비디오신호(DA)가 인가된다. 여기서, 도 5c에 나타낸 비디오신호(DA)는 일례일뿐이며, 실제 화상구현을 위한 비디오신호(DA)는 달라질 수 있다. 또한, j-1번째 제어라인(COLj-1)과 j번째 게이트라인(GLjB) 사이에 나타낸 화소전극(31a, 33a, 35a)이 j번째 화소전극(31a, 33a, 35a)이며, j번째 제어라인(COLj)과 j+1번째 게이트라인(GLj+1) 사이에 나타낸 화소전극(31b, 33b, 35b)이 j+1번째 화소전극(31b, 33b, 35b)이다. j-1번째 제어라인(COLj-1)에 인가된 제 2 제어신호(SP2)는 제 1 박막 트랜지스터(TFT1)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 제 1 박막 트랜지스터(TFT1)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 1 데이터라인(DLiA)으로부터 공급되는 정극성(Vh) 비디오신호(DA)가 제 1 박막 트랜지스터(TFT1)의 소스단자를 통해 제 1 화소전극(31a)에 공급된다.
이어서, 제 2 기간(TB)에는 제 1 박막 트랜지스터(TFT1)는 턴-오프되며, j번째 게이트라인(GLj)에 게이트신호(SP3)가 인가됨과 아울러, j번째 제어라인(COLj)에 제 1 제어신호(SP1)가 인가된다. j번째 제 2 박막 트랜지스터(TFT2)는 게이트단자로 공급된 게이트신호(SP3)에 의해 턴-온된다. 제 2 박막 트랜지스터(TFT2)가 턴-온되면, 제 2 박막 트랜지스터(TFT2)의 소스단자에 공급된 제 1 제어신호(SP1)가 제 3 박막 트랜지스터(TFT3)의 게이트단자에 공급되어 제 3 박막 트랜지스터(TFT3)를 턴-온시킨다. 제 3 박막 트랜지스터가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)로부터 공급되는 정극성(Vh) 비디오신호(DA)가 제 3 박막 트랜지스터(TFT3)의 소스단자를 통해 제 2 화소전극(33a)에 공급된다.
동시에, 제 2 기간(TB)에는 j번째 게이트라인(GLj)에 인가되는 게이트신호(SP3)가 제 4 박막 트랜지스터(TFT4)의 게이트단자에도 공급되어, 제 4 박막 트랜 지스터(TFT4)도 턴-온된다. 제 4 박막 트랜지스터(TFT4)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 정극성(Vh) 비디오신호(DA)가 제 4 박막 트랜지스터(TFT4)의 소스단자를 통해 제 3 화소전극(35a)에 공급된다.
제 3 기간(TC)에는 j번째 제어라인(COLj)에는 제 2 제어신호(SP2)가 인가되지 않고, 게이트라인(GLj)에 인가된 게이트신호가 유지된다. 이로인해, 제 2 박막 트랜지스터(TFT2)는 턴-온 상태를 유지하지만, 제 2 박막 트랜지스터의 소스단자로 공급되는 게이트신호(SP3)가 없기 때문에 제 3 박막 트랜지스터(TFT4)는 턴-오프된다. 또한, 턴-온 상태를 유지하는 제 4 박막 트랜지스터(TFT4)의 소스단자에는 i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 정극성(Vh) 비디오신호(DA)가 공급되어 제 3 화소전극(35a)에 공급된다. 제 3 화소전극(35a)은 이 제 3 기간(TC)에 공급된 비디오신호(DA)에 의해 제 2 기간(TB)에 공급된 비디오신호(DA)에 덮어쓰기(OverWrite)가 행해진다.
제 4 기간(TD)부터 제 6 기간(TF)까지 공급되는 비디오신호(DA)는 제 1 기간(TA)부터 제 3 기간(TC) 사이에 공급된 비디오신호(DA)와 동일한 주기의 부극성(Vl) 비디오신호(DA)가 공급된다.
제 4 기간(TD)에는 j번째 제어라인(COLj)에 제 2 제어신호(SP2)가 인가된다. j번째 제어라인(COLj)에 인가된 제 2 제어신호(SP2)는 j+1번째 행의 제 1 박막 트랜지스(TFT1)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 j+1번째 제 1 박막 트랜지스터(TFT1)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 1 데이터라인(DLiA)으로부터 공급되는 부극성(Vl) 비디오신호(DA)가 j+1번째 제 1 박막 트랜지스터(TFT1)의 소스단자를 통해 j+1번째 제 1 화소전극(31b)에 공급된다.
이어서, 제 5 기간(TE)에는 j+1번째 제 1 박막 트랜지스터(TFT1)는 턴-오프되며, j+1번째 게이트라인(GLj+1)에 게이트신호(SP3)가 인가됨과 아울러, j+1번째 제어라인(COLj+1)에 제 1 제어신호(SP1)가 인가된다. j+1번째 제 2 화소전극(68)의 제 2 박막 트랜지스터(TFT2)는 게이트단자로 공급된 게이트신호(SP3)에 의해 턴-온된다. j+1번째 제 2 박막 트랜지스터(TFT2)가 턴-온되면, 제 2 박막 트랜지스터(TFT2)의 소스단자에 공급된 제 1 제어신호(SP1)가 j+1번째 제 3 박막 트랜지스터(TFT3)의 게이트단자에 공급되어 제 3 박막 트랜지스터(TFT3)를 턴-온시킨다. j+1번째 제 3 박막 트랜지스터가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)로부터 공급되는 부극성(Vl) 비디오신호(DA)가 j+1번째 제 3 박막 트랜지스터(TFT3)의 소스단자를 통해 제 2 화소전극(33b)에 공급된다.
동시에, 제 5 기간(TE)에는 j+1번째 게이트라인(GLj+1)에 인가되는 게이트신호(SP3)가 제 4 박막 트랜지스터(TFT4)의 게이트단자에도 공급되어, j+1번째 제 4 박막 트랜지스터(TFT4)도 턴-온된다. 제 4 박막 트랜지스터(TFT4)가 턴-온되면, i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 부극성(Vl) 비디오신호(DA)가 제 4 박막 트랜지스터(TFT4)의 소스단자를 통해 j+1번째 제 3 화소전극(35b)에 공급된다.
제 6 기간(TG)에는 j+1번째 제어라인(COLj+1)에는 게이트신호가 인가되지 않 고, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)가 유지된다. 이로인해, j+1번째 제 2 박막 트랜지스터(TFT2)는 턴-온 상태를 유지하지만, 제 2 박막 트랜지스터의 소스단자로 공급되는 게이트신호(SP3)가 없기 때문에 j+1번째 제 3 박막 트랜지스터(TFT4)는 턴-오프되어 제 6 기간(TG)에 공급되는 비디오신호(DA)는 제 2 화소전극(33b)에 공급되지 않는다.
또한, 턴-온 상태를 유지하는 j+1번째 제 4 박막 트랜지스터(TFT4)의 소스단자에는 i번째 데이터라인쌍(DLiA, DLiB)의 제 2 데이터라인(DLiB)으로부터 공급되는 부극성(Vl) 비디오신호(DA)가 공급되어 제 3 화소전극(70)에 공급된다. 제 3 화소전극(35b)은 이 제 6 기간(TG)에 공급된 비디오신호(DA)에 의해 제 5 기간(TE)에 공급된 비디오신호(DA)에 덮어쓰기(OverWrite)가 행해진다.
도 6은 제 2 실시예에 따른 액정패널의 화소어레이 영역의 일부 액정셀들을 보다 자세하게 나타낸 도면이다. 본 발명의 제 2 실시예에 따른 액정표시장치는 도 2에 나타낸 액정표시장치의 구성 중 액정패널(21)에 형성되는 스위치부(56, 57, 58)의 구성 및 작용을 제외하고 제 1 실시예의 액정표시장치와 실질적으로 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로한다. 또한, 제 2 실시예에 따른 액정표시장치의 구성 중 제 1 실시예에 나타낸 구성과 동일한 구성에 대하여는 동일한 도면부호를 사용하여 설명하기로 한다. 이하, 도 2를 결부하여 제 2 실시예에 따른 액정표시장치의 구성 및 작용을 설명하기로 한다.
도 2 및 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 액정표시장치의 제 1 스위치부는 제 1 박막트랜지스터(TFT1) 및 제 2 박막 트랜지스터(TFT2)를 구비하 며, 이 제 1 박막트랜지스터(TFT1)의 게이트단자는 j번째 게이트라인(GLj)에 접속되고, 소스단자는 전단의 제어라인(COLj-1)에 접속되며, 드레인단자는 제 2 박막트랜지스터(TFT2)의 게이트단자에 접속된다. 제 2 박막트랜지스터(TFT2)의 소스단자는 i번째 제 1 데이터라인(DLiA)에 접속되고, 드레인단자는 제 1 화소전극(41)에 접속되어 제 1 데이터라인(DLiA)로부터 제공되는 비디오신호(DA)를 제 1 화소전극(41)에 제공한다.
제 2 스위치부는 제 3 및 제 4 박막트랜지스터(TFT3, TFT4)를 구비한다. 제 3 박막트랜지스터(TFT3)의 게이트단자는 게이트라인(GLj)에 접속되고, 소스단자는 제어라인(COLj)에 접속되며, 드레인단자는 제 4 박막트랜지스터(TFT4)의 게이트단자에 접속된다. 제 4 박막트랜지스터(TFT4)의 소스단자는 제 2 데이터라인(DLiB)에 접속되고, 드레인단자는 제 2 화소전극(43)에 접속되어, 제 2 데이터라인(DLiB)으로부터 제공되는 비디오신호(DA)를 제 2 화소전극(43)에 제공한다.
제 3 스위치부는 제 5 박막트랜지스터(TFT5)를 구비하며, 이 제 5 박막트랜지스터(TFT5)의 게이트단자는 게이트라인(GLj)에 접속되고, 소스단자는 제 2 데이터라인(DLiB)에 접속되며, 드레인단자는 제 3 화소전극(45)에 접속되어, 제 2 데이터라인(DLiB)으로부터 제공되는 비디오신호(DA)를 제 3 화소전극(45)에 공급한다.
본 발명의 제 2 실시예에 따른 액정패널상의 제 1 및 게이트라인군과 액정셀의 배치는 제 1 실시예와 실질적으로 동일하므로 이에대한 상세한 설명은 생략하기로 한다.
도 7은 본 발명의 제 2 실시예에 다른 액정표시장치의 구동파형을 나타낸 도 면이다.
도 7을 참조하면, 데이터라인들(DL1 내지 DLm)에 한 액정셀라인(26)에 공급되는 한 수평주기(1H) 동안의 비디오신호(DA)가 인가된다. 제어라인(COL1 내지 COLn)에는 이 한수평주기(1H)의 1/3의 펄스폭을 갖는 제 1 제어신호(SP1)와 제 2 제어신호(SP2)가 인가된다. 우선, 비디오신호(DA)의 극성이 반전되는 시점(t1)에 전단의 제어라인(COLj-1)에 제 2 제어신호(SP2)가 인가되어, 제 2 제어신호(SP2)의 논리값이 로우(Low)에서 하이(High)로 변한다. 제 2 제어신호(SP2)의 논리값이 하이로 변한 후, 1/3 수평주기의 시간이 경과하면, 현재 단의 제어라인(COLj)에 제 1 제어신호(SP1)가 인가되어, 제 1 제어신호(SP1)의 논리값이 로우에서 하이로 변하고, 이때 전단에 인가되었던 제 2 제어신호(SP2)의 논리값은 하이에서 로우로 변하게 된다. 이 후, 비디오신호(DA)의 극성이 한 수평주기(1H) 경과 후 반전됨과 동시에 현재 단의 제어라인(COLj)에는 제 2 제어신호(SP2)가 인가된다.
반면에, 게이트라인(GLj)에는 제 1 실시예와 달리 한 수평주기(1H)의 펄스폭을 가지는 게이트신호(SP3)가 인가된다. 게이트라인(GLj)에 공급되는 게이트신호(SP3)는 데이터신호(DA)의 인가와 동시에 로우논리값에서 하이논리값으로 변한다. 이후, 한 수평주기(1H)가 경과하여 비디오신호(DA)의 극성이 반전됨과 동시에 후단의 게이트라인(GLj+1)에 다시 게이트신호(SP3)가 인가되고, j번째 게이트라인(GLj)에 인가되었던 게이트신호(SP3)의 논리값은 하이에서 로우로 변하게 된다.
본 발명의 제 2 실시예에 따른 액정표시장치의 구동방법은 도 2, 도 6 및 도 7을 참조하여 설명하기로 한다.
본 발명의 제 2 실시예에 따른 액정표시장치의 구동방법은 우선, 제 1 기간(TA)에 j-1번째 제어라인(COLj-1)에 제 2 제어신호(SP2)가 인가되고, 동시에 j번째 게이트라인(GLj)에 게이트신호(SP3)가 인가된다. 이때, 데이터라인들(DL1A 내지 DLmB)에 정극성(Vh) 비디오신호(DA)가 인가된다. j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)가 j번째 제 1 박막 트랜지스터(TFT1)의 게이트단자로 공급되어 제 1 박막 트랜지스터(TFT1)가 턴-온된다. 제 1 박막 트랜지스터(TFT1)가 턴-온되면, j-1번째 제어라인(COLj-1)에 인가된 제 2 제어신호(SP2)가 제 1 박막 트랜지스터(TFT)의 드레인단자를 통해 제 2 박막 트랜지스터(TFT2)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 제 2 박막 트랜지스터(TFT2)가 턴-온되고, 제 2 박막 트랜지스터(TFT2)의 드레인단자를 통해 i번째 제 1 데이터라인(DLiA)에 인가된 정극성(Vh) 비디오신호(DA)가 제 1 화소전극(41a)에 공급된다.
이어서, 제 2 기간(TB)에는 j-1번째 제어라인(COLj-1)에는 게이트신호가 인가되지 않고, j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)만 유지됨과 아울러, j번째 제어라인(COLj)에 제 1 제어신호(SP1)이 인가된다. 인가된 게이트신호(SP3)는 제 1 박막 트랜지스터(TFT1), 제 3 박막 트랜지스터(TFT3) 및 제 5 박막 트랜지스터(TFT5)의 게이트단자로 공급되어 트랜지스터들(TFT1, TFT3, TFT5)을 턴-온시킨다. 이때, 제 2 박막 트랜지스터(TFT2)는 제 1 박막 트랜지스터(TFT1)의 소스단자로 공급되는 제어신호(SP1, SP2)가 없기 때문에 턴-오프된다. 반면에, 제 3 박막 트랜지스터(TFT3)의 소스단자에는 j번째 제어라인(COLj)에 인가된 제 1 제어신호(SP1)가 공급된다. j번째 제 3 박막 트랜지스터(TFT3)의 소스단자에 공급된 제 1 제어신호(SP1)는 j번째 제 4 박막 트랜지스터(TFT4)의 게이트단자에 공급되어 j번째 제 4 박막 트랜지스터(TFT4)를 턴-온시킨다. j번째 제 4 박막 트랜지스터(TFT4)가 턴-온되면, i번째 제 2 데이터라인(DLiB)로부터 제 4 박막 트랜지스터(TFT4)의 소스단자로 공급된 정극성(Vh) 비디오신호(DA)가 드레인단자와 접속된 제 2 화소전극(43a)에 공급된다. 또한, 게이트신호(SP3)에 의해 제 5 박막 트랜지스터(TFT5)가 턴-온되면, i번째 제 2 데이터라인(DLiB)로부터 공급되는 비디오신호(DA)가 제 5 박막 트랜지스터(TFT5)의 소스단자로 공급된다. j번째 제 5 박막 트랜지스터(TFT5)의 소스단자로 공급된 정극성(Vh) 비디오신호(DA)는 소스단자와 접속된 제 3 화소전극(45a)에 공급된다.
제 3 기간(TC)에는 j번째 제어라인(COLj)에는 게이트신호가 인가되지 않고 j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)만 유지된다. j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)에 의해 제 3 박막 트랜지스터(TFT3)는 턴-온 상태를 유지하지만, 제 3 박막 트랜지스터(TFT3)의 소스단자로 공급되는 제어신호(SP1,SP2)가 없기 때문에 제 4 박막 트랜지스터(TFT4)는 턴-오프된다. 반면에, j번째 게이트라인(GLj)에 인가된 게이트신호(SP3)에 의해 제 5 박막 트랜지스터(TFT5)는 제 2 기간(TB)에 이어 턴-온 상태를 유지하게 된다. 턴-온 상태의 제 5 박막 트랜지스터(TFT5)의 소스단자에는 제 3 기간(TC)에 공급되는 비디오신호(DA)가 공급되고, 공급된 비디오신호(DA)는 제 5 박막 트랜지스터(TFT5)의 드레인단자와 접속된 제 3 화소전극(45a)에 공급된다. 제 3 화소전극(45a)에는 제 3 기간(TC)에 공급된 비디오신호(DA)에 의해 제 2 기간(TB)에 공급된 정극성(Vh) 비디오 신호(DA)에 덮어쓰기가 행해진다.
제 4 기간(TD)에 j번째 제어라인(GLj)에 제 2 제어신호(SP2)가 인가되고, 동시에 j+1번째 게이트라인(GLj+1)에 게이트신호(SP3)가 인가된다. 이때, 데이터라인들(DL1A 내지 DLmB)에 부극성(Vl) 비디오신호(DA)가 인가된다. j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)가 j+1번째 제 1 박막 트랜지스터(TFT1)의 게이트단자로 공급되어 제 1 박막 트랜지스터(TFT1)가 턴-온된다. 제 1 박막 트랜지스터(TFT1)가 턴-온되면, j번째 제어라인(GLj)에 인가된 제 2 제어신호(SP2)가 제 1 박막 트랜지스터(TFT)의 드레인단자를 통해 j+1번째 제 2 박막 트랜지스터(TFT2)의 게이트단자로 공급된다. 공급된 제 2 제어신호(SP2)에 의해 제 2 박막 트랜지스터(TFT2)가 턴-온되고, 제 2 박막 트랜지스터(TFT2)의 드레인단자를 통해 i번째 제 1 데이터라인(DLiA)에 인가된 부극성(Vl) 비디오신호(DA)가 제 1 화소전극(41b)에 공급된다.
이어서, 제 5 기간(TE)에는 j번째 제어라인(COLj)에는 제어신호(SP1, SP2)가 인가되지 않고, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)만 유지됨과 아울러, j+1번째 제어라인(COLj+1)에 제 1 제어신호(SP1)가 인가된다. 인가된 게이트신호(SP3)는 j+1번째 제 1 박막 트랜지스터(TFT1), 제 3 박막 트랜지스터(TFT3) 및 제 5 박막 트랜지스터(TFT5)의 게이트단자로 공급되어 트랜지스터들(TFT1, TFT3, TFT5)을 턴-온시킨다. 이때, j+1번째 제 2 박막 트랜지스터(TFT2)는 제 1 박막 트랜지스터(TFT1)의 소스단자로 공급되는 신호가 없기 때문에 턴-오프된다. 반면에, 제 3 박막 트랜지스터(TFT3)의 소스단자에는 j+1번째 제어라인 (COLj+1)에 인가된 제 1 제어신호(SP1)가 공급된다. j+1번째 제 3 박막 트랜지스터(TFT3)의 소스단자에 공급된 제 1 제어신호(SP1)는 j+1번째 제 4 박막 트랜지스터(TFT4)의 게이트단자에 공급되어 제 4 박막 트랜지스터(TFT4)를 턴-온시킨다. j+1번째 제 4 박막 트랜지스터(TFT4)가 턴-온되면, i번째 제 2 데이터라인(DLiB)로부터 제 4 박막 트랜지스터(TFT4)의 소스단자로 공급된 부극성(Vl) 비디오신호(DA)가 드레인단자와 접속된 j+1번째 제 2 화소전극(43b)에 공급된다. 또한, 게이트신호(SP3)에 의해 j+1번째 제 5 박막 트랜지스터(TFT5)가 턴-온되면, i번째 제 2 데이터라인(DLiB)로부터 공급되는 비디오신호(DA)가 제 5 박막 트랜지스터(TFT5)의 소스단자로 공급된다. j+1번째 제 5 박막 트랜지스터(TFT5)의 소스단자로 공급된 부극성(Vl) 비디오신호(DA)는 드레인단자와 접속된 j+1번째 제 3 화소전극(45b)에 공급된다.
제 6 기간(TF)에는 j번째 제어라인(COLj)과 j+1번째 제어라인(COLj+1)에는 게이트신호가 인가되지 않고 j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)만 유지된다. j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)에 의해 j+1번째 제 3 박막 트랜지스터(TFT3)는 턴-온 상태를 유지하지만, 제 3 박막 트랜지스터(TFT3)의 소스단자로 공급되는 제어신호(SP1, SP2)가 없기 때문에 제 4 박막 트랜지스터(TFT4)는 턴-오프된다. 반면에, j+1번째 게이트라인(GLj+1)에 인가된 게이트신호(SP3)에 의해 j+1번째 제 5 박막 트랜지스터(TFT5)는 제 5 기간(TF)에 이어 턴-온 상태를 유지하게 된다. 턴-온 상태의 제 5 박막 트랜지스터(TFT5)의 소스단자에는 제 6 기간(TF)에 공급되는 부극성(Vl) 비디오신호(DA)가 공급되고, 공급된 비디오신호(DA)는 제 5 박막 트랜지스터(TFT5)와 접속된 j+1번째 제 3 화소전극(45b)에 공급된다. 제 3 화소전극(80)에는 제 6 기간(TF)에 공급된 비디오신호(DA)에 의해 제 5 기간(TE)에 공급된 부극성(Vl) 비디오신호(DA)에 덮어쓰기가 행해진다.
도 8은 본 발명의 제 3 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이다. 제 3 실시예에 따른 액정표시장치는 제어라인군(COL1 내지 COLn)과 연결되는 제 2 게이트드라이버(56), 제 1 게이트드라이버(55)와 제 2 게이트드라이버(56)를 연결하는 제 1 우회배선(57)을 구비하는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 8을 참조하면, 본 발명의 제 3 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(51)과, 액정패널(51)의 데이터라인들(DL1 내지 DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(53)와, 액정패널(51)의 게이트라인들(GL1 내지 GLn) 및 제 2 게이트드라이버(56)에 스캔을 위한 게이트신호(SP2)와 제어신호(SP1, SP2)를 공급하기 위한 게이트드라이버(25), 제 1 게이트드라이버(55)와 게이트라인군(GL1 내지 GLn)을 연결하기 위한 제 2 우회배선군(58) 및 제 1 게이트드라이버(55)와 제 2 게이트드라이버(56)를 연결하기 위한 제 1 우회배선(57)을 구비한다.
제 1 게이트드라이버(55)는 구동시킬 액정셀(미도시)을 선택하기 위한 스캔펄스인 제어신호(SP1, SP2) 및 게이트신호(SP3)를 발생하는 쉬프트레지스터, 쉬프 트레지스터의 출력신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨 쉬프터 및 출력 버퍼를 각각 포함하는 다수의 게이트드라이브 집적회로로 구성된다. 또한, 이 게이트드라이버(55)는 타이밍 제어부로부터의 제어신호에 따라 제어신호(SP1, SP2) 및 게이트신호(SP3)를 발생하여, 제 1 우회배선(57)에는 제 1 제어신호(SP1) 및 제 2 제어신호(SP2)를 한 수직기간동안 한번 공급하고, 제 2 우회배선군(58)에는 한 수평기간마다 게이트신호(SP3)를 공급한다. 이를위해 제 1 게이트드라이버(55)는 제 1 우회배선(57)과 연결되는 제 1 출력단과 제 2 우회배선군(58)과 연결되는 제 2 출력단들을 더 구비한다.
제 2 게이트드라이버(56)은 제 1 우회배선(57)을 통해 제 1 게이트의 제 1 출력단과 접속되며, 한 수직기간마다 한 번씩 제공되는 제 1 및 제 2 제어신호(SP1, SP2)를 제어라인군(COL1 내지 COLn)에 공급한다. 이를위해, 제 2 게이트드라이버(56)은 우측의 하부 유리기판(52b) 상에 형성되고, n개의 스테이지(ST1 내지 STn)로 구성되며, 각 스테이지에는 쉬프트 레지스터, 버퍼 등을 포함하는 회로로 구성된다. 이 제 2 게이트드라이버(56)의 각 스테이지(ST1 내지 STn)는 화소어레이영역(52a)에 형성된 제어라인군(COL1 내지 COLn)의 각 제어라인(COL1 내지 COLn)에 접속되고, 한 수평주기마다 제 1 및 제 2 제어신호(SP1 내지 SP2)를 순차적으로 각 제어라인들(COL1 내지 COLn)에 공급한다. 이에 대한 설명은 후술하기로 한다.
제 1 우회배선(57)은 하부유리기판(52b) 상의 화소어레이(52a)의 주변영역 중 우측과 우측 상단에 형성되어, 제 1 게이트드라이버(55)의 제 1 출력단과 제 2 게이트드라이버(56)를 연결한다.
제 2 우회배선군(58)은 하부유리기판(52b) 상의 화소어레이(52a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 제 1 게이트드라이버(55)의 제 2 출력단들과 게이트라인군(GL1 내지 GLn)을 연결한다. 이로인해, 제 2 우회배선군(58)은 게이트드라이버(55)의 제 2 출력단을 통해 제공되는 게이트신호(SP3)가 게이트라인군(GL1 내지 GLn)에 공급되도록 한다.
제어라인군(COL1 내지 COLn)은 화소어레이(52a) 영역에 데이터라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 제어라인군(COL1 내지 COLn)의 각 제어라인(COL1 내지 COLn)은 각각의 우측 종단에서 제 2 게이트드라이버(56)의 각 스테이지들(ST1 내지 STn)과 접속되어, 이 스테이지들(ST1 내지 STn)로부터 제 1 및 제 2 제어신호(SP1, SP2)를 제공받는다.
게이트라인군(GL1 내지 GLn)은 화소어레이(52a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 게이트라인군(GL1 내지 GLn)의 각 게이트라인(GL1 내지 GLn)은 각각의 좌측 종단에서 제 2 우회배선군(58)의 각 제 2 우회배선(58)과 접속되어, 제 1 게이트드라이버(55)로부터 제공되는 게이트신호(SP3)를 제공받는다.
액정패널(51)은 상부 유리기판(미도시), 하부 유리기판(21b) 및 화소어레이(52a)로 구성된다. 이 액정패널(51)의 상부 유리기판과 하부 유리기판(52b) 사이에 액정분자들이 주입된다. 액정패널(51)의 화소어레이(52a) 영역에 형성된 데이터라인들(DL1 내지 DLm)은 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)과 상호 직교한다. 또한, 액정패널(51)은 데이터라인들(DL1 내지 DLm)과 게 이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)과의 교차부에 형성된 제 1 내지 제 3 스위치부(36, 37, 38) 및 액정셀들을 구비한다. 아울러, 액정패널(51)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(51)의 화소어레이이영역(52a) 이외의 주변부에는 제 1 우회배선(57), 제 2 우회배선군(58) 및 제 2 게이트드라이버(56)가 형성된다.
도 9는 액정패널상의 게이트라인들의 배치와 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 9를 참조하면, 첫 번째 액정셀라인(59)이 형성되고, 그 하단에 게이트라인군(GL1 내지 GLn)의 첫 번째 제 1 게이트라인(GL1)이 형성된다. 형성된, 제 1 게이트라인(GL1)은 화소어레이영역(52a)의 좌측 종단에서 첫 번째 제 2 우회배선(28)과 연결된다. 이 제 1 게이트라인(GL1)의 하단에 이 제 1 게이트라인(GL1)과 평행하게 제어라인군(COL1 내지 COLn) 중 첫 번째 제 1 제어라인(COL1)이 형성된다. 또한, 이 제 1 제어라인(COL1)도 화소어레이영역(52a)의 우측 종단에서 제 2 게이트드라이버(56)의 제 1 스테이지(ST1)와 접속된다.
형성된 제 1 제어라인(COL1)의 하단에는 두 번째 액정셀라인(59)이 형성되고, 이 액정셀라인(59)의 하단에는 위와 같은 방법으로 두 번째 게이트라인(GL2)과 제어라인(COL2)가 형성된다. 이와같은 방법으로, 액정셀들과 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)이 형성된다.
제 2 게이트드라이버(56)의 각 스테이지들(ST1 내지 STn)의 우측에는 타이밍 제어부와 같은 클럭신호 발생원과 연결되는 제 1 및 제 2 클럭신호라인(CL1, CL2)이 순차적으로 형성된다. 각 스테이지들(ST1 내지 STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5..)은 제 1 클럭신호라인(CL1)으로부터 제공되는 클럭신호를 공급받고, 짝수 번째 스테이지들은(ST2, ST4, ST6...)은 제 2 클럭신호라인(CL2)로 부터 클럭신호를 공급받는다. 또한, 각 스테이지(ST1 내지 STn)의 출력단은 제어라인군(COL1 내지 COLn)뿐만 아니라 다음 단의 스테이지의 입력단과 연결된다. 이와같이 구성된 제 2 게이트드라이버(56)의 스테이지들(ST1 내지 STn)은 제 1 게이트드라이버(55)로부터 한 수직기간마다 제공되는 제 1 및 제 2 제어신호(SP1, SP2)를 순차적으로 제어라인군(COL1 내지 COLn)의 각 제어라인(COL1 내지 COLn)에 공급한다.
제 3 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 3 실시예의 구성 중 액정패널의 화소어레이의 구성은 제 2 실시예의 화소 어레이구성과 같이 제 1 내지 제 5 박막트랜지스터(TFT1 내지 TFT5)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
도 10은 본 발명의 제 4 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 11은 본 발명의 제 4 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면이다. 제 4 실시예에 따른 액정표시장치는 게이트라인군(GL1 내지 GLn)과 연결되는 제 2 게이트드라이버(66), 제 1 게이트드라이버(65)와 제 2 게이트드라이버(66)를 연결하는 제 2 우회배선(58) 및 제 1 게이트드라이버(65)와 제어라인군 (COL1 내지 COLn)을 연결하는 제 1 우회배선군(67)을 구비하는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 10을 참조하면, 본 발명의 제 4 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(61)과, 액정패널(61)의 데이터라인들(DL1 내지 DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(63)와, 액정패널(61)의 제어라인들(COL1 내지 COLn)과 제 2 게이트드라이버(66)에 스캔을 위한 게이트신호(SP3)를 공급하기 위한 제 1 게이트드라이버(65), 제 1 게이트드라이버(65)와 제어라인군(COL1 내지 COLn)을 연결하기 위한 제 1 우회배선군(57) 및 제 1 게이트드라이버(65)와 제 2 게이트드라이버(66)를 연결하기 위한 제 2 우회배선(58)을 구비한다.
제 1 게이트드라이버(65)는 구동시킬 액정셀(미도시)을 선택하기 위한 스캔펄스인 제 1 및 제 2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 발생하는 쉬프트레지스터, 쉬프트레지스터의 출력신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨 쉬프터 및 출력 버퍼를 각각 포함하는 다수의 게이트드라이브 집적회로로 구성된다. 또한, 이 제 1 게이트드라이버(65)는 타이밍 제어부로부터의 제어신호에 따라 제 1 및 제 2 제어신호(SP1, SP2) 및 게이트신호(SP3)를 발생하여, 제 1 우회배선군(67)에는 제 1 제어신호(SP1) 및 제 2 제어신호(SP2)를 한 수평기간마다 공급하고, 제 2 우회배선(58)에는 한 수직기간마다 한 번씩 게이트신호(SP3)를 공급한다. 이를위해 제 1 게이트드라이버(65)는 제 1 우회배선군(67)과 연결되는 제 1 출력단들과 제 2 우회배선(68)과 연결되는 제 2 출력단을 더 구비한다.
제 2 게이트드라이버(66)는 제 2 우회배선(68)을 통해 제 1 게이트드라이버(65)의 제 2 출력단과 접속되며, 한 수직기간마다 한 번씩 제공되는 게이트신호(SP3)를 게이트라인군(GL1 내지 GLn)에 공급한다. 이를위해, 제 2 게이트드라이버(66)은 좌측의 하부 유리기판(62b) 상에 형성되고, n개의 스테이지(ST1 내지 STn)로 구성되며, 각 스테이지에는 쉬프트 레지스터, 버퍼 등을 포함하는 회로로 구성된다. 이 제 2 게이트드라이버(56)의 각 스테이지(ST1 내지 STn)는 화소어레이영역(62a)에 형성된 게이트라인군(GL1 내지 GLn)의 각 게이트라인(GL1 내지 GLn)에 접속되고, 한 수평주기마다 한 번씩 게이트신호(SP3)를 각 게이트라인들(GL1 내지 GLn)에 공급한다. 이에 대한 설명은 후술하기로 한다.
제 1 우회배선군(67)은 하부유리기판(62b) 상의 화소어레이(62a)의 주변영역 중 우측과 우측 상단에 형성되어, 제 1 게이트드라이버(65)의 제 1 출력단들과 제어라인군(COL1 내지 COLn)의 각 제어라인들(COL1 내지 COLn)을 연결한다.
제 2 우회배선군(68)은 하부유리기판(62b) 상의 화소어레이(62a)의 주변영역 중 좌측과 좌측 상단에 형성되어, 제 1 게이트드라이버(65)의 제 2 출력단과 제 2 게이트드라이버(66)을 연결한다. 이로인해, 제 2 우회배선군(68)은 게이트드라이버(65)의 제 2 출력단을 통해 제공되는 게이트신호(SP3)가 제 2 게이트드라이버(66)에 공급되도록 한다.
제어라인군(COL1 내지 COLn)은 화소어레이(62a) 영역에 데이터라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 제어라인군(COL1 내지 COLn)의 각 제어라인 (COL1 내지 COLn)은 각각의 우측 종단에서 제 1 우회배선군(67)의 각 제 1 우회배선들(67)과 접속되어, 제 1 우회배선들(67)을 경유하여 제공되는 제 1 및 제 2 제어신호(SP1, SP2)를 공급받는다.
게이트라인군(GL1 내지 GLn)은 화소어레이(62a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 게이트라인군(GL1 내지 GLn)의 각 게이트라인(GL1 내지 GLn)은 각각의 좌측 종단에서 제 2 게이트드라이버(66)의 각 스테이지들(ST1 내지 STn)과 접속되어, 각각의 스테이지들(ST1 내지 STn)로부터 제공되는 게이트신호(SP3)를 공급받는다.
액정패널(61)은 상부 유리기판(미도시), 하부 유리기판(21b) 및 화소어레이(62a)로 구성된다. 이 액정패널(61)의 상부 유리기판과 하부 유리기판(62b) 사이에 액정분자들이 주입된다. 액정패널(61)의 화소어레이(62a) 영역에 형성된 데이터라인들(DL1 내지 DLm)은 제 1 및 게이트라인들(GL1A 내지 GLnA, GL1B 내지 GLnB)과 상호 직교한다. 또한, 액정패널(51)은 데이터라인들(DL1 내지 DLm)과 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(36, 37, 38) 및 액정셀들을 구비한다. 아울러, 액정패널(61)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(61)의 화소어레이이영역(62a) 이외의 주변부에는 제 1 우회배선군(67), 제 2 우회배선(68) 및 제 2 게이트드라이버(66)가 형성된다.
도 20은 제 4 실시예에 따른 액정패널상의 게이트라인들의 배치와 제 2 게이트드라이버를 좀더 자세하게 나타낸 도면이다.
도 9를 참조하면, 첫 번째 액정셀라인(69)이 형성되고, 그 하단에 게이트라인군(GL1 내지 GLn)의 첫 번째 제 1 게이트라인(GL1)이 형성된다. 형성된, 제 1 게이트라인(GL1)은 화소어레이영역(62a)의 좌측 종단에서 제 2 게이트드라이버(68)의 제 1 스테이지(ST1)과 접속된다. 이 제 1 게이트라인(GL1)의 하단에 이 제 1 게이트라인(GL1)과 평행하게 제어라인군(COL1 내지 COLn) 중 첫 번째 제 1 제어라인(COL1)이 형성된다. 또한, 이 제 1 제어라인(COL1)도 화소어레이영역(62a)의 우측 종단에서 제 1 우회배선군(67)의 첫 번째 제 1 우회배선(67)과 연결된다.
형성된 제 1 제어라인(COL1)의 하단에는 두 번째 액정셀라인(69)이 형성되고, 이 액정셀라인(69)의 하단에는 위와 같은 방법으로 두 번째 게이트라인(GL2)과 제 1 제어라인(COL1)가 형성된다. 이와같은 방법으로, 액정셀들과 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)이 형성된다.
각각의 제 2 게이트드라이버(66)의 각 스테이지들(ST1 내지 STn)의 좌측에는 타이밍제어부와 같은 클럭신호 발생원과 연결되는 제 1 및 제 2 클럭신호라인(CL1, CL2)이 순차적으로 형성된다. 각 스테이지들(ST1 내지 STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5..)은 제 1 클럭신호라인(CL1)으로부터 제공되는 클럭신호를 공급받고, 짝수 번째 스테이지들은(ST2, ST4, ST6...)은 제 2 클럭신호라인(CL2)로 부터 클럭신호를 공급받는다. 또한, 각 스테이지(ST1 내지 STn)의 출력단은 제어라인군(GL1A 내지 GLnA)뿐만 아니라 다음 단의 스테이지의 입력단과 연결된다. 이와같이 구성된 제 2 게이트드라이버(66)의 스테이지들(ST1 내지 STn)은 제 1 게이트드라이버(65)로부터 한 수직기간마다 제공되는 게이트신호(SP3)를 순차적으로 게 이트라인군(GL1 내지 GLn)의 각 게이트라인(GL1 내지 GLn)에 공급한다.
제 4 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 4 실시예의 구성 중 액정패널의 화소어레이의 구성은 제 2 실시예의 화소 어레이구성과 같이 제 1 내지 제 5 박막트랜지스터(TFT1 내지 TFT5)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
도 12는 본 발명의 제 5 실시예에 따른 액정표시장치를 간략하게 나타낸 도면이고, 도 13은 제5 실시예에 따른 액정패널을 보다 자세하게 나타낸 도면이다. 제 5 실시예에 따른 액정표시장치는 제어라인군(COL1 내지 COLn)과 연결되는 제 1 게이트드라이버(75) 및 게이트라인군(GL1 내지 GLn)과 연결되는 제 2 게이트드라이버(76)가 하부 유리기판(72b)사에 형성되는 것을 제외하고 실질적으로 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3 및 도 12를 참조하면, 본 발명의 제 5 실시예에 따른 액정표시장치는 액정셀들이 형성된 액정패널(71)과, 액정패널(71)의 데이터라인들(DL1 내지 DLm)에 비디오신호(DA)를 공급하기 위한 데이터드라이버(73)와, 액정패널(71)의 제어라인들(COL1 내지 COLn)에 스캔을 위한 제어신호(SP1, SP2)를 공급하기 위한 제 1 게이트드라이버(75), 액정패널(71)의 게이트라인들(GL1 내지 GLn) 게이트신호(SP3)를 공급하기 위한 제 2 게이트드라이버(76)를 구비한다.
제 1 게이트드라이버(75)는 타이밍제어부(미도시)로부터 공급되는 게이트제어신호(이하, "GDC"라 함)에 의해 구동시킬 액정셀(미도시)을 선택하기 위한 스캔펄스인 제 1 및 제 2 제어신호(SP1, SP2)를 발생하는 쉬프트레지스터, 쉬프트레지스터의 출력신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨 쉬프터 및 출력 버퍼를 각각 포함하는 다수의 게이트드라이브 집적회로로 구성된다. 제 1 게이트드라이버(75)는 다수의 스테이지(ST1 내지 STn)로 구성되며, 타이밍제어부를 포함하는 클럭신호 발생원으로부터 제 1 및 제 2 클럭신호를 공급받는다. 이 제 1 게이트드라이버(75)의 스테이지들(ST1 내지 STn)은 제 1 및 제 2 클럭신호와 GDC 신호에 의해 제 1 및 제 2 제어신호(SP1, SP2)를 발생하여 제어라인군(COL1 내지 COLn)에 공급한다.
제 2 게이트드라이버(76)은 타이밍제어부(미도시)로부터 공급되는 GDC신호에 의해 구동시킬 액정셀(미도시)을 선택하기 위한 스캔펄스인 게이트신호(SP3)를 발생하는 쉬프트레지스터, 쉬프트레지스터의 출력신호를 액정셀의 구동에 적합한 스윙폭으로 변환하기 위한 레벨쉬프터 및 레벨 쉬프터 및 출력 버퍼를 각각 포함하는 다수의 게이트드라이브 집적회로로 구성된다. 제 2 게이트드라이버(76)는 다수의 스테이지(ST1 내지 STn)로 구성되며, 타이밍제어부를 포함하는 클럭신호 발생원으로부터 제 1 및 제 2 클럭신호를 공급받는다. 이 제 1 게이트드라이버(76)의 스테이지들(ST1 내지 STn)은 제 1 및 제 2 클럭신호와 GDC 신호에 의해 게이트신호(SP3)를 발생하여 게이트라인군(GL1 내지 GLn)에 공급한다.
제어라인군(COL1 내지 COLn)은 화소어레이(72a) 영역에 데이터라인들(DL1 내 지 DLm)과 교차하도록 형성된다. 이 제어라인군(COL1 내지 COLn)의 각 제어라인(COL1 내지 COLn)은 각각의 우측 종단에서 제 1 게이트드라이버(75)의 각 스테이지들(ST1 내지 STn)과 접속되어, 이 스테이지들(ST1 내지 STn)로부터 제 1 및 제 2 제어신호(SP1, SP2)를 제공받는다.
게이트라인군(GL1 내지 GLn)은 화소어레이(72a) 영역에 데이트라인들(DL1 내지 DLm)과 교차하도록 형성된다. 이 게이트라인군(GL1 내지 GLn)의 각 게이트라인(GL1 내지 GLn)은 각각의 좌측 종단에서 제 2 게이트드라이버(76)의 각 스테이지들(ST1 내지 STn)과 접속되어, 이 스테이지들(ST1 내지 STn)로부터 제공되는 게이트신호(SP3)를 제공받는다.
액정패널(71)은 상부 유리기판(미도시), 하부 유리기판(72b) 및 화소어레이(72a)로 구성된다. 이 액정패널(71)의 상부 유리기판과 하부 유리기판(72b) 사이에 액정분자들이 주입된다. 액정패널(71)의 화소어레이(72a) 영역에 형성된 데이터라인들(DL1 내지 DLm)은 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)과 상호 직교한다. 또한, 액정패널(71)은 데이터라인들(DL1 내지 DLm)과 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COLn)의 교차부에 형성된 제 1 내지 제 3 스위치부(36, 37, 38) 및 액정셀들을 구비한다. 아울러, 액정패널(71)의 상부 유리기판(미도시) 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고, 이 액정패널(71)의 화소어레이이영역(72a) 이외의 주변부에는 제 1 게이트드라이버(75) 및 제 2 게이트드라이버(76)이 형성된다.
도 13은 제 5 실시예에 따른 액정패널 상에 형성된 제 1 및 제 2 게이트드라 이버를 좀더 자세하게 나타낸 도면이다.
도 13을 참조하면, 첫 번째 액정셀라인(59)이 형성되고, 그 하단에 게이트라인군(GL1 내지 GLn)의 첫 번째 제 1 게이트라인(GL1)이 형성된다. 형성된, 제 1 게이트라인(GL1)은 화소어레이영역(72a)의 좌측 종단에서 제 2 게이트드라이버(76)의 제 1 스테이지(ST1)와 접속된다. 이 제 1 게이트라인(GL1)의 하단에 이 제 1 게이트라인(GL1)과 평행하게 제어라인군(COL1 내지 COLn) 중 첫 번째 제 1 제어라인(COL1)이 형성된다. 또한, 이 제 1 제어라인(COL1)도 화소어레이영역(72a)의 우측 종단에서 제 1 게이트드라이버(75)의 제 1 스테이지(ST1)와 접속된다.
형성된 제 1 제어라인(COL1)의 하단에는 두 번째 액정셀라인(79)이 형성되고, 이 액정셀라인(79)의 하단에는 위와 같은 방법으로 두 번째 게이트라인(GL2)과 제 1 제어라인(COL1)이 형성된다. 이와같은 방법으로, 액정셀들과 게이트라인들(GL1 내지 GLn) 및 제어라인들(COL1 내지 COln)이 형성된다.
제 1 게이트드라이버(75)의 각 스테이지들(ST1 내지 STn)의 우측에는 타이밍제어부와 같은 클럭신호 발생원과 접속되는 제 1 및 제 2 클럭신호라인(CL1, CL2)이 순차적으로 형성된다. 각 스테이지들(ST1 내지 STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5..)은 제 1 클럭신호라인(CL1)으로부터 제공되는 클럭신호를 공급받고, 짝수 번째 스테이지들은(ST2, ST4, ST6...)은 제 2 클럭신호라인(CL2)로 부터 클럭신호를 공급받는다. 또한, 각 스테이지(ST1 내지 STn)의 출력단은 제어라인군(GL1A 내지 GLnA)뿐만 아니라 다음 단의 스테이지의 입력단과 연결된다. 이와같이 구성된 제 1 게이트드라이버(75)의 스테이지들(ST1 내지 STn)은 전단의 스테이지로 부터 제공되는 제 1 및 제 2 제어신호(SP1, SP2)와 제 1 및 제 2 클럭신호를 이용하여 제어라인군(GL1A 내지 GLnA)의 각 제어라인(GL1A 내지 GLnA)과 다음 단의 스테이지에 제 1 및 제 2 제어신호(SP1, SP2)를 공급한다.
또한, 제 2 게이트드라이버(76)의 각 스테이지들(ST1 내지 STn)의 우측에는 타이밍제어부와 같은 클럭신호 발생원과 접속되는 제 1 및 제 2 클럭신호라인(CL1, CL2)이 순차적으로 형성된다. 각 스테이지들(ST1 내지 STn) 중 홀수 번째 스테이지들(ST1, ST3, ST5..)은 제 1 클럭신호라인(CL1)으로부터 제공되는 클럭신호를 공급받고, 짝수 번째 스테이지들은(ST2, ST4, ST6...)은 제 2 클럭신호라인(CL2)로 부터 클럭신호를 공급받는다. 제 2 게이트드라이버(76)의 각 스테이지들(ST1 내지 STn)의 출력단도 제 1 게이트드라이버(75)의 스테이지들과 마찬가지로 다음 단의 스테이지 입력단에 연결된다. 제 2 게이트드라이버(76)의 각 스테이지들은 클럭신호라인들(CL1, CL2)로부터 제공되는 클럭신호와 전단의 스테이지로부터 제공되는 게이트신호를 이용하여 게이트라인군(GL1B 내지 GLnB)과 후단의 스테이지에 게이트신호(SP3)를 공급한다.
제 5 실시예의 액정표시장치의 구동방법은 제 1 실시예의 구동방법과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 본 발명에 따른 제 3 실시예의 구성 중 액정패널의 화소어레이의 구성은 제 2 실시예의 화소 어레이구성과 같이 제 1 내지 제 5 박막트랜지스터(TFT1 내지 TFT5)를 이용하는 것이 가능하며, 이 경우 제 2 실시예의 구동방법을 적용할 수 있다.
상술한 바와 같이, 본 발명의 액정표시장치와 그 구동방법은 동일한 데이터채널을 공유하는 데이터라인과, 그에 따른 다수의 게이트드라이버를 제공함과 아울러, 그 구동방법을 제공함으로서 데이터드라이버와 접속되는 데이터라인의 수를 저감시킬 수 있다. 또한, 본 발명의 액정표시장치와 그 구동방법은 데이터 드라이버의 채널 수를 감소시킴으로 인해 데이터 드라이버 제작 단가를 낮출 수 있으며, 데이터 드라이버와 액정표시장치 사이의 라인수를 감소 시킴으로서 패널 라인 마진을 확보하는 것이 가능해진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
Claims (16)
- 데이터라인과 게이트라인 및 제어라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서,제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과;각각 상기 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와;다수의 출력단자들을 통하여 상기 게이트라인군 및 제어라인군에 스캔펄스를 공급하는 게이트드라이버와;상기 주변영역의 제 1 측을 우회하여 상기 제어라인군의 제어라인들과 상기 게이트드라이버의 제 1 출력단자들을 연결하는 제 1 우회배선군과;상기 주변영역의 제 2 측을 우회하여 상기 게이트라인군의 게이트라인들과 상기 게이트드라이버의 제 2 출력단자들을 연결하는 제 2 우회배선군과;상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와;상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와;상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된 것을 특징으로 하는 액정표시장치.
- 데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서,제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과;각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군과;상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와;다수의 출력단자들을 통하여 상기 게이트라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 제 1 게이트드라이버와;상기 제어라인군의 제어라인들에 연결되는 스테이지들을 구비하고, 상기 스타트펄스에 의해 상기 제어라인들에 스캔펄스를 공급하기 위한 제 2 게이트드라이버와;상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력 단자와 상기 제 2 게이트드라이버를 연결하는 제 1 우회배선과;상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자들과 상기 게이트라인군의 게이트라인들을 연결하는 제 2 우회배선군과;상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와;상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와;상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 3 항에 있어서,상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된 것을 특징으로 하는 액정표시장치.
- 제 3 항에 있어서,상기 제 2 게이트드라이버는 상기 주변영역 상의 우측에 형성되고,상기 제 2 우회배선군은 상기 주변영역 상의 좌측에 형성되는 것을 특징으로 하는 액정표시장치.
- 데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지는 액정표시장치에 있어서,제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과;각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군과;상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와;다수의 출력단자들을 통하여 상기 제어라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 제 1 게이트드라이버와;상기 게이트라인군의 게이트라인들에 연결되는 스테이지들을 구비하고, 상기 스타트펄스에 의해 상기 게이트라인들에 스캔펄스를 공급하기 위한 제 2 게이트드라이버와;상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자들과 상기 제어라인군의 제어라인들을 연결하는 제 1 우회배선군과;상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자와 상기 제 2 게이트드라이버를 연결하는 제 2 우회배선과;상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터 의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와;상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와;상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 6 항에 있어서,상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된 것을 특징으로 하는 액정표시장치.
- 제 6 항에 있어서,상기 제 2 게이트드라이버는 상기 주변영역 상의 좌측에 형성되고,상기 제 1 우회배선은 상기 주변영역상의 우측에 형성되는 것을 특징으로 하는 액정표시장치.
- 데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영 역의 주변에 형성되는 주변영역을 가지고 클럭신호 발생원으로부터의 클럭신호를 제공받는 액정표시장치에 있어서,제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍과;각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군과;상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버와;상기 주변영역 상의 제 1 측에 형성되고, 상기 제어라인군의 제어라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 제어라인들에 스캔펄스를 공급하는 제 1 게이트드라이버와;상기 주변영역 상의 제 2 측에 형성되고, 상기 게이트라인군의 게이트라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 게이트라인들에 스캔펄스를 공급하기 위한 제 2 게이트드라이버와;상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 제 1 스위치소자와;상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 제 2 스위치소자와;상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 제 3 스위치소자를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 9 항에 있어서,상기 제어라인군에 포함된 제어라인과 상기 게이트라인군에 포함된 게이트라인이 쌍을 이루어 수직방향에서 인접한 셀들 사이에 형성된 것을 특징으로 하는 액정표시장치.
- 제 9 항에 있어서,상기 제 1 측은 상기 주변영역상의 우측이고, 상기 제 2 측은 상기 주변영역 상의 좌측인 것을 특징으로 하는 액정표시장치.
- 데이터라인과 게이트라인 및 제어라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버 및 다수의 출력단자들을 통하여 상기 게이트라인군 및 제어라인군에 스캔펄스를 공급하는 게이트드라이버를 구비하는 액정표시장치의 구동방법에 있어서,제 1 우회배선군을 이용하여 상기 주변영역의 제 1 측을 우회하여 상기 제어라인군의 제어라인들과 상기 게이트드라이버의 제 1 출력단자들을 연결하는 단계와;제 2 우회배선군을 이용하여 상기 주변영역의 제 2 측을 우회하여 상기 게이트라인군의 게이트라인들과 상기 게이트드라이버의 제 2 출력단자들을 연결하는 단계와;제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와;제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와;제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
- 데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군 및 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버를 구비하는 액정표시장치의 구동방법에 있어서,제 1 게이트드라이버를 이용하여 다수의 출력단자들을 통해 상기 게이트라인 군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 단계와;상기 제어라인군의 제어라인들에 연결되는 다수의 스테이지를 구비하는 제 2 게이트드라이버를 이용하여, 상기 스타트펄스에 의해 상기 제어라인들에 스캔펄스를 공급하는 단계와;제 1 우회배선을 이용하여 상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자와 상기 제 2 게이트드라이버를 연결하는 단계와;제 2 우회배선을 이용하여 상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자들과 상기 게이트라인군의 게이트라인들을 연결하는 단계와;제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와;제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와;제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
- 데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정 셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군 및 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버를 구비하는 액정표시장치의 구동방법에 있어서,제 1 게이트드라이버를 이용하여 다수의 출력단자들을 통해 상기 제어라인군에 스캔펄스를 공급하고, 스타트펄스를 발생하는 단계와;상기 게이트라인군의 게이트라인들에 연결되는 스테이지들을 구비하는 제 2 게이트드라이버를 이용하여, 상기 스타트펄스에 의해 상기 게이트라인들에 스캔펄스를 공급하는 단계와;상기 제 1 우회배선군을 이용하여 상기 주변영역의 제 1 측을 우회하여 상기 제 1 게이트드라이버의 제 1 출력단자들과 상기 제어라인군의 제어라인들을 연결하는 단계와;제 2 우회배선을 이용하여 상기 주변영역의 제 2 측을 우회하여 상기 제 1 게이트드라이버의 제 2 출력단자와 상기 제 2 게이트드라이버를 연결하는 단계와;제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와;제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와;제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
- 데이터라인과 게이트라인에 의해 정의되는 화소영역에 제 1 내지 제 3 액정셀들이 형성되고 상기 액정셀들이 형성된 유효 어레이 영역과 상기 유효어레이 영역의 주변에 형성되는 주변영역을 가지고 클럭신호 발생원으로부터의 클럭신호를 제공받으며, 제 1 데이터라인과 제 2 데이터라인을 포함한 다수의 데이터라인쌍, 각각 상기 데이터라인쌍과 교차하며, 제어라인군 및 게이트라인군 및 상기 게이터라인쌍에 비디오신호를 공급하기 위한 데이터드라이버를 구비하는 액정표시장치의 구동방법에 있어서,제 1 게이트드라이버를 이용하여 상기 주변영역 상의 제 1 측에 형성되고, 상기 제어라인군의 제어라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 제어라인들에 스캔펄스를 공급하는 딘계와;제 2 게이트드라이버를 이용하여 상기 주변영역 상의 제 2 측에 형성되고, 상기 게이트라인군의 게이트라인들에 연결되는 다수의 스테이지들을 구비하며, 상기 클럭신호에 의해 상기 게이트라인들에 스캔펄스를 공급하는 단계와;제 1 스위치소자를 이용하여 상기 제어라인군에 포함된 어느 한 제어라인과 상기 게이트라인군에 포함된 어느한 게이트라인으로부터의 스캔펄스에 응답하여 상 기 제 1 데이터라인으로부터의 비디오신호를 상기 제 1 액정셀에 공급하는 단계와;제 2 스위치소자를 이용하여 상기 게이트라인군에 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 2 액정셀에 공급하는 단계와;제 3 스위치소자를 이용하여 상기 게이트라인군 포함된 게이트라인으로부터의 스캔펄스에 응답하여 상기 제 2 데이터라인으로부터의 비디오신호를 상기 제 3 액정셀에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
- 제 12 항, 제 13항, 제 14 항 또는 제 15항에 있어서,상기 스캔펄스는상기 비디오신호가 공급되는 한 수평주기의 1/3의 펄스폭을 가지는 제 1 및 제 2 제어신호와,한 수평주기의 2/3 또는 동주기 펄스폭을 가지는 제 3 게이트신호를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
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Applications Claiming Priority (1)
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| KR1020040108451A KR101096709B1 (ko) | 2004-12-18 | 2004-12-18 | 액정표시장치 및 그 구동방법 |
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-
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| KR101096709B1 (ko) | 2011-12-22 |
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