KR101096634B1 - 적응적 슬라이서 임계값 생성 방법 및 시스템 - Google Patents

적응적 슬라이서 임계값 생성 방법 및 시스템 Download PDF

Info

Publication number
KR101096634B1
KR101096634B1 KR1020067012456A KR20067012456A KR101096634B1 KR 101096634 B1 KR101096634 B1 KR 101096634B1 KR 1020067012456 A KR1020067012456 A KR 1020067012456A KR 20067012456 A KR20067012456 A KR 20067012456A KR 101096634 B1 KR101096634 B1 KR 101096634B1
Authority
KR
South Korea
Prior art keywords
minimum
value
maximum
slicer threshold
signal
Prior art date
Application number
KR1020067012456A
Other languages
English (en)
Other versions
KR20060120219A (ko
Inventor
더 투이즌 롤랜드 매티우스 마리아 헨드리쿠스 반
요안 보우벳
Original Assignee
에스티 에릭슨 에스에이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티 에릭슨 에스에이 filed Critical 에스티 에릭슨 에스에이
Publication of KR20060120219A publication Critical patent/KR20060120219A/ko
Application granted granted Critical
Publication of KR101096634B1 publication Critical patent/KR101096634B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/062—Setting decision thresholds using feedforward techniques only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Abstract

수신된 신호의 최대 및 최소값의 평균으로부터 적응적 슬라이서 임계값이 도출되며, 본 발명의 방법은, 몇 개의 검출된 최대값을 평균하는 단계(86)와, 이들 평균 최소 및 최대값으로부터 슬라이서 임계값을 계산하는 단계(86)를 포함한다.

Description

적응적 슬라이서 임계값 생성 방법 및 시스템{A METHOD AND A SYSTEM FOR GENERATING AN ADAPTIVE SLICER THRESHOLD}
본 발명은 적응적 슬라이서 임계값을 생성하는 방법 및 시스템에 관한 것이다.
보다 구체적으로, 본 발명은 적응적 슬라이서 임계값을 생성하는 방법에 관한 것으로서, 이러한 방법은,
- 적어도 2 기간에 대해 사전결정된 기간에 걸쳐 신호의 최대값을 검출하는 단계와,
- 적어도 2 기간에 대해 사전결정된 기간에 걸쳐 신호의 최소값을 검출하는 단계를 포함한다.
복조된 이진 신호를 이용한 데이터 통신은 다양한 응용, 예를 들면, DECT(Digital European Cordless Telecommunication) 또는 블루투스(Bluetooth)와 같은 무선 시스템에서, 높은 레이트로 발생된다. 그러한 이진 데이터 통신 시스템에서, 수신기를 이용하여 송신기로부터 이진 신호를 수신한다. 많은 경우에, 수신된 신호는 낮은 레벨의 신호이며, 잡음 및/또는 지터(jitter)가 수반된다. 때때로, 통상적으로 이진수 1을 나타내는 개별적인 직사각형 펄스의 진정한 이진 특성은 잡음에 의해 부분적으로 불명확해질 수 있으므로, 수신기의 출력이 인가되는 신호 처리 장치에 악영향을 미치는 데이터 에러를 초래하게 된다.
수신기를 통과하는 이진 신호가 다른 장치 부분에 공급되기 전에 정확하게 리캡쳐하는 능력을 개선하기 위해, 슬라이싱 기법이 이용된다. 이러한 기법은 수신된 이진 신호를 그 진폭의 중간점, 즉, 그 최대값과 최소값 사이 부근의 레벨에서 슬라이싱하는 것을 포함한다. 슬라이싱 레벨 위에서 나타나는 수신된 이진 신호의 부분은, 예를 들면, 이진수 1에 대응하고, 슬라이싱 레벨 이하의 부분은 이진수 0에 대응한다. 이러한 슬라이싱 기법은 슬라이서 회로에 의해 수행된다. 슬라이서 회로에 의해 이용된 슬라이싱 레벨을 슬라이서 임계값이라고 부른다. 이러한 슬라이서 임계값은 수신된 이진 신호로부터 생성되어야 한다.
전형적으로, 슬라이서 임계값은 이진 신호 진폭의 중간점이 되도록 변화되며, 그러한 중간점은 수신된 이진 신호의 하나의 최대값 및 하나의 최소값의 평균이 되도록 계산된다. 그러한 방법은 WO 03/039060에 개시되어 있다.
최대 및 최소값은 절대값이다. 따라서, 슬라이서 임계값은 잡음에 민감한데, 특히, 잡음이 수신된 이진 신호에 큰 피크를 도입하는 경우에 그러하며, 그러한 피크는 슬라이서 임계값을 직접적으로 변화시킬 것이다.
따라서, 잡음에 덜 민감한 슬라이서 임계값을 생성하는 방법이 필요하다.
발명의 개요
따라서, 본 발명은 목적은 개선된 잡음 비민감성(noise insensibility)을 갖는 적응적 슬라이서 임계값을 생성하는 방법을 제공하는 것이다.
이하의 목적 및 다른 목적의 관점에서, 본 발명에 따른 방법이 제공되며, 이러한 방법은,
- 몇 개의 검출된 최대값을 평균하고, 몇 개의 검출된 최소값을 평균하는 단계와,
- 이들 평균 최대 및 최소값으로부터 슬라이서 임계값을 계산하는 단계를 포함한다.
상기 방법에서, 슬라이서 임계값은 몇 개의 최대값 및 몇 개의 최소값의 평균으로부터 계산된다. 따라서, 슬라이서 임계값은 잡음에 덜 민감하다.
청구항 2에 정의된 바와 같은 특징은, 본 방법이 복잡한 누설 함수(leakage function)에 대한 필요성을 제거한다는 이점을 갖는다.
청구항 3 및 4에 정의된 바와 같은 특징은, 본 방법이 슬라이싱될 이진 신호의 레벨 변화에 대한 보다 빠른 시간 응답 뿐만 아니라, 우수한 잡음 비민감성을 초래한다는 이점을 갖는다.
청구항 5 및 6의 특징은, 이진 신호에서의 긴 논리 0 또는 논리 0 시퀀스의 경우에, 슬라이서 임계값이 영향을 받지 않는다는 이점을 갖는다.
청구된 방법의 다른 특징들은 종속항에서 인용된다.
또한, 본 발명은 상기 방법에 따라 적응적 슬라이서 임계값을 생성하는 시스 템에 관한 것이다.
도 1은 본 발명에 따라 적응적 슬라이서 임계값을 생성하는 시스템의 개략도이다.
도 2는 본 발명에 따라 적응적 슬라이서 임계값을 생성하는 방법의 흐름도이다.
도 3은 슬라이싱될 이진 신호의 시간 전개에 대한 그래프이다.
도 1은 블루투스 무선 통신 시스템에서 이용하기 위한 무선 수신기(2)를 도시한다. 수신기(2)의 요소들은, 본 발명을 이해하는데 필요한 것만을 도시한다.
변조된 무선 신호를 수신하기 위해, 수신기(2)는 안테나(4)와, 수신된 무선 신호를 복조하기 위한 복조기(6)와, 적응적 슬라이서 임계값을 생성하기 위한 회로(10)와, 회로(10)에 의해 생성된 슬라이서 임계값에 따라 이진 신호를 슬라이싱할 수 있는 슬라이서 회로(12)를 포함한다.
복조기(6)는 수신된 변조 신호를, 회로(10)의 제 1 입력으로 인가되는 복조된 수신 신호로 변환하도록 설계된다. 복조된 신호는, 하나의 상태로부터 다른 상태로의 전이에 의해 분리되는 2 상태 신호인 이진 신호이다.
도 3의 그래프의 곡선(16)은 그러한 이진 신호의 예에 대한 시간 전개를 나타낸다. x축은 마이크로초 눈금이 매겨지며, y축은 이진 신호의 진폭을 나타내는 것으로서, -20으로부터 30까지 눈금이 매겨진다.
전형적인 블루투스 무선 통신 시스템에서, 수신된 메시지는, 예를 들면, 4 비트의 프리앰블(preamble)로 시작된다. 여기서, 도시된 프리앰블은 4와 8 마이크로초 사이에 발생되며, 이진 시퀀스 "1010"으로 이루어진다. 블루투스 무선 시스템에서, 1 비트 기간은 1㎲와 동일하다.
프리앰블 이후에, 수신된 메시지는 액세스 코드 및 다른 정보를 포함한다. 도 3의 그래프에서는, 단지 14개의 제 1 비트의 액세스 코드만이 도시된다.
메시지가 없는 경우에, 수신기(2)는 잡음을 수신한다. 수신기(2)가 잡음만을 수신하는 경우의 이진 신호 전개의 예는, 도 3의 그래프에서 0과 4 마이크로초 사이에 도시된다.
복조기(6) 및 슬라이서 회로(12)는 통상적인 것이며, 이하에서 상세히 기술되지 않을 것이다.
회로(10)는 과도 샘플링된 클록 신호를 수신하는 제 2 입력 및 슬라이서 임계값을 출력하기 위해 슬라이서 회로에 접속된 출력을 갖는다.
회로(10)는 제 1 입력에 접속된 최대 피크 검출기(20) 및 최소 피크 검출기(22)를 갖는다.
검출기(20, 22)는 1 비트 기간에 걸쳐 최대 피크 및 최소 피크를 각각 검출하도록 설계된다.
최대 피크 및 최소 피크는, 1차 도함수(first-order derivative)가 0인 곡선(16)의 포인트들에 대응한다. 최대 피크의 경우, 2차 도함수는 음(negative)인 반면, 최소 피크의 경우 2차 도함수는 양(positive)이다.
도 3의 그래프에서, 이진 신호의 피크들은 0 내지 17로 연속적으로 번호가 부여된다.
1 비트 기간에 걸쳐 최대 피크를 검출하기 위해, 검출기(20)는 이진 신호의 이전의 값 및 이후의 값이 피크 값보다 작은 경우에 피크를 검출하여, 이러한 1 비트 기간에 걸쳐 검출된 가장 높은 피크 값을 유지한다.
마찬가지로, 검출기(22)는 이진 신호의 이전의 값 및 이후의 값이 피크 값보다 높은 경우에 피크를 검출하여, 이러한 1 비트 기간에 걸쳐 검출된 가장 작은 피크 값을 유지한다.
검출기(20, 22)는 최대 및 최소의 검출 피크 값을 유지하며, 각각의 출력으로 출력하도록 배열된다.
4개의 연속적인 최대 피크 값 및 4개의 연속적인 최소 피크 값을 저장하기 위해, 회로(10)는 FIFO(First In First Out) 기법에 따라 배열된 2개의 메모리(24, 26)를 포함한다. 예를 들어, 각각의 메모리는 4셀 시프트 레지스터로 실현된다. 따라서, 시프트 레지스터(24, 26)는 가장 최근에 저장된 값이 가장 오래된 값을 대체하도록 동작한다.
검출기(20)의 출력은 시프트 레지스터(24)의 입력에 접속되고, 검출기(22)의 출력은 시프트 레지스터(26)의 입력에 접속된다.
슬라이서 임계값을 계산하기 위해, 회로(10)는 평균화 유닛(28)을 가지며, 평균화 유닛(28)은 시프트 레지스터(24, 26)의 출력에 각각 접속된다. 평균화 유닛(28)은 시프트 레지스터(24)의 각각의 셀에 저장된 4개의 값의 평균 및 시프트 레지스터(26)의 각각의 셀에 저장된 4개의 값의 평균을 계산할 수 있다. 계산된 평균은 유닛(28)에 의해 슬라이서 회로(12)로, 슬라이서 임계값으로서 출력된다.
이진 신호가 잡음을 갖는 경우에도, 이진 신호에서의 긴 논리 "1" 또는 "0" 시퀀스에 독립적인 슬라이서 임계값을 계산하기 위해, 회로(10)는 비트 레벨 검출기(30)를 갖는다. 검출기(30)는 비트 레벨 변화가 발생한 경우에만, 시프트 레지스터(24, 26) 내의 새로운 값 저장을 활성화하도록 설계된다.
그렇게 하기 위해, 검출기(30)는 2개의 메모리 버퍼(32, 34)를 포함한다. 버퍼(32)는 이전의 최대 검출 피크 값을 저장하도록 설계되며, 검출기(20)의 출력에 접속된다.
버퍼(34)는 이전의 최소 검출 피크 값을 저장하도록 설계되며, 검출기(22)의 출력에 접속된다.
이전의 피크 값은 시프트 레지스터(24 또는 26)에서의 가장 최근에 저장된 피크 값을 나타낸다.
이진 신호에서의 상승 경사 또는 하강 경사를 검출하도록 설계된 경사 검출기(36)는 버퍼(32, 34)와 관련되며, 검출기(20, 22)의 출력에 접속된다.
상승 경사를 검출하기 위해, 경사 검출기는 현재의 최대 피크 값을, 검출기(20)의 출력에 존재하는 경우, 버퍼(34)에 저장된 이전의 최소 피크 값과 비교한다. 상승 경사는 현재의 최대 피크 값이 이전의 최소 피크 값에 사전결정된 임계값을 더한 것보다 높은 경우에만 검출된다.
하강 경사를 검출하기 위해, 경사 검출기는 현재의 최소 피크 값을, 검출기(22)의 출력에 존재하는 경우, 버퍼(32)에 저장된 이전의 최대 피크 값과 비교한다. 하강 경사는 이전의 최대 피크 값이 현재의 최소 피크 값에 사전결정된 임계값을 더한 것보다 높은 경우에만 검출된다.
상승 경사 또는 하강 경사가 검출되는 경우, 검출기(36)는 제 1 출력 및 제 2 출력에 논리 1을 각각 생성한다.
검출기(36)의 제 1 출력은 AND 게이트(40)의 제 1 입력에 접속된다. 검출기(36)의 제 2 출력은 AND 게이트(42)의 제 1 입력에 접속된다.
게이트(40, 42)의 제 2 입력들은 각각 1 비트 기간 카운터(46)에 접속된다.
AND 게이트(40)의 출력은 시프트 레지스터(24)의 클록 입력에 접속되고, AND 게이트(42)의 출력은 시프트 레지스터(26)의 클록 입력에 접속된다. 따라서, 1 비트 기간의 끝에서 검출기(36)에 의해 상승 경사가 검출되는 경우, 시프트 레지스터(24)가 활성화되어, 검출기(20)에 의해 유지된 현재의 최대 피크 값을 저장한다.
마찬가지로, 1 비트 기간의 끝에서 검출기(36)에 의해 하강 경사가 검출되는 경우, 시프트 레지스터(26)가 활성화되어, 검출기(22)에 의해 유지된 현재의 최소 피크 값을 저장한다.
또한, 게이트(40, 42)의 출력은 버퍼(32, 34)의 저장 활성화 입력에 각각 접속된다.
또한, 카운터(46)는 검출기(20, 22)의 리셋 입력에 접속되어, 각각의 1 비트 기간의 끝에서 이들 검출기를 리셋한다.
카운터(46)는 회로(10)에 의해 수신된 과도 샘플링된 클록을 이용하여 1 비트 기간을 카운트한다.
이제, 도 2를 참조하여 수신기(2)가 동작하는 방법을 설명할 것이다.
먼저, 단계(60)에서, 잡음 또는 메시지가 안테나(4)를 통해 수신되어, 필터링된 후, 복조기(6)로 송신된다.
단계(62)에서, 복조기(6)는 수신된 신호를 복조하여, 대응하는 이진 신호를 회로(10)로 송신한다.
단계(64)에서, 회로(10)는 수신된 이진 신호로부터, 슬라이서 회로(12)로 전달되는 슬라이서 임계값을 생성한다.
보다 정확하게, 단계(64)에서, 검출기(20)는 동작(70) 동안에, 현재의 1 비트 기간에 대한 이진 신호의 최대 피크 값을 검출한다. 현재의 최대 피크가 현재의 1 비트 기간 동안에 검출된다면, 최대 피크의 값이 그의 출력에서 유지된다.
병행하여, 검출기(22)는 동작(72)에서, 현재의 1 비트 기간 동안의 이진 신호의 최소 피크 값을 검출한다. 현재의 최소 피크가 현재의 1 비트 기간 동안에 검출된다면, 그 값이 그의 출력에서 유지된다.
현재의 1 비트 기간 동안에 현재의 최대 또는 최소 피크 값이 검출되지 않는다면, 대응하는 검출기(20 또는 22)에 의해 어떠한 값도 출력되지 않는다.
동작(74) 동안, 검출기(20)의 출력에서 유지된 현재의 최대 피크 값은, 만약 존재하는 경우, 경사 검출기(36)에 의해, 버퍼(34)에 저장된 이전의 최소 피크 값과 비교된다. 이전의 최소 피크 값보다 현저하게 높은 현재의 최대 피크 값이 존재한다면, 검출기(36)는 논리 1을 게이트(40)의 제 1 입력으로 송신한다. 그러므로, 현재의 1 비트 기간의 끝에서, 시프트 레지스터(24)가 활성화되어, 동작(76) 동안, 현재의 최대 피크 값을 저장하고, 가장 오래된, 저장된 최대 피크 값을 소거한다.
현재의 1 비트 기간 동안 최대 피크가 검출되지 않거나 또는 현재의 최대 피크 값과 이전의 최소 피크 값 사이의 차이 값이 사전결정된 임계값보다 높지 않으면, 검출기(36)는 논리 "0"을 게이트(40)로 송신하며, 시프트 레지스터(24)는 활성화되지 않는다. 따라서, 상승 경사가 검출되지 않는 경우, 시프트 레지스터(24)에는 새로운 최대 피크 값이 저장되지 않는다.
또한, 검출기(36)는, 동작(80) 동안, 현재의 최소 피크 값을, 만약 존재하는 경우, 버퍼(32)에 저장된 이전의 최대 피크 값과 비교한다.
현재의 1 비트 기간 동안 현재의 최소 피크가 검출되었다면, 그 값은 이전의 최대 피크의 값보다 현저하게 낮으며, 검출기(36)는 논리 "1"을 게이트(42)의 제 1 입력으로 송신한다. 따라서, 시프트 레지스터(26)는, 동작(82) 동안, 현재의 1 비트 기간의 끝에서 활성화된다. 그러므로, 현재의 최소 피크 값은 시프트 레지스터(26)에 저장되고, 가장 오래된, 저장된 최소 피크 값은 소거된다.
상승 경사에 대한 것과 유사한 방법으로, 하강 경사가 검출되지 않는 경우, 시프트 레지스터(24)에는 새로운 최소 피크 값이 저장되지 않는다.
현재의 1 비트 기간의 끝에서, 검출기(20, 22, 36)는 리셋되며, 다음의 1 비트 기간에 대해 동작(70 내지 82)이 다시 반복된다.
모든 1 비트 기간에 대해, 하나의 평균 최대 피크 값 및 하나의 평균 최소 피크 값이 계산되고, 유닛(28)에 의해 이용되어, 동작(86) 동안에 슬라이서 임계값의 값이 계산된다. 예를 들어, 슬라이서 임계값은 이하의 관계를 이용하여 하나의 동작에서 계산된다.
SS=(Max1 + Max2 + Max3 + Max4 + Min1 + Min2 + Min3 + Min4)/8
여기서,
SS는 슬라이서 임계값이고,
Max1 내지 Max4는 시프트 레지스터(24)에 저장된 4개의 최대 피크 값이고,
Min1 내지 Min4는 시프트 레지스터(26)에 저장된 4개의 최소 피크 값이다.
그 후, 단계(90)에서, 계산된 슬라이서 임계값은 슬라이서 회로(12)에 설정된다.
단계(92)에서, 슬라이서 회로(12)는 슬라이서 임계값을 이용하여, 이진 신호에서 논리 "1" 또는 논리 "0"을 식별한다.
적응적 슬라이서 임계값을 생성하는 전술한 방법의 이점을 완전하게 이해하기 위해, 도 3의 곡선(16)에 의해 도시된 이진 신호의 특정한 경우의 수치적인 예가 이하에 제공될 것이다.
도 3에서, 곡선(100) 및 곡선(102)은 검출기(36)에 의해 생성된 하강 경사 신호 및 상승 경사 신호 각각의 시간 전개를 나타낸다.
이하의 표는, 도 3의 그래프에서 도시된 22개의 1 비트 기간에 대한 하강 경사 또는 상승 경사를 검출하는데 이용된 회로(10) 요소의 상이한 값들을 포함한다.
보다 정확하게, 제 1 열은 도 3의 그래프상에 도시된 1 비트 기간의 번호를 포함한다.
제 2 및 제 3 열은 이전 및 현재의 최대 피크 값을 각각 포함한다.
제 4 및 제 5 열은 이전 및 현재의 최소 피크 값을 각각 포함한다.
마지막으로, 제 7 및 제 8 열은 경사 검출기(36)에 의해 각각 생성된 하강 경사 신호 및 상승 경사 신호의 값을 포함한다.
표에서, 현재의 최대 피크 값은, 현재의 최대 피크 값이 현재의 1 비트 기간 동안에 발생되지 않는 경우, "no max" 라는 용어로 대체된다. 마찬가지로, 현재의 최소 피크 값은, 최소 피크 값이 현재의 1 비트 기간 동안에 발생되지 않는 경우, "no min" 이라는 용어로 대체된다.
"피크 X" 라는 용어는 곡선(16)에 도시된 피크 번호 X를 나타낸다.
Figure 112006044100313-pct00001
1 비트 기간 nO2 동안에는, 피크 3의 값은 이전의 최소 피크(피크 0)의 값과 동일하기 때문에, 상승 경사가 검출되지 않음을 주지해야 한다.
1 비트 기간 nO9 및 1 비트 기간 nO11 동안에는, 시프트 레지스터(24) 또는 시프트 레지스터(26)가 활성화되지 않는데, 그 이유는, 이것이 긴 논리 "1" 시퀀스 및 긴 논리 "0" 시퀀스에 각각 대응하기 때문이다. 따라서, 긴 논리 "1" 또는 "0" 시퀀스에 대응하는 이진 신호의 진폭이 잡음으로 인해 변화된다고 해도, 예를 들면, 단지 하나의 최대 또는 최소 피크 값만이 저장된다. 따라서, 생성된 슬라이서 임계값은 이진 신호에서의 긴 논리 "1" 또는 "0" 시퀀스에 민감하지 않다.
이하의 표 2는 곡선(16)의 특정한 경우의 슬라이서 임계값의 계산을 도시한다.
제 1 열은 1 비트 기간 번호를 포함한다.
제 2 내지 제 5 열은 시프트 레지스터(24)에 저장된 4개의 마지막 최대 피크 값을 포함한다.
제 6 내지 제 9 열은 시프트 레지스터(26)에 저장된 4개의 마지막 최소 피크 값을 포함한다.
마지막 열은 유닛(28)에 의해 계산된 슬라이서 임계값의 값을 포함한다.
Figure 112006044100313-pct00002
첫째, 잡음으로 인해 큰 피크가 발생된다면, 실행 평균(running average)을 이용하는 것으로 인해, 슬라이서 임계값에 대한 그것의 영향은 제한됨을 알 수 있다. 따라서, 잡음 비민감성이 증가된다.
둘째, 슬라이서 임계값은 이진 신호 레벨이 수정되는 경우에 신속하게 증가 또는 감소될 수 있는데, 그것은, 단지 4개의 값을 이용하여 평균 최대 피크 값 및 평균 최소 피크 값을 계산하기 때문이다. 그러므로, 적어도 8개의 1 비트 기간의 기간 이후에, 프리앰블 이전에 제공된 잡음의 영향은 거의 제거된다. 따라서, 생성된 슬라이서 임계값은 프리앰블에 선행하는 잡음에 민감하지 않다.
셋째, 실행 평균을 이용하는 것으로 인해, 평균 최대 피크 값 및 평균 최소 피크 값은 정기적으로 갱신되므로, WO 03/039060에 기술된 바와 같은 느리고 복잡한 누설 함수가 더 이상 필요하지 않다. 누설 함수는 경과 시간의 함수로서 마지막 최대값을 감소시키고, 마지막 최소값을 증가시키는데 이용되는 시변 함수이다.
여기서, 본 방법은, 평균 최대 피크 값 또는 평균 최소 피크 값이 4개의 값을 이용하여 계산되는 특정한 경우에 대해 기술되었다. 이러한 4개의 값의 수는 잡음 비민감성과 이진 신호 레벨 변화에 대한 회로(10)의 응답 시간 사이의 최적의 해결책으로서 결정되었다. 4라는 값은 블루투스 무선 통신 시스템에 대해 특히 적합하다. 그러나, 수용가능한 다른 값의 범위는 2 내지 6이다. DECT 또는 블루투스와 같은 무선 통신 시스템의 경우, 6개의 값보다 많은 것에 대한 실행 평균은 수용하기 어려운 느린 응답 시간을 초래한다. 이러한 수는 수신기가 구현되는 통신 시스템의 사양에 의존한다.
본 방법은 단지 하나의 최대 피크 값 및/또는 단지 하나의 최소 피크 값이 1 비트 기간 동안에 검출되는 특정한 경우에 대해 기술되었다. 그러나, 다른 실시예에서, 단지 하나의 최대 피크 값 및/또는 단지 하나의 최소 피크 값이 결정되는 사전결정된 기간은 다른 값으로 설정될 수 있다. 예를 들어, 사전결정된 기간은 1 비트 기간보다 많은 기간과 동일할 수 있다.

Claims (11)

  1. 수신된 복조 신호(demodulated signal)로부터 적응적 슬라이서 임계값(an adaptative slicer threshold)을 생성하는 방법으로서,
    사전결정된 기간에 걸친 상기 신호의 최대값을, 적어도 2 기간에 대해 검출하는 단계와,
    비트 레벨 변화가 발생한 경우에만 상기 검출된 최대값을 저장하는 단계와,
    사전결정된 기간에 걸친 상기 신호의 최소값을, 적어도 2 기간에 대해 검출하는 단계와,
    비트 레벨 변화가 발생한 경우에만 상기 검출된 최소값을 저장하는 단계와,
    복수의 저장된 최대값 중 선택된 수의 최대값을 평균하고, 복수의 저장된 최소값 중 선택된 수의 최소값을 평균하는 단계와,
    상기 평균 최대값 및 상기 평균 최소값으로부터 상기 슬라이서 임계값을 계산하는 단계를 포함하는
    적응적 슬라이서 임계값 생성 방법.
  2. 제 1 항에 있어서,
    상기 평균 최대값 및 상기 평균 최소값은 마지막 n개의 연속적으로 검출된 최대값 또는 최소값에 대한 실행 평균(running average)을 이용하여 계산되고, 상기 n은 1보다 큰 사전결정된 정수인
    적응적 슬라이서 임계값 생성 방법.
  3. 제 2 항에 있어서,
    상기 n은 2 내지 6의 범위를 갖는
    적응적 슬라이서 임계값 생성 방법.
  4. 제 3 항에 있어서,
    상기 n은 4인
    적응적 슬라이서 임계값 생성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 최대값을 검출하는 단계는,
    상기 사전결정된 기간 동안 상기 신호의 최대 피크를 검출하는 단계와,
    상기 검출된 최대 피크의 값을 상기 사전결정된 기간에 걸친 상기 최대값으로서 유지하는 단계를 포함하되,
    상기 신호의 최대 피크는, 상기 신호의 1차 도함수(first-order derivative)가 0이고, 상기 신호의 2차 도함수가 음의 값을 갖는 포인트에 대응하는
    적응적 슬라이서 임계값 생성 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 최소값을 결정하는 단계는,
    상기 사전결정된 기간 동안 상기 신호의 최소 피크를 검출하는 단계와,
    상기 검출된 최소 피크의 값을 상기 사전결정된 기간에 걸친 상기 최소값으로서 유지하는 단계를 포함하되,
    상기 신호의 최소 피크는, 상기 신호의 1차 도함수가 0이고, 상기 신호의 2차 도함수가 양의 값을 갖는 포인트에 대응하는
    적응적 슬라이서 임계값 생성 방법.
  7. 제 5 항에 있어서,
    앞선 사전결정된 기간 동안 최소 피크가 검출된 경우에만, 상기 평균 최대값을 계산하는 데에 새롭게 검출된 최대값이 이용되고,
    앞선 사전결정된 기간 동안 최대 피크가 검출된 경우에만, 상기 평균 최소값을 계산하는 데에 새롭게 검출된 최소값이 이용되는
    적응적 슬라이서 임계값 생성 방법.
  8. 수신된 복조 신호로부터 적응적 슬라이서 임계값을 생성하는 시스템으로서,
    사전결정된 기간에 걸친 상기 신호의 최대값을 적어도 2 기간에 대해 검출하는 제 1 검출기와,
    비트 레벨 변화를 검출하는 비트 레벨 검출기와,
    비트 레벨 변화가 발생한 경우에만 상기 검출된 최대값을 저장하는 레지스터와,
    사전결정된 기간에 걸친 상기 신호의 최소값을 적어도 2 기간에 대해 검출하는 제 2 검출기와,
    비트 레벨 변화가 발생한 경우에만 상기 검출된 최소값을 저장하는 레지스터와,
    선택된 수의 저장된 최대값을 평균하고 선택된 수의 저장된 최소값을 평균하여, 상기 평균 최대값 및 상기 최소값으로부터 상기 슬라이서 임계값을 계산하도록 동작할 수 있는 평균화 유닛을 포함하는
    적응적 슬라이서 임계값 생성 시스템.
  9. 제 8 항에 있어서,
    평균화될 상기 선택된 수의 최대값 및 상기 선택된 수의 최소값을 저장하는 적어도 하나의 FIFO(First In First Out) 메모리(24, 26)를 더 포함하는
    적응적 슬라이서 임계값 생성 시스템.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 검출기 및 상기 제 2 검출기는 각각 최대 피크 검출기 및 최소 피크 검출기인
    적응적 슬라이서 임계값 생성 시스템.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 적어도 하나의 메모리(24, 26)와 관련된 비트 레벨 검출기(36)를 포함하여, 비트 레벨 변화가 검출되는 경우에만, 새로운 최소값 또는 최대값의 저장을 활성화하는
    적응적 슬라이서 임계값 생성 시스템.
KR1020067012456A 2003-12-24 2004-12-15 적응적 슬라이서 임계값 생성 방법 및 시스템 KR101096634B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP03300291 2003-12-24
EP03300291.6 2003-12-24
PCT/IB2004/004191 WO2005067240A1 (en) 2003-12-24 2004-12-15 A method and a system for generating an adaptive slicer threshold

Publications (2)

Publication Number Publication Date
KR20060120219A KR20060120219A (ko) 2006-11-24
KR101096634B1 true KR101096634B1 (ko) 2011-12-30

Family

ID=34745840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067012456A KR101096634B1 (ko) 2003-12-24 2004-12-15 적응적 슬라이서 임계값 생성 방법 및 시스템

Country Status (5)

Country Link
US (1) US8073045B2 (ko)
EP (1) EP1723757A1 (ko)
JP (1) JP4696202B2 (ko)
KR (1) KR101096634B1 (ko)
WO (1) WO2005067240A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5019103B2 (ja) * 2006-12-26 2012-09-05 ソニー株式会社 受信装置、受信方法、およびプログラム
KR101457610B1 (ko) 2008-01-02 2014-11-06 삼성전자주식회사 적응적으로 센싱 기준 레벨을 제어하는 인지 무선 통신장치 및 그 방법
KR102110841B1 (ko) * 2013-08-01 2020-05-14 삼성전자주식회사 신호 복조를 위하여 임계값을 적응적으로 설정하는 방법 및 장치
FR3010821B1 (fr) * 2013-09-13 2017-05-05 Fidzup Procede de detection de symboles portes par au moins un signal emis en presence de bruit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003039060A3 (en) 2001-10-31 2004-02-26 Intel Corp Apparatus and method to generate an adaptive threshold for a data slicer

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US563197A (en) * 1896-06-30 Wire-and-slat-weaving machine
GB1051196A (ko) * 1963-04-30
GB1566169A (en) * 1977-12-16 1980-04-30 Lavrenov V Storage battery and method for charging same
US4709274A (en) * 1983-08-29 1987-11-24 Canon Kabushiki Kaisha Image processing apparatus
JPS62201531U (ko) * 1986-06-13 1987-12-22
JP2555720Y2 (ja) * 1991-09-30 1997-11-26 ミツミ電機株式会社 データスライサ
EP0695064A1 (en) 1994-07-26 1996-01-31 Advanced Micro Devices, Inc. Data recovery apparatus and method
US5627860A (en) 1995-06-01 1997-05-06 Motorola, Inc. Peak and valley detector for a selective call receiving device
US5673197A (en) 1995-06-28 1997-09-30 Motorola, Inc. Apparatus and method for updating thresholds for peak and valley systems
US5825243A (en) * 1995-10-30 1998-10-20 Casio Computer Co., Ltd. Apparatus and method for demodulating multi-level signal
JPH09186726A (ja) * 1995-10-30 1997-07-15 Casio Comput Co Ltd 多値信号復調装置及び多値信号復調方法
US5930307A (en) 1996-01-11 1999-07-27 Motorola Method and apparatus for acquiring peak and valley values of a signal received by a radio communication device
US6134148A (en) * 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
US5896422A (en) * 1997-03-06 1999-04-20 Uniden San Diego Research And Development Center, Inc. Method and apparatus for determining the detection threshold for an information signal
EP0956554A1 (en) * 1997-11-29 1999-11-17 Koninklijke Philips Electronics N.V. Amplitude detector for signals having a periodical character, recorded on a recording medium, and optical tape recorder comprising such an amplitude detector
US6246723B1 (en) * 1998-05-04 2001-06-12 Cirrus Logic, Inc. Sampled amplitude read channel employing early-decisions from a trellis sequence detector for sampling value estimation
US7128270B2 (en) * 1999-09-17 2006-10-31 Silverbrook Research Pty Ltd Scanning device for coded data
US6735260B1 (en) * 2000-04-17 2004-05-11 Texas Instruments Incorporated Adaptive data slicer
US6959348B1 (en) * 2001-07-30 2005-10-25 Vixs Systems, Inc. Method and system for accessing data
US7583902B2 (en) * 2004-08-10 2009-09-01 Mindspeed Technologies, Inc. Module to module signaling utilizing amplitude modulation
US7276682B2 (en) * 2004-11-19 2007-10-02 Mindspeed Technologies, Inc. Laser power control with automatic compensation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003039060A3 (en) 2001-10-31 2004-02-26 Intel Corp Apparatus and method to generate an adaptive threshold for a data slicer

Also Published As

Publication number Publication date
JP4696202B2 (ja) 2011-06-08
US20070153938A1 (en) 2007-07-05
WO2005067240A1 (en) 2005-07-21
JP2007517448A (ja) 2007-06-28
EP1723757A1 (en) 2006-11-22
KR20060120219A (ko) 2006-11-24
US8073045B2 (en) 2011-12-06

Similar Documents

Publication Publication Date Title
US5134632A (en) Decoding binary-coded transmissions
US6959058B2 (en) Data recovery apparatus and method for minimizing errors due to clock skew
JPH0120823B2 (ko)
US7069481B2 (en) Data recovery circuit for minimizing power consumption by non-integer times oversampling
KR101096634B1 (ko) 적응적 슬라이서 임계값 생성 방법 및 시스템
US6008672A (en) Input signal reading circuit having a small delay and a high fidelity
US6469544B2 (en) Device for detecting abnormality of clock signal
US4006454A (en) Analog to digital converter for asynchronous detector
JP5326759B2 (ja) Ｆｓｋ受信装置、ｆｓｋ受信方法、及びプログラム
US6960960B2 (en) Frequency detector detecting variation in frequency difference between data signal and clock signal
JP4583240B2 (ja) Ｆｓｋ復調器
US6898725B2 (en) Method for adjusting system clocks using dynamic clock ratio detector to detect clock ratio between clock domain of driver and counting receiver clock domain
US5719904A (en) Data restoring circuit
US7460174B2 (en) Apparatus and method for detecting synchronization signal of data signal utilizing synchronization symbols
EP1061691A2 (en) Digital pll circuit for burst-mode data and optical receiving circuit using the same
US8854082B2 (en) Deglitcher with programmable hysteresis
EP0782264A2 (en) Digital receiver with adaptive threshold valves
Kuo et al. FPGA realization of a novel frontend signal processor for pager decoders
JP2535840B2 (ja) スタ−トパタ−ン検出装置
US20020114414A1 (en) Digital signal processing apparatus
JPH0787441B2 (ja) シグナリング検出装置
JPH08111694A (ja) ビットエラーレート劣化検出回路
GB2288956A (en) Error detection circuit
JP2001094612A (ja) 蓄積データ量監視回路
JP2001325790A (ja) エラスティックストア回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee