KR101094048B1 - 메모리 셀들, 메모리 셀들을 형성하는 방법들, 및 프로그래밍된 메모리 셀들을 형성하는 방법들 - Google Patents

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Abstract

일부 실시예들에서, 메모리 셀들은 게이트 유전체에 의해 채널 영역으로부터 이격되는 트랜지스터 게이트; 상기 채널 영역의 일 측 상에 소스 영역; 및 상기 소스 영역으로부터 상기 채널 영역의 대향 측 상에 드레인 영역을 포함한다. 상기 채널 영역은 상기 드레인 영역에 인접한 상 변화 물질을 갖는다. 일부 실시예들에서, 상기 상 변화 물질은 소스 영역 및 드레인 영역 둘 모두에 인접할 수 있다. 일부 실시예들은 드레인 영역에 인접한 상 변화 물질을 가지는 메모리 셀을 프로그래밍하는 방법들을 포함한다. 반전 층이 상기 게이트 유전체에 인접한 채널 영역 내에 형성되고, 상기 반전 층은 상기 드레인 영역에 인접한 상 변화 물질 내에 핀치-오프 영역을 갖는다. 상기 핀치-오프 영역 내의 핫 캐리어들(예를 들어, 전자들)이 사용되어, 상 변화 물질 내에서 상을 변화시킨다.

Description

메모리 셀들, 메모리 셀들을 형성하는 방법들, 및 프로그래밍된 메모리 셀들을 형성하는 방법들{MEMORY CELLS, METHODS OF FORMING MEMORY CELLS, AND METHODS OF FORMING PROGRAMMED MEMORY CELLS}
본 발명은 메모리 셀들, 메모리 셀들을 형성하는 방법들, 및 프로그래밍된 메모리 셀들을 형성하는 방법들에 관한 것이다.
반도체 소자는 데이터 저장 및 프로세싱에 통상적으로 사용된다. 데이터 저장은 메모리 소자들의 어레이를 사용할 수 있다. 일부 메모리 소자들은 데이터의 장기 저장에 특히 적합한 반면, 다른 메모리 소자들은 고속 판독 및 기록(즉, 고속 액세스)에 적합하다.
고속 액세스에 특히 적합한 메모리 소자들 중에서, 동적 랜덤 액세스 메모리(Dyanmic Random Access Memory: DRAM) 소자들이 있다. 종래의 DRAM 유닛 셀은 커패시터와 함께 트랜지스터를 포함할 수 있다. 커패시터에 저장된 전압이 정보의 디지털 비트들을 나타낸다.
DRAM 소자들의 커패시터들은 저장된 전하를 누설한다. 따라서, 저장된 전하의 소산(dissipation), 및 결과적인 정보 손실을 피하기 위하여 빈번한 리프레시 사이클(reflesh cycle)들에서 전력이 커패시터들에 공급된다. 빈번한 리프레시를 사용하는 메모리 소자들은 종종 휘발성 메모리 소자라고 칭해진다.
또 다른 유형의 메모리 소자는 소위 비휘발성 메모리 소자이다. 비휘발성 메모리 소자들은 저장된 정보를 보존하기 위한 빈번한 리프레시 사이클들을 필요로 하지 않는다. 따라서, 비휘발성 메모리 소자들은 휘발성 메모리 소자들보다 더 적은 전력을 소모할 수 있고; 휘발성 메모리 소자들과 달리, 전력이 항상 온(on)이 아닌 환경들에서 동작할 수 있다. 비휘발성 메모리 소자들이 특정한 장점들을 제공할 수 있는 애플리케이션들 중에서, 전력이 배터리들에 의해 공급되는 모바일 장치 애플리케이션(예를 들어, 셀 전화(cell phone)들, 랩톱(laptop)들, 등), 및/또는 데이터의 유지 동안 전력이 턴 오프(turn off)될 수 있는 애플리케이션들(예를 들어, 자동차들, 군용 장치들의 제어 시스템들, 등)이 있다.
종래의 DRAM 소자들의 장점은 데이터가 메모리 소자들로 기록 및 메모리 소자로부터 판독될 수 있는 속도이다. 종래의 DRAM 소자들의 속도들에 접근하거나 또는 심지어 초과하는 속도들로 액세스될 수 있는 비휘발성 메모리 소자를 개발하는 것이 바람직할 것이다.
반도체 제조의 계속적인 목적은 다양한 구성요소들에 의해 소모되는 반도체 리얼 에스테이트(semiconductor real estate)의 량을 감소시킴으로써, 집적도(integration)를 증가시키는 것이다. 반도체 리얼 에스테이트를 보존하기 위하여 고도로 집적될 수 있고 손쉽게 수직으로 적층될 수 있는 메모리 소자들을 개발하는 것이 바람직할 것이다.
상 변화 물질(phase change material)들은 열적 조건 및/또는 다른 조건들에 노출될 시에 상을 변화시키는 종류의 물질들이다. 상 변화 물질은 데이터 저장 소자(data storage element)들로서 메모리 소자들에서 사용될 수 있다. 구체적으로는, 상 변화 물질들이 하나의 상일 때, 상기 상 변화 물질들은 하나의 이진 숫자(binary digit)(즉, "0" 또는 "1" 중 하나)에 대응하는 것으로 간주될 수 있고, 또 다른 상일 때, 다른 하나의 이진 숫자에 대응하는 것으로 간주될 수 있다. 따라서, 상 변화 물질들은 데이터 비트를 저장하는데 사용될 수 있다. 상 변화 물질들을 메모리 소자들 내로 통합하기 위한 개선된 방법들, 및 상 변화 물질들을 사용하는 개선된 장치들을 개발하는 것이 요구된다.
도 1은 메모리 소자의 일 실시예를 도시한 반도체 구성의 일부의 도식적 단면도이다.
도 2는 프로그래밍 동작 동안 도시된 도 1의 메모리 소자의 도면이다.
도 3은 메모리 소자의 또 다른 실시예를 도시한 반도체 구성의 일부의 도식적 단면도이다.
도 4는 메모리 소자의 또 다른 실시예를 도시한 반도체 구성의 일부의 도식적 단면도이다.
도 5는 메모리 소자의 또 다른 실시예를 도시한 반도체 구성의 일부의 도식적 단면도이다.
도 6 내지 9는 메모리 소자의 일 실시예에 대한 다양한 프로그래밍 스테이지(programming stage)들을 도시한 도면이다.
도 10 내지 15는 메모리 소자의 일 실시예를 형성하는 다양한 프로세싱 스테이지들을 도시한 도면들이다.
도 16 내지 18은 메모리 소자의 일 실시예를 형성하는 다양한 프로세싱 스테이지들을 도시한 도면들이다.
도 19 내지 22는 메모리 소자의 일 실시예를 형성하는 다양한 프로세싱 스테이지들을 도시한 도면들이다.
도 23 및 24는 각각 일 실시예에 따른 프로세싱 스테이지에서 메모리 어레이의 일부의 단면도 및 상면도이다. 도 23은 도 24의 라인(23-23)을 따른 도면이다.
도 25 및 26은 도 23 및 24의 프로세싱 스테이지 다음의 프로세싱 스테이지에서 도 23 및 24의 메모리 어레이의 일부를 도시한 도면들이다. 도 25는 도 26의 라인(25-25)을 따른 도면이고, 도 26은 도 25의 라인(26-26)을 따른 도면이다.
도 27 내지 29는 예시적 실시예들에 따른 메모리 셀들의 소스 및 드레인 영역들에의 콘택(contact)들을 형성하는 평면도들이다.
도 30은 메모리 소자 어레이들의 예시적 실시예의 적층 배열을 도시한 반도체 구조의 일부의 도식적 단면도이다.
도 31은 컴퓨터 실시예의 도식적 도면이다.
도 32는 도 31의 컴퓨터 실시예의 마더보드의 특정한 특징들을 도시한 블록도이다.
도 33은 전자 시스템 실시예의 고레벨(high level) 블럭도이다.
도 34는 메모리 소자 실시예의 간략화된 블록도이다.
도 35 내지 39는 메모리 소자의 실시예를 형성하는 다양한 프로세싱 스테이지들을 도시한 도면들이다.
일부 실시예들에서, 드레인 영역들 부근의 핫 전자 주입(hot electron injection) 및 충돌 이온화(impact ionization)가 국소화된 가열(localized heating)을 생성하는데 사용되며, 상기 국소화된 가열은 이어서 상 변화 물질에서 상 변화를 유도하는데 사용된다. 상 변화 물질은 예를 들어, GeTe, InSe, SbTe, GaSb, InSb, AsTe, AlTe, GeSbTe, TeGeAs, InSbTe, TeSnSe, GeSeGa, BiSeSb, GaSeTe, SnSbTe, InSbGe, TeGeSbS, TeGeSnO, TeGeSnAu, PdTeGeSn, InSeTiCo, GeSbTePd, GeSbTeCo, SbTeBiSe, AgInSbTe, GeSbSeTe, GeSnSbTe, GeTeSnNi, GeTeSnPd, 및 GeTeSnPt 중 하나 이상을 포함하는 임의의 적절한 물질일 수 있고; 이와 같은 물질들은 특정 화학량론(stoichiometry)들 대신에 화학적 성분들에 의해 기술된다. 예시적 화학량론들은 (GST라고 통상적으로 칭해지는 물질인) Ge2Sb2Te5, 및 Sb2Te3이다.
국소화된 가열은 핫 캐리어 주입(hot carrier injection)이라고 칭하는 현상을 이용할 수 있는데, 이는 종래 기술에서 종종 문제점으로 간주된다. 전압이 전계 효과 트랜지스터(Field Effect Transistor: FET)에 인가될 때, 소스 및 드레인 사이의 전류 흐름을 가능하게 하기 위하여 트랜지스터의 채널 영역에 걸쳐 반전 층(inversion layer)이 생성된다. 과도 전압이 트랜지스터의 드레인에 인가되는 경우에, 드레인에 인접한 반전 층의 영역이 소수 캐리어들을 빼앗길 것이다. 이와 같은 영역 내로의 핫 캐리어 주입이 발생하여, 충돌 이온화에 기인하는 전자-정공 쌍들을 생성할 수 있다.
소스 및 드레인 영역들이 n-형 다수 도핑(n-type majority doping)되는 경우에(즉, FET가 NMOS 소자인 경우에), 핫 캐리어들은 전자들일 것이다. 채널 영역이 높은 열 전도도를 갖는 물질로 구성되는 경우에, 핫 전자들에 의해 발생된 열이 분산되어, 자기-가열 효과(self-heating effect)를 경감시킬 수 있다. 이것은 종래 기술에서 벌크 실리콘(bulk silicon)의 지각된 장점이다. 벌크 실리콘은 전체에 걸쳐 상대적으로 높은 열 전도도를 가지며, 따라서, 핫 전자들에 의해 발생된 열을 분산시킬 수 있다. 그러나, 얇은 실리콘 층이 실리콘-온-인슐레이터 구성(silicon-on-insulator construction)들에서 사용되는 경우에, 자기-가열이 열적으로-유도된 문제점들을 초래할 수 있다.
상 변화 물질들은 실리콘, 게르마늄(germanium) 및 트랜지스터 채널 영역들에서 통상적으로 사용되는 다른 반도체 물질들에 비하여 상대적으로 불량한 열 전도도를 갖는 경향이 있다. 일부 실시예들에서, 이 상대적으로 불량한 열 전도도는 국소화된 자기-가열을 유도함으로써 FET의 드레인에 가까운 영역을 가열하는데 이용된다. 국소화된 자기-가열은 핫 캐리어 주입 및 충돌 이온화를 통해 생성된다. 국소화된 자기-가열은 메모리 셀(예를 들어, 상 변화 랜덤 액세스 메모리(Phase Change Random Access Memory: PCRAM))의 프로그래밍 동안 결정질 및 비결정질 상태들 사이에서 물질들을 변화시키는 것을 원조하기 위하여 상 변화 물질 내에서 상 변화를 강화시키는데 사용된다. 일부 실시예들에서, 핫 캐리어 주입 및 충돌 이온화를 통해 생성되는 국소화된 자기-가열은 희망하는 상 변화를 유도하기 위한 추가적인 가열의 부재 시에 사용될 수 있으므로; PCRAM은 자기-가열 소자로서 간주될 수 있다. 일부 예시적 실시예들에서, 국소화된 자기-가열은 PCRAM이 대략 실온(약 22℃)인 동안, PCRAM에서 상 변화를 유도하는데 사용될 수 있다.
상-변화-물질-함유 메모리 셀들의 여러 실시예들이 이하에 설명된다. 실시예들 중 일부는 비휘발성 소자들로 간주될 수 있지만, DRAM만큼 빨리 판독될 수 있고, 일부 애플리케이션들에서, DRAM만큼 빨리 기록될 수 있다.
이하에 논의된 특정한 예시적 실시예는 n-형 소스/드레인 영역들 및 p-형 채널을 사용하며, 따라서, 드레인 부근에 주입되는 것은 전자들이다. 그러나, 다른 실시예들에서, 이것이 p-형 소스/드레인 영역들, 및 n-형 채널일 수 있고, 주입되는 것이 정공들일 것이라는 점에 주의한다. 그러나, 정공 주입은 전자 주입보다 바람직하지 않게 훨씬 더 저속일 수 있다.
예시적 실시예가 도 1 및 2를 참조하여 설명된다.
도 1을 참조하면, 반도체 구성(8)은 메모리 셀(10)을 지지하는 기판(12)을 포함한다. 메모리 셀은 FET(14)를 포함한다.
기판은 상기에 논의된 상 변화 물질들 중 하나 이상으로 구성될 수 있고, 일부 실시예들에서, p-형 도펀트(p-type dopant)로 도핑된 GST로 구성될 수 있다.
FET(14)는 게이트 유전체(18) 위에 트랜지스터 게이트(16)를 포함하고, 상기 트랜지스터 게이트의 대향 측벽들을 따라 전기 절연성 스페이서(electrically insulative spacer)들(19)을 포함한다. FET는 트랜지스터 게이트의 일 측에 인접한 소스 영역(20), 및 상기 소스 영역으로부터 상기 트랜지스터 게이트의 대향 측에 인접한 드레인 영역(22)을 더 포함한다.
트렌지스터 게이트(16)는 하나 이상의 전기 전도성 조성들을 포함할 수 있고, 예를 들어, 금속(가령, 텅스텐, 티타늄, 등), 금속-함유 조성들(가령, 규화 금속, 질화 금속, 등), 및 전도적으로-도핑된 반도체 물질들(가령, 전도적으로-도핑된 실리콘, 게르마늄, 등) 중 하나 이상을 포함할 수 있고; 전도성 물질 위에 전기 절연성 캡(electrically insulative cap)을 포함할 수 있다.
게이트 유전체(18)는 하나 이상의 전기 절연성 조성들을 포함할 수 있고; 예를 들어, 이산화 실리콘 및/또는 다양한 고-k 조성(high-k composition)들 중 어느 하나를 포함할 수 있다(고-k 조성들은 이산화 실리콘보다 더 큰 유전 상수를 갖는 조성들이다).
측벽 스페이서들(19)은 하나 이상의 전기 절연성 조성들을 포함할 수 있고; 예를 들어, 이산화 실리콘, 질화 실리콘, 및 산질화 실리콘 중 하나 이상을 포함할 수 있다.
소스/드레인 영역들(20 및 22)은 도펀트가 기판(12) 내로 주입되는 영역들에 대응할 수 있다. 대안적으로, 소스/드레인 영역들은 금속이 기판의 상부면을 따라, 또는 기판 내로 확장되는 리세스(recess)들 내에서 형성되는 쇼트키 접합(Schottky junction)들에 대응할 수 있다.
소스 및 드레인 영역들이 주입 영역들인 경우에, 상기 주입 영역들은 다수 n-형 도핑되거나 또는 다수 p-형 도핑될 수 있다. 그러나, 상기에 논의된 이유들 때문에, 핫 정공 주입 대신 핫 전자 주입이 사용되도록 주입 영역들이 다수 n-형 도핑되는 것이 유용할 수 있다. 소스 및 드레인 영역들은 기판(12) 내에서 임의의 적절한 깊이로 확장될 수 있고; 예를 들어, 약 10 나노미터(nm)로부터 약 200 nm까지의 깊이로 확장될 수 있다. 소스 및 드레인 영역들이 상 변화 물질 내로 n-형 도펀트를 주입함으로써 형성되는 경우에, 상기 도펀트는 예를 들어, Bi 및 Pb 중 하나 또는 둘 모두에 대응할 수 있다.
채널 영역(24)은 게이트 유전체(18) 아래에 있고, 소스 영역(20) 및 드레인 영역(22) 사이에서 확장된다. 채널 영역은 임계 전압 도펀트로 도핑될 수 있다.
도 2를 참조하면, 전압이 게이트(16) 및 드레인(22)에 인가되는 스테이지에서의 구성(8)이 도시되어 있다. 이것은 채널(24) 내에서 반전 층(26)을 생성하고; 반전 층의 경계가 점선(27)에 의해 도식적으로 도시되어 있다. 반전 층은 웨지(wedge)로서 형상화되고, 구체적으로는 드레인(22) 부근보다 소스(20) 부근에서 더 두껍다. 반전 층은 몇 나노미터의 최대 두께(즉, 게이트 유전체 아래의 깊이)를 가질 수 있다. 도시된 실시예에서, 반전 층은 드레인(22) 부근에서 얇아져서, 핀치-오프 영역(pinch-off region)(28)(즉, 캐리어들이 공핍되는 영역)이 그 드레인 부근에서 형성된다.
핫 캐리어 주입 및 충돌 이온화(구체적으로는, 도시된 실시예에서 핫 전자들의 주입)가 핀치-오프 영역 내에서 발생하여 핀치-오프 영역 내에서 상 변화 물질(12)의 온도를 증가시킨다. 핀치-오프 영역 내에서의 상 변화 물질(12)의 증가된 온도는 채널 영역 내에서 상 변화 물질의 나머지와 상이한 상을 갖는 상 변화 물질의 영역(30)을 생성한다. 영역(30)은 상 변화 물질(12)의 나머지와 영역(30)을 도식적으로 구별되도록 하기 위하여 크로스-해칭(cross-hatching)으로 도시되었다. 이와 같은 크로스-해칭은 상 변화 물질(12)의 나머지에 대하여 영역(30) 내의 특정 상을 표시하기 위해 사용되는 것은 아니다.
영역(30)의 상 변화 물질은 메모리 셀(8)의 프로그래밍 가능한 볼륨(programmable volume)으로서 사용된다. 구체적으로는, 영역(30)이 비결정질 상(amorphous phase)인 경우에, 상기 영역(30)은 자신이 결정질 상일 때에 비하여 채널 영역(24)을 통한 전류 흐름을 방해한다. 프로그래밍 가능한 볼륨이 비결정질 상일 때, 메모리 셀은 하나의 메모리 상태(예를 들어, 상기 상태는 데이터 비트의 "0"으로서 지정된다)에 대응하고, 프로그래밍 가능한 볼륨이 결정질 상일 때, 메모리 셀은 상이한 메모리 상태(예를 들어, 상기 상태는 데이터 비트의 "1"로서 지정된다)에 대응한다.
영역(30) 내에서 생성된 특정 상은 영역(30) 내의 온도 및 영역(30)이 이와 같은 온도에 노출되는 시간을 제어함으로써 제어될 수 있다. 예를 들어, 영역(30)이 유효 용융 온도(effective melting temperature) 위의 온도에 노출되는 경우에, 상기 영역은 (일부 실시예들에서 10 나노초일 수 있는) 충분한 시간 동안 노출되고 충분한 냉각 레이트(cooling rate)로 실온으로 빨리 퀀칭되면(quenched), 비결정질이 될 것이다. 영역(30)이 결정화 온도 위이고 유효 용융 온도 아래인 온도에 노출되는 경우에, 상기 영역은 (일부 실시예들에서 약 30 나노초일 수 있는) 충분한 시간 동안 노출되면 결정질이 될 것이다. 상 변화 물질을 프로그래밍하는 것의 장점은 노출 시간이 너무 긴 경우에, 바람직하지 않은 메모리 상태로의 변화가 존재하지 않을 것이라는 것일 수 있다. 오히려, 메모리 상태들은 일단 도달도면, 온도가 적절한 상황 내에서 유지되는 한, 유지될 평형(equilibrium)들에 대응할 수 있다.
영역(30)이 노출되는 온도는 FET(14)의 소스, 게이트 및 드레인에 인가되는 전압들에 상관될 수 있고, 따라서, 메모리 셀(8)은 FET의 다양한 구성요소들로의 적절한 전압들의 인가를 통하여 희망하는 메모리 상태로 프로그래밍될 수 있다.
일부 실시예들에서 사용될 수 있는 예시적 프로그래밍은 다음과 같다.
국소화된 비결정질 영역을 프로그래밍하기 위하여(즉, PCRAM을 상태 "0"으로 RESET(리셋)하기 위하여), 다음 전압들: 임계 전압(Vt)이 0.5 볼트인 경우에, 1 볼트의 게이트 전압(Vg), 2.5 볼트의 드레인 전압(Vd), 및 0 볼트의 소스 전압(Vs)이 인가될 수 있다.
RESET의 전압 조건들은 상 변화 물질의 프로그래밍 가능한 볼륨을 비결정질 상태로 완전히 변환하기 위하여 적어도 약 10 나노초의 지속기간 동안 유지될 수 있다.
비결정질 영역을 결정질 영역으로 프로그래밍하기 위하여(즉, PCRAM을 상태 "1"로 SET(셋)하기 위하여), 다음 전압들: 임계 전압(Vt)이 0.5 볼트인 경우에, 1 볼트의 게이트 전압(Vg), 1.8 볼트의 드레인 전압(Vd), 및 0 볼트의 소스 전압(Vs)이 인가될 수 있다.
SET의 전압 조건들은 상 변화 물질의 프로그래밍 가능한 볼륨을 비결정질 상태로부터 결정질 상태로 완전히 변환하기 위하여 적어도 약 30 나노초의 지속기간(일부 실시예들에서, 지속기간은 약 30 나노초로부터 약 100 나노초까지일 수 있다) 동안 유지될 수 있다.
PCRAM을 판독하고 프로그래밍 가능한 볼륨이 비결정질 상태인지 또는 결정질 상태인지를 확인하기 위하여(즉, PCRAM이 SET 상태인지 또는 RESET 상태인지를 결정하기 위하여), 다음 전압들: 임계 전압(Vt)이 0.5 볼트인 경우에, 0.8 볼트의 게이트 전압(Vg), 0.2 볼트의 드레인 전압(Vd), 및 0 볼트의 소스 전압(Vs)이 인가될 수 있다.
상 변화 물질의 비결정질 영역이 상 변화 물질의 결정질 상태보다 더 많이 전류 흐름을 방해하기 때문에, RESET 상태는 PCRAM의 판독 동안 SET 상태보다 채널을 통하여 더 적은 전류 흐름을 가질 것이다.
도 1 및 2는 FET의 드레인 영역 부근에 상 변화 물질을 포함하는 메모리 셀의 하나의 예를 도시한다. 도 3 내지 5는 FET의 드레인 영역 부근에 상 변화 물질을 포함하는 메모리 셀들의 3개 이상의 예들을 도시한다. 도 3 내지 5를 참조할 시에, 적절한 경우에 도 1 및 2를 설명하는데 사용되었던 것과 유사한 참조번호가 사용된다.
도 3을 참조하면, 반도체 구성(40)은 반도체-온-인슐레이터 구성(semiconductor-on-insulator construction)과 유사한 기판(42)을 포함한다. 구체적으로는, 기판(42)은 인슐레이터(46)(구체적으로, 전기 절연성 물질)를 지지하는 베이스(44)를 포함하고, 인슐레이터 위에 상 변화 물질(12)을 포함한다. 베이스(44)는 예를 들어, 단결정 실리콘 웨이퍼에 대응할 수 있다. 인슐레이터(46)는 예를 들어, 이산화 실리콘을 포함하거나, 본질적으로 이산화 실리콘으로 구성되거나, 또는 이산화 실리콘으로 구성될 수 있다. 상 변화 물질(12)은 상기에 논의된 조성들 중 어느 하나를 포함할 수 있다.
메모리 셀(48)은 상 변화 물질(12)에 의해 지지된다. 메모리 셀은 상기에 논의된 게이트(16), 유전체 물질(18), 스페이서들(19), 소스(20) 및 드레인(22)을 포함하는 FET(14)를 포함한다. 도시된 실시예에서, 소스(20) 및 드레인(22)은 전체적으로 상 변화 물질(12)에 걸쳐 확장되어, 인슐레이터(46)에 도달한다. 다른 실시예들에서, 소스 및 드레인은 부분적으로만 상 변화 물질(12)의 두께에 걸쳐 확장될 수 있다.
메모리 셀(48)은 도 1 및 2를 참조하여 상기에 논의된 메모리 셀(10)과 유사하게 동작될 수 있다.
도 1 내지 3의 메모리 셀들은 채널 영역 전체에 걸쳐 확장되는 상 변화 물질을 갖는다. 다른 실시예들에서, 채널 영역의 일부가 종래의 반도체 물질들(즉, 비-상 변화 형태(non-phase change form)의 실리콘, 게르마늄, 등과 같은 비-상 변화 물질들)을 포함하고, 채널 영역의 또 다른 부분이 상 변화 물질을 포함하는 하이브리드 구성(hybrid construction)들이 형성될 수 있다. 종래의 반도체 물질을 포함하는 부분은 핀치-오프 영역이 드레인 부근에 형성될 세그먼트(segement)를 제외한 채널 영역 모두일 수 있다.
예시적 하이브리드 구성이 도 4에 도시되어 있다. 구체적으로는, 도 4는 상 변화 물질(12)의 볼륨이 내부로 확장되는 베이스(52)를 포함하는 구성(50)을 도시한다. 베이스(52)는 예를 들어, 비-상 변화 반도체 물질(예를 들어, 벌크 단결정질 실리콘)을 포함하거나, 본질적으로 비-상 변화 반도체 물질로 구성되거나, 또는 비-상 변화 반도체 물질로 구성될 수 있다. 상 변화 물질(12)은 상기에 논의된 상 변화 물질 조성들 중 어느 하나를 포함할 수 있다.
메모리 셀(54)은 베이스(52)에 의해 지지된다. 메모리 셀(54)은 상기에 논의된 게이트(16), 유전체 물질(18), 스페이서들(19), 소스 영역(20) 및 드레인 영역(22)을 포함하는 FET(14)를 포함하고; 채널 영역(24) 내에 상 변화 물질(12) 중 적어도 일부를 포함한다. 도시된 실시예에서, 채널 영역(24)은 주로 베이스(52)의 비-상 변화 반도체 물질을 포함하고(즉, 볼륨 상, 50% 이상의 비-상 변화 반도체 물질을 포함하고), 드레인 영역(22)에만 인접한 상 변화 물질을 포함한다. 일부 실시예들에서, 채널은 약 15 nm로부터 약 100 nm까지의 소스 영역으로부터 드레인 영역까지의 길이를 가질 수 있고, 상 변화 물질(12)은 약 5 nm로부터 약 30 nm까지의 채널 영역 내에서의 길이를 갖는 영역 내에 포함될 수 있다.
메모리 셀(54)은 도 1 및 2를 참조하여 상기에 논의된 메모리 셀(10)과 유사하게 동작될 수 있다.
또 다른 예시적 하이브리드 구성이 도 5에 도시되어 있다. 도 5는 도 3을 참조하여 상기에 논의된 기판(42)과 유사한 기판(62)을 포함하는 구성(60)을 도시한다. 구체적으로는, 기판(62)은 인슐레이터(46)를 지지하는 베이스(44)를 포함한다. 그러나, 도 3과 대조적으로, 기판(62)은 인슐레이터(46) 위에 종래의 반도체 물질(예를 들어, Si 또는 Ge)의 층(64)을 포함하고, 물질(64)의 적은 영역 내에서만 상 변화 물질(12)을 포함한다.
메모리 셀(66)은 베이스(62)에 의해 지지된다. 메모리 셀(66)은 상기에 논의된 게이트(16), 유전체 물질(18), 스페이서들(19), 소스 영역(20) 및 드레인 영역(22)을 포함하는 FET(14)를 포함하고; 소스 및 드레인 영역들 사이에서 확장되는 채널 영역(24) 내에 상 변화 물질(12) 중 적어도 일부를 포함한다. 도시된 실시예에서, 소스 영역(20) 및 드레인 영역(22)은 전체적으로 반도체 물질(64)에 걸쳐 확장되어, 인슐레이터(46)에 도달한다. 다른 실시예들에서, 소스 및 드레인 영역들은 부분적으로만 반도체 물질(64)의 두께에 걸쳐 확장할 수 있다. 도시된 실시예에서, 채널 영역(24)은 주로 층(64)의 비-상 변화 반도체 물질을 포함하며, 드레인 영역(22)에만 인접한 상 변화 물질(12)을 포함한다(도시된 실시예에서, 상기 물질(12)은 드레인 영역에 바로 인접한데, 즉, 드레인 영역과 접촉한다).
메모리 셀(66)은 도 1 및 2를 참조하여 상기에 논의된 메모리 셀(10)과 유사하게 동작될 수 있다.
도 1 내지 5의 메모리 셀들은 단일 데이터 비트를 저장하도록 구성되는 것으로 설명된다. 구체적으로는, 상기 메모리 셀들은 FET 드레인 부근에 상 변화 물질의 단일 프로그래밍 가능한 볼륨을 포함하고, 데이터 비트를 저장하기 위하여 상 변화 물질의 2개의 교환 가능한 상태들을 사용한다. 다른 실시예들에서, 메모리 셀은 단일 FET 내에서 상 변화 물질의 2개의 프로그래밍 가능한 볼륨들을 포함하도록 구성될 수 있다. 더욱이, 각각 소스 및 드레인으로서의 도 1 내지 5의 영역들(20 및 22)의 방위(orientation)가 이와 같은 영역들을 통한 전류 흐름의 방향을 변화시킴으로써 반전될 수 있다. 도 6 내지 9는 2개의 메모리 상태들 중 단지 하나 이상을 저장하기 위하여(구체적으로는, 4개의 메모리 상태들 중 하나, 즉, 2 데이터 비트를 저장하기 위하여) 도 1 및 2의 구성(8)을 사용하는 방법을 도시한다. 도 6 내지 9를 참조할 시에, 적절한 경우에 도 1 및 2를 설명하기 위해 상기에서 사용된 것과 유사한 참조번호가 사용될 것이다. 예외는, 소스 또는 드레인 중 하나로서의 개별적인 영역들의 상태가 메모리 셀의 프로그래밍 동안 변화할 것이라는 것을 표시하기 위하여 영역들(20 및 22)이 소스 및 드레인이라기보다는 오히려, 소스/드레인 영역들이라고 칭해질 것이라는 것이다. 소스 또는 드레인 중 하나로서의 개별적인 소스/드레인 영역들의 상태가 또한 메모리 셀로부터의 정보의 판독 동안 변화할 수 있다.
도 6은 상 변화 물질(12)이 채널 영역(24) 전체에 걸쳐 단일 균질 결정질 상(single homogeneous crystalline phase)을 가지는 프로그래밍 스테이지에서의 구성(8)을 도시한다. 이와 같은 결정질 상은 예를 들어, (고 저항률 비결정질 상에 반대되는 바와 같이) 저 저항률 결정질 상일 수 있고, 따라서, 소스/드레인 영역(20)이 FET의 소스인지 또는 드레인인지에 관계없이 FET의 판독 동안 높은 전류가 채널 영역에 걸쳐 흐를 것이다. 도 6의 프로그래밍 상태는 메모리 셀의 [1, 1] 프로그래밍 상태로 간주될 수 있다.
도 7은 상기 구성이 소스/드레인 영역(22) 부근의 상 변화 물질의 영역(70)을 비결정질 상(도 7에서 크로스-해칭으로 도식적으로 도시됨)으로 변환하는 프로그래밍 전압을 겪은 이후의 구성(8)을 도시한다. 프로그래밍은 소스/드레인 영역(22) 부근의 핫 캐리어 주입 및 충돌 이온화를 통해 국소화된 자기 가열을 생성하기 위하여 소스/드레인 영역(22)을 드레인으로서 사용함으로써 행해질 수 있다. 비결정질 영역(70)은 판독 동안 채널(24)에 걸친 전류 흐름을 방해할 것이다. 판독 동안 전류 흐름에 대한 비결정질 영역(70)의 영향은 영역(22)이 드레인일 때보다 영역(22)이 소스일 때 더 두드러질 것이다. 따라서, 영역(20)이 소스이고 영역(22)이 드레인일 때, 채널(24)을 통한 상대적으로 높은 전류 흐름이 존재할 것이고; 영역(22)이 소스이고 영역(20)이 드레인일 때, 채널(24)을 통한 상대적으로 낮은 전류 흐름이 존재할 것이다. 도 7의 프로그래밍 상태는 메모리 셀의 [1, 0] 프로그래밍 상태로 간주될 수 있다. 영역(70)은 프로그래밍 가능한 물질의 제 1 볼륨인 것으로 간주될 수 있다.
도 8은 상기 구성이 소스/드레인 영역(20) 부근의 상 변화 물질의 영역(72)을 비결정질 상으로 변환하는 프로그래밍 전압을 겪은 이후의 구성(8)을 도시한다. 프로그래밍은 소스/드레인 영역(20) 부근의 핫 캐리어 주입 및 충돌 이온화를 통해 국소화된 자기 가열을 생성하기 위하여 소스/드레인 영역(20)을 드레인으로서 사용함으로써 행해질 수 있다. 비결정질 영역(72)은 판독 동안 채널(24)에 걸친 전류 흐름을 방해할 것이다. 판독 동안 전류 흐름에 대한 비결정질 영역(72)의 영향은 영역(20)이 드레인일 때보다 영역(20)이 소스일 때 더 두드러질 것이다. 따라서, 영역(20)이 소스이고 영역(22)이 드레인일 때, 채널(24)을 통한 상대적으로 낮은 전류 흐름이 존재할 것이고; 영역(22)이 소스이고 영역(20)이 드레인일 때, 채널(24)을 통한 상대적으로 높은 전류 흐름이 존재할 것이다. 도 8의 프로그래밍 상태는 메모리 셀의 [0, 1] 프로그래밍 상태로 간주될 수 있다. 영역(72)은 프로그래밍 가능한 물질의 제 2 볼륨인 것으로 간주될 수 있다.
도 9는 상기 구성이 상 변화 물질의 영역들(70 및 72) 둘 모두를 비결정질 상으로 변환하는 프로그래밍 전압을 겪은 이후의 구성(8)을 도시한다. 프로그래밍은 도 7의 프로그래밍 상태 다음에 도 8의 영역(72)을 형성하는데 적합한 프로그래밍을 행함으로써; 또는 도 8의 프로그래밍 상태 다음에 도 7의 영역(70)을 형성하는데 적합한 프로그래밍을 행함으로써 행해질 수 있다. 비결정질 영역들(70 및 72)은 소스/드레인 영역들(70 및 72) 중 어느 것이 소스이고 어느 것이 드레인인지에 관계없이 판독 동안 채널(24)에 걸친 전류 흐름을 방해할 것이다. 도 9의 프로그래밍 상태는 메모리 셀의 [0, 0] 프로그래밍 상태로 간주될 수 있다. 판독은 더 작은 게이트 전압을 사용하므로, 프로그래밍 가능한 볼륨의 상태에 의해 상당히 영향을 받는 반면, 프로그래밍은 프로그래밍 가능한 볼륨을 완전히 반전시킬 수 있는 훨씬 더 큰 게이트 전압을 사용하며, 프로그래밍 볼륨의 상태의 영향을 최소화할 수 있다.
도 6 내지 9에서 설명된 유형의 이중-비트(즉, 4-상태) 소자를 프로그래밍하기 위하여 일부 실시예들에서 사용될 수 있는 예시적 프로그래밍은 다음과 같다.
국소화된 비결정질 영역을 프로그래밍하기 위하여(즉, RESET하기 위하여), 다음 전압들: 임계 전압(Vt)이 0.5 볼트인 경우에, 2 볼트의 게이트 전압(Vg), 3 볼트의 드레인 전압(Vd), 및 0 볼트의 소스 전압(Vs)이 인가될 수 있다.
비결정질 영역을 결정질 영역으로 프로그래밍하기 위하여(즉, SET하기 위하여), 다음 전압들: 임계 전압(Vt)이 0.5 볼트인 경우에, 2 볼트의 게이트 전압(Vg), 2.4 볼트의 드레인 전압(Vd), 및 0 볼트의 소스 전압(Vs)이 인가될 수 있다.
PCRAM을 판독하기 위하여, 다음 전압들: 임계 전압(Vt)이 0.5 볼트인 경우에, 0.8 볼트의 게이트 전압(Vg), 0.6 볼트의 드레인 전압(Vd), 및 0 볼트의 소스 전압(Vs)이 인가될 수 있다.
일부 실시예들에서, 2-비트 PCRAM의 1 비트의 판독은 핀치-오프 효과로 인하여 2-비트 PCRAM의 다른 비트의 판독과 거의 무관할 수 있다.
다양한 실시예들의 메모리 셀들을 형성하기 위하여 임의의 적절한 프로세싱 방법이 사용될 수 있다. 도 4의 메모리 셀을 형성하는데 사용될 수 있는 예시적 방법이 도 10 내지 15를 참조하여 설명된다. 적절한 경우에, 도 4를 설명하기 위하여 상기에서 사용된 것과 유사한 참조번호가 도 10 내지 15를 설명하는데 사용될 것이다.
도 10을 참조하면, 도 4의 프로세싱 스테이지 이전의 프로세싱 스테이지에서의 구성(50)이 도시되어 있다. 패터닝된(patterned) 게이트 스택(80)이 반도체 베이스(52) 위에 형성된다. 패터닝된 게이트 스택은 게이트 유전체(18) 위에 게이트 물질(16)을 포함하고, 도시된 단면도에 대하여 페이지의 안팎으로 연장되는 라인에 대응할 수 있다.
도 11을 참조하면, 마스킹 물질(masking material)(82)이 베이스(52)에 걸쳐, 그리고 게이트 스택(80) 위에 형성된다. 마스킹 물질(82)은 임의의 적절한 조성을 포함할 수 있고, 예를 들어, 포토리소그래피로-패터닝된 포토레지스트를 포함하거나, 본질적으로 포토리소그래피로-패터닝된 포토레지스트로 구성되거나, 또는 포토리소그래피로-패터닝된 포토레지스트로 구성될 수 있다.
패터닝된 마스킹 물질(82)은 그 패터닝된 마스킹 물질을 통하여, 그리고 베이스(52)의 상부면으로 확장되는 개구(opening)(84)를 규정한다.
도 12를 참조하면, 개구(84)는 베이스(52) 내로 확장되어, 베이스(52)의 영역 내에서 리세스(86)를 형성한다.
도 13을 참조하면, 상 변화 물질(12)이 리세스 내에 증착된다. 도시된 실시예에서, 상 변화 물질이 리세스를 채운다. 상 변화 물질은 상 변화 물질의 시간조절된(timed) 증착을 사용함으로써, 리세스를 채우는데 충분한 양으로 제공될 수 있다. 대안적으로, 상 변화 물질은 리세스를 오버필(overfill)하는 양으로 제공되고 나서, 과도한 상 변화 물질이 에칭으로 제거될 수 있다.
도 14를 참조하면, 마스킹 물질(82)(도 13)이 제거된다. 리세스 내에 형성된 상 변화 물질의 양이 리세스를 오버필하는 경우에, 과도한 상 변화 물질은 마스킹 물질(82)의 제거 이전 또는 이후에 발생하는 에칭으로 제거될 수 있다.
도 15를 참조하면, 게이트 스택(80)의 대향 측벽들을 따라 스페이서들(19)이 형성된다. 상기 스페이서들은 베이스(52) 위에, 그리고 라인(80)에 걸쳐 스페이서 물질의 층을 증착하고 나서, 스페이서 물질을 이방성 에칭(anisotropical etching)함으로써 형성될 수 있다. 스페이서들(19) 및 게이트라인(80)은 베이스(52) 내로의 도펀트의 주입 동안 마스크로서 사용되며, 주입된 도펀트는 소스/드레인 영역들(20 및 22)을 형성한다.
게이트라인(80)은 FET(10)의 트랜지스터 게이트를 포함한다. FET는 소스/드레인 영역들(20 및 22) 사이에서 확장되는 채널 영역(24)을 포함하고, 이와 같은 채널 영역은 상 변화 물질(12)의 단일 세그먼트에 걸쳐 확장된다. 따라서, 도 15의 메모리 셀은 2개의 상태들 중 하나를 저장하도록(즉, 단일 비트를 저장하도록) 구성된다.
도 4의 메모리 셀을 형성하는데 사용될 수 있는 또 다른 예시적 방법이 도 35 내지 39를 참조하여 설명된다. 적절한 경우에, 도 4 및 10 내지 15를 설명하기 위하여 상기에서 사용된 것과 유사한 참조번호가 도 35 내지 39를 설명하는데 사용될 것이다.
도 35를 참조하면, 도 4의 프로세싱 스테이지 이전의 프로세싱 스테이지에서의 구성(50)이 도시되어 있다. 패터닝된 게이트 스택(80)이 반도체 베이스(52) 위에 형성된다. 패터닝된 게이트 스택은 게이트 유전체(18) 위에 물질들(13 및 15)을 포함하고, 도시된 단면도에 대하여 페이지의 안팎으로 연장되는 라인에 대응할 수 있다. 물질(13)은 절연 캡(예를 들어, 질화 실리콘을 포함하는 캡)에 대응할 수 있고, 물질(15)은 하나 이상의 전기 전도성 물질에 대응할 수 있다.
게이트 스택의 대향 측벽들을 따라 한 쌍의 측벽 스페이서들(19)이 존재한다.
베이스(52)의 일부를 보호하고 부분적으로 게이트 스택(80)에 걸쳐 확장되도록 희생 물질(81)이 형성된다.
도 36을 참조하면, 구성(50)은 스페이서들(19)의 물질 및 물질(13)에 대하여 베이스(52)의 물질을 선택적으로 제거하는 에칭에 노출된다. 일부 실시예들에서, 베이스(52)는 실리콘으로 구성되거나 본질적으로 실리콘으로 구성되는 반면; 스페이서들(19) 및 물질(13)은 본질적으로 질화 실리콘으로 구성되거나, 질화 실리콘으로 구성된다. 상기 에칭은 베이스(52) 내로 확장되는 개구(83)를 형성한다. 상기 에칭은 스페이서들(19) 중 하나의 아래부분을 잘라내어(undercut), 개구(83)가 이와 같은 스페이서 아래로 확장하게 된다. 도 36의 단면도에서 개구(83)가 우측 스페이서(19)가 지지되지 않은 채로 두는 것처럼 보일지라도, 스페이서는 도 36의 단면도에 직각인 방향(즉, 페이지의 안팎으로 연장되는 방향)에서 개구를 넘어서 확장되어, 스페이스의 일부가 베이스(52)에 의해 지지된 채로 유지된다.
도 37을 참조하면, 상 변화 물질(12)이 개구(83) 내에 증착되고 나서, 이방성 에칭되어, 상기 상 변화 물질이 도시된 도면에서 우측 스페이서(19) 아래에서만 유지된다.
도 38을 참조하면, 반도체 물질(85)이 개구(83) 내에서 에피택셜로(epitaxially) 성장되어 상기 개구를 채운다. 에피택셜로-성장된 반도체는 예를 들어, 단결정 실리콘을 포함하거나, 본질적으로 단결정 실리콘으로 구성되거나, 단결정 실리콘으로 구성될 수 있다.
도 39를 참조하면, 도펀트가 베이스(52) 및 에피택셜로 성장된 물질(85) 내로 주입되어, 소스/드레인 영역들(20 및 22)을 형성한다.
도 10 내지 15, 또는 도 35 내지 39와 유사한 프로세싱이 도 6 내지 9의 메모리 셀과 유사하고 예를 들어, 2 비트의 정보를 저장하도록 구성되는 메모리 셀을 형성하는데 사용될 수 있다. 2 비트의 정보를 저장하도록 구성되는 메모리 셀을 형성하는데 사용될 수 있는 예시적 프로세스가 도 16 내지 18을 참조하여 설명된다. 도 16 내지 18을 참조할 시에, 적절한 경우에, 도 10 내지 15를 설명하는데 사용된 것과 유사한 참조번호가 사용될 것이다.
도 16은 도 11과 유사한 프로세싱 스테이지에서의 도 10의 구성(50)을 도시한다. 패터닝된 마스킹 물질(82)이 도 16의 프로세싱 스테이지에서 형성되었다. 그러나, 도 11의 실시예와 대조적으로, 패터닝된 마스킹 물질은 도 11의 단일 개구(84)라기보다는 오히려, 그를 통해 확장되는 2개의 개구들(90 및 92)을 가지며; (다른 실시예들에서 라인(80) 위에 있을 수 있을지라도) 패터닝된 마스킹 물질은 라인(80) 위에 있지 않다.
도 17을 참조하면, 개구들(90 및 92)이 베이스(52) 내로 확장되어 베이스 내에서 리세스들을 형성하고 나서, 상 변화 물질(12)이 리세스들 내에 증착된다. 도시된 실시예에서, 상 변화 물질이 리세스들을 채운다. 상기 상 변화 물질(12)은 게이트라인(80)의 일 측 상에서 베이스(52) 내에 제 1 프로그래밍 가능한 볼륨(91)을 형성하고, 제 1 프로그래밍 가능한 볼륨으로부터 게이트라인의 대향 측 상에서 베이스(52) 내에 제 2 프로그래밍 가능한 볼륨(93)을 형성한다.
도 18을 참조하면, 패터닝된 마스킹 물질(82)(도 17)이 제거된다. 그 후, 게이트 스택(80)의 대향 측벽들을 따라 스페이서들(19)이 형성되고 나서, 베이스(52) 내에 소스/드레인 영역들(20 및 22)이 형성된다. 스페이서들(19)은 제 1 및 제 2 프로그래밍 가능한 볼륨들(91 및 93) 바로 위에 있다(즉, 제 1 및 제 2 프로그래밍 가능한 볼륨들과 수직으로 정렬된다).
도 18의 구성은 한 쌍의 상 변화 영역들에 걸쳐 확장되는 FET 채널 영역(24)을 가지는 메모리 셀(10)을 포함한다. 도 18의 구성은 2 비트의 데이터를 저장하기 위하여 도 6 내지 9의 구성과 유사하게 사용될 수 있다.
2 비트의 정보를 저장하도록 구성된 메모리 셀을 형성하는데 사용될 수 있는 또 다른 예시적 프로세스가 도 19 내지 22를 참조하여 설명된다. 도 19 내지 22를 참조할 시에, 적절한 경우에, 도 10 내지 15를 설명하는데 사용된 것과 유사한 참조번호가 사용될 것이다.
도 19는 도 10의 프로세싱 스테이지 이후의 프로세싱 스테이지에서 도 10의 구성(50)을 도시한다. 상기 구성은 베이스(또는 기판)(52) 위에 게이트라인(80)을 포함하고, 베이스(52) 내로 확장되는 소스/드레인 영역들(20 및 22)을 포함한다. 상기 구성은 게이트라인의 대향 측벽들을 따라 한 쌍의 스페이서들(95)을 더 포함하고, 상기 스페이서들 옆에서 베이스(52) 위에 유전체 물질(82)을 포함한다. 스페이서들은 각각 물질(97)을 포함하는 한 쌍의 구조들 사이에서 수직으로 샌드위칭(sandwiching)되는 물질(99)을 포함한다. 상기 물질(99)은 물질(97)에 대하여 선택적으로 제거 가능하다. 예를 들어, 일부 실시예들에서, 물질들(97 및 99) 중 하나는 이산화 실리콘으로 구성될 수 있고, 다른 하나는 질화 실리콘으로 구성될 수 있다. 물질(99)은 희생 물질이라고 칭해질 수 있고, 물질(97)은 비-희생 물질이라고 칭해질 수 있다. 유전체 물질(82)은 영역들(20 및 22)에 대한 패시베이션(passivation)일 수 있고/있거나, 희생 물질일 수 있다.
도 20을 참조하면, 희생 물질(99)(도 19)이 비-희생 물질(97)에 대하여 선택적으로 제거되어, 베이스(52)로 확장되는 개구들을 형성한다.
도 21을 참조하면, 개구들을 통하여 베이스(52)의 에칭이 행해져서, 베이스(52) 내에서 리세스들을 형성하고 나서; 상 변화 물질(12)이 리세스들 내에 증착된다. 상기 상 변화 물질(12)은 게이트라인(80)의 일 측 상에서 베이스(52) 내에 제 1 프로그래밍 가능한 볼륨(91)을 형성하고, 제 1 프로그래밍 가능한 볼륨으로부터 게이트라인의 대향 측 상에서 베이스(52) 내에 제 2 프로그래밍 가능한 볼륨(93)을 형성한다.
도 22를 참조하면, 프로그래밍 가능한 볼륨들(91 및 93) 위에 스페이서 물질(98)이 형성된다. 일부 실시예들에서, 스페이서 물질(98)은 상 변화 물질(12)로 구성될 수 있고, 도 21의 프로세싱 스테이지에서 형성될 수 있다. 따라서, 상 변화 물질(12)이 도 21의 리세스와 함께 형성되고 나서, 구조들(97) 사이의 개구들을 채우는데 사용될 수 있고; 따라서, 도 22의 구조(98)가 물질(12)과 동일한 조성을 갖는 상 변화 물질일 수 있다. 다른 실시예들에서, 물질(98)은 상 변화 물질 이외의 물질일 수 있으므로, 물질(12)과 상이한 조성을 가질 수 있다.
도 19 내지 22의 실시예는 프로그래밍 가능한 볼륨들(91 및 93)을 형성하기 이전에 소스/드레인 영역들(20 및 22)을 형성한다. 다른 실시예들에서, 소스/드레인 영역들은 프로그래밍 가능한 볼륨들을 형성한 이후에 형성될 수 있다.
상술된 메모리 셀들은 메모리 어레이들 내로 통합될 수 있다. 도 23 및 24는 각각 도 6 내지 9에 설명된 유형의 복수의 메모리 셀들을 포함하는 메모리 어레이(100)의 일부의 측단면도 및 상부 단면도를 도시한다. 더 구체적으로는, 메모리 어레이는 상 변화 물질(12)에 걸쳐 형성되는 복수의 메모리 셀들(102, 102, 106, 108, 110, 112, 114, 116 및 118)을 포함한다.
메모리 셀들은 게이트라인들(120, 122 및 124)을 따라 존재한다. 게이트라인들은 유전체 물질(18) 위에 게이트라인 물질(16)의 스택들을 포함한다. 스페이서들(19)이 게이트라인들의 대향 측벽들을 따라 확장되는 것으로 도시되어 있다.
소스 영역들(132) 및 드레인 영역들(134)이 메모리 셀들(102, 102, 106, 108, 110, 112, 114, 116 및 118)의 부분으로서 상 변화 물질(12) 내에 형성된다. (도 6 내지 9를 참조하여 논의된 바와 같이) 메모리 셀들의 프로그래밍 동안, 소스 영역들은 드레인 영역들로 변할 것이고, 드레인 영역들은 소스 영역들로 변할 것이다. 따라서, 영역들(132 및 134) 모두는 일반적으로 소스/드레인 영역들이라고 칭해질 수 있다. 그러나, 임의의 프로그래밍 스테이지에서 2개의 상이한 세트들의 영역들이 존재할 것이며, 상기 세트들 중 하나는 소스 영역들이고, 다른 하나는 드레인 영역들이다. 하나의 프로그래밍 스테이지의 예를 제공하기 위하여 영역들(132)은 소스 영역들인 것으로 칭해지며, 영역들(134)은 드레인 영역들인 것으로 칭해진다.
각각의 메모리 셀은 4F2의 영역(area)을 포함할 수 있고, 여기서 "F"는 메모리 셀들을 형성하는데 사용되는 프로세스의 최소 피처 크기(feature size)이다.
메모리 셀 어레이(100)는 컬럼(column)들 및 로우(row)들을 포함할 수 있다. 컬럼들은 게이트라인들을 따라 존재하고(예시적 컬럼은 게이트라인(120)을 따른 메모리 셀들(102, 108 및 114)을 포함하고); 로우들은 컬럼들에 실질적으로 수직으로 확장된다(메모리 셀들의 예시적 로우는 메모리 셀들(108, 110 및 112)에 대응한다). 인접한 로우의 메모리 셀들로부터 하나의 로우의 메모리 셀들을 전기적으로 분리하기 위하여 상 변화 물질(12) 내에 분리 물질(isolation material; 130)이 제공된다.
도 23 및 24의 구성은 임의의 적절한 프로세싱을 사용하여 형성될 수 있다. 일부 실시예들에서, 상기 구성은 반도체 기판(예를 들어, 단결정 실리콘 웨이퍼) 위에 상 변화 물질(예를 들어, p-형 배경(background) 도핑된 GST 또는 p-형 배경 도핑된 SeInSb)을 증착하고 나서, 얕은 트렌치 분리 기술(shallow trench isolation technology)들을 사용하여 분리 물질(130)을 제공함으로써 형성될 수 있다. 그 후, 게이트 유전체(18) 및 게이트 물질(16)이 증착되고 나서, 건식 에칭(dry etch)을 사용하여 게이트라인들 내로 패터닝될 수 있다. 그 후, 스페이서들(19)이 게이트라인들의 측벽들을 따라 형성될 수 있다. 다음으로, 소스/드레인 영역들(132 및 134)을 형성하기 위하여 n-형 도펀트가 주입될 수 있고/있거나, 소스/드레인 영역들의 쇼트키 배리어(Schottky barrier)들을 형성하기 위하여 금속이 증착될 수 있다. 추가적으로, 소스/드레인 살리시데이션(source/drain salicidation)이 행해질 수 있다. 또한, 추가적인 집적 회로 접속들을 제공하고/하거나, 도펀트를 활성화하기 위하여 저온 백엔드 프로세스(low temperature backend process)들이 사용될 수 있다.
도 23 및 24의 메모리 어레이는 도 25 및 26에 도시된 바와 같이, 어레이에 걸쳐 확장되는 액세스 라인들에 전기적으로 결합될 수 있다. 더 구체적으로는, 제 1 세트의 전도성 페데스탈(conductive pedestal)들(142)이 소스 영역들(132)을 소스 상호접속 라인(140)에 접속시키고, 제 2 세트의 전도성 페데스탈들(144)이 드레인 영역들(134)을 드레인 상호접속 라인(146)에 접속시킨다. 전도성 페데스탈들(142)은 소스 상호접속 페데스탈들이라고 칭해질 수 있고, 전도성 페데스탈들(144)은 드레인 상호접속 페데스탈들이라고 칭해질 수 있다. 페데스탈들(142 및 144)은 서로 동일한 프로세스 단계에서 제조될 수 있다. 일부 실시예들(도시되지 않음)에서, 페데스탈들(142 및 144)은 서로 동일한 높이일 수 있다.
이전에 논의된 바와 같이, 용어들 "소스" 및 "드레인"은 서로 상대적이며, 도 25 및 26의 프로그래밍 스테이지에서의 소스들에 대응하는 영역들은 상이한 프로그래밍 스테이지에서의 드레인들에 대응할 수 있다.
소스 및 드레인 상호접속 라인들이 도 26에 도시되어 있는 것이 아니라, 오히려, 소스 상호접속 페데스탈들(142) 및 드레인 상호접속 페데스탈들(144)에 대한 예시적 형상을 도시한 위치를 통한 단면이 취해진다. 구체적으로는, 개별적인 소스 상호접속 페데스탈들(142)은 인접한 로우들로부터 한 쌍의 소스 영역들에 걸쳐 확장될 수 있고, 유사하게, 개별적인 드레인 상호접속 페데스탈들(144)은 인접한 로우들로부터 한 쌍의 드레인 영역들에 걸쳐 확장될 수 있다. 아래에 놓인 소스 영역들로의 소스 상호접속 페데스탈들의 상호접속은 점선의 상호접속 영역들(143)에 의해 도식적으로 도시되며, 아래에 놓인 드레인 영역들로의 드레인 상호접속 페데스탈들의 상호접속은 점선의 상호접속 영역들(145)에 의해 도시적으로 도시된다.
소스 상호접속 페데스탈들은 각각 2개의 소스 영역들에 의해 공유되고, 유사하게, 드레인 상호접속 페데스탈들은 각각 2개의 드레인 영역들에 의해 공유된다. 공유된 소스 상호접속 페데스탈들 및 공유된 드레인 상호접속 페데스탈들의 사용은 일부 실시예들에서 높은 집적을 가능하게 할 수 있다.
도 27은 소스 라인들(140) 및 드레인 라인들(146) 위의 고도(elevation)로부터의 도 26의 평면 레이아웃(plan layout)의 도면이다. 상기 도면은 어레이에 걸쳐 서로 평행하게, 그리고 게이트라인들(120, 122 및 124)에 수직으로 확장되는 소스 라인들(140) 및 드레인 라인들(146)을 도시한다. 소스 상호접속 페데스탈들(142)로부터 소스 라인들(140)로의 전기적 접속들은 위치들(147)에 의해 도식적으로 도시되고; 유사하게, 드레인 상호접속 페데스탈들(144)로부터 드레인 라인들(146)로의 전기적 접속들은 위치들(149)에 의해 도식적으로 도시된다. 스페이서들(19)(도 26)은 도면을 간략화하기 위하여 도 27에 도시되어 있지 않다.
도 27의 평면 레이아웃은 어레이의 각각의 메모리 셀을 고유하게 식별하기 위하여 3개의 상이한 라인들을 통한 전기적 흐름을 사용한다. 구체적으로는, 소스 상호접속 라인, 드레인 상호접속 라인, 및 게이트라인이 모두 메모리 셀을 고유하게 식별하는데 사용된다. 따라서, 상기 레이아웃은 (메모리 셀의 고유한 식별을 위해 비트라인(bitline) 및 워드라인(wordline)이 사용되는) 종래의 DRAM에서 사용되는 것보다 하나의 추가적인 라인을 메모리 셀들의 고유한 식별을 위해 사용한다.
도 28은 도 1 내지 9에서 설명된 유형들의 메모리 셀들에 액세스하는 또 다른 평면 레이아웃의 상면도이다. 도 25 내지 27을 설명하는데 사용된 것과 동일한 참조번호가 도 28을 설명하는데 사용된다.
도 28의 평면 레이아웃은 메모리 셀들의 어레이에 걸쳐 지그재그(zigzag)하는 소스 및 드레인 라인들(140 및 146)을 도시하며; 소스 라인들 및 드레인 라인들이 각각 소스 및 드레인 영역들과 접속되는 위치들(143 및 145)을 도시한다. 도 28의 레이아웃은 도 27의 레이아웃에 비하여, 인접한 드레인 영역들 또는 소스 영역들을 서로 접속시키는 페데스탈들의 사용도(utilization)를 경감시킬 수 있다. 그러나, 도 28의 레이아웃은 메모리 셀을 고유하게 식별하기 위하여 여전히 소스 상호접속 라인, 드레인 상호접속 라인, 및 게이트라인 모두를 통한 전기적 흐름을 사용한다.
도 29는 도 1 내지 9에 설명된 유형들의 메모리 셀들에 액세스하는 또 다른 평면 레이아웃의 상면도이다. 도 25 내지 27을 설명하는데 사용된 것과 동일한 참조번호가 도 29를 설명하는데 사용된다.
도 29의 평면 레이아웃은 메모리 셀들의 어레이들에 걸쳐 대각선으로 확장되는 드레인 라인들(146)을 도시하고, 드레인 라인들이 드레인 영역들(134)과 접속되는 위치들(145)을 도시한다. 소스 영역들 모두가 전기적으로 접지되기 때문에(또는 정전압으로 바이어싱(biasing)되기 때문에), 소스 상호접속 라인들이 도 29의 레이아웃에서 도시되어 있지 않다. 이와 같은 접지(또는 정전압 바이어싱)는 드레인 라인들 사이에서, 그리고 드레인 라인들과 평행하게 확장되는 라인들(도시되지 않음)을 통해, 또는 소스 영역들 아래의 접속들을 통하여 발생할 수 있다. 도 29의 레이아웃은 메모리 셀을 고유하게 식별하기 위하여 2개의 라인들(구체적으로는, 드레인 상호접속 라인 및 게이트라인)만을 통한 전류 흐름을 사용할 수 있다.
FET들의 채널 영역들에서 상 변화 물질을 사용하는 메모리 셀 구성들의 장점은 메모리 셀들이 적층된 메모리 어레이들의 3-차원 배열들 내로 통합될 수 있다는 것이다. 도 30은 한 쌍의 메모리 어레이들(230 및 240)의 예시적 적층된 구성을 포함하는 구성(200)을 도시한다. 도 30은 적절한 경우에, 도 1 내지 29 중 몇 개를 설명하기 위하여 상기에서 사용된 것과 동일한 참조번호를 사용하여 설명될 것이다.
하부 메모리 어레이(230)가 반도체 베이스(52) 위에 형성된다. 하부 메모리 어레이는 자신들의 채널 영역들(24) 내에 상 변화 물질(12)을 포함하는 복수의 FET들을 포함한다. FET들은 소스 상호접속 라인들(140) 및 드레인 상호접속 라인들(146)에 각각 접속되는 소스 영역들(20) 및 드레인 영역들(22)을 포함하는 것으로 도시되어 있다.
절기 절연 물질(202)이 제 1 메모리 어레이 위에 형성된다. 전기 절연성 물질(202)은 임의의 적절한 조성 또는 결합 조성들을 포함할 수 있고; 예를 들어, 이산화 실리콘을 포함하거나, 본질적으로 이산화 실리콘으로 구성되거나, 또는 이산화 실리콘으로 구성될 수 있다.
제 2 메모리 어레이(240)가 절연 물질(202) 위에 형성된다. 더 구체적으로는, 반도체 베이스 물질(204)이 형성되고, 상 변화 물질(12)이 베이스 물질 내에서 형성되고, 메모리 어레이(240)의 FET들이 채널 영역들(24) 내에서 상 변화 물질을 포함하도록 형성된다. 제 2 메모리 어레이(240)의 소스들(20) 및 드레인들(22)은 라인들(140 및 146)과 유사한 소스 상호접속 라인들(도시되지 않음) 및 드레인 상호접속 라인들(도시되지 않음)에 접속될 수 있다.
종래의 PCRAM 구성들에 비하여 본원에 제공된 PCRAM 구성들의 실시예들 중 일부의 장점들 중에서, PCRAM 트랜지스터들 내의 데이터 저장 능력의 임베딩(embedding)이 종래의 프로세싱에 비하여 프로세스 단계들을 제거할 수 있다는 장점이 있다. 또한, 본원에 개시된 PCRAM 실시예들 중 일부는 고도로 측정가능(scalable)할 수 있다. 드레인 부근의 자기-가열을 결정하기 위하여 채널 전류 밀도가 사용되며, 이것은 FET의 채널 폭과 관계없이 행해질 수 있다. 추가적으로, 본원에 개시된 PCRAM 실시예들 중 일부는 비휘발성일 수 있고, 전력 소모가 낮을 수 있다. 프로그래밍은 자기-가열을 사용하여 행해질 수 있는데, 이는 일부 종래의 PCRAM 구성들에서 사용되는 히터를 제거할 수 있다. 핫 전자-정공 쌍들이 프로그래밍에 사용되는 열을 생성할 수 있을 뿐만 아니라, 상 변화 물질의 용융 온도 및 결정화 온도를 감소시킬 수 있다. 감소된 용융 및 결정화 온도들은 프로그래밍을 위한 핫 캐리어들의 사용도에 시너지 효과(synergistic effect)들을 제공하고, 이와 같은 시너지 효과들이 본원에 개시된 일부 실시예들에서 이용될 수 있다. 예를 들어, 도 23 및 24의 구성의 연속적인 평행한 활성 영역 스트라이프(continuous parallel active area stripe)들이 다른 레이아웃들에 비하여 포토 패터닝(photo patterning) 및 건식 에칭을 간소화시킬 수 있다. 추가적으로, 평행 라인들을 따른 절연 물질의 형성이 다른 레이아웃들에 비하여 절연 물질들의 형성을 간소화시킬 수 있다.
상기에 논의된 메모리 셀들 및 메모리 셀 어레이들은 컴퓨터 시스템들, 차량 전기 시스템들, 셀룰러 전화들, 카메라들, 등과 같은 전자 시스템들 내로 통합될 수 있다.
도 31은 컴퓨터 시스템(400)의 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 장치, 및 적어도 하나의 메모리 소자(408)를 지닐 수 있다. 메모리 소자(408)는 메모리 셀들의 어레이를 포함할 수 있고, 이와 같은 어레이는 상기 어레이 내의 개별적인 메모리 셀들에 액세스하기 위해 어드레싱 회로(addressing circuit)와 결합될 수 있다. 또한, 메모리 셀 어레이는 메모리 셀들로부터 데이터를 판독하기 위하여 판독 회로에 결합될 수 있다. 상기 어드레싱 및 판독 회로는 메모리 소자(408) 및 프로세서(406) 사이에서 정보를 전달하는데 사용될 수 있다. 이것이 도 32에 도시된 마더보드(404)의 블록도에서 도시되어 있다. 이와 같은 블록도에서, 어드레싱 회로는 410으로서 도시되고, 판독 회로는 412로서 도시된다.
프로세서 장치(406)는 프로세서 모듈에 대응할 수 있고, 상기 모듈과 함께 사용되는 관련 메모리는 PCRAM을 포함할 수 있다.
메모리 소자(408)는 메모리 모듈에 대응할 수 있고, PCRAM을 포함할 수 있다.
도 33은 전자 시스템(700)의 고-레벨 구성의 간략화된 블록도를 도시한다. 시스템(700)은 예를 들어, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서(702), 제어 유닛(704), 메모리 소자 유닛(706) 및 입/출력(I/O) 장치(708)를 포함하는 기능적인 요소들을 갖는다(다양한 실시예들에서, 시스템이 복수의 프로세서들, 제어 유닛들, 메모리 소자 유닛들 및 I/O 장치들을 가질 수 있다는 점이 이해되어야 한다). 일반적으로, 전자 시스템(700)은 프로세서(702)에 의해 데이터에 대해 수행될 동작들 및 프로세서(702), 메모리 소자 유닛(706) 및 I/O 장치(708) 사이의 다른 상호작용들을 지정하는 원시 명령 세트(native set of instrution)를 가질 것이다. 제어 유닛(704)은 명령들이 메모리 소자(706)로부터 페칭(fetching)되어 실행되도록 하는 동작 세트를 통해 지속적으로 사이클링(cycling)함으로써 프로세서(702), 메모리 소자 유닛(706) 및 I/O 장치(708)의 모든 동작들을 조정한다. 메모리 소자(706)는 PCRAM을 포함할 수 있다.
도 34는 전자 시스템(800)의 간략화된 블록도를 도시한다. 시스템(800)은 메모리 셀들(804), 어드레스 디코더(address decoder)(806), 로우 액세스 회로(808), 컬럼 액세스 회로(810), 동작들을 제어하기 위한 판독/기록 제어 회로(812), 및 입/출력 회로(814)의 어레이를 가지는 메모리 소자(802)를 포함한다. 메모리 소자(802)는 전력 회로(816), 및 메모리 셀이 저-저항률 전도 상태인지 또는 고-저항률 전도 상태인지를 결정하기 위한 전류 센서들과 같은 센서들(820)을 더 포함한다. 도시된 전력 회로(816)는 전원 회로(880), 기준 전압을 제공하기 위한 회로(882), 제 1 소스/드레인 상호접속 라인에 펄스(pulse)들을 제공하기 위한 회로(884), 제 2 소스/드레인 상호접속 라인에 펄스들을 제공하기 위한 회로(886), 및 워드라인에 펄스들을 제공하기 위한 회로(888)를 포함한다. 시스템(800)은 또한 프로세서(822), 및 메모리 액세스를 제어하기 위한 메모리 제어기를 포함한다.
메모리 소자(802)는 프로세서(822)로부터 와이어링 또는 금속화 라인(wiring or metailization line)들을 통하여 제어 신호들을 수신한다. 메모리 소자(802)는 I/O 라인들을 통하여 액세스되는 데이터를 저장하는데 사용된다. 프로세서(822) 또는 메모리 소자(802) 중 적어도 하나가 PCRAM을 포함할 수 있다.
프로세서 및 메모리 소자(들) 사이의 통신 시간을 감소시키기 위하여 다양한 전자 시스템들이 단일-패키지 처리 장치에서, 또는 심지어 단일 반도체 칩 상에서 제조될 수 있다.
전자 시스템들은 메모리 모듈들, 장치 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 애플리케이션-특정 모듈(application-specific module)들에서 사용될 수 있고, 다중층, 다중칩 모듈들을 포함할 수 있다.
전자 시스템들은 시계들, 텔레비전들, 셀 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기들, 등과 같은 광범위한 시스템들 중 어느 하나일 수 있다.

Claims (29)

  1. 삭제
  2. 삭제
  3. 메모리 셀을 프로그래밍하는 방법에 있어서:
    트랜지스터를 포함하는 메모리 셀을 제공하는 단계로서, 상기 트랜지스터가 게이트 유전체에 의해 채널 영역으로부터 이격되는 트랜지스터 게이트를 포함하고, 상기 채널 영역의 일 측 상에 제 1 소스/드레인 영역을 포함하며, 상기 제 1 소스/드레인 영역으로부터 상기 채널 영역의 대향 측 상에 제 2 소스/드레인 영역을 포함하는, 메모리 셀 제공 단계 - 상기 채널 영역은 상기 제 1 소스/드레인 영역에 인접한 프로그래밍 가능한 물질의 제 1 볼륨을 포함하고, 상기 제 2 소스/드레인 영역에 인접한 프로그래밍 가능한 물질의 제 2 볼륨을 포함함 -;
    상기 메모리 셀의 하나의 메모리 상태를 유도하기 위하여 상기 제 1 소스/드레인 영역을 소스로서 사용하고 상기 제 2 소스/드레인 영역을 드레인으로서 사용하는 단계; 및
    상기 메모리 셀의 또 다른 메모리 상태를 유도하기 위하여 상기 제 2 소스/드레인 영역을 소스로서 사용하고 상기 제 1 소스/드레인 영역을 드레인으로서 사용하는 단계
    를 포함하고, 상기 메모리 상태들을 유도하는 단계는:
    상기 게이트 유전체에 인접한 상기 채널 영역 내에 제 1 반전 층을 형성하는 단계로서, 상기 제 1 반전 층이 프로그래밍 가능한 물질의 상기 제 1 볼륨 내에 제 1 핀치-오프 영역을 가지는, 제 1 반전 층 형성 단계;
    프로그래밍 가능한 물질의 상기 제 1 볼륨 내에서 상을 변화시킴으로써 제 1 메모리 상태를 성취하기 위하여 상기 제 1 핀치-오프 영역 내에서 핫 캐리어들을 사용하는 단계;
    상기 게이트 유전체에 인접한 상기 채널 영역 내에서 제 2 반전 층을 형성하는 단계로서, 상기 제 2 반전 층이 프로그래밍 가능한 물질의 상기 제 2 볼륨 내에서 제 2 핀치-오프 영역을 가지는, 제 2 반전 층 형성 단계; 및
    프로그래밍 가능한 물질의 상기 제 2 볼륨 내에서 상을 변화시킴으로써 제 2 메모리 상태를 성취하기 위하여 상기 제 2 핀치-오프 영역 내에서 핫 캐리어들을 사용하는 단계
    를 포함하는 메모리 셀 프로그래밍 방법.
  4. 프로그래밍된 메모리 셀을 형성하는 방법에 있어서:
    게이트 유전체에 의해 채널 영역으로부터 이격되는 트랜지스터 게이트를 포함하고, 상기 채널 영역의 일 측 상에 소스 영역 및 상기 소스 영역으로부터 상기 채널 영역의 대향 측 상에 드레인 영역을 포함하는 트랜지스터를 형성하는 단계로서, 상기 채널 영역이 상기 드레인 영역에 인접한 상 변화 물질을 포함하는, 트랜지스터 형성 단계;
    상기 게이트 유전체에 인접한 상기 채널 영역 내에 반전 층을 형성하는 단계로서, 상기 반전 층이 상기 드레인 영역에 인접한 상기 상 변화 물질 내에서 핀치-오프 영역을 가지는, 반전 층 형성 단계; 및
    상기 상 변화 물질 내에서 상을 변화시키기 위하여 상기 핀치-오프 영역 내에서 핫 캐리어들을 사용하는 단계를 포함하는 프로그래밍된 메모리 셀 형성 방법.
  5. 제 4 항에 있어서, 상기 메모리 셀이:
    실리콘-함유 기판 위에 상기 게이트 유전체를 형성하고;
    상기 게이트 유전체 위에, 한 쌍의 대향 측벽들을 갖는 상기 트랜지스터 게이트를 형성하고;
    상기 측벽들 중 하나의 측벽에만 인접한 상기 기판 내로 에칭하여 상기 기판 내에 리세스를 형성하고;
    상기 리세스 내에 상기 상 변화 물질을 형성하고;
    상기 트랜지스터 게이트의 상기 대향 측벽들을 따라 한 쌍의 스페이서들을 형성하고;
    상기 트랜지스터 게이트 및 스페이서들을 마스크로서 사용하면서 상기 기판 내로 도펀트를 주입함으로써 형성되며, 상기 주입된 도펀트가 상기 기판 내에서 상기 소스 및 드레인 영역들을 형성하는 프로그래밍된 메모리 셀 형성 방법.
  6. 제 4 항에 있어서, 상기 메모리 셀이:
    상기 채널이 그 안에 존재하는 반도체 베이스로부터 오름 차순으로, 게이트 유전체 물질, 상기 트랜지스터 게이트의 전기 전도성 게이트 물질, 및 전기 절연성 캡핑 물질을 포함하고 한 쌍의 대향 측벽들을 포함하는 게이트 스택을 상기 베이스 위에 형성하고;
    상기 한 쌍의 대향 측벽들을 따라 한 쌍의 측벽 스페이서들을 형성하고;
    상기 게이트 스택의 일 측을 따라 상기 베이스 위에 마스크를 형성하고, 상기 일 측에 대향하는 관계인 상기 게이트 스택의 또 다른 측을 따라 상기 베이스의 영역 위에는 마스크를 형성하지 않고;
    상기 베이스의 상기 영역 내로 에칭하여, 상기 측벽 스페이서들 중 하나의 측벽 스페이서 아래로 확장되는 개구를 형성하고;
    상기 개구 내에, 그리고 상기 측벽 스페이서들 중 상기 하나의 측벽 스페이서 아래에 상기 상 변화 물질을 형성하여 상기 개구를 부분적으로 채우고;
    상기 상 변화 물질을 형성한 이후에, 상기 개구 내에서 반도체 물질을 에피택셜로(epitaxially) 성장시키고;
    상기 에피텍셜로-성장된 반도체 물질 내로 확장되도록 상기 드레인 영역을 형성함으로써 형성되는 프로그래밍된 메모리 셀 형성 방법.
  7. 제 4 항에 있어서, 상기 메모리 셀이:
    실리콘-함유 기판 위에 상기 게이트 유전체를 형성하고;
    상기 게이트 유전체 위에, 한 쌍의 대향 측벽들을 갖는 상기 트랜지스터 게이트를 형성하고;
    상기 측벽들에 인접한 상기 기판 내로 에칭하여 상기 기판 내에 한 쌍의 리세스들을 형성하고;
    상기 리세스 내에 상기 상 변화 물질을 형성하고;
    상기 트랜지스터 게이트의 상기 대향 측벽들을 따라, 그리고 상기 리세스들 내의 상기 상 변화 물질 바로 위에 한 쌍의 스페이서들을 형성하고;
    상기 트랜지스터 게이트 및 스페이서들을 마스크로 사용하면서 상기 기판 내로 도펀트를 주입함으로써 형성되며, 상기 주입된 도펀트가 상기 기판 내에서 상기 소스 및 드레인 영역들을 형성하는 프로그래밍된 메모리 셀 형성 방법.
  8. 제 4 항에 있어서, 상기 메모리 셀이:
    실리콘-함유 기판 위에 상기 게이트 유전체를 형성하고;
    상기 게이트 유전체 위에, 한 쌍의 대향 측벽들을 갖는 상기 트랜지스터 게이트를 형성하고;
    비-희생(non-sacrificial) 물질 사이에서 수직으로 샌드위칭되는 희생 물질을 포함하는 한 쌍의 스페이서들을 상기 트랜지스터 게이트의 상기 대향 측벽들을 따라 형성하고;
    상기 희생 물질을 제거하여 상기 기판으로 확장되는 개구들을 형성하고;
    상기 개구들 내에서 상기 기판 내로 에칭하여 상기 기판 내에 리세스들을 형성하고;
    상기 리세스 내에서 상기 상 변화 물질을 형성하고;
    비-희생 물질로 상기 개구들을 채우고;
    상기 기판 내로 도펀트를 주입하여 상기 소스 및 드레인 영역들을 형성함으로써 형성되는 프로그래밍된 메모리 셀 형성 방법.
  9. 메모리 셀에 있어서:
    게이트 유전체에 의해 채널 영역으로부터 이격되는 트랜지스터 게이트를 포함하고, 상기 채널 영역의 일 측 상에 소스 영역 및 상기 소스 영역으로부터 상기 채널 영역의 대향 측 상에 드레인 영역을 포함하는 트랜지스터를 포함하며,
    상기 채널 영역이 상기 드레인 영역에 인접한 상 변화 물질을 포함하는 메모리 셀.
  10. 제 9 항에 있어서, 상기 채널 영역이 대부분 비-상 변화(non-phase change) 반도체 물질을 포함하고, 상기 드레인 영역에만 인접한 상기 상 변화 물질을 포함하는 메모리 셀.
  11. 제 9 항에 있어서, 상기 채널 영역이 상기 소스 영역에 인접한 상 변화 물질을 포함하는 메모리 셀.
  12. 제 9 항에 있어서,
    상기 게이트 유전체가 실리콘-함유 기판 위에 있고;
    상기 트랜지스터 게이트가 한 쌍의 대향 측벽들을 가지며;
    한 쌍의 스페이서들이 상기 트랜지스터 게이트의 상기 대향 측벽들을 따라 있고;
    상기 상 변화 물질이 상기 기판 내로 확장되고, 상기 스페이서들 중 단지 하나의 스페이서 바로 아래에 있고;
    상기 소스 및 드레인 영역들이 상기 기판 내에 있고, 서로에 대하여 상기 트랜지스터 게이트의 대향 측들 상에 있으며;
    상기 채널 영역이 상기 실리콘-함유 기판의 실리콘을 포함하는 메모리 셀.
  13. 제 9 항에 있어서,
    상기 게이트 유전체가 실리콘-함유 기판 위에 있고;
    상기 트랜지스터 게이트가 한 쌍의 대향 측벽들을 가지며;
    한 쌍의 스페이서들이 상기 게이트의 상기 대향 측벽들을 따라 있고;
    한 쌍의 상 변화 물질 영역들이 상기 기판 내로 확장되고, 상기 상 변화 물질 영역들 중 하나의 상 변화 물질 영역이 상기 스페이서들 중 하나의 스페이서 바로 아래에 있고, 상기 상 변화 물질 영역들 중 다른 하나의 상 변화 물질 영역이 상기 스페이서들 중 다른 하나의 스페이서 바로 아래에 있으며;
    상기 소스 및 드레인 영역들이 상기 기판 내에 있고; 상기 드레인 영역이 상기 상 변화 물질 영역들 중 상기 하나의 상 변화 물질 영역에 바로 인접하고; 상기 소스 영역이 상기 상 변화 물질 영역들 중 상기 다른 하나의 상 변화 물질 영역에 바로 인접하며;
    상기 채널 영역이 상기 실리콘-함유 기판의 실리콘을 포함하는 메모리 셀.
  14. 제 13 항에 있어서, 상기 상 변화 물질 영역들이 서로 공통의 상 변화 물질 조성으로 구성되는 메모리 셀.
  15. 제 13 항에 있어서, 상기 상 변화 물질 영역들이 서로 상이한 상 변화 물질 조성들을 포함하는 메모리 셀.
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