KR101090475B1 - 반도체 소자의 커패시터 형성방법 - Google Patents

반도체 소자의 커패시터 형성방법 Download PDF

Info

Publication number
KR101090475B1
KR101090475B1 KR1020100118240A KR20100118240A KR101090475B1 KR 101090475 B1 KR101090475 B1 KR 101090475B1 KR 1020100118240 A KR1020100118240 A KR 1020100118240A KR 20100118240 A KR20100118240 A KR 20100118240A KR 101090475 B1 KR101090475 B1 KR 101090475B1
Authority
KR
South Korea
Prior art keywords
film
forming
opening
abandoned
nitride film
Prior art date
Application number
KR1020100118240A
Other languages
English (en)
Inventor
윤효근
이선진
이용준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100118240A priority Critical patent/KR101090475B1/ko
Application granted granted Critical
Publication of KR101090475B1 publication Critical patent/KR101090475B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자의 커패시터 형성방법은 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계, 상기 제1절연막을 식각하여 개구부를 형성하는 단계, 상기 개구부의 표면에 희생질화막을 형성하는 단계, 상기 개구부 하부면에 형성된 희생질화막을 제거하는 단계, 상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계, 상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계, 상기 개구부의 표면에 도전막을 형성하는 단계 및 상기 제1절연막을 제거하는 단계를 포함한다.

Description

반도체 소자의 커패시터 형성방법{Method for fabricating capacitor of semiconductor devices}
본 발명은 반도체 소자의 커패시터 형성방법에 관한 것으로, 특히 스토리지노드 전극을 포함하는 반도체 소자의 커패시터 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 소자의 크기가 축소됨에 따라 한정된 면적 내에서 커패시터의 정전용량(capacitance)을 확보하는 것이 중요한 이슈가 되고 있다. 특히, 트랜지스터와 커패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자에서는 커패시터의 면적을 축소하면서 정전용량을 증가시키는 것의 중요성이 더욱 높아지고 있다. 커패시터의 정전용량을 증가시키기 위하여 커패시터를 구성하는 물질 및 커패시터 제조 공정 방법에 대한 연구가 진행되고 있다. 고용량을 갖는 커패시터를 제조하기 위해서는 커패시터 전극의 표면적을 확대시키거나 유전율이 큰 유전물질을 사용하는 방법 등이 있다. 그러나, 유전율이 큰 유전물질을 사용하는 방법은 기존 공정과의 안정성 및 신뢰성에 문제가 있다. 또한, 커패시커 전극의 표면적을 확대시키기 위해 커패시터의 높이를 증가시키는 방법은 면적 증가에 따른 정전용량이 증가하는 효과가 있는 반면, 포토 공정 및 식각 공정의 공정 마진 부족으로 커패시터의 높이를 증가시키는데 한계가 있다.
이에 커패시터의 정전용량을 확보하기 위한 방법 가운데 하나로 콘케이브(concave) 타입, 핀(pin) 타입, 실린더 타입(cylinder typed) 등의 스토리지노드 전극(storagenode electrode)이 제안되어 있다. 실린더 타입의 스토리지노드 전극은 외측면 및 내측면을 모두 전극으로 이용할 수 있어 커패시터의 면적을 증가시킴으로써 정전용량을 증가시킬 수 있으며, NFC(Nitrde Folating Capacitor) 질화막을 적용한 실린더 타입의 스토리지노드 전극이 부각되고 있다.
도 1 내지 도 4는 종래기술에 따른 커패시터 제조방법을 개략적으로 나타낸 공정 단면도이다. 도 1을 참조하면, 질화막(12), 스토리지노드 산화막(14), NFC 질화막(16) 식각 후 티나늄(Ti)을 증착하고 약 600℃의 열공정을 통해 티타늄막(18)과 스토리지노드 콘택(10)에 티타늄실리사이드(TiSi)막(20)을 형성시킨 상태를 나타낸 것이다.
도 2는 스토리지노드 측벽의 비반응 티타늄(Ti)을 제거하기 위해 SPM(Sulphuric Peroxide Mixture) 세정을 진행한 후를 나타낸 것으로서, 대분의 비반응 티타늄은 제거되지만 고온의 열공정을 진행하면서 스토리지노드 산화막(14)의 실리콘(Si)과 티타늄(Ti)이 반응하여 생성된 티타늄실리사이드(TiSi, 22)가 제거되지 않고 남아있는 상태를 나타낸 것이다.
도 3은 스토리지노드 티타늄나이트라이드(TiN, 24) 증착 후를 나타낸 것으로서, 전술한 바와 같이 스토리지노드 산화막(14)의 실리콘(Si)과 티타늄(Ti)이 반응하여 티타늄실리사이드(22)가 측벽에 형성되고 이로 인해 스토리지노드 티타늄나이트라이드(24)의 국부적 부풀림 현상이 나타나는 것을 보인 것이다.
도 4는 스토리지노드 산화막(14)을 제거한 후를 나타낸 것이다. 이후 커패시터 유전물질을 증착하게 되는데, 전술한 스토리지노드 산화막(14)과 티타늄이 반응하여 생성된 티타늄실리사이드(22)에 의해 국부적인 결함이 발생할 수 있다. 즉, 커패시터의 누설전류(leakage current) 생성으로 전기 저장능력의 저하를 가져오고 반도체 소자의 수율 및 신뢰성을 저하시키는 요인이 되고 있다.
본 발명이 해결하려는 과제는, 반도체 소자의 수율 및 신뢰성 향상이 가능한 커패시터 형성방법을 제공하는 것이다.
또한, 커패시터의 누설전류를 방지할 수 있는 스토리지노드 전극을 포함하는 반도체 소자의 커패시터 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 커패시터 형성방법은 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계, 상기 제1절연막을 식각하여 개구부를 형성하는 단계, 상기 개구부의 표면에 희생질화막을 형성하는 단계, 상기 개구부 하부면에 형성된 희생질화막을 제거하는 단계, 상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계, 상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계, 상기 개구부의 표면에 도전막을 형성하는 단계 및 상기 제1절연막을 제거하는 단계를 포함한다.
일 실시예로, 상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계에서, 상기 금속막의 제거는 SPM 세정, SOM 세정, SC-1 세정 또는 오존수 세정 중 어느 하나 이상의 세정에 의해 수행될 수 있다.
일 실시예로, 상기 SPM 세정은 황산과 과산화수소가 10:1 내지 60:1 부피비로 혼합된 세정액에 의해 수행될 수 있으며, 75℃ 내지 130℃에서 수행될 수 있다.
일 실시예로, 상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계에서, 상기 희생질화막의 제거는 인산(H3PO4)을 이용한 습식세정에 의해 수행될 수 있으며, 상기 인산(H3PO4)을 이용한 습식세정은 140℃ 내지 160℃에서 수행될 수 있다.
일 실시예로, 상기 인산(H3PO4)을 이용한 습식세정 이후 SC-1 세정을 더 수행할 수 있다.
일 실시예로, 상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계는 하나의 세정장치에서 상기 금속막과 상기 희생질화막을 연속적으로 제거할 수 있다.
일 실시예로, 상기 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계 이전에 상기 컨택플러그가 형성된 층간절연막 상에 식각정지막을 형성하는 단계를 더 포함할 수 있다.
일 실시예로, 상기 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계 이후 상기 제1절연막 상에 지지막을 형성하는 단계를 더 포함할 수 있다.
일 실시예로, 상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 저압 화학기상증착(LPCVD)에 의해 형성될 수 있다.
일 실시예로, 상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 30Å 내지 80Å 증착될 수 있다.
일 실시예로, 상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 Si3N4를 포함하는 실리콘질화막일 수 있다.
일 실시예로, 상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 디클로로실란(SiCl2H2)과 암모니아(NH3) 또는 실란(SiH4)과 암모니아(NH3)를 반응소스로 사용하여 700℃ 내지 900℃에서 실리콘질화막을 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계는 상기 개구부의 표면에 티타늄막을 형성하고 열처리하여 상기 개구부의 하부면에 티타늄실리사이막을 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계에서, 상기 금속막은 20Å 내지 100Å 증착될 수 있다.
일 실시예로, 상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계에서, 상기 열처리는 600 내지 900℃에서 수행될 수 있다.
일 실시예로, 상기 개구부의 표면에 도전막을 형성하는 단계에서, 상기 도전막은 티타늄나이트라이드(TiN), 폴리실리콘, 티타늄(Ti), 루비듐(Ru), 알루미늄(Al), 텅스텐(W), 텅스텐실리사이드(WSix) 또는 구리(Cu) 중 어느 하나 이상 선택된 물질로 이루어질 수 있다.
일 실시예로, 상기 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계 이전에, 상기 컨택플러그가 형성된 층간절연막 상에 제3절연막을 형성하는 단계와 상기 제3절연막을 관통하여 상기 컨택플러그에 전기적으로 연결되는 랜딩패드를 형성하는 단계를 더 포함할 수 있다.
일 실시예로, 상기 컨택플러그에 전기적으로 연결되는 랜딩패드를 형성하는 단계에서, 상기 랜딩패드는 폴리실리콘으로 이루어질 수 있다.
본 발명의 반도체 소자의 커패시터 형성방법은 반도체 소자의 수율 및 신뢰성 향상이 가능하며, 스토리지노드 전극 측벽에서의 금속실리사이드 형성을 억제하여 누설전류를 감소시킬 수 있는 잇점이 있다.
도 1 내지 도 4는 종래기술에 따른 커패시터 제조방법을 개략적으로 나타낸 공정 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 형성방법을 개략적으로 나타낸 공정단면도이다.
도 12는 본 발명의 일 실시예에 따른 세정 공정과 종래의 세정 공정 후의 제1절연막 표면에서의 티타늄 잔류량을 측정한 XPS 그래프이다.
도 13은 본 발명의 다른 실시예에 따른 커패시터의 일부 구성 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 형성방법을 개략적으로 나타낸 공정단면도이다.
도 5를 참조하면, 실리콘 웨이퍼와 같은 기판(100) 상부에 층간절연막(102)을 형성한 후 층간절연막(102)을 관통하는 스토리지노드 컨택홀을 형성하고 상기 스토리지노드 컨택홀을 도전성 물질로 매립하여 컨택플러그(104)를 형성한다. 층간절연막(102)의 하부에는 워드라인을 포함하는 트랜지스터, 비트라인 등의 하부구조물(도시하지 않음)이 형성될 수 있으며, 스토리지노드 컨택홀은 상기 하부구조물을 선택적으로 노출시키게 된다. 층간절연막(102)은 다층 구조의 층간절연막일 수 있다. 컨택플러그(104)는 폴리실리콘 등의 물질로 스토리지노드 컨택홀을 매립하여 형성할 수 있다. 즉, 스토리지노드 컨택홀을 매립하도록 폴리실리콘을 증착한 후에 에치백(etchback) 또는 화학기계적연마(CMP: Chemical Mechanical Polishing) 공정을 통해 스토리지노드 컨택플러그(104)를 형성할 수 있다. 한편, 컨택플러그(104)는 기판(100)의 불순물 영역과 전기적으로 연결될 수 있다.
이후 식각정지막(106), 제1절연막(108), 지지막(110) 및 제2절연막(112)을 순차적으로 적층할 수 있다. 식각정지막(106)은 제1절연막(108) 식각시 식각을 정시시키는 막(etch stop)의 역할을 수행할 수 있으며, 제1절연막(108)과 식각선택비가 높은 물질로 형성한다. 예를 들어, 식각정지막(106)은 400Å 내지 800Å 두께의 질화막(nitirde)일 수 있다. 제1절연막(108) 또는 제2절연막(112)은 실리콘산화막(SiOx)을 포함하는 단층막 또는 다층막일 수 있다. 구체적으로 BPSG(Boron Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 등의 산화막을 포함하는 단층막 또는 다층막일 수 있다. 또한, 카본(C) 성분을 포함하는 산화막일 수 있다. 제1절연막(108) 또는 제2절연막(112)은 화학기상증착(CVD: Chemical Vapor Deposition) 방법 등으로 형성할 수 있다. 한편, 제1절연막(108) 또는 제2절연막(112)은 서로 다른 물질일 수도 있고 동일한 물질일 수도 있으며, 제2절연막(112)은 존재하지 않을 수도 있다. 일 례로서 제1절연막(108)은 형성하려는 커패시터의 높이에 따라 10,000Å 내지 30,000Å 두께로 형성될 수 있다. 구체적으로 7,000Å 내지 13,000Å 두께의 PSG막과 그 상부의 10,000Å 내지 14,000Å 두께의 PETEOS막의 이중막 구조일 수 있다. 제1절연막(108) 증착 후 후속 리소그래피 공정의 마진을 향상시키기 위해 제1절연막(108)의 표면을 평탄화할 수 있다. 평탄화 공정은 수백Å 내지 1500Å 두께의 제1절연막(108)이 연마되도록 화학기계적연마(CMP: Chemical Mechanical Polishing) 공정에 의해 수행될 수 있다.
지지막(110)은 400Å 내지 1500Å 두께의 질화막(nitride)일 수 있다. 예를 들어, Si3N4 등의 실리콘질화막(SiNx)일 수 있다. 지지막(110)은 이후 형성될 스토리지노드 전극을 고정하여 스토리지노드 전극이 기울어지거나 쓰러지는 것을 방지할 수 있다. 정전용량을 증가시키기 위해 스토리지노드 전극의 높이가 높아지는 반면, 직경은 작아지면서 종횡비가 급격히 높아지고 있다. 이와 함께 스토리지노드 전극의 안쪽 면과 바깥쪽 면을 모두 저장공간을 사용하기 위해 스토리지노드 절연막을 제거하는 딥아웃(dip-out) 공정을 진행하고 있다. 그런데, 딥아웃 공정 진행시 높은 종횡비를 가진 스토리지노드 전극이 기울어지거나 인접하는 스토리지노드 전극들끼리 연결되는 문제가 발생하고 있다. 이에 따라 후속 딥아웃 공정시 하부전극이 쓰러지는 역할을 방지하는 지지대 역할을 수행하도록 지지막(110)을 형성할 수 있다.
한편, 제2절연막(112) 상부에 희생 하드마스크막(도시하지 않음)을 더 적층할 수 있다. 또한, 상기 희생 하드마스크막 상부에 질화막(도시하지 않음)을 더 적층할 수 있다. 전기 저장용량을 늘리기 위해 커패시터의 수직 높이가 증가함에 따라 제1절연막(108)의 높이가 증가하게 되고 이에 따라 제1절연막(108)의 식각이 원활하게 이루어지지 않는 경우가 발생할 수 있고 상기 희생 하드마스크막은 제1절연막(108) 등의 식각을 용이하게 하기 위한 것이다.
전술한 제1절연막(108) 등을 형성하고, 형성된 식각정지막(106), 제1절연막(108), 지지막(110) 등을 식각하여 컨택플러그(104)를 노출시키는 개구부(V)를 형성한다. 이를 위해 포토레지스트막을 형성하고 포토마스크를 이용하여 포토레지스트 패턴을 형성한 후 식각가스를 이용하여 제1절연막(108) 등을 식각하여 개구부(V)를 형성할 수 있다. 상기 식각가스에 제한은 없으나, 예를 들어 플루오린(F)을 함유하는 가스를 이용할 수 있다. 또 다른 예를 들어, C3F8, C4F8 및 C5F8 중 어느 하나 이상 선택된 가스와 O2, Ar 및 CH2F2 중 어느 하나 이상 선택된 가스를 혼합한 혼합가스를 이용할 수 있다.
다음, 도 6에 도시된 것과 같이, 개구부(V)의 표면에 희생질화막(114)을 형성한다. 개구부(V)의 표면 외에 제2절연막(112)의 상부면에서 희생질화막이 형성될 수 있다. 일례로, 희생질화막(114)은 Si3N4와 같은 실리콘질화막일 수 있으며 30Å 내지 80Å 두께로 형성될 수 있다. 저압 화학기상증착(LPCVD: Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(APCVD: Atmospheric Pressure CVD), 플라즈마 화학기상증착(PECVD: Plasma Enhanced CVD) 등에 의해 형성될 수 있으나 저압 화학기상증착에 의해 형성되는 것이 바람직하다. 예를 들어, 디클로로실란(SiCl2H2)과 암모니아(NH3) 또는 실란(SiH4)과 암모니아(NH3)를 반응소스로 사용하여 700℃ 내지 900℃에서 실리콘질화막을 생성할 수 있다. 희생질화막(114)은 이후 금속막 증착 후 컨택플러그 표면에서의 금속실리사이드막 형성을 위한 열공정시 스토리지노드 측벽(제1절연막의 측벽)에서 금속실리사이드가 형성되는 것을 방지하는 역할을 한다.
다음, 도 7에 도시된 것과 같이, 컨택플러그(104) 표면에 형성된 희생질화막을 제거하여 희생질화막 패턴(114a)을 형성한다. 희생질화막(114)의 제거는 에치백(etch back) 공정에 의할 수 있으며 컨택플러그(104) 표면에 형성된 희생질화막과 제2절연막(112) 상부에 존재하는 희생질화막(114)이 동시에 제거될 수 있다. 희생질화막(114)의 에치백은 CH2F2, CHF3 및 CF4 중에서 어느 하나 이상 선택된 가스와 Ar 및 O2 중에서 어느 하나 이상 선택된 가스를 혼합한 혼합가스를 이용하여 수행될 수 있으나 본 발명이 이에 제한되는 것은 아니다.
다음, 도 8에 도시된 것과 같이, 개구부(V)의 표면에 금속막(116)을 형성하고 열처리하여 상기 컨택플러그의 노출면에 금속실리사이드막(118)을 형성한다. 금속막(116)은 예를 들어 티타늄(Ti)을 포함하는 금속막일 수 있으며 스퍼터링, 화학기상증착 등으로 형성할 수 있다. 티타늄과 같은 금속막을 20Å 내지 100Å 두께로 증착 한 후 600℃ 내지 900℃ 범위에서 열처리를 수행하면 컨택플러그(104)의 노출면에 금속실리사이드막(118)이 형성될 수 있다. 금속막이 티타늄인 경우, 금속실리사이드막(118)은 TiSi, Ti5Si3 또는 TiSi2 중 하나이거나 이들의 조합일 수 있다.
다음, 도 9에 도시된 것과 같이, 금속막 중 금속실리사이드막을 형성하지 않은 금속막(비반응 금속막, 116)을 제거하는 제1세정과 희생질화막 패턴(114a)을 제거하는 제2세정을 실시한다.
제1세정은 SPM(Sulfuric Peroxide Mixture) 세정, SOM(H2SO4 + 오존) 세정, SC-1(Standard Clean -1) 세정 또는 오존수 세정 중 어느 하나의 세정 또는 이들을 조합한 세정에 의해 수행될 수 있다. 바람직하게는 SPM 세정에 의해 제거될 수 있다. SPM 세정시 황산(H2SO4)과 과산화수소(H2O2)는 10:1 내지 60:1의 부피비로 혼합될 수 있으며 75℃ 내지 130℃의 온도범위에서 수행될 수 있다. SC-1 세정은 NH4OH, H2O2 및 H2O의 혼합액을 이용한 세정으로서 20℃ 내지 30℃의 저온에서 수행될 수 있다. 오존수 세정에 의하는 경우 10ppm 이상의 오존농도를 갖는 오존수를 이용할 수 있으며, 10℃ 내지 30℃의 온도범위에서 수행될 수 있다.
제2세정은 희생질화막 패턴(114a)을 제거하기 위한 세정으로 인산(H3PO4)을 이용한 습식세정에 의해 수행될 수 있다. 구체적으로 140℃ 내지 160℃의 온도범위에서, 50초 내지 200초 정도 수행될 수 있다.
상기 제1세정과 제2세정은 하나의 세정장치에서 연속공정으로 수행될 수도 있으며, 별도의 세정장치에서 별도의 공정으로 수행될 수도 있다. 또한, 제2세정 후 파티클 제거 효율 상승 등을 위해 SC-1 세정을 수행하는 제3세정을 더 거칠 수도 있다.
다음, 도 10에 도시된 것과 같이, 상기 개구부의 표면에 도전막(120)을 형성한다. 도전막은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 어느 하나 이상의 금속, 상기 금속의 질화물 또는 폴리실리콘 중에서 어느 하나 이상 선택된 도전성 물질로 이루어질 수 있다. 바람직하게는 티타늄나이트라이드(TiN), 폴리실리콘, 티타늄(Ti), 루비듐(Ru), 알루미늄(Al), 텅스텐(W), 텅스텐실리사이드(WSix) 또는 구리(Cu) 중 어느 하나 이상 선택된 물질로 이루어질 수 있다. 보다 바람직하게는 티타늄나이트라이드(TiN)를 포함하는 도전막일 수 있으며, 150Å 내지 400Å 두께로 증착될 수 있다. 상기 티타튬나이트라이드막은 스퍼터링(sputtering), 화학기상증착(CVD), 원자층 화학기상증착(Atomic Layer CVD) 등의 방법으로 형성할 수 있다.
한편, 개구부의 표면 외에 제2절연막(112)의 상부면에도 도전막이 증착될 수 있는데, 제2절연막(112)의 상부면에 증착된 도전막은 화학기계적연마(CMP) 또는 에치백 공정을 통해 제거될 수 있다. 도 10은 제2절연막(112)의 상부면에 증착된 도전막을 제거한 상태를 나타낸 것이다.
다음, 도 11에 도시된 것과 같이, 제1절연막(108)과 제2절연막(112)을 제거한다. 제1절연막(108)과 제2절연막(112)은 동시에 제거될 수도 있으며, 제2절연막(112)을 제거한 후 제1절연막(108)을 제거할 수도 있다. 제1절연막(108)과 제2절연막(112)의 제거는 딥아웃 공정으로 불리는 것으로 예를 들어, 불산 또는 BOE(Buffered Oxide Etchant)를 이용한 습식식각 공정에 의해 수행될 수 있다. 식각정지막(106)과 지지막(110)은 딥아웃 공정에 의해 제거되지 않고 잔류하며, 지지막(110)은 하부전극이 되는 도전막(120)이 쓰러지는 것을 방지해준다. 이후 통상의 반도체 공정을 사용하여 커패시터 유전물질을 증착하게 되며, 커패시터 유전물질은 예를 들어, ZAZ(ZrO2/Al2O3/ZrO2)일 수 있다.
도 12는 본 발명의 일 실시예에 따른 SPM+인산(H3PO4) 세정과 SPM 세정 후의 제1절연막 표면에서의 티타늄 잔류량을 측정한 XPS(X-ray Photoelectron Spectroscopy) 그래프이다. 도 12에 도시된 것과 같이, SPM 세정을 수행한 경우에 비해 전술한 SPM+인산 세정을 수행한 경우에 Ti 잔류량이 급격히 줄어들었음을 확인할 수 있다. 즉, 이는 스토리지노드 전극에 Ti 잔류가 적어 깨끗한 스토리지노드 전극을 얻을 수 있고 후속 커패시터 유전물질 증착시 계면결함 문제가 발행하지 않아 커패시터의 누설전류를 감소시킬 수 있다.
도 13은 본 발명의 다른 실시예에 따른 커패시터의 일부 구성 단면도이다. 도 13에 도시된 것과 같이 본 발명의 다른 실시에에 따른 커패시터는 컨택플러그(104)를 포함한느 층간절연막(102) 상부에 제3절연막(130)을 증착하고 제3절연막(130)을 관통하여 컨택플러그(104)와 전기적으로 연결되는 랜딩패드(132)가 존재할 수 있다. 랜딩패드(132)는 컨택플러그(104) 상부면의 접촉저항을 감소시키기 위한 것으로 폴리실리콘막으로 이루어질 수 있다.
랜딩패드(132)를 포함하는 제3절연막(130)의 상부에는 전술한 바와 같이, 식각정지막(106), 제1절연막(도 5의 108) 및 지지막(110) 등을 형성한 후 식각정지막(106), 제1절연막(108) 및 지지막(110) 등을 관통하는 개구부를 형성하여 랜딩패드(132)의 상부면을 노출시킨다. 이후 희생질화막의 형성, 금속막 증착 후 열처리를 통한 랜딩패드(132) 표면(상부면)의 금속실리사이드막(118) 및 비반응 금속막과 희생질화막의 제거 등은 전술한 바와 동일하므로 그 설명을 생략하도록 한다. 도 13에서 도면부호 A로 표시된 것은 지지막(110) 중 일부가 제거된 것을 나타낸다. 제1절연막(도 5의 108)은 실린더 구조의 스토리지노드 외벽을 둘러싸면서 서로 연결된 구조일 수 있으며, 지지막(110) 중 일부를 제거(a로 표시)하고 그 제거된 부분을 통해 식각용액을 주입하여 제1절연막을 딥아웃할 수 있다.
100...기판 102...층간절연막
104...컨택플러그 106...식각정지막
108...제1절연막 110...지지막
112...제2절연막 114...희생질화막
116...금속막 118...금속실리사이드막
120...도전막

Claims (20)

  1. 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 식각하여 개구부를 형성하는 단계;
    상기 개구부의 표면에 희생질화막을 형성하는 단계;
    상기 개구부 하부면에 형성된 희생질화막을 제거하는 단계;
    상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계;
    상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계;
    상기 개구부의 표면에 도전막을 형성하는 단계; 및
    상기 제1절연막을 제거하는 단계
    를 포함하는 반도체 소자의 커패시터 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계에서, 상기 금속막의 제거는 SPM 세정, SOM 세정, SC-1 세정 또는 오존수 세정 중 어느 하나 이상의 세정에 의해 수행되는 반도체 소자의 커패시터 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 SPM 세정은 황산과 과산화수소가 10:1 내지 60:1 부피비로 혼합된 세정액에 의해 수행되는 반도체 소자의 커패시터 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 SPM 세정은 75℃ 내지 130℃에서 수행되는 반도체 소자의 커패시터 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계에서, 상기 희생질화막의 제거는 인산(H3PO4)을 이용한 습식세정에 의해 수행되는 반도체 소자의 커패시터 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 인산(H3PO4)을 이용한 습식세정은 140℃ 내지 160℃에서 수행되는 반도체 소자의 커패시터 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 인산(H3PO4)을 이용한 습식세정 이후 SC-1 세정을 더 수행하는 반도체 소자의 커패시터 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 금속막 중 금속실리사이드막을 형성하지 않은 금속막과 상기 희생질화막을 제거하는 단계는 하나의 세정장치에서 상기 금속막과 상기 희생질화막을 연속적으로 제거하는 반도체 소자의 커패시터 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계 이전에 상기 컨택플러그가 형성된 층간절연막 상에 식각정지막을 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계 이후 상기 제1절연막 상에 지지막을 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 저압 화학기상증착(LPCVD)에 의해 형성되는 반도체 소자의 커패시터 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 30Å 내지 80Å 증착되는 반도체 소자의 커패시터 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 Si3N4를 포함하는 실리콘질화막인 반도체 소자의 커패시터 형성방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 희생질화막을 형성하는 단계에서, 상기 희생질화막은 디클로로실란(SiCl2H2)과 암모니아(NH3) 또는 실란(SiH4)과 암모니아(NH3)를 반응소스로 사용하여 700℃ 내지 900℃에서 실리콘질화막을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계는 상기 개구부의 표면에 티타늄막을 형성하고 열처리하여 상기 개구부의 하부면에 티타늄실리사이막을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계에서, 상기 금속막은 20Å 내지 100Å 증착되는 반도체 소자의 커패시터 형성방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 금속막을 형성하고 열처리하여 상기 개구부의 하부면에 상기 컨택플러그와 전기적으로 연결되는 금속실리사이드막을 형성하는 단계에서, 상기 열처리는 600 내지 900℃에서 수행되는 반도체 소자의 커패시터 형성방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 개구부의 표면에 도전막을 형성하는 단계에서, 상기 도전막은 티타늄나이트라이드(TiN), 폴리실리콘, 티타늄(Ti), 루비듐(Ru), 알루미늄(Al), 텅스텐(W), 텅스텐실리사이드(WSix) 또는 구리(Cu) 중 어느 하나 이상 선택된 물질로 이루어지는 반도체 소자의 커패시터 형성방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 컨택플러그가 형성된 층간절연막 상에 제1절연막을 형성하는 단계 이전에, 상기 컨택플러그가 형성된 층간절연막 상에 제3절연막을 형성하는 단계와 상기 제3절연막을 관통하여 상기 컨택플러그에 전기적으로 연결되는 랜딩패드를 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 컨택플러그에 전기적으로 연결되는 랜딩패드를 형성하는 단계에서, 상기 랜딩패드는 폴리실리콘으로 이루어진 반도체 소자의 커패시터 형성방법.
KR1020100118240A 2010-11-25 2010-11-25 반도체 소자의 커패시터 형성방법 KR101090475B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100118240A KR101090475B1 (ko) 2010-11-25 2010-11-25 반도체 소자의 커패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100118240A KR101090475B1 (ko) 2010-11-25 2010-11-25 반도체 소자의 커패시터 형성방법

Publications (1)

Publication Number Publication Date
KR101090475B1 true KR101090475B1 (ko) 2011-12-06

Family

ID=45505737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100118240A KR101090475B1 (ko) 2010-11-25 2010-11-25 반도체 소자의 커패시터 형성방법

Country Status (1)

Country Link
KR (1) KR101090475B1 (ko)

Similar Documents

Publication Publication Date Title
US20030136996A1 (en) Stacked capacitor for a semiconductor device and a method of fabricating the same
US9263452B2 (en) Reservoir capacitor of semiconductor device
KR100972864B1 (ko) 반도체 메모리 소자 및 반도체 메모리 소자의 캐패시터형성방법
CN1967809B (zh) 用于制造电容器的方法
JP2005340808A (ja) 半導体装置のバリア構造
KR100666387B1 (ko) 도전성 패턴의 제조 방법 및 반도체 소자의 제조 방법.
US20120098132A1 (en) Semiconductor device and method of manufacturing the same
CN114512446A (zh) 电容器及其制备方法
US7879736B2 (en) Composition for etching silicon oxide and method of forming a contact hole using the same
US6656784B2 (en) Method for fabricating capacitors
JP3839281B2 (ja) 半導体装置の製造方法
US6649465B2 (en) Process for manufacturing a semiconductor memory device including a memory cell selecting transistor and a capacitor with metal electrodes
US20040126963A1 (en) Capacitor fabrication method
KR20080024663A (ko) 커패시터 제조 방법 및 이를 사용한 디램 장치의 제조 방법
KR100648294B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법
US8153486B2 (en) Method for fabricating capacitor
KR101090475B1 (ko) 반도체 소자의 커패시터 형성방법
KR101557871B1 (ko) 반도체 소자 및 그 제조 방법
US8138572B2 (en) Semiconductor device and method for fabricating the same
KR100526885B1 (ko) 반도체 소자에서의 캐패시터 형성방법
CN116631939B (zh) 半导体结构的制备方法以及半导体结构
US6818497B2 (en) Method for fabricating capacitor using electrochemical deposition
KR100605584B1 (ko) 스크래치가 방지되는 반도체장치의 제조 방법
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
KR100694991B1 (ko) 반도체 소자의 커패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee