KR101085279B1 - 반도체 장치용 αｒｃ층 - Google Patents

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KR101085279B1
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올루분미 오. 아데투투
도날드 오. 아루구
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 장치의 제조에 사용되는 비반사성 피복(ARC; antireflective coating)층(201)이 개시된다. ART층은 바닥부에서 실리콘 함유율이 그 위에 위치된 부분에서의 실리콘 함유율보다 낮다. ARC층은 금속층(107) 상에 형성되고, ARC층의 낮은 실리콘 함유율은 금속층/ARC층 계면에서 원하지 않는 실리콘이 형성되는 것을 억제한다. 몇몇 실시예에서, ARC층의 상부는 ARC층의 중앙부 보다 실리콘 함유율이 낮고, 상부에서 실리콘 함유율이 낮은 것은 ARC층 상의 포토 레지스트층의 악화를 억제할 수 있다. 일 실시예에서, 실리콘 함유율은 피착 공정 동안 실리콘 함유 가스의 유속에 대하여 질소 함유 가스의 유속을 감소시키거나 또는 증가시키는 것에 의해 증가되거나 또는 감소될 수 있다.
반도체 장치, 금속층 비반사성 피복(anti-reflective coating)층, 실리콘 함유율, 질소 함유율.

Description

반도체 장치용 ΑＲＣ층{ARC LAYER FOR SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 구체적으로는 반도체 장치용 비반사성 피복(antireflective coating; 이하, 'ARC'라 함)에 관한 것이다.
ARC는 반도체 장치의 제조에 사용된다. 예를 들어, 하부 구조들(트랜지스터의 게이트층 등)로부터 ARC층 위에 위치하는 포토 레지스트층으로의 원하지 않는 반사를 제거하기 위해 리소그래피 공정에서 ARC층이 사용될 수 있다.
ARC 재료로서는 실리콘이 풍부한 재료들(예를 들어, 실리콘이 풍부한 실리콘 질화물)이 사용될 수 있다. ARC층을 위해 실리콘이 풍부한 재료를 사용하는 것에 있어서의 문제점 중 하나는 실리콘이 하부 재료(예를 들어 ARC층 아래에 위치된 금속층의 금속)와 반응하여 ARC층과 금속층 사이에 원하지 않는 실리사이드층을 형성한다는 것이다. 이러한 원하지 않는 실리사이드층은 에칭 공정중 실리사이드 층이 에칭 스톱층으로서 작용할 수 있고 게이트 스택의 완전한 에칭에 방해가 될 수 있다는 문제점을 초래할 수 있다.
실리콘이 풍부한 ARC층에서의 다른 문제점은 ARC층의 실리콘이 포토 레지스트에 "독성(poison)"이 될 수 있고 포토 레지스트 재료의 완전한 제거에 방해가 될 수 있다.
따라서, 반도체 장치의 제조에 있어서 개선된 ARC층이 요구된다.
첨부 도면을 참조하면, 당업자들에게 본 발명이 보다 잘 이해될 것이고, 본 발명의 다양한 목적, 특징 및 이점들이 보다 명백하게 될 것이다.
도 1은 본 발명에 따른 반도체 장치의 일 제조 단계 중에 있는 반도체 장치의 일 실시예에 대한 부분 단면도이다.
도 2는 본 발명에 따른 반도체 장치의 다른 제조 단계 중에 있는 반도체 장치의 일 실시예의 부분 단면도이다.
도 3은 본 발명에 따른 반도체 장치의 다른 제조 단계 중에 있는 반도체 장치의 일 실시예의 부분 단면도이다.
도 4는 본 발명에 따른 반도체 장치의 다른 제조 단계 중에 있는 반도체 장치의 일 실시예의 부분 단면도이다.
도 5는 본 발명에 따른 반도체 장치의 다른 제조 단계 중에 있는 반도체 장치의 일 실시예의 부분 단면도이다.
도 6은 본 발명에 따라 ARC층 형성하는 공정을 상세히 나타내는 일 실시예의 그래프이다.
도 7은 본 발명에 따라 ARC층의 실리콘 함유율(백분율)의 프로필을 나타내는 그래프이다.
서로 다른 도면에서 동일한 참조 부호를 사용하는 것은 달리 설명되지 않는 한 동일한 대상물을 지시한다.
이하 본 발명을 수행하기 위한 모드의 상세한 설명을 개시한다. 본 설명은 본 발명의 예시적인 것일 뿐, 제한적인 것은 아니다.
도 1-5는 본 발명에 따라 ARC의 두께에 따라 실리콘 함유율(백분율)이 변화하는 ARC층을 이용하여 반도체 장치를 제조하는 방법의 일 실시예를 설명하는 부분 단면도이다.
도 1은 제조 단계 중에 있는 반도체 웨이퍼(101)의 단면도이다. 웨이퍼(101)는 반도체 기판(103) 및 기판(103) 상부에 위치되는 유전체층(105)을 포함한다. 실리콘 산화물, 실리콘 산소 질화물, 금속 산화물, 금속 실리콘 산화물, 금속 규화물, 또는 금속 알루민산염 등으로 이루어지는 유전체층(105)이 일 실시예에서 트랜지스터의 게이트 유전체를 형성하는데 사용된다. P-웰, N-웰 또는 STI(shallow trench isolation) 구조 등 기타 종래의 구조가 기판(103)에 배치된다.
금속층(107)은 게이트 유전체층(105)의 상부에 배치된다. 금속층(107)은 예를 들어 CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 또는 기타 종래의 방법들에 의해 형성될 수 있다. 금속층(107)에 이용되는 재료의 예로는 TiN(titanium nitride), TaSiN(tantalum silicon nitride), Ir(iridium), IrO2(iridium oxide), Ru(ruthenium), 루테늄 산화물(ruthenium oxide), 텅스텐(W), 텅스텐 질화물(WN; tungsten nitride), 및 TiSiN(titanium silicon nitride)가 포함된다. 일 실시예에서, 금속층(107)은 트랜지스터의 게이트를 형성하는데 사용된다. 몇몇 실시예에서, 금속층(107)은 다른 재료의 여러 층을 포함할 수 있다.
도 2를 참조하면, ARC층(201)이 금속층(107) 상에 형성된다. ARC층(201)은 예를 들어, 단일 웨이퍼 피착 챔버(도시되지 않음) 또는 다수-웨이퍼 일괄 노(도시되지 않음)에서 CVD, LPCVD(저압 CVD), PECVD(플라즈마 확장 CVD) 또는 ALD 공정에 의해 형성될 수 있다. 층(201)이 질소와 실리콘을 포함하는 실시예에서, 층(201)은 금속층(107)을 피착 챔버 또는 노에서 질소 함유 가스[예를 들어, 암모니아(NH3), N2O, NO, 질소 등) 및 실리콘 함유 가스[예를 들어, SiH4(silane), Si2H6(disilane), SiH2Cl2(dichlorosilane), Si3H8(trisilane), SiH2Cl3(trichlorosilnae), 및 SiF4(silicon tetrafluoride)]에 노출시키는 것에 의해 CVD 공정에서 피착된다. ARC층(201)은 실리콘, 실리콘 옥시나이트라이드(oxynitride), 금속 실리콘 질화물 또는 금속 실리콘 옥시나이트라이드를 포함할 수 있다.
일 실시예에서, 층(201)의 실리콘 함유율(백분율)은 층(201) 바닥부에서 실리콘 함유율이 낮고 층(201)의 중앙부에서 실리콘 함유율이 높으며, 층(201)의 상부에서 실리콘 함유율이 다시 낮아지도록 층(201)의 두께에 따라 변화한다. 일 실시예에서, 실리콘 함유율의 이러한 변화는 피착 공정 중 질소를 수반하는 가스의 가스 유속을 증가시키거나 또는 감소시키는 것에 의해 달성된다. 다른 실시예에 서, 층(201)의 실리콘 함유율은 층(201)의 바닥부에서는 낮고 층(201)의 상부에서는 높게 변화한다.
ARC층(201)의 바닥부에서 실리콘 함유율이 낮은 ARC층을 제공하는 것은 유리하게도 금속층(107)/ARC층(201) 계면에 원하지 않는 실리사이드가 생성하는 것을 감소시키거나 또는 제거할 수 있다. 일 실시예에서, 층(201)의 바닥을 형성하는데 사용되는 재료에서의 실리콘 함유율은 모든 실리콘이 중립 분자 조성물을 형성할 수 있도록 하는 것이다. 따라서, ARC층(201)/금속층(107) 계면에 원하지 않는 실리사이드를 형성할 수 있는 실리콘량이 상당히 감소된다. ARC층(201) 재료가 실리콘 질화물인 일 실시예에서, 층(201)의 바닥부는 화학량론적 Si3N4(stoichiometric silicon nitride)이다. 다른 실시예들에서는, 층(201)의 바닥부의 질소 농도가 적어도 화학량론적 실리콘 질화물의 질소 농도이다.
일 실시예에서, ARC층(201)의 중앙부에서의 재료는 실리콘이 풍부한 실리콘 질화물이다. ARC층의 바닥부 윗 부분에서 실리콘 함유율은 ARC층의 바닥부 윗 부분의 비반사성 특성을 증가시킨다. 따라서, 바닥에서는 실리콘 함유일이 낮고 바닥 윗 부분에서는 실리콘 함유율이 높은 ARC층을 제공한다는 것은 금속층/ARC층 계면에 원하지 않는 실리사이드를 형성하지 않으며 비반사성 특성이 우수한 ARC층을 제공한다.
도 6은 본 발명에 따라 ARC층(201)을 형성하기 위한 일 실시예의 공정을 상세히 나타내는 그래프이다. 도 6의 실시예에서, ARC층(201)은 CVD 공정에 의해 실 리콘 및 질소 함유 가스- 반응하여 실리콘-질소 화합물을 형성함 -로부터 형성된다. 도 6의 그래프는 층(201)의 피착동안 질소 함유 가스에 대한 가스 유속 대 실리콘 함유 가스의 유속의 비율(도 6에 "질소/실리콘 비율"라 기재됨)을 나타낸다. 수평축은 층(201) 형성을 위한 피착 공정 동안의 피착 시간을 나타낸다.
도 6의 실시예에서, 피착 시간(T0)의 시작에서, 질소 함유 가스 대 실리콘 함유 가스의 비율은 최고 비율(A)이다. 이 시간에 피착된 층(201) 부분은 질소가 풍부하고, 상대적으로 실리콘 함유율은 낮다. 일 실시예에서, 질소/실리콘 비율은 5:1이다. T1에서, 질소/실리콘 비율은 비율 B까지 감소된다. 이 시간에 피착된 층(201) 부분은 T0과 T1 사이에 피착된 층 부분 보다 실리콘 함유율이 높다. 비율 A에서 비율 B까지의 질소/실리콘 비율의 기울기는 특정 피착 챔버 또는 노(furnace)에 대한 가스 유속 변화의 급작스럽지 않은 본질을 나타낸다. T2에서, 질소/실리콘 비율은 비율 C까지 감소된다. 이 시간에 피착되는 층(201) 부분은 T1과 T2 사이에 피착되는 층(201) 부분보다 실리콘 함유율이 높다. T3에서, 질소/실리콘 비율은 비율 D까지 감소된다. 이 시간에 피착되는 층(201) 부분은 T2와 T3 사이에서 피착되는 층(201) 부분보다 실리콘 함유율이 높다. T4에서, 질소/실리콘 비율은 비율 E까지 감소된다. 이 시간에 피착되는 층 부분은 T3와 T4 사이에 피착되는 층(201) 부분보다 실리콘 함유율이 높다.
도 6의 실시예에서, 질소/실리콘 가스 비율은 T5 이후 증가되어 층(201)의 상부까지 실리콘 함유율이 감소하는 추이를 보인다. T5에서, 질소/실리콘 비율은 D까지 증가된다. 이 시간에 피착되는 층(201) 부분은 T4와 T5 사이에서 피착되는 층(201) 부분보다 실리콘 함유율이 낮다. T6에서, 질소/실리콘 비율은 C까지 증가된다. 이 시간에 피착되는 층(201) 부분은 T5와 T6 사이에서 피착되는 층 부분보다 실리콘 함유율이 낮다. T7에서, 질소/실리콘 비율은 B까지 증가된다. 이 시간에 피착되는 층(201) 부분은 T6와 T7 사이에서 피착되는 층(201) 부분보다 실리콘 함유율이 낮다. T8에서, 질소/실리콘 비율은 A까지 증가된다. 이 시간에 피착되는 층(201) 부분은 T7과 T 사이에서 피착되는 층 부분 보다 실리콘 함유율이 낮다.
일 실시예에서는, 질소 수반 가스가 암모니아(NH3)이고 실리콘 수반 가스가 실란인 단일 웨이퍼 피착 챔버에서 CVD에 의해 텅스텐 금속층 상에 두께가 200 A이고, 굴절율이 3.00 이하인 ARC층을 피착하기 위해, 도 6에 도시된 질소/실리콘 비율 및 피착 시간이 이하와 같이 주어진다:
A = 5:1, B = 4:1, C = 3:1, D = 2;1 및 E = 1:1;
T1 = 2초, T2 = 2초, T3 = 3초, T4 = 3초, T5 = 3초, T6 = 3초, T7 = 2초, T8 = 2초 및 T9 = 2초.
도시된 실시예에서, T0에서 T4까지(실리콘 증가 기간 부분) 층(201) 부분을 피착하는데 사용되는 질소/실리콘 비율(A, B, C 및 D)은 T5에서 T4까지(실리콘 감소 기간) 층(201) 부분을 피착하는데 사용되는 질소/실리콘 비율(D C, B 및 A)와 동일하다. 다른 실시예에서, 실리콘 증가 기간 동안 사용되는 질소/실리콘 비율은 실리콘 감소 기간 동안 사용되는 질소/실리콘 비율과 다를 수 있다. 예를 들어, 층(201)의 상부를 피착하는데 사용되는 질소/실리콘 비율은 층(201)의 바닥부를 피착하는데 사용되는 질소/실리콘 비율과 다를 수 있다. 다른 실시예에서, 가스 비 율 단계의 갯수는 보다 많은 질소/실리콘 비율 단계(예를 들어, A, B, C, D, E, F 및 G 등)를 포함하여 더 많거나 또는 더 적을 수 있다(예를 들어, A 및 B 등). 또한, 가스 비율 단계의 갯수가 실리콘 증가 기간과 실리콘 감소 기간에서 다를 수 있다. 예를 들어, 피착 공정은 A, B, C, D, E, D, A의 비율 시퀀스를 포함할 수 있다. 다른 실시예에서도, 물론 각 가스 비율이 챔버 또는 노에 적용되는 시간(예를 들어, T4에서 T5까지)은 실시예들에 따라 변동될 수 있다. 또한, 다른 실시예에서, ARC층의 상부는 실리콘 감소 부분을 포함하지 않을 수 있다.
도 6에 개시된 공정 상세에 대해 위에 주어진 예에 대하여, 층(201)의 굴절율(n)은 248의 파장에서 2.44이다. 층(201)의 굴절율은 질소/실리콘 비율 및 층(201) 두께를 변경하여 변동될 수 있다. 굴절율은 시간을 T4-T5로부터의 시간을 증가시키는 것에 의해 증가되거나 또는 T0-T1 및 T8-T9로부터의 시간을 증가시키는 것에 의해 감소될 수 있다.
다른 실시예에서도, 피착 도구는 질소/실리콘 비율을 지속적으로 감소시키거나 또는 증가시키도록 구성될 수 있다(예를 들어, 도 6의 그래프가 "V" 또는 "U" 형상으로 나타남).
도 7은 도 6에 개시된 공정 상세에 다라 형성되는 ARC층의 실리콘 함유율 추이를 나타내는 그래프이다. 도 7에 도시된 바와 같이, 실리콘 함유율은 ARC층(201)의 바닥 및 ARC층(201)의 상부에서 최저이고, 실리콘 함유율은 기간 T4-T5 동안 피착되는(도 6 참조) ARC층(201)의 중앙(705) 부분에서 최고이다. 다른 공정에 의해 형성되는 ARC층은 실리콘 함유율 추이가 다를 것이다.
다른 실시예에서는, ARC층 재료에서의 다른 물질들이 변경되어 ARC층의 실리콘 함유율을 증가시키거나 또는 감소시킬 수 있다. 예를 들어, 실리콘 옥시나이트라이드(oxynitride) ARC에서, 산소 함유 가스 대 실리콘 함유 가스의 비율은 질소 함유 가스 대 실리콘 함유 가스의 비율을 변경하는 것에 관하여 도 6에 도시된 바와 유사한 방식으로 피착 동안 변경될 수 있다. 따라서, 산소에 대한(및 산소와 질소에 대한) 실리콘 함유율은 ARC층 두께를 가로질러 증가되거나 또는 감소될 수 있다. ARC층의 바닥 부분을 형성하는데 있어 실리콘 대 산소의 비율을 감소시키는 것(질소량은 일정하게 유지됨)은 또한 ARC층/금속층 계면에서의 실리사이드 형성을 감소시킨다. 다른 실시예에서, 산소 함유 가스 및 질소 함유 가스의 양은 양자 모두가 피착 공정 동안 감소되거나 또는 증가되어, ARC층의 두께를 가로질러 실리콘 반응물(산소 및 질소)에 대한 실리콘 함유율을 변경시킨다.
도 3은 제조 중 다른 단계에서의 웨이퍼(101)를 나타낸다. ARC층(201)의 형성 이후, 포토 레지스트층(301)이 ARC층(201) 위에 형성된다. 실리콘 함유율이 ARC층(201) 상부에서 감소되는 실시예에서, 상부에서의 비교적 낮은 실리콘 함유율은 ARC층(201)의 상부의 실리콘이 포토 레지스트층(301)과 반응(악화)하는 것을 억제한다.
도 4는 포토 레지스트층(301)이 패터닝되어 패턴을 형성하고(도시되지 않음), ARC층(201)과 금속층(107)이 패턴에 따라 에칭되어 게이트 스택(403)을 형성한 이후의 웨이퍼(101)의 단면도를 나타낸다.
도 5는 ARC층(201)DML 나머지 부분이 제거되고(예를 들어, 건식 에칭 또는 습식 에칭에 의해), 트랜지스터의 소스(503), 드레인(507) 및 측벽(509)이 형성된 이후의 웨이퍼(101)의 단면도를 나타낸다. 웨이퍼(101)는 도시 또는 설명되지 않은 종래의 다른 단계들에 의해 더욱 처리된다.
다른 실시예에서, 본 발명에 따른 ARC층은 상호접속 라인 또는 기타 도전성 금속 구조 등의 다른 구조를 형성하는데 사용될 수 있다. 예를 들어, 상호접속 구조를 형성하는데 사용되는 ARC층은 금속층 위에 형성될 수 있다. 이들 몇몇 실시예에서, ARC층의 일부는 패터닝 및 에칭 동안 제거되지 않고, 최종 형성되는 반도체 구조의 일부로서 남는다.
본 발명의 일 양상에서, 반도체 장치는 반도체 기판 및 반도체 기판 위의 금속층을 포함한다. 반도체 디바이스는 또한 금속층 상에 금속층에 인접하는 바닥부와 중앙부를 갖는 비반사성 피복(ARC)층을 포함하며, 중앙부는 바닥부보다 실리콘 함유율이 높다.
본 발명의 다른 양상에서, 반도체 장치의 제조 방법은, 반도체 기판 위에 금속층을 형성하는 단계, 및 금속층 위에 질소 대 실리콘의 제1 비율로 질소 함유 가스와 실리콘 함유 가스를 혼합하는 것을 포함하는 방법에 의해 금속층 위에 ARC층을 피착하는 단계를 포함한다. 금속층 위에 ARC층을 피착하는 단계는 또한, 제1 비율로 혼합한 이후, 질소 대 실리콘의 제2 비율로 금속층 위에 질소 함유 가스와 실리콘 함유 가스를 혼합하는 단계를 포함한다. 제1 비율은 제2 비율보다 크다.
본 발명의 다른 양상에서, 반도체 장치를 형성하는 방법은, 반도체 기판 위에 금속층을 형성하는 단계, 및 실리콘 대 실리콘 반응물의 비율이 제1 비율인 ARC 층의 제1 부분을 형성하는 것을 포함하는 방법에 의해 금속층 위에 ARC층을 피착하는 단계를 포함한다. 실리콘 반응물은 산소 및 질소 중 적어도 하나를 포함한다. ARC층을 피착하는 방법은 또한, 제1 부분을 형성한 이후, 실리콘 대 실리콘 반응물의 비율이 제2 비율인 ARC층의 제2 부분을 형성하는 단계를 더 포함한다. 제2 비율은 제1 비율보다 크다.
본 발명의 다른 양상에서, 반도체 장치를 제조하는 방법은, 반도체 기판 위에 금속층을 형성하는 단계, 실리콘 함유율이 제1 함유율인 ARC층의 제1 부분을 형성하는 것을 포함하는 방법에 의해 금속층 위에 ARC층을 피착하는 단계를 포함한다. ARC층을 피착하는 단계는, 제1 부분을 형성한 이후, 실리콘 함유율이 제2 함유율인 ARC층의 제2 부분을 형성하는 단계를 더 포함한다. 실리콘의 제2 함유율은 실리콘의 제1 함유율보다 크다.
본 발명의 특정 실시예들이 도시되고 설명되었지만, 당업자라면, 본 명세서에서의 교시에 기초하여, 다른 변경 및 변형이 본 발명 및 보다 광범위한 면들을 벗어나지 않고 이루어질 수 있다는 것을 이해할 것이며, 따라서, 첨부된 특허청구범위는 이러한 모든 변경 및 변형을 본 발명의 진정한 사상 및 범위 내에서 포함하고자 하는 것이다.

Claims (32)

  1. 반도체 기판;
    상기 반도체 기판 위의 금속층; 및
    상기 금속층에 인접한 바닥부와 중앙부를 갖는, 상기 금속층 상의 비반사성 피복(anti-reflective coating; 이하, 'ARC'라고 함)층
    을 포함하고,
    상기 중앙부는 상기 바닥부보다 실리콘 함유율이 더 크고, 상기 ARC층은 상부를 더 포함하며, 상기 중앙부는 상기 상부보다 실리콘 함유율이 더 큰 반도체 장치.
  2. 제1항에 있어서,
    상기 중앙부는 실리콘이 풍부한 실리콘 질화물을 포함하고, 상기 상부와 상기 바닥부는 질소가 풍부한 실리콘 질화물을 포함하는 반도체 장치.
  3. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 금속층을 형성하는 단계; 및
    상기 금속층 위에 ARC층을 피착하는 단계
    를 포함하고,
    상기 피착 단계는,
    실리콘에 대한 질소의 제1 비율로 상기 금속층 위에서 질소 함유 가스와 실리콘 함유 가스를 혼합하는 단계;
    상기 제1 비율로 혼합하는 단계 이후, 실리콘에 대한 질소의 제2 비율 - 상기 제1 비율은 상기 제2 비율보다 큼 - 로 상기 금속층 위에서 상기 질소 함유 가스와 상기 실리콘 함유 가스를 혼합하는 단계; 및
    상기 제2 비율로 혼합하는 단계 이후, 실리콘에 대한 질소의 제3 비율- 상기 제3 비율이 상기 제2 비율보다 큼 -로 상기 금속층 위에서 상기 질소 함유 가스와 상기 실리콘 함유 가스를 혼합하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  4. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판 위에 금속층을 형성하는 단계; 및
    상기 금속층 위에 ARC층을 피착하는 단계;
    를 포함하고,
    상기 ARC층을 피착하는 단계는,
    실리콘 반응물에 대한 실리콘의 제1 비율을 갖는, 상기 ARC층의 제1 부분을 형성하는 단계- 상기 실리콘 반응물은 산소 및 질소 중 적어도 하나를 포함함 -;
    상기 제1 부분을 형성하는 단계 이후, 실리콘 반응물에 대한 실리콘의 제2 비율을 갖는, 상기 ARC층의 제2 부분을 형성하는 단계- 상기 제2 비율은 상기 제1 비율보다 큼 -; 및
    상기 제2 부분을 형성하는 단계 이후, 실리콘 반응물에 대한 실리콘의 제3 비율을 갖는, 상기 ARC층의 제3 부분을 형성하는 단계- 상기 제3 비율보다 상기 제2 비율이 큼 -
    를 포함하는 반도체 장치의 형성 방법.
  5. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 금속층을 형성하는 단계; 및
    상기 금속층 위에 ARC 층을 피착하는 단계
    를 포함하고,
    상기 ARC 층을 피착하는 단계는,
    제1 실리콘 함유율을 갖는, 상기 ARC층의 제1 부분을 형성하는 단계;
    상기 제1 부분을 형성하는 단계 이후, 제2 실리콘 함유율을 갖는, 상기 ARC층의 제2 부분을 형성하는 단계- 상기 제2 실리콘 함유율은 상기 제1 실리콘 함유율보다 큼 -; 및
    상기 제2 부분을 형성하는 단계 이후, 제3 실리콘 함유율을 갖는, 상기 ARC의 제3 부분을 형성하는 단계- 상기 제2 실리콘 함유율은 상기 제3 실리콘 함유율보다 큼 -
    를 포함하는 반도체 장치의 제조 방법.
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