KR101073486B1 - 양극산화를 이용한 금속배선의 형성방법 - Google Patents

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Abstract

본 발명은 양극산화방법을 이용하여 금속기판에 금속배선을 형성하는 방법에 관한 것이다.
본 발명의 양극산화를 이용한 금속배선의 형성방법은, 금속기판의 표면을 산화시켜 금속배선의 패턴과 같은 모양의 산화막패턴을 형성하는 단계; 상기 산화막패턴을 마스크로 하여 상기 금속기판을 선택적으로 양극산화함으로써 절연부를 형성하는 단계; 및 상기 산화막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 낮은 비용으로 선택적 양극산화를 실시하여 금속배선을 형성할 수 있는 효과가 있다.
금속기판, 금속배선, 양극산화, 선택적 양극산화, 아노다이징

Description

양극산화를 이용한 금속배선의 형성방법{METHOD OF FORMING METAL INTERCONNECTION USING A ANODIZING PROCESS}
본 발명은 금속기판에 금속배선을 형성하는 방법에 관한 것이며, 더욱 자세하게는 양극산화방법을 이용하여 금속기판에 금속배선을 형성하는 방법에 관한 것이다.
최근에 반도체 장치용 패키지에 금속기판이 많이 사용되고 있으며, 금속기판에 금속배선을 형성하는 방법에 대한 연구가 계속되고 있다.
특히 반도체 장치들이 고속화, 고출력화됨에 따라서 반도체 장치용 패키지에서 발생하는 열을 처리하는데 많은 개발이 요구되고 있으며, 금속기판을 선택적으로 양극산화하여 금속배선을 형성함으로써 열을 효과적으로 배출할 수 있는 금속기판을 제작하려는 방법이 개발되었다.
선택적 양극산화를 이용해서 금속기판에 금속배선을 형성하는 방법은 금속기판의 표면에 전기가 통하지 않는 마스크를 형성한 뒤에 양극산화를 실시함으로써 마스크가 형성되지 않은 부분만을 산화시키는 방법이다. 이러한 방법에서 양극산 화공정은 매우 긴 시간에 걸쳐서 이루어지기 때문에 마스크의 접착성이 매우 중요하다. 따라서 비교적 저렴한 가격의 드라이필름의 경우에는 장시간의 양극산화공정을 견디지 못하여 마스크로 사용되지 못하고 있으며, 진공장비를 이용해서 SiO2 또는 SiNx 등의 절연층을 증착하여 마스크로 사용하고 있는 실정이다.
그러나 진공장비는 매우 고가의 장비이고, 절연층을 증착하는 과정도 복잡하기 때문에 생산비용이 너무 높아지는 문제가 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 발명된 것으로서, 낮은 비용으로 선택적 양극산화를 실시하여 금속배선을 형성하는 방법을 제공하는 것이 목적이다.
상기 목적을 달성하기 위한 본 발명의 양극산화를 이용한 금속배선의 형성방법은, 금속기판의 표면을 산화시켜 금속배선의 패턴과 같은 모양의 산화막패턴을 형성하는 단계; 상기 산화막패턴을 마스크로 하여 상기 금속기판을 선택적으로 양극산화함으로써 절연부를 형성하는 단계; 및 상기 산화막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
산화막패턴을 형성하는 단계는, 금속기판의 표면에 금속배선의 패턴이 비어있는 마스크부를 형성하고, 마스크부 사이에 드러난 금속기판의 표면을 양극산화한 뒤에 마스크부를 제거하여 이루어지거나, 금속기판의 표면 전체를 양극산화한 뒤에 금속배선의 패턴이 채워진 마스크부를 형성하고, 마스크부 사이에 드러난 산화막을 제거하여 이루어지는 것이 좋다. 이때, 마스크부는 드라이필름이고, 금속기판의 표면을 양극산화하는 방법이 장벽형 양극산화피막을 형성하는 양극산화방법인 것이 바람직하다. 그리고 양극산화에 의해 산화된 부분의 두께가 400~600nm인 것이 좋다.
절연부를 형성하는 단계는, 기공형 양극산화피막을 형성하는 양극산화방법인 것이 바람직하며, 절연부에 형성된 기공을 충전물로 충전하는 단계를 더 포함하고, 충전물은 레진인 것이 좋다.
본 발명에 따르면, 금속기판 자체의 표면을 산화시킨 산화막을 마스크로 하여 양극산화공정을 실시함으로써 고가의 장비를 사용하지 않고 선택적 양극산화공정을 실시할 수 있다.
그리고 금속기판 자체를 산화시키는 방법으로 양극산화방법을 사용함으로써 비교적 저렴한 가격의 드라이필름을 사용할 수 있어서 공정비용이 감소하는 효과가 있다.
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 양극산화를 이용한 금속배선의 형성방법을 나타내는 공정도이다.
본 발명의 양극산화를 이용한 금속배선의 형성방법은 산화막패턴을 형성하는 단계(S1), 절연부를 형성하는 단계(S2) 및 산화막패턴을 제거하는 단계(S3)를 포함하여 이루어진다.
산화막패턴을 형성하는 단계(S1)는, 금속배선을 형성하고자 하는 금속기판의 표면을 산화시켜서 금속배선의 패턴과 같은 모양의 산화막 패턴을 형성하는 단계이다.
본 발명은 양극산화를 통하여 금속배선패턴 외의 부분을 산화하는 방법을 이용하여 금속배선을 형성하기 때문에, 금속기판의 재질은 양극산화가 쉽게 일어나는 재질이면 특별히 제한되지 않으나, 특히 알루미늄 재질의 금속기판을 사용할 수 있다.
본 발명은 금속기판의 금속배선이 될 부분이 양극산화공정에서 양극산화가 일어나지 않도록 하는 마스크로서, 금속기판의 표면 자체를 산화시킨 산화막패턴을 사용하는 것을 특징으로 한다. 금속기판의 표면 자체를 산화시켜 형성된 산화막패턴을 마스크로 사용하는 경우, 금속배선을 형성하기 위하여 장시간의 양극산화공정을 진행하는 동안에 마스크가 금속기판의 표면을 이탈하는 문제가 발생하지 않는다.
특히 본 발명에 사용되는 금속기판은 양극산화가 쉽게 일어나는 금속을 사용하기 때문에, 양극산화방법을 이용하여 낮은 비용으로 산화막패턴을 형성할 수 있다. 이때, 양극산화방법은 장벽형(barrier type) 산화피막을 형성하는 양극산화방법을 사용할 수 있다. 장벽형 산화피막은 전해액의 pH가 5~7 범위의 중성에 가까운 용액을 사용하고, 낮은 온도에서 높은 전류밀도를 사용하여 양극산화하는 경우에 생성되는 얇고 기공이 없는 산화피막을 말한다. 장벽형 산화피막형성에는 붕산, 구연산, 타르타르산 등의 전해액이 사용되는 것 일반적이다. 장벽형 산화피막을 형성하는 양극산화방법을 사용하면, 기공이 없고 얇은 산화막패턴을 형성할 수 있다.
산화막패턴의 두께가 너무 얇으면 이후 단계에서 마스크로 사용할 때 파손의 위험이 있고, 반대로 두께가 너무 두꺼우면 제거가 어려워지는 문제가 있으므로, 산화막패턴은 400~600nm의 두께, 특히 500nm의 두께를 갖는 것이 좋다.
절연부를 형성하는 단계(S2)는, 산화막패턴을 마스크로 하여 금속기판을 선택적으로 양극산화함으로써, 금속기판에서 표면에 산화막패턴이 형성된 이외의 부분을 절연부로 만드는 단계이다. 산화막패턴을 마스크로 하여 선택적으로 양극산화를 실시하면, 표면에 산화막패턴이 형성된 부분은 양극산화가 진행되지 않아서 내부가 금속상태로 남아 금속배선이 되고, 표면에 금속이 노출된 부분은 양극산화가 진행되어 내부가 산화물상태로 존재하는 절연부가 된다.
절연부 형성을 위하여 금속기판을 선택적으로 양극산화하는 방법은 기공형(porous type) 산화피막을 형성하는 양극산화방법을 사용할 수 있다. 기공형 산화피막은 일정한 간격의 기공이 피막의 경계면과 수직으로 형성된 것으로, 전해액의 종류, 인가된 전압 등에 따라서 기공의 크기와 깊이 등을 조절할 수 있다. 기공형 산화피막의 형성에는 황산, 인산, 올살산, 크롬산 등의 전해액이 사용되는 것이 일반적이다.
산화막패턴을 제거하는 단계(S3)는 금속기판의 표면에 형성된 산화막패턴을 제거하여 내부의 금속이 표면에 노출되도록 하는 단계이다.
산화막패턴을 제거하면 금속배선의 패턴이 표면에 노출되고, 금속배선의 주위는 절연부로 존재하여 금속기판에 금속배선의 형성이 완료된다.
한편, 절연부를 형성하는 단계(S2)에서 기공형 산화피막을 형성하는 양극산화방법을 사용하는 경우, 절연부에 형성된 기공에 충전물을 충전하여 절연부를 구조적으로 안정화 하는 충전물을 충전하는 단계를 더 포함할 수 있다.
충전물을 충전하는 단계는 산화막패턴을 제거하는 단계(S3)의 뒤에 실시할 수도 있으나, 산화막패턴을 제거하는 과정에서 절연부가 파손되는 것을 막기 위하여 산화막패턴을 제거하는 단계(S3) 전에 실시하는 것이 좋다. 충전물은 액체 상태에서 좁은 기공에 충전된 뒤에 굳어져 절연부를 구조적으로 보강하는 물질이며, 레진(resin)을 사용할 수 있다.
또한, 절연부가 금속기판의 밑면까지 형성되지 않은 경우에는 절연부가 노출될 때까지 금속기판의 밑면을 제거하는 단계를 더 포함할 수 있다.
본 발명을 바람직한 실시예를 통해 더욱 자세하게 설명하면 다음과 같다.
도 2 내지 도 7은 본 발명의 실시예에 따른 금속배선을 형성하는 단계를 나타내는 도면이다.
도 2는 금속기판(10)의 표면에 마스크부(20)를 형성한 모습을 나타낸다.
본 실시예에서 금속기판(10)은 양극산화가 쉬운 알루미늄 기판을 사용하며, 마스크부(20)를 금속배선이 형성될 부분이 비어있는 형상으로 제작하였다. 마스크부(20)는 금속기판(10)의 표면만을 양극산화하는 과정에서 일부 표면을 보호하는 용도로 사용되기 때문에, 마스크부(20)의 재질은 특별히 제한되지 않으므로, 비교적 저가인 드라이필름을 사용하였다.
도 3은 마스크부(20)가 형성된 금속기판(10)의 표면에 산화막패턴(30)을 형성한 모습을 나타낸다.
본 실시예는 마스크부(20)의 사이에 노출된 금속기판(10)의 표면을 양극산화하여 산화막패턴(30)을 형성함으로써, 금속배선의 패턴과 같은 모양의 산화막패 턴(30)을 금속기판(10)의 표면에 형성하였다.
이때, 양극산화방법은 장벽형 산화피막을 형성하는 양극산화방법을 사용하여, 기공이 없고 얇은 산화막패턴(30)을 500nm의 두께로 형성하였다.
도 4는 산화막패턴(30)을 형성한 금속기판(10)의 표면에서 마스크부(20)를 제거한 모습을 나타낸다.
금속기판(10)의 표면에서 형성된 마스크부(20)를 제거하여, 금속배선의 패턴과 같은 모양의 산화막패턴(30)만을 금속기판(10)의 표면에 남겼다.
도 5는 금속기판(10)에 절연부(40)를 형성한 모습을 나타낸다.
금속기판(10)의 표면에 형성된 산화막패턴(30)을 마스크로 하여 선택적 양극산화를 실시하였으며, 알루미늄이 표면에 노출된 부분만 선택적으로 양극산화가 이루어지도록 하였다.
이때, 양극산화방법은 기공형 산화피막을 형성하는 양극산화방법을 사용하였다. 선택적으로 양극산화되어 산화물이 형성된 부분은 절연부(40)가 되고, 양극산화되지 않고 알루미늄 상태로 남은 부분은 금속배선부(50)가 된다.
도 6은 절연부(40)의 기공에 충전물(60)을 충전한 모습을 나타낸다.
충전물(60)로 레진을 사용하여 절연부(40)의 기공을 충전함으로써, 절연부(40)의 구조적인 안정감을 향상시켰다.
도 7은 산화막패턴(30)을 제거한 모습을 나타낸다.
산화막패턴(30)을 제거하면, 금속배선부(50)가 표면에 노출되어 금속기판(10)에 금속배선의 형성이 완료된다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 금속배선을 형성하는 단계를 나타내는 도면이다.
도 8은 금속기판(10)의 표면 전체에 산화피막(70)을 형성한 모습을 나타낸다.
본 실시예는 먼저 알루미늄 재질의 금속기판(10)의 표면 전체에 양극산화를 실시하여 산화피막(70)을 형성하였다. 이때, 양극산화방법은 장벽형 산화피막을 형성하는 양극산화방법을 사용하여, 기공이 없고 얇은 산화피막(70)을 500nm의 두께로 형성하였다.
도 9는 산화피막(70)이 형성된 금속기판(10)의 표면에 마스크부(80)를 형성한 모습을 나타낸다.
본 실시예에서는 마스크부(80)를 금속배선이 형성될 부분과 동일한 형상으로 제작하였다. 그리고 본 실시예에서 마스크부(80)는 산화피막(70)을 제거하는 과정에서 일부를 보호하는 용도로 사용되기 때문에, 마스크부(80)의 재질은 특별히 제한되지 않으므로, 비교적 저가인 드라이필름을 사용하였다.
도 10은 마스크부(80)의 사이에 노출된 산화피막(70)을 제거하여 산화막패턴(30)을 형성한 모습을 나타낸다.
본 실시예에서는 마스크부(80)의 사이에 노출된 산화피막(70)을 제거하여, 금속기판(10)의 표면에 금속배선의 패턴과 동일한 모양을 갖는 산화피막인 산화막패턴(30)을 남겼다.
산화피막(70)을 제거하는 방법은 에칭을 사용할 수 있으며, 특히 산성용액을 이용한 습식에칭을 사용할 수 있다. 습식에칭을 사용하는 경우 과도하게 에칭되지 않도록 하는 것이 중요하다. 알루미늄 재질의 금속기판(10)의 표면에 형성된 500nm 두께의 산화피막(70)을 6wt%의 인산과 1.8wt%의 크롬산을 혼합한 용액을 사용하여 에칭하였으며, 60℃에서 3시간동안 에칭한 경우에 과도하게 에칭되는 문제없이 산화피막(70)을 제거할 수 있었다.
본 실시예에서 산화막패턴(30)의 위에 남은 마스크부(80)는 다음 단계를 진행하기 전에 제거할 수도 있으나, 산화막패턴(30)은 다음 단계의 마스크로 사용되기 때문에 그 위에 형성된 마스크부(80)를 제거하지 않았다.
도 11은 금속기판(10)에 절연부(40)를 형성한 모습을 나타낸다.
금속기판(10)의 표면에 형성된 산화막패턴(30)과 마스크부(80)를 마스크로 하여 선택적 양극산화를 실시하였으며, 알루미늄이 표면에 노출된 부분만 선택적으로 양극산화가 이루어지도록 하였다. 마스크부(80)로 사용한 드라이필름이 장시간에 걸친 양극산화과정에서 이탈하여도, 산화막패턴(30)이 있으므로 선택적으로 양극산화가 이루어졌다.
이때, 양극산화방법은 기공형 산화피막을 형성하는 양극산화방법을 사용하였다. 선택적으로 양극산화되어 산화물이 형성된 부분은 절연부(40)가 되고, 양극산화되지 않고 알루미늄 상태로 남은 부분은 금속배선부(50)가 된다.
도 12는 절연부(40)의 기공에 충전물(60)을 충전한 모습을 나타낸다.
충전물(60)로 레진을 사용하여 절연부(40)의 기공을 충전함으로써, 절연 부(40)의 구조적인 안정감을 향상시켰다.
도 13은 산화막패턴(30)을 제거한 모습을 나타낸다.
산화막패턴(30)을 제거하면, 금속배선부(50)가 표면에 노출되어 금속기판(10)에 금속배선의 형성이 완료된다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대해서 도시하고 설명하였다. 그러나 본 발명은 상술한 실시예에만 국한되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어남이 없이 얼마든지 다양하게 변경 실시할 수 있을 것이다. 따라서 본 발명의 권리범위는 특정 실시예에 한정되는 것이 아니라, 첨부된 특허청구범위에 의해 정해지는 것으로 해석되어야 할 것이다.
도 1은 본 발명의 양극산화를 이용한 금속배선의 형성방법을 나타내는 공정도이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 금속배선을 형성하는 단계를 나타내는 도면이다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 금속배선을 형성하는 단계를 나타내는 도면이다.
< 도면의 주요부분에 대한 부호의 설명 >
10: 금속기판 20, 80: 마스크부
30: 산화막패턴 40: 절연부
50: 금속배선부 60: 충전물
70: 산화피막

Claims (9)

  1. 금속기판에 금속배선을 형성하는 방법에 있어서,
    금속기판의 표면을 산화시켜 금속배선의 패턴과 같은 모양의 산화막패턴을 형성하는 단계;
    상기 산화막패턴을 마스크로 하여 상기 금속기판을 선택적으로 양극산화함으로써 절연부를 형성하는 단계; 및
    상기 산화막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  2. 청구항 1에 있어서,
    상기 산화막패턴을 형성하는 단계가, 상기 금속기판의 표면에 상기 금속배선의 패턴이 비어있는 마스크부를 형성하고, 상기 마스크부 사이에 드러난 상기 금속기판의 표면을 양극산화한 뒤에 상기 마스크부를 제거하여 이루어지는 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  3. 청구항 1에 있어서,
    상기 산화막패턴을 형성하는 단계가, 상기 금속기판의 표면 전체를 양극산화한 뒤에 상기 금속배선의 패턴이 채워진 마스크부를 형성하고, 상기 마스크부 사이에 드러난 산화막을 제거하여 이루어지는 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 마스크부가 드라이필름인 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  5. 청구항 2 또는 청구항 3에 있어서,
    상기 금속기판의 표면을 양극산화하는 방법이 장벽형 양극산화피막을 형성하는 양극산화방법인 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  6. 청구항 5에 있어서,
    상기 양극산화에 의해 산화된 부분의 두께가 400~600nm인 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  7. 청구항 1에 있어서,
    상기 절연부를 형성하는 단계가, 기공형 양극산화피막을 형성하는 양극산화방법인 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  8. 청구항 7에 있어서,
    상기 절연부에 형성된 기공을 충전물로 충전하는 단계를 더 포함하는 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
  9. 청구항 8에 있어서,
    상기 충전물이 레진인 것을 특징으로 하는 양극산화를 이용한 금속배선의 형성방법.
KR1020090055100A 2009-06-19 2009-06-19 양극산화를 이용한 금속배선의 형성방법 KR101073486B1 (ko)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152340A (ja) * 2001-11-12 2003-05-23 Shinko Electric Ind Co Ltd 多層配線基板の製造方法
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152340A (ja) * 2001-11-12 2003-05-23 Shinko Electric Ind Co Ltd 多層配線基板の製造方法
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