KR101069958B1 - 전기 이중층 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 분리막과 그 분리막을 사이에 두고 교대로 적층된 적어도 하나의 제1 및 제2 분극성 전극을 갖는 전기 이중층 셀과, 상기 전기 이중층 셀의 대향하는 제1 및 제2 측면에 각각 형성된 제1 외부전극 및 제2 외부전극을 포함하는 전기 이중층 캐패시터를 제공한다. 또한, 상기 제1 분극성 전극은, 제1 집전층과, 상기 제1 집전층의 대향하는 양면 중 상기 분리막과 마주하는 면에 형성된 제1 활물질층을 포함하고, 상기 제1 외부전극에 접속되도록 상기 전기 이중층 셀의 제1 측면까지 연장되되 상기 제2 외부전극과는 절연되도록 상기 제2 측면과 전기적으로 분리되며, 상기 제2 분극성 전극은, 제2 집전층과, 상기 제2 집전층의 대향하는 양면 중 상기 분리막과 마주하는 면에 형성된 제2 활물질층을 포함하며, 상기 제2 외부전극에 접속되도록 상기 전기 이중층 셀의 제2 측면까지 연장되되 상기 제1 외부전극과는 절연되도록 상기 제2 측면과 전기적으로 분리된다.

Description

전기 이중층 캐패시터 및 그 제조방법 {ELECTRIC DOUBLE LAYER CAPACITOR AND MEHTOD FOR FABRICATING THE SAME}
본 발명은 전기 이중층 캐패시터에 관한 것으로서, 특히, 두께 제어가 용이한 칩 구조를 가지면서 높은 에너지 밀도와 초저 ESR 특성을 가질 수 있는 전기 이중층 캐패시터 및 그 제조방법에 관한 것이다.
정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 커패시터(Capacitor)에 의해 수행된다. 즉, 커패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 축적하였다가 방출하는 기능을 담당하여 회로 내의 전기흐름을 안정화시키는 역할을 한다.
하지만, 일반적인 커패시터는 충방전 시간이 매우 짧고 수명이 길며, 출력 밀도가 높지만 에너지 밀도가 작아 저장장치로의 사용에 한계가 있다. 이러한 한계를 극복하기 위하여 최근에는 충방전 시간이 짧으면서 출력 밀도가 높은 전기이중층 커패시터와 같은 새로운 범주의 커패시터가 개발되고 있으며, 이차전치와 함께 차세대 에너지 장치로 각광받고 있다.
전기 이중층 커패시터(EDLC)는 극성이 서로 다른 한 쌍의 전하층(전극층)을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효울과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다.
전기 이중층 커패시터의 기본적인 구조는 다공성 전극과 같이 표면적이 상대적으로 큰 활물질층과 집전체를 갖는 분극성 전극(polarizable electrode), 전해질(electrolyte) 및 분리막(separator)을 포함한다. 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.
현재 상용화된 전기 이중층 캐패시터(EDLC)는 크게 2가지 종류, 즉 권회형 구조와 코인형 구조로 분류될 수 있다.
권회형 전기 이중층 캐패시터는 활성탄과 같은 활물질층이 코팅된 집전체와 분리막인 절연지를 함께 원형으로 감아서 제조된 형태이며, 코인형 전기 이중층 캐패시터는 활성탄 전극과 절연지를 펀칭하여 코인형의 메탈 케이스에 넣어 제조된 형태이다.
이러한 종래의 구조는 우선적으로 높은 에너지 밀도와 저 ESR을 구현해야 하 는 어려운 문제점이 있다. 즉, 높은 에너지 밀도를 위해서 대면적화가 요구되나 이를 실현하는 과정이 복잡하며, 별도의 외부단자를 연결하여 각 단위 셀로 집전하는 구조이므로, 저항이 커져 낮은 ESR 특성을 구현하는데 어려움이 있다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 전극의 대면적화를 통한 높은 에너지 밀도와 함께 낮은 ESR 특성이 구현가능한 전기 이중층 캐패시터를 제공하는데 있다.
본 발명의 다른 목적은 높은 에너지 밀도와 함께 낮은 ESR 특성을 만족하면서 보다 간소화된 공정으로 구현될 수 있는 전기 이중층 캐패시터의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은,
분리막과 그 분리막을 사이에 두고 교대로 적층된 적어도 하나의 제1 및 제2 분극성 전극을 갖는 전기 이중층 셀과, 상기 전기 이중층 셀의 대향하는 제1 및 제2 측면에 각각 형성된 제1 외부전극 및 제2 외부전극을 포함하는 전기 이중층 캐패시터를 제공한다.
또한, 상기 제1 분극성 전극은, 제1 집전층과, 상기 제1 집전층의 대향하는 양면 중 상기 분리막과 마주하는 면에 형성된 제1 활물질층을 포함하고, 상기 제1 외부전극에 접속되도록 상기 전기 이중층 셀의 제1 측면까지 연장되되 상기 제2 외부전극과는 절연되도록 상기 제2 측면과 전기적으로 분리되며, 상기 제2 분극성 전극은, 제2 집전층과, 상기 제2 집전층의 대향하는 양면 중 상기 분리막과 마주하는 면에 형성된 제2 활물질층을 포함하며, 상기 제2 외부전극에 접속되도록 상기 전기 이중층 셀의 제2 측면까지 연장되되 상기 제1 외부전극과는 절연되도록 상기 제2 측면과 전기적으로 분리된다.
바람직하게, 상기 제1 분극성 전극과 상기 제2 외부전극이 전기적으로 절연되도록 상기 제1 분극성 전극과 상기 전기 이중층 셀의 제1 측면 사이에 형성된 제1 절연부와, 상기 제2 분극성 전극과 상기 제1 외부전극이 전기적으로 절연되도록 상기 제2 분극성 전극과 상기 전기 이중층 셀의 제2 측면 사이에 형성된 제2 절연부를 더 포함할 수 있다.
바람직하게, 상기 제1 및 제2 분극성 전극은 복수개이며, 상기 전기 이중층 셀의 내부에 위치한 제1 분극성 전극은 각각 상기 제1 집전층의 양면에 위치한 2개의 제1 활물질층을 가지며, 상기 전기 이중층 셀의 내부에 위치한 제2 분극성 전극은 각각 상기 제2 집전층의 양면 모두에 위치한 2개의 제2 활물질층을 가질 수 있다.
이 경우에, 상기 전기 이중층 셀의 외부표면에 위치한 제1 및 제2 분극성 전극은 각각 하나의 제1 및 제2 활물질층을 가질 수있다.
특정 실시형태에서, 상기 각 제1 및 제2 분극성 전극과 상기 각 분리막은 상기 전기 이중층 셀의 측면 중 상기 제1 및 제2 측면을 제외한 다른 측면에서 노출 되도록 형성될 수 있다. 상기 전기 이중층 셀은 통상적인 칩 구조인 직육면체 구조일 수 있다.
또한, 본 발명의 다른 측면은, 복수(n개: 여기서 n은 양의 정수임)의 전극시트의 적어도 일면에 복수의 캐패시터를 위한 복수의 활물질층을 형성하여 상기 각 전극시트에 복수의 분극성 전극을 마련하는 단계와, 상기 전극시트 중 상기 복수의 활물질층 각각의 일변에 인접한 부분을 제거하여 각 분극성 전극에 대응하는 복수의 오픈영역을 형성하는 단계와, 인접한 전극시트의 복수의 활물질층이 각각 마주하면서 그 사이에 분리막이 위치하도록 상기 분리막과 함께 상기 복수의 전극시트를 적층함으로써 복수의 전기 이중층 셀을 갖는 적층체를 형성하는 단계 - 상기 전극 시트는 적층된 순서에 따라 2n번째의 전극시트와 2n-1번째의 전극시트로 구분되며, 상기 2n번째의 전극시트에 형성된 각 오픈영역이 상기 전기 이중충 셀의 제1 모서리에 연결되도록 위치하며, 상기 2n-1번째의 전극시트에 형성된 각 오픈영역은 상기 전기 이중충 셀의 제2 모서리에 연결되도록 위치함- 와, 상기 적층체를 각 복수의 전기 이중층 셀 단위로 절단하는 단계와, 상기 제1 및 제2 모서리에 각각 연장된 상기 절단된 전기 이중층 셀의 제1 및 제2 측면에 제1 및 제2 외부전극을 형성하는 단계를 포함하는 전기 이중층 캐패시터 제조방법을 제공한다.
여기서, 상기 2n-1번째의 전극시트로부터 얻어진 분극성 전극은 상기 제1 외부전극에 연결되며, 상기 2n번째의 전극시트로부터 얻어진 분극성 전극은 상기 제2 외부전극에 연결된다.
바람직하게, 상기 복수의 오픈영역을 형성하는 단계와 상기 적층체를 형성하는 단계 사이에, 상기 복수의 오픈영역 각각에 절연물질을 충전하여 절연부를 형성하는 단계를 더 포함하며, 상기 2n번째의 전극시트에 형성된 각 절연부는 상기 전기 이중충 셀의 제1 외부전극과 상기 2n번째의 전극시트로부터 얻어진 분극성 전극을 전기적으로 절연시키고, 상기 2n-1번째의 전극시트에 형성된 각 절연부는 상기 전기 이중충 셀의 제2 외부전극과 상기 2n-1번째의 전극시트로부터 얻어진 분극성 전극을 전기적으로 절연시킬 수 있다.
바람직하게, 상기 분극성 전극은 3개 이상이며, 상기 적층체 내부에 위치한 전극 시트의 활물질층은 그 전극 시트의 양면에 각각 형성될 수 있다. 이 경우에, 상기 적층체 외부표면에 위치한 전극시트의 활물질층은 그 전극 시트의 일면에만 형성될 수 있다.
특정 실시형태에서, 상기 절단하는 단계는, 상기 각 분극성 전극과 상기 각 분리막이 상기 전기 이중층 셀의 측면 중 상기 제1 및 제2 측면을 제외한 다른 측면에서 노출되도록 상기 적층체를 절단하는 단계일 수 있다.
또한, 상기 절단된 전기 이중층 셀은 직육면체 구조일 수 있다.
본 발명에 따르면, 분극성 전극 및 분리막을 각각 시트로 사용하여 제조하므로, 전기 이중층 캐패시터를 최종 제품의 두께 제어가 용이한 칩 형태의 제품으로 제공될 수 있을 뿐만 아니라, 양산성과 작업효율을 크게 향상시킬 수 있다.
또한, 분극성 전극 및 분리막의 두께 제어가 가능하므로, ESR의 주요 제어 인자인 집전체를 MLCC와 같은 통상의 칩의 측면 외부전극과 유사한 형태로 대면적화할 수 있으며, 그 외부전극을 활물질층에 인접하도록 위치하는 구조가 가능하므로, ESR을 보다 크게 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도1은 본 발명의 전기 이중층 캐패시터에 채용될 수 있는 전기 이중충 셀의 일 예를 나타내는 사시도이다.
도1을 참조하면, 상기 전기 이중층 셀(11)은, 분리막(15)과 그 분리막(15)을 사이에 두고 적층된 제1 및 제2 분극성 전극(14a,14b)을 갖는다. 상기 분리막(15)은 셀룰로우스와 같은 단섬유 또는 복합섬유, 혹은 펄프재질과 같이 이온이 투과가능한 절연물질일 수 있다.
상기 제1 분극성 전극(14a)은, 제1 집전층(12a)과, 상기 제1 집전층(12a)의 대향하는 양면 중 상기 분리막(15)과 마주하는 면에 형성된 제1 활물질층(13a)을 포함한다. 이와 유사하게, 상기 제2 분극성 전극(14b)은, 제2 집전층(12b)과, 상기 제2 집전층(12b)의 대향하는 양면 중 상기 분리막(15)과 마주하는 면에 형성된 제2 활물질층(13b)을 포함한다.
이러한 배열에서는, 상기 분리막(15)은 다른 두 극성의 분극성 전극(14a,14b)의 활물질층(13a,13b) 사이에 위치하여 그 마주하는 두 활성층(13a,13b)을 서로 분리시킨다.
상기 제1 및 제2 집전층(12a,12b)은 알루미늄(Al)과 같이 전기적 전도성이 높은 금속일 수 있다. 상기 제1 및 제2 활물질층(13a,13b)은 활성탄과 같이 비표면적인 높은 활물질일 있다.
또한, 도1에 도시된 바와 같이, 상기 제1 분극성 전극(14a)은 상기 전기 이중층 셀(11)의 제1 측면까지 연장되지만, 반대에 위치한 제2 측면에는 전기적으로 분리된다. 이와 유사하게, 상기 제2 분극성 전극(14b)은 상기 전기 이중층 셀(11)의 제2 측면까지 연장되지만, 상기 제1 측면과는 전기적으로 분리된다.
여기서, 각각 제1 및 제2 분극성 전극(14a,14b)과 해당 분극성 전극이 연결되지 않을 측면의 사이에 절연부(16)를 형성한다.
본 실시형태에서, 상기 전기 이중층 셀(11)의 제1 및 제2 측면은 완전한 전기 이중층 캐패시터를 위한 외부전극이 형성될 면으로 이해할 수 있다. 따라서, 상 기한 절연부에 의한 분리구조는, 형성될 외부전극에 의해서 상기 제1 및 제2 분극성 전극(14a,14b)이 접속되는 것을 방지할 수 있다.
본 실시형태와 달리, 상기 절연부(16)를 사용하지 않아도, 해당 측면으로부터 분극성 전극을 공간적으로 이격되도록 형성하여 전기적 절연을 보장할 수 있으나, 본 실시형태와 같이, 상기 제1 및 제2 분극성 전극(14a,14b)의 측면과의 분리는 상기 절연부(16)에 의해 효과적으로 구현될 수 있으며, 전체 칩 두께의 균일성과 더욱 안정적인 쇼트방지를 위해서, 본 실시형태와 같이 절연부(16)를 이용한 전기적 절연이 바람직하다.
상기 각 제1 및 제2 분극성 전극(14a,14b)과 상기 각 분리막(15)은 상기 전기 이중층 셀(11)의 측면 중 상기 제1 및 제2 측면을 제외한 다른 측면에서 노출되도록 형성될 수 있다. 이러한 노출된 측면을 통해서 상기 제1 및 제2 활물질층(13a)과 분리막(15)은 전해액에 적절히 침지될 수 있다.
또한, 도1에 도시된 바와 같이, 상기 전기 이중층 셀(11)은 통상적인 칩 구조와 유사한 직육면체 구조일 수 있으며, 제1 및 제2 분극성 전극이 선택적으로 연장된 대향하는 양 측면에 외부전극이 형성되어 적층형 칩 캐패시터(MLCC)와 유사한 구조를 가질 수 있다.
도1에 도시된 전기 이중층 셀(11)은 본 발명에 따른 전기 이중층 캐패시터를 구성하기 위한 최소 단위셀로 이해될 수 있다. 실제 높은 에너지 밀도를 얻기 위해서, 각 셀에 의해 구현된 캐패시터 요소가 병렬로 연결된 다층 셀구조로 형성될 수 있다. 이러한 형태는 도2 및 도3에 도시되어 있다.
도2는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터를 나타내는 사시도이며, 도3은 도2에 도시된 전기 이중층 캐패시터를 나타내는 측면도이다.
도2은 본 발명의 일 실시형태에 따는 전기 이중층 캐패시터에 채용가능한 전기 이중층 셀을 나타내는 측면도이며, 도3은 도2에 도시된 전기 이중층 셀을 채용한 전기 이중층 캐패시터를 나타내는 사시도이다.
도2에 도시된 전기 이중층 셀(21)은, 분리막(25)과 그 분리막(25)을 사이에 두고 적층된 제1 분극성 전극(24a,34a)과 제2 분극성 전극(24b,34b)을 갖는다.
본 실시형태에서는, 상기 제1 분극성 전극(24a,34a)과 상기 제2 분극성 전극(24b,34b)은 각각 복수개씩 구비되어 교대로 적층된 형태를 갖는다. 이러한 적층 구조에서는, 각 분극성 전극이 그 위치에 따라 인접한 다른 분극성 전극의 수가 달라진다. 즉, 도2에 도시된 바와 같이, 외부표면에 위치하는 제1 및 제2 분극성 전극(24a,24b)은 하나의 다른 극성의 분극성 전극과 인접하므로, 일면에 한하여 활물질층(23a,23b)이 형성되는데 반하여, 내부에 위치하는 제1 및 제2 분극성 전 극(34a,34b)은 양면에 다른 극성의 분극성 전극이 위치하므로, 양면에 각각 활물질층(33a,33b)을 형성할 필요가 있다.
구체적으로, 외부 표면에 위치하는 제1 및 제2 분극성 전극(24a,24b)은, 도1에서 설명된 형태와 유사하게, 제1 및 제2 집전층(22a,22b)과, 상기 제1 및 제2 집전층(22a,22b)의 대향하는 양면 중 상기 분리막(25)과 마주하는 일 면에 형성된 제1 및 제2 활물질층(23a,23b)을 포함한다.
이와 달리, 내부에 위치하는 제1 및 제2 분극성 전극(34a,34b)에서는, 제1 및 제2 집전층(32a,32b)의 대향하는 양면 모두에 상기 분리막(25)과 마주하므로, 그 양면 모두에 제1 및 제2 활물질층(33a,33b)이 형성된다.
이러한 적층구조에서, 각 집전층(22a,22b,32a,32b)에 마련된 모든 활물질층(23a,23b,33a,33b)은 분리막(25)에 의해 분리되어 각각의 캐패시터셀로서 작용할 수 있다.
물론, 필요에 따라 외부 표면에 위치한 분극성 전극은 내부에 위치한 분극성 전극과 동일한 구조, 즉 양면에 활물질층이 형성된 집전층 구조로 변경될 수 있다.
이 경우에, 최외부 표면에 위치한 활물질층은 캐패시터로 기여하지 못하지만, 동일한 구조시트를 이용하여 작업이 수행되므로, 보다 효율적인 공정이 기대될 수 있다.
본 실시형태에서도, 상기 제1 및 제2 분극성 전극(24a,34a)은 상기 전기 이중층 셀(21)의 제1 측면까지 연장되지만, 반대에 위치한 제2 측면에는 절연부(26)에 의해 전기적으로 분리된다. 이와 유사하게, 상기 제2 분극성 전극(24b,34b)은 상기 전기 이중층 셀(21)의 제2 측면까지 연장되지만, 상기 제1 측면과는 절연부(26)에 의해 전기적으로 분리된다.
도2에 도시된 전기 이중층 셀(21)은 제1 및 제2 분극성 전극(24a,34a와 24b,34b)이 상기 절연부(26)에 의해 선택적으로 노출된 대향하는 2개의 측면을 갖는다.
도3에 도시된 바와 같이, 상기 2개의 측면에 각각 제1 및 제2 외부전극(29a,29b)이 형성됨으로써 전기 이중층 캐패시터(20)를 구현할 수 있다. 본 구조는 MLCC와 유사한 통상의 칩구조로 이해될 수 있으며, 도시된 바와 같이 직육면체 구조로 제공될 수 있다. 상기 제1 및 제2 외부전극(29a,29b)은 무전해도금 또는 인쇄와 같은 공지된 공정을 이용하여 형성될 수 있다.
본 실시형태에서, 제1 및 제2 외부전극(29a,29b)이 부분적으로 상하면에 연장된 형태를 가질 때에는 원하지 않는 쇼트를 방지하기 위해서, 절연부의 폭(d1)을 넘지 않는 것이 바람직하다.
이러한 전기 이중층 셀은 미리 마련된, 소정의 두께를 갖는 시트를 이용하여 제조함으로써 최종 제품의 두께를 균일하게 제어할 수 있으며, ESR를 저감시킬 수 있다. 또한, 앞선 실시형태에 도시된 전기 이중층 캐패시터는 시트를 이용하여 제 조될 수 있으므로, 대량생산이 보다 용이하게 실현될 수 있다.
본 발명에 따른 전기 이중층 캐패시터의 제조방법의 일예를 도4 내지 도8을 참조하여 설명한다.
우선, 도4 및 도6에 도시된 공정과 같이, 분극성 시트를 마련하는 공정을 실시한다.
도4a 내지 도4c는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터 제조방법의 일부공정으로서, 적층체의 외부 표면에 위치할, 분극성 전극을 위한 전극 시트를 마련하는 공정을 나타낸다.
도4a에 도시된 바와 같이, 집전층을 위한 전극시트(42) 상에 복수의 캐패시터를 위한 복수의 활물질층(43)을 일정한 간격으로 형성하여 상기 전극 시트(42)에 복수의 분극성 전극을 마련한다.
이에 한정되지 않으나, 상기 전극시트(42)는 알루미늄(Al)박일 수 있으며, 상기 활물질층(43)은 활성탄일 수 있다. 상기 활물질층(43)은 활성탄을 용매와 혼합하여 페이스트 상태로 인쇄하여 형성될 수 있으나, 미리 제조된 시트상태로 부착되는 방식으로 형성될 수 있다.
이어, 도4b와 같이, 상기 전극시트(42) 중 상기 복수의 활물질층(43) 각각의 일변에 인접한 부분을 제거하여 각 분극성 전극에 대응하는 복수의 오픈영역(P)을 형성한다.
도1 및 도2를 참조하여 설명한 바와 같이, 전기 이중층 셀에서 분극성 전극이 일측면에는 연결되지만 다른 측면에는 연결되지 않도록 하기 위한 구성요소이다. 이러한 공정은 공지된 펀칭 공정을 이용하여 수행될 수 있다.
물론, 상기 오픈영역(P)만으로도 물리적으로 다른 측면에 이격시켜 절연을 도모할 수 있으나, 바람직하게는, 보다 안정적인 전기적 절연과 함께 칩의 전체 표면에서 두께편차를 감소시키기 위해서, 도4c에 도시된 바와 같이, 복수의 오픈영역(P)에 절연물질을 충전시켜 절연부(46)를 형성하는 공정을 실시할 수 있다.
도4c에 도시된 공정에서는 오픈영역(P)에만 절연물질을 충전시킨 형태로 도시되어 있으나, 필요에 따라 스크린 인쇄공정을 이용하여 오픈영역(P)을 충전하는 동시에, 활물질층(43) 형성영역을 제외한 전극시트(42)의 나머지 영역을 절연물질을 도포하는 방식으로 수행될 수 있다. 도5는 상기 절연부(46)를 갖는 분극성 전극(44)이 마련된 전극시트에서 A-A'부분을 절개하여 본 측단면도이다. 도시된 바와 같이, 절연부(46)의 두께를 분극성 전극(44)의 두께, 즉 활성탄(43)과 전극시트(42)의 총 두께와 유사한 두께를 갖도록 형성할 수 있다.
도6a 내지 도6c는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터 제조 방법의 다른 일부공정으로서, 적층체의 내부에 위치할, 분극성 전극을 위한 전극시트를 나타낸다. 즉, 본 공정에서는 전극시트의 양면에 활물질층을 형성하는 예이다.
도6a에 도시된 바와 같이, 집전층을 위한 전극시트(52)의 양면에 복수의 캐패시터를 위한 복수의 활물질층(53)을 일정한 간격으로 형성하여 상기 전극 시트(52)에 복수의 분극성 전극을 마련한다. 도7a에 도시된 측단면도(B1-B1')와 같이, 양면에 형성된 활물질층(53)은 전극시트(52)를 사이에 두고 각각 대응하는 영역에 위치한다.
다음으로, 도6b와 같이, 상기 전극시트(52) 중 상기 복수의 활물질층(53) 각각의 일변에 인접한 부분을 제거하여 각 분극성 전극에 대응하는 복수의 오픈영역(P)을 형성한다. 이러한 공정은 공지된 펀칭 공정을 이용하여 수행될 수 있다.
이어, 도6c에 도시된 바와 같이, 복수의 오픈영역(P)에 절연물질을 충전시킬 수 있다. 절연물질을 충전시킨 형태로 도시되어 있으나, 필요에 따라 스크린 인쇄공정을 이용하여 오픈영역(P)을 충전하는 동시에, 활물질층(53) 형성영역을 제외한 전극시트(52)의 나머지 영역을 절연물질을 도포하는 방식으로 수행될 수 있다.
도7b는 상기 절연부(56)를 갖는 분극성 전극(44)이 마련된 전극시트를 B2-B'2 방향으로 절개해 본 측단면도이다. 도시된 바와 같이, 절연부(56)의 두께를 분 극성 전극(54)의 두께, 즉 양측의 활성탄층(53)과 전극시트(52)의 총 두께와 유사한 두께를 갖도록 형성할 수 있다.
이어, 도8a에 도시된 바와 같이, 도4 및 도6에 도시된 공정으로 마련된 복수의 전극시트(42,52)와 분리막(45)을 적층하고, 가압하여 도8b에 도시된 바와 같이 전기 이중층 셀을 위한 적층체(61)를 형성한다. 외부 표면에 위치한 2개의 전극 시트(42)는 도4c에 도시된 전극시트이며, 내부에 위치하는 복수의 전극 시트(52)는 도6c에 도시된 시트이다.
본 적층공정에서, 인접한 전극시트(42,52)의 복수의 활물질층(43,53)이 각각 마주하면서 그 사이에 상기 분리막(45)이 위치하도록 배열한다. 또한, 각 분극성 전극(44,54)의 극성구분을 위해서 교대로 서로 다른 일측에 연결되도록 각 전극 시트(42,52)의 배열방향을 결정한다.
보다 구체적으로, 본 공정에 사용된 전극 시트(42,52)를, 적층된 순서에 따라 2n번째의 전극시트와 2n-1번째의 전극시트로 구분할 경우에, 상기 2n번째의 전극시트에 형성된 각 절연부(46,56)기 상기 전기 이중충 셀의 제1 모서리에 연결되도록 위치하며, 상기 2n-1번째의 전극시트에 형성된 각 절연부(46,56)는 상기 전기 이중충 셀의 제2 모서리에 연결되도록 위치한다.
여기서, 제1 및 제2 모서리는 절단된 셀에서 각각 제1 및 제2 측면을 해당되는 부분을 말한다. 또한, 배열방향을 설명하는데 절연부를 기준하여 설명하였으나, 절연부를 형성하지 않고 오픈영역만으로 절연하는 경우에는 상기 배열방향에 대한 설명에서 "절연부"를 "오픈영역"으로 대체하여 동일하게 이해될 수 있다.
본 공정은 도2에 해당되는 다층 구조의 전기이중층 셀을 얻기 위한 예로 설명되어 있으나, 필요에 따라 도1에 도시된 기본 단위를 얻고자 할 때에는 도4b에 도시된 전극시트(42)의 활물질층(43) 사이에 분리막(45)을 배치시킨 적층체를 형성하는 공정으로 대체될 수 있다.
다만, 3개 이상의 전극시트를 사용할 경우에는 내부에 위치하는 전극시트가 존재하고, 이러한 내부 전극시트는 양면에 위치한 전극시트의 활물질층과 마주하므로, 도6c에 도시된 전극시트(52)와 같이 양면에 활물질층(53)이 형성된 형태를 사용한다.
이어, 도8b에 도시된 바와 같이, 절단선(C)을 따라 각 적층체(61)를 절단함으로써 도8c에 도시된 전기이중층 셀(본 예에서는 6개임)을 얻을 수 있다. 도8b에 도시된 형태는 도2에 설명된 전기이중층 셀과 유사한 구조로 이해될 수 있다.
도8b에 도시된 전기이중층 셀(61)의 양 측면에 외부전극을 형성하여 도3에 도시된 형태와 유사한 전기 이중층 캐패시터를 제조할 수 있다. 여기서, 외부전극이 형성된 측면은 절연부(46,56)에 의해 전극극성에 따라 선택적으로 노출되므로, 각 극성의 분극성 전극이 동일한 극성의 외부전극에 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도1은 본 발명에 따른 전기 이중층 캐패시터에 채용가능한 전기 이중층 셀의 일 예를 나타내는 사시도이다.
도2은 본 발명의 일 실시형태에 따는 전기 이중층 캐패시터에 채용가능한 전기 이중층 셀을 나타내는 측면도이며, 도3은 도2에 도시된 전기 이중층 셀을 채용한 전기 이중층 캐패시터를 나타내는 사시도이다.
도4a 내지 도4c는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터 제조방법의 일부공정으로서, 적층체의 외부 표면에 위치할, 분극성 전극을 위한 전극 시트를 마련하는 공정을 설명하기 위한 단계별 사시도이다.
도5는 도4c에 도시된 전극 시트를 나타내는 측단면도이다.
도6a 내지 도6c는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터 제조방법의 다른 일부공정으로서, 적층체의 내부에 위치할, 분극성 전극을 위한 전극시트를 마련하는 공정을 설명하기 위한 단계별 사시도이다.
도7a 및 도7b는 각각 도6a 및 도6c에 도시된 전극 시트를 나타내는 측단면도이다.
도8a는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터 제조방법 중에서 적층체를 형성하는 공정을 나타내는 사시도이다.
도8b는 본 발명의 일 실시형태에 따른 전기 이중층 캐패시터 제조방법 중에서 적층체를 가압하는 공정 및 절단하는 공정을 나타내는 사시도이다.
도8c는 도8b의 절단공정에 의해 얻어진 전기 이중층 셀을 나타내는 사시도이 다.

Claims (12)

  1. 분리막과 그 분리막을 사이에 두고 교대로 적층된 적어도 하나의 제1 및 제2 분극성 전극을 갖는 전기 이중층 셀; 및
    상기 전기 이중층 셀의 대향하는 제1 및 제2 측면에 각각 형성된 제1 외부전극 및 제2 외부전극을 포함하고,
    상기 제1 분극성 전극은, 제1 집전층과, 상기 제1 집전층의 대향하는 양면 중 상기 분리막과 마주하는 면에 형성된 제1 활물질층을 포함하고, 상기 제1 집전층 및 상기 제1 활물질층이 상기 제1 외부전극에 접속되도록 상기 전기 이중층 셀의 제1 측면까지 연장되되 상기 제2 외부전극과는 절연되도록 상기 제2 측면과 전기적으로 분리되며,
    상기 제2 분극성 전극은, 제2 집전층과, 상기 제2 집전층의 대향하는 양면 중 상기 분리막과 마주하는 면에 형성된 제2 활물질층을 포함하며, 상기 제2 집전층 및 상기 제2 활물질층이 상기 제2 외부전극에 접속되도록 상기 전기 이중층 셀의 제2 측면까지 연장되되 상기 제1 외부전극과는 절연되도록 상기 제2 측면과 전기적으로 분리되는 전기 이중층 캐패시터.
  2. 제1항에 있어서,
    상기 제1 분극성 전극과 상기 제2 외부전극이 전기적으로 절연되도록 상기 제1 분극성 전극과 상기 전기 이중층 셀의 제1 측면 사이에 형성된 제1 절연부와,
    상기 제2 분극성 전극과 상기 제1 외부전극이 전기적으로 절연되도록 상기 제2 분극성 전극과 상기 전기 이중층 셀의 제2 측면 사이에 형성된 제2 절연부를 더 포함하는 것을 특징으로 하는 전기 이중층 캐패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 분극성 전극은 복수개이며,
    상기 전기 이중층 셀의 내부에 위치한 제1 분극성 전극은 각각 상기 제1 집전층의 양면에 위치한 2개의 제1 활물질층을 가지며,
    상기 전기 이중층 셀의 내부에 위치한 제2 분극성 전극은 각각 상기 제2 집전층의 양면 모두에 위치한 2개의 제2 활물질층을 갖는 것을 특징으로 하는 전기 이중층 캐패시터.
  4. 제3항에 있어서,
    상기 전기 이중층 셀의 외부표면에 위치한 제1 및 제2 분극성 전극은 각각 하나의 제1 및 제2 활물질층을 갖는 것을 특징으로 하는 전기 이중층 캐패시터.
  5. 제1항 또는 제2항에 있어서,
    상기 각 제1 및 제2 분극성 전극과 상기 각 분리막은 상기 전기 이중층 셀의 측면 중 상기 제1 및 제2 측면을 제외한 다른 측면에 노출되는 것을 특징으로 하는 전기 이중층 캐패시터.
  6. 제1항 또는 제2항에 있어서,
    상기 전기 이중층 셀은 직육면체 구조인 것을 특징으로 하는 전기 이중층 캐패시터.
  7. 복수(n개: 여기서 n은 양의 정수임)의 전극시트의 적어도 일면에 복수의 캐패시터를 위한 복수의 활물질층을 형성하여 상기 각 전극시트에 복수의 분극성 전극을 마련하는 단계;
    상기 전극시트 중 상기 복수의 활물질층 각각의 일변에 인접한 부분을 제거하여 각 분극성 전극에 대응하는 복수의 오픈영역을 형성하는 단계;
    인접한 전극시트의 복수의 활물질층이 각각 마주하면서 그 사이에 분리막이 위치하도록 상기 분리막과 함께 상기 복수의 전극시트를 적층함으로써 복수의 전기 이중층 셀을 갖는 적층체를 형성하는 단계 - 상기 전극 시트는 적층된 순서에 따라 2n번째의 전극시트와 2n-1번째의 전극시트로 구분되며, 상기 2n번째의 전극시트에 형성된 각 오픈영역이 상기 전기 이중충 셀의 제1 모서리에 연결되도록 위치하며, 상기 2n-1번째의 전극시트에 형성된 각 오픈영역은 상기 전기 이중충 셀의 제2 모 서리에 연결되도록 위치함- ;
    상기 적층체를 각 복수의 전기 이중층 셀 단위로 절단하는 단계; 및
    상기 제1 및 제2 모서리에 각각 연장된 상기 절단된 전기 이중층 셀의 제1 및 제2 측면에 제1 및 제2 외부전극을 형성하는 단계를 포함하고,
    상기 2n-1번째의 전극시트로부터 얻어진 분극성 전극은 상기 제1 외부전극에 연결되며, 상기 2n번째의 전극시트로부터 얻어진 분극성 전극은 상기 제2 외부전극에 연결되는 것을 특징으로 하는 전기 이중층 캐패시터 제조방법.
  8. 제7항에 있어서,
    상기 복수의 오픈영역을 형성하는 단계와 상기 적층체를 형성하는 단계 사이에, 상기 복수의 오픈영역 각각에 절연물질을 충전하여 절연부를 형성하는 단계를 더 포함하며,
    상기 2n번째의 전극시트에 형성된 각 절연부는 상기 전기 이중충 셀의 제1 외부전극과 상기 2n번째의 전극시트로부터 얻어진 분극성 전극을 전기적으로 절연시키고, 상기 2n-1번째의 전극시트에 형성된 각 절연부는 상기 전기 이중충 셀의 제2 외부전극과 상기 2n-1번째의 전극시트로부터 얻어진 분극성 전극을 전기적으로 절연시키는 것을 특징으로 하는 전기 이중층 캐패시터 제조방법
  9. 제7항 또는 제8항에 있어서,
    상기 분극성 전극은 3개 이상이며,
    상기 적층체 내부에 위치한 전극 시트의 활물질층은 그 전극 시트의 양면에 각각 형성된 것을 특징으로 하는 전기 이중층 캐패시터 제조방법.
  10. 제9항에 있어서,
    상기 적층체 외부표면에 위치한 전극시트의 활물질층은 그 전극 시트의 일면에만 형성된 것을 특징으로 하는 전기 이중층 캐패시터 제조방법.
  11. 제7항 또는 제8항에 있어서,
    상기 적층체를 절단하는 단계는, 상기 각 분극성 전극과 상기 각 분리막이 상기 전기 이중층 셀의 측면 중 상기 제1 및 제2 측면을 제외한 다른 측면에서 노출되도록 상기 적층체를 절단하는 단계인 것을 특징으로 하는 전기 이중층 캐패시터 제조방법.
  12. 제7항 또는 제8항에 있어서,
    상기 전기 이중층 셀은 직육면체 구조로 절단되는 것을 특징으로 하는 전기 이중층 캐패시터 제조방법.
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