KR101069559B1 - Capacitorless dynamic random access memory device and manufacturing the same - Google Patents
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Abstract
본 발명의 커패시터리스 디램 소자는 절연층이 형성된 기판; 상기 절연층 위에 형성된 부유바디; 상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인; 상기 부유바디 상에 형성된 절연막; 상기 절연막 상에 형성된 게이트; 및 상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며, 상기 부유바디로의 빛의 조사에 의해 프로그램 상태로 트리거된다.The capacitorless DRAM device of the present invention comprises a substrate on which an insulating layer is formed; A floating body formed on the insulating layer; A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween; An insulating film formed on the floating body; A gate formed on the insulating film; And a metal layer that passes light through the floating body and blocks light emitted to a region other than the floating body, and is triggered in a program state by irradiation of light to the floating body.
Description
본 발명은 커패시터리스 디램 소자 및 그 제조방법에 관한 것이다.The present invention relates to a capacitorless DRAM device and a method of manufacturing the same.
일반적인 디램(Dynamic Random Access Memory, DRAM)은 1개의 트랜지스터와 1개의 커패시터(1T/1C)로 단위 셀(unit cell)을 구성한다. 집적도를 높이고, 다른 소자들과 함께 임베디드 칩을 형성하기 위해서는 디램 셀의 크기를 줄일 필요성이 있다. 하지만 일반적인 디램 셀의 크기를 줄이는데 어려움을 겪고 있다. 1개의 트랜지스터의 크기가 줄어드는데 반해 1개의 커패시터의 크기를 줄이는데 있어서 복잡한 문제가 있기 때문이다. 따라서 복잡한 문제를 야기하는 커패시터 없이도 일반적인 디램의 동작을 할 수 있는 커패시터리스 디램(capacitorless DRAM)의 구현이 필요하다. 커패시터리스 디램은 일반적인 디램에 비해 용량, 속도, 집적도, 구조상의 간단함 등 큰 장점을 가진다.A general DRAM (Dynamic Random Access Memory, DRAM) constitutes a unit cell with one transistor and one capacitor (1T / 1C). In order to increase the degree of integration and form an embedded chip with other devices, it is necessary to reduce the size of the DRAM cell. However, it is difficult to reduce the size of a typical DRAM cell. While the size of one transistor is reduced, there is a complex problem in reducing the size of one capacitor. Therefore, there is a need for a capacitorless DRAM that can operate a general DRAM without a capacitor causing a complex problem. Capacitorless DRAMs have significant advantages over conventional DRAMs such as capacity, speed, density, and structural simplicity.
커패시터리스 디램의 메모리 상태는 바디 부분에 정공의 축적 또는 배출에 따라 '1'또는 '0'의 상태로 정의된다. 종래의 커패시터리스 디램은 상태를 정의하기 위해 충돌 이온화(impact ionization) 방법, 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage) 및 기생 바이폴라 트랜지스터 (Parasitic Bipolar Junction Transistor)의 애벌런치 항복(Avalanche Breakdown) 효과를 사용한다. 위에 언급된 방법은 초과 정공(excess hole)을 생성하기 위하여 각 전극에 적절한 전압을 인가하는 전기적인 방법을 이용한다. 생성된 초과 정공은 부유 바디 부분에 축적되며, 초과 정공의 유무에 따라 ‘1'또는 ‘0'의 메모리 상태를 정의한다. 그 중에서도 기생 바이폴라 트랜지스터의 애벌런치 항복 효과를 이용한 쓰기 및 읽기 방법의 경우 기존에 제안된 다른 방법에 비해 단위 메모리 소자의 크기를 줄이는데 유리하며, 높은 상태 검출 여유(sensing margin)와 긴 상태 보유 시간(retention margin)을 보여준다. 따라서 기생 바이폴라 트랜지스터의 애벌런치 항복 효과를 이용한 커패시터리스 디램 소자의 소형화와 두드러진 동작 특성의 향상은 기존의 1T/1C 디램을 대체할 수 있는 유망한 대안으로 여겨지고 있다. The memory state of a capacitorless DRAM is defined as a state of '1' or '0' depending on the accumulation or release of holes in the body part. Conventional capacitorless DRAMs incorporate the impact ionization method, gate induced drain leakage current, and avalanche breakdown effects of parasitic bipolar junction transistors to define states. use. The above mentioned method uses an electrical method of applying an appropriate voltage to each electrode to create excess holes. The generated excess holes accumulate in the floating body portion and define a memory state of '1' or '0' depending on the presence of excess holes. Among them, the write and read method using the avalanche breakdown effect of parasitic bipolar transistors is advantageous to reduce the size of unit memory devices compared to other methods proposed in the related art. shows the retention margin. Therefore, the miniaturization of capacitorless DRAM devices using the parabolic breakdown effect of parasitic bipolar transistors and the improvement of the outstanding operating characteristics are considered promising alternatives to the existing 1T / 1C DRAM.
기생 바이폴라 트랜지스터의 애벌런치 항복 효과를 이용한 커패시터리스 디램은 모스 전계 효과 트랜지스터(MOS Field Effect Transistor)에 존재하는 기생 바이폴라 트랜지스터의 항복효과를 이용한 쓰기 동작과 쓰기 동작 이후 기생 바이폴라 트랜지스터의 활성화 여부에 따른 전류 차이를 이용한 읽기 방식을 이용하여 구현된다.The capacitorless DRAM using the avalanche breakdown effect of the parasitic bipolar transistor is a current using the parasitic bipolar transistor's breakdown effect in the MOS Field Effect Transistor and the current according to the activation of the parasitic bipolar transistor after the write operation. It is implemented using the difference reading method.
최근 소자의 지속적인 소형화와 함께 소자와 소자 사이를 연결하는 인터커넥션(interconnection)에서도 배선에서 증가하고 있는 저항(resistance) 과 커패시턴스(capacitance)로 인해 신호 전달의 지연(RC delay)이 발생하고 있다. 이 문제를 해결하고자 빛을 이용한 인터커넥션(optical interconnection)에 대한 시도가 이루어지고 있다. 하지만 이를 이용할 수 있는 메모리 소자에 대한 연구는 거의 이루어지지 않고 있는 실정이다.In recent years, along with the continued miniaturization of the device, the interconnection between the device and the device has caused a delay in signal transmission due to an increase in resistance and capacitance in the wiring. In order to solve this problem, attempts have been made for optical interconnections. However, the research on the memory device that can use this is rarely done.
본 발명은 상기한 기생 바이폴라 트랜지스터의 애벌런치 항복 효과를 이용한 쓰기 및 읽기 방법의 장점을 그대로 유지하면서, 전기적인 쓰기 방식이 아닌 광학적인 쓰기 방식을 제공하기 위해 안출된 것으로서, 트랜지스터에 입사되는 빛에 의한 새로운 상태 정의 방법과 이를 구비한 커패시터리스 디램 소자, 및 그의 제조방법을 제공하는 것을 목적으로 한다. 또한, 이러한 커패시터리스 디램 소자를 포함하는 광전 변환기 및 광학 스위치를 제공한다.The present invention was devised to provide an optical writing method instead of an electrical writing method while maintaining the advantages of the writing and reading method using the avalanche breakdown effect of the parasitic bipolar transistor. A new state definition method and a capacitorless DRAM device having the same, and a method of manufacturing the same. In addition, an optical switch and an optical switch including the capacitorless DRAM device are provided.
본 발명의 커패시터리스 디램 소자는 절연층이 형성된 기판; 상기 절연층 위에 형성된 부유바디; 상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인; 상기 부유바디 상에 형성된 절연막; 상기 절연막 상에 형성된 게이트; 및 상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며, 상기 부유바디로의 빛의 조사에 의해 프로그램 상태로 트리거된다. The capacitorless DRAM device of the present invention comprises a substrate on which an insulating layer is formed; A floating body formed on the insulating layer; A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween; An insulating film formed on the floating body; A gate formed on the insulating film; And a metal layer that passes light through the floating body and blocks light emitted to a region other than the floating body, and is triggered in a program state by irradiation of light to the floating body.
본 발명의 커패시터리스 디램 소자의 제조 방법은 기판상에 절연층을 형성하는 단계; 상기 절연층 상에 부유바디층을 형성하는 단계; 상기 부유바디층 상에 절연막을 형성하는 단계; 상기 절연막 상에 게이트를 형성하는 단계; 상기 부유바디층의 양 종단에 소오스 및 드레인을 형성하는 단계, 여기서 상기 소오스와 상기 드레인 사이의 상기 부유바디층에 부유바디가 정의되며; 및 상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 형성하는 단계를 포함하며, 상기 커패시터리스 디램 소자는 상기 부유바디로의 빛의 조사에 의해 프로그램 상태로 트리거된다. Method of manufacturing a capacitorless DRAM device of the present invention comprises the steps of forming an insulating layer on the substrate; Forming a floating body layer on the insulating layer; Forming an insulating film on the floating body layer; Forming a gate on the insulating film; Forming a source and a drain at both ends of the floating body layer, wherein a floating body is defined in the floating body layer between the source and the drain; And forming a metal layer passing light through the floating body and blocking light irradiated to a region other than the floating body, wherein the capacitorless DRAM device is in a program state by irradiation of light to the floating body. Is triggered.
본 발명의 광전 변환기는 절연층이 형성된 기판; 상기 절연층 위에 형성된 부유바디; 상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인; 상기 부유바디 상에 형성된 절연막; 상기 절연막 상에 형성된 게이트; 및 상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며, 상기 부유바디로 입사되는 빛을 전기신호로 변환한다.The photoelectric converter of the present invention comprises a substrate on which an insulating layer is formed; A floating body formed on the insulating layer; A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween; An insulating film formed on the floating body; A gate formed on the insulating film; And a metal layer passing light through the floating body and blocking light irradiated to a region other than the floating body, and converts light incident to the floating body into an electrical signal.
본 발명의 광학 스위치는 절연층이 형성된 기판; 상기 절연층 위에 형성된 부유바디; 상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인; 상기 부유바디 상에 형성된 절연막; 상기 절연막 상에 형성된 게이트; 및 상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며, 상기 부유바디로의 빛의 조사에 의해 턴온된다.An optical switch of the present invention includes a substrate on which an insulating layer is formed; A floating body formed on the insulating layer; A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween; An insulating film formed on the floating body; A gate formed on the insulating film; And a metal layer that passes light through the floating body and blocks light emitted to a region other than the floating body, and is turned on by irradiation of light to the floating body.
본 발명에 따르면, 현재의 CMOS 기술을 그대로 이용하여 광 메모리 소자를 제조할 수 있으며, 광 인터커넥션(optical interconnection)과 함께 적용될 경우 별도의 수광 소자(photo detector) 없이도 신호를 전달받아 빛에 의한 쓰기 동작 (programming)이 가능하다. According to the present invention, an optical memory device can be manufactured using the current CMOS technology as it is, and when applied with optical interconnection, the signal is transmitted by using a light without a separate photo detector. Programming is possible.
또한, 본 발명에 따르면, 기존의 전기적인 방식을 통한 메모리 소자의 상태 정의 방식에 비해 보다 빠른 속도의 동작, 낮은 구동 전압 인가 및 저전력 소비가 실현된다. In addition, according to the present invention, a faster speed operation, a lower driving voltage application, and a lower power consumption are realized as compared with the conventional state definition method of the memory device.
또한, 본 발명에 따르면, 게이트 물질을 투명한 전극 물질로 대체함으로써 게이트를 투과해 부유 바디로 전달되는 빛의 효율을 증가시켜 약한 세기의 빛으로도 동작할 수 있으며, 커패시터리스 디램의 구조를 그대로 적용할 수 있기 때문에 높은 집적도를 유지할 수 있다.In addition, according to the present invention, by replacing the gate material with a transparent electrode material to increase the efficiency of light transmitted through the gate to the floating body to operate with light of low intensity, the structure of the capacitorless DRAM Because of this, high integration can be maintained.
또한, 본 발명에 따르면, 커패시터리스 디램 소자로의 동작뿐만 아니라 빛에 의한 광학신호를 전기신호로 전환해주는 변환기 또는 빛에 의해 켜지는 광학 스위치로 이용될 수 있다.In addition, according to the present invention, it can be used as an optical switch that is turned on by a light or a converter that converts an optical signal by light into an electrical signal as well as operation by a capacitorless DRAM device.
도1a 내지 1g는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 제작 과정을 도시하는 층상 단면도이다.
도2a는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 단면도이다.
도2b는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 층상 단면도이다.
도2c는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 구조를 도시하는 사시도이다.
도3은 본 발명의 실시예에 따른 커패시터리스 디램 소자의 프로그램 방법을 예시한다.
도4는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 프로그램 방법에 따른 4가지 상태의 에너지 밴드 다이어그램이다.
도5a 및 도5b는 본 발명의 다른 실시예에 따른 커패시터리스 디램 소자의 구조를 나타내는 사시도이다.1A to 1G are layered cross-sectional views illustrating a manufacturing process of a capacitorless DRAM device according to an exemplary embodiment of the present invention.
2A is a cross-sectional view of a capacitorless DRAM device according to an embodiment of the present invention.
2B is a layered cross-sectional view of a capacitorless DRAM device according to an embodiment of the present invention.
2C is a perspective view showing the structure of a capacitorless DRAM device according to an embodiment of the present invention.
3 illustrates a method of programming a capacitorless DRAM device according to an embodiment of the present invention.
4 is an energy band diagram of four states according to a method of programming a capacitorless DRAM device according to an embodiment of the present invention.
5A and 5B are perspective views illustrating a structure of a capacitorless DRAM device according to another embodiment of the present invention.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 표시됨을 유의해야 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, detailed descriptions of preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Note that the shapes and sizes of elements in the drawings may be exaggerated for clarity, and reference numerals and like elements in the drawings may be denoted by the same reference numerals as much as possible even though they are shown in different drawings. Should be. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.
이하에서는 본 발명을 N형 전계 효과 트랜지스터를 예로 하여 설명하지만, 본 발명은 P형 전계 효과 트랜지스터에도 동일하게 적용될 수 있다. 또한, 평면형 구조를 예로 설명하지만, 본 발명은 삼차원 구조 또는 수직형 구조의 경우에도 동일하게 적용될 수 있다.Hereinafter, the present invention will be described using an N-type field effect transistor as an example, but the present invention can be equally applied to a P-type field effect transistor. In addition, although a planar structure is described as an example, the present invention may be equally applied to a three-dimensional structure or a vertical structure.
도1a 내지 1g는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 제작 과정을 도시하는 층상 단면도이다.1A to 1G are layered cross-sectional views illustrating a manufacturing process of a capacitorless DRAM device according to an exemplary embodiment of the present invention.
먼저, 도1a에 도시한 바와 같이 단결정 반도체 기판(100)을 준비한다. 본 실시예에서 상기 반도체 기판으로서 P형 실리콘 기판이 사용되나 N형 실리콘 기판도 사용될 수 있다. 상기 반도체 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘(Strained Silicon) 또는 인장 실리콘 게르마늄, 실리콘 카바이드(Silicon Carbide) 중 어느 하나로 이루어질 수 있다. 상기 반도체 기판(100)은 전압 바이어스를 가하는 백 게이트(back gate)로 작용할 수 있다. First, as shown in FIG. 1A, a single
도1b에 도시한 바와 같이, 상기 반도체 기판(100) 상에 순차적으로 절연층(110)과 부유 바디층(floating body layer, 120)를 형성한다. 하지만, 기판(100) 내에 절연층(110)을 형성하여, 절연층(110)의 아래 및 위 각각에 기판과 부유바디층을 형성하는 것도 가능하다. As shown in FIG. 1B, the
본 발명의 일 실시예에 따르면, 상기 부유 바디층(120)의 두께가 채널의 최대 공핍폭(Depletion width)보다 두꺼운 PD SOI(Partially Depleted Silicon On Insulator) 기판 혹은 최대 공핍폭 보다 얇은 FD SOI (Fully Depleted Silicon On Insulator) 기판이 되도록 상기 절연층(110)을 상기 반도체 기판(100) 내에 형성한다. 또는 상기 절연층(110)이 기판 내부에 형성된 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판을 사용할 수도 있다. 이러한 경우에도, 상기 부유 바디층(120)의 두께가 채널의 최대 공핍폭(depletion width)보다 두꺼운 PD SOI 기판 혹은 최대 공핍폭 보다 얇은 FD SOI 기판을 이용한다.According to an embodiment of the present invention, the thickness of the
상기 절연층(110)은 산화물(oxide)을 포함할 수 있다. 상기 절연층(110)은 밴드 갭이 큰 반도체 물질로 이루어진 정공 배리어 물질을 포함할 수 있다. 상기 정공 배리어 물질은 매립된 산화물(buried oxide), 매립된 n형 우물(buried n-well), 매립된 Si:C(buried Si:C) 또는 매립된 Si:Ge(buried Si:Ge) 중 어느 하나를 포함할 수 있다. The
상기 부유 바디층(120)은 실리콘을 포함할 수 있다. 여기서, 소오스(130)와 드레인(140) 영역을 제외한 부유 바디(floating body, 121)는 절연층(110)과 인접한 영역에 정공(hole)을 모을 수 있고, 소오스(130)와 드레인(140) 간의 채널로도 사용된다. 채널로 이용되는 상기 부유 바디(121)는 실리콘, 게르마늄, 또는 실리콘게르먀늄(Si:Ge) 중 어느 하나를 포함할 수 있다. The floating
도1c에 도시된 바와 같이, 상기 부유 바디층(120) 상에 절연막(150)을 형성한다. 상기 절연막(150)은 실리콘 산화막(SiO2) 또는 고유전막(high-k)이 될 수 있다. 상기 절연막(150)은 이후에 형성될 게이트(160)와 부유 바디층(120) 사이를 절연한다.As shown in FIG. 1C, an insulating
도1d에 도시된 바와 같이, 상기 절연막(150) 상에 게이트(160)를 형성한다. N형 전계 효과 트랜지스터의 경우, 상기 게이트로는 n형 폴리 실리콘, p형 폴리 실리콘, 투명한 전극 물질 또는 금속이 사용될 수 있다.As shown in FIG. 1D, the
상기 투명한 전극 물질은 ZnO, ITO, TiO2, In2O3, SnO3 중 어느 하나를 포함할 수 있다. 상기 금속은 Ni, Ti, Au, Ta, W, Ag, TiN, TaN 중 어느 하나를 포함할 수 있다. The transparent electrode material may include any one of ZnO, ITO, TiO 2 , In 2 O 3 , and SnO 3 . The metal may include any one of Ni, Ti, Au, Ta, W, Ag, TiN, and TaN.
그 다음, 상기 게이트(160)와 상기 절연막(150)을 식각하는 것이 도1e에 도시된다. Next, etching the
도1f에 도시된 바와 같이, 상기 게이트(160) 양 측면에 스페이서(170)을 형성한 후 부유 바디층(120) 내부에 채널 길이만큼 이격된 소오스(Source, 130)와 드레인(Drain, 140)이 형성된다. 상기 소오스(130) 및 드레인(140)은 확산(diffusion) 또는 이온 주입(ion implantation) 공정, 그리고 후속 열처리 등을 통하여 형성된다. 이 때, 소오스(130) 및 드레인(140)은 빛에 의해 형성되는 전자와 정공 쌍의 효율을 높이기 위해 게이트 영역과 완전히 겹쳐지지 않도록 형성될 수 있다. 이는 상기 스페이서(170)의 두께 및 열처리 조건을 조절함으로써 달성될 수 있다. 상기 소오스(130) 및 드레인(140)은 각각 n형 실리콘, p형 실리콘, 또는 금속실리사이드 중 어느 하나로 이루어질 수 있다. As shown in FIG. 1F, the
마지막으로 도1g에 도시된 바와 같이, 층간 절연막(190)과 불투명한 금속층(180)이 형성된다. 상기 층간 절연막(190)과 상기 불투명한 금속층(180)을 통해 조사된 빛이 제한된 영역에만 전달 되도록 구분된다. 이때 사용되는 금속층(180)은 빛을 차단하는 역할뿐만 아니라, 전기적 신호를 전달하는 배선으로 사용될 수 있다.Finally, as shown in FIG. 1G, an
도2a는 본 발명의 실시예에 따른 커패시터리스 디램(capacitorless DRAM) 소자의 단면도를 나타내고, 도2b는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 층상 단면도를 나타낸다. 또한, 도2c는 본 발명의 실시예에 따른 커패시터리스 디램 소자의 구조를 도시하는 사시도를 나타낸다. FIG. 2A illustrates a cross-sectional view of a capacitorless DRAM device according to an embodiment of the present invention, and FIG. 2B illustrates a layered cross-sectional view of a capacitorless DRAM device according to an embodiment of the present invention. 2C is a perspective view showing the structure of a capacitorless DRAM device according to an embodiment of the present invention.
도3을 참조하여 본 발명의 실시예에 따른 상태 정의에 따른 프로그램 방법을 설명한다. 게이트(160)에 음의 전압 혹은 0V가 인가되고, 드레인(140)에 양의 전압이 인가된다. A program method according to a state definition according to an embodiment of the present invention will be described with reference to FIG. A negative voltage or 0 V is applied to the
빛에 의한 메모리 상태를 정의하는 방법은 다음과 같다. 빛에 의한 메모리 상태는 4가지 상태를 포함하며, 도3에 숫자 1~4로 표시된다. 도4에는 상기 4가지 상태에 해당하는 에너지 밴드 다이어그램이 도시된다. 상기 에너지 밴드 다이어그램은 도3의 (a)-(a')방향으로 바라본 것이다. Here's how to define the memory state by light: The memory state by light includes four states, which are indicated by
첫째, 게이트(160)를 투과해 부유 바디(121)로 전달되는 빛에 의해 전자와 정공 쌍이 형성된다. 둘째, 빛에 의해 생성된 상기 전자는 드레인(140)에 가해진 전압에 의해 표동하여 드레인(140)으로 빠져나가며, 남은 정공들은 전위가 낮은 게이트(160) 부근으로 모이게 된다. 이는 부유 바디 하부의 절연층(110) 때문에 정공들이 빠져나갈 곳이 없기 때문이다. 셋째, 부유 바디(121) 안에 모인 정공의 농도가 소오스(130)와 부유 바디(121) 사이의 전위차를 줄여줄 만큼 증가하게 되면 소오스(130)에서 부유 바디(121)로 전자가 주입된다. 주입된 전자는 드레인(140)에 가해진 전압에 의해 표동한다. 넷째, 드레인(140)과 부유 바디(121) 경계에 다다른 전자는 이 부근에서 크게 형성된 전계에 의해 충돌 이온화(impact ionization)을 일으켜, 다량의 전자와 정공 쌍을 생성시킨다. First, electrons and hole pairs are formed by light passing through the
전술한 일련의 과정이 반복적으로 일어나게 되면 전계 효과 트랜지스터 (MOSFET) 내부에 존재하는 기생 바이폴라 트랜지스터 (parasitic BJT)를 활성화 시키게 되고, 따라서 메모리 소자의 상태를 정의할 수 있다.When the above-described process is repeatedly performed, the parasitic BJT in the field effect transistor (MOSFET) is activated, and thus the state of the memory device can be defined.
본 발명에 따르면, '1'의 상태를 쓰는 것은 게이트와 소스간 전압(Vgs)을 변화시킬 필요 없이, 광의 조사(flash of light)에 의해 이루어질 수 있다. 즉, '1'상태를 위한 초과 정공이 빛의 조사에 의해 생성될 수 있으며, 부유 바디(120) 내에 축적된 상기 초과 정공에 의해 기생 바이폴라 트랜지스터가 턴온(turn on) 된다. 결과적으로 전자가 소오스(130)로부터 부유 바디(121) 내로 주입되며, 이후 상기 넷째 단계에 기재된 바와 같이 충돌 이온화에 의해 상기 드레인(140) 근처에서 또 다시 전자 및 정공 쌍이 생성된다. 이와 같이 빛의 조사에 의한 상기 메커니즘이 반복될 수 있으며, 정공이 부유 바디(121) 내에 지속적으로 저장될 수 있다. According to the present invention, writing a state of '1' can be achieved by flash of light without having to change the voltage between gate and source (Vgs). That is, excess holes for the '1' state may be generated by irradiation of light, and the parasitic bipolar transistor is turned on by the excess holes accumulated in the floating
따라서, 본 발명의 실시예에 따른 커패시터리스 디램 소자는 광을 조사하자마자 '1'로 프로그램될 수 있으며, 이는 게이트 전압의 추가적인 변경을 필요로 하지 않는다. 본 발명에 따른 커패시터리스 디램 소자에서는 광의 조사에 의해 부유 바디에서의 2진 바이너리 상태가 트리거(trigger)될 수 있다. 이와 같이 본 발명에 따르면 프로그램 상태가 전기적으로가 아니라 광학적으로 스위치되기 때문에 프로그래밍 속도가 향상될 수 있다.Thus, the capacitorless DRAM device according to an embodiment of the present invention may be programmed to '1' as soon as light is irradiated, which does not require additional change of gate voltage. In the capacitorless DRAM device according to the present invention, a binary binary state in the floating body may be triggered by irradiation of light. As such, according to the present invention, the programming speed can be improved because the program state is optically switched instead of electrically.
전술한 바와 같이, 부유바디가 평면형 부유바디(121)인 경우에 대해서 설명하였지만, 본 발명에 따른 커패시터리스 디램은 핀(Fin) 형 부유바디, 나노선(nanowire) 형 부유바디, 또는 기판에 수직한 방향으로 형성된 부유바디일 수 있다. As described above, the case in which the floating body is the planar floating
도5a는 부유바디(121)가 핀형 부유바디인 경우의 커패시터리스 디램의 구조를 도시한다. 부유바디(121)를 감싸는 절연막(150)이 부유바디와 게이트(160)를 절연하며, 상기 부유바디(121)를 중심으로 두 개의 독립적인 게이트가 존재한다.5A shows the structure of a capacitorless DRAM when the floating
또한, 도5b는 부유바디가 나노선형(nanowire) 부유바디인 경우의 커패시터리스 디램의 구조를 도시한다. 게이트(160)는 나노선형 부유바디(121)의 전면을 감싸는 구조이다.5B also shows the structure of a capacitorless DRAM when the floating body is a nanowire floating body. The
상기 Fin형 부유바디와 나노선형 부유바디를 수직방향으로 세운 형태의 커패시터리스 디램 구조의 구현도 가능하며, 이때의 부유바디는 수직형 부유바디로 지칭할 수 있다. It is also possible to implement a capacitorless DRAM structure in which the Fin-type floating body and the nano-linear floating body are erected in a vertical direction, and the floating body at this time may be referred to as a vertical floating body.
도5a 및 도5b에 도시된 커패시터리스 디램 및 수직형 부유바디를 갖는 커패시터리스 디램 구조의 경우에도 금속층 및 층간 절연막을 적층하여 상기 부유바디(121)로 빛이 조사될 수 있도록 함으로써 본 발명에 따른 커패시터리스 디램 소자를 구현할 수 있다. In the case of the capacitorless DRAM structure having the capacitorless DRAM and the vertical floating body shown in FIGS. 5A and 5B, a metal layer and an interlayer insulating layer are stacked to allow light to be irradiated to the floating
이와 같이 입체적인 부유바디를 사용하는 경우에는 게이트가 입체적으로 채널영역을 둘러싸기 때문에 평면형 부유바디를 사용하는 경우보다 채널 제어 능력이 향상될 수 있다.In the case of using the three-dimensional floating body as described above, since the gate surrounds the channel region in three dimensions, the channel control capability may be improved compared to the case of using the flat floating body.
본 발명의 실시예에 따른 커패시터리스 디램 소자는 메모리로의 이용뿐만 아니라, 빛에 의한 광학신호를 전기신호로 전환해주는 변환기로의 이용이 가능하다. 부유바디로 조사된 빛(광학신호)은 위에서 설명한 일련의 과정을 거쳐 전기적 신호인 전류로 전환된다. 또한 부유바디로 인가된 빛에 의해 소자의 상태가 변하므로, 빛에 의해 켜지는 광학 스위치로 이용할 수 있다. 빛에 의해 프로그램 상태로 트리거된 소자는 지속적으로 그 상태가 유지되므로 스위치의 역할을 할 수 있다.The capacitorless DRAM device according to the embodiment of the present invention can be used not only as a memory but also as a converter for converting optical signals by light into electrical signals. The light (optical signal) irradiated to the floating body is converted into an electric signal current through a series of processes described above. In addition, since the state of the device is changed by the light applied to the floating body, it can be used as an optical switch that is turned on by the light. A device triggered by the light in its programmed state can continue to act as a switch because it is constantly in that state.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. will be. Therefore, it should be understood that the above-described embodiments are to be considered in all respects as illustrative and not restrictive, the scope of the invention being indicated by the appended claims rather than the foregoing description, It is intended that all changes and modifications derived from the equivalent concept be included within the scope of the present invention.
100 : 반도체 기판 110 :절연층
120 : 부유 바디층 121 : 부유바디
130 : 소오스 140 : 드레인
150 : 절연막 160 : 게이트
170 : 스페이서 180 : 금속층
190 : 층간 절연막100
120: floating body layer 121: floating body
130: source 140: drain
150: insulating film 160: gate
170: spacer 180: metal layer
190: interlayer insulating film
Claims (24)
상기 절연층 위에 형성된 부유바디;
상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인;
상기 부유바디 상에 형성된 절연막;
상기 절연막 상에 형성된 게이트; 및
상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며,
상기 부유바디로의 빛의 조사에 의해 프로그램 상태로 트리거되는 커패시터리스 디램 소자. A substrate on which an insulating layer is formed;
A floating body formed on the insulating layer;
A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween;
An insulating film formed on the floating body;
A gate formed on the insulating film; And
It passes through the light to the floating body and includes a metal layer for blocking the light irradiated to a region other than the floating body,
And a capacitorless DRAM device triggered in a program state by irradiation of light to the floating body.
상기 절연층은 매립된 산화물(buried oxide), 매립된 n형 우물(buried n-well), 매립된 Si:C(buried Si:C) 또는 매립된 Si:Ge(buried Si:Ge) 중 어느 하나를 포함하는 정공 배리어 물질인 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 1,
The insulating layer is any one of buried oxide, buried n-well, buried Si: C, or buried Si: Ge. A capacitorless DRAM device comprising a hole barrier material comprising a.
상기 소오스 및 상기 드레인은 상기 게이트 영역과 겹치지 않도록 형성된 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 1,
And the source and the drain do not overlap with the gate region.
상기 소오스 및 상기 드레인은 n형 실리콘, p형 실리콘, 또는 금속실리사이드 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 1,
And the source and the drain include any one of n-type silicon, p-type silicon, and metal silicide.
상기 부유바디는 실리콘, 게르마늄, 또는 실리콘게르마늄(Si:Ge) 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 1,
The floating body is a capacitorless DRAM device comprising any one of silicon, germanium, or silicon germanium (Si: Ge).
상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 투명한 전극 물질 또는 금속 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 1,
And the gate comprises one of n-type polysilicon, p-type polysilicon, a transparent electrode material or a metal.
상기 투명한 전극 물질은 ZnO, ITO, TiO2, In2O3, SnO3 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 6,
The transparent electrode material is a capacitorless DRAM device comprising any one of ZnO, ITO, TiO 2 , In 2 O 3 , SnO 3 .
상기 금속은 Ni, Ti, Au, Ta, W, Ag, TiN, TaN 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자. The method of claim 6,
The metal is a capacitorless DRAM device comprising any one of Ni, Ti, Au, Ta, W, Ag, TiN, TaN.
상기 부유 바디는 평면형 부유 바디, 핀(Fin)형 부유바디, 나노선(nanowire)형 부유바디, 또는 수직형 부유바디 중 어느 하나인 것을 특징으로 하는 커패시터리스 디램 소자.The method of claim 1,
The floating body is a capacitor-less DRAM device, characterized in that any one of a flat floating body, a fin (Fin) floating body, a nanowire (floating body), or a vertical floating body.
상기 기판은 백 게이트(back gate)로 작용하는 것을 특징으로 하는 커패시터리스 디램소자.The method of claim 1,
And the substrate serves as a back gate.
상기 부유바디는 핀(Fin)형 부유 바디이고, 상기 게이트는 상기 핀형 부유바디의 양 측면에 형성된 독립된 2개의 게이트를 포함하는 것을 특징으로 하는 커패시터리스 디램소자.The method of claim 1,
The floating body is a fin (Fin) floating body, the gate is a capacitorless DRAM device characterized in that it comprises two independent gates formed on both sides of the fin-shaped floating body.
상기 부유바디는 나노선(nanowire)형 부유 바디이고, 상기 게이트는 상기 나노선형 부유바디를 완전히 감싸는 것을 특징으로 하는 커패시터리스 디램소자.The method of claim 1,
And the floating body is a nanowire floating body, and the gate completely surrounds the nano linear floating body.
상기 부유바디는 수직형 부유 바디이고, 상기 게이트는 상기 수직형 부유바디의 양 측면에 형성된 독립된 2개의 게이트를 포함하는 것을 특징으로 하는 커패시터리스 디램소자.The method of claim 1,
And the floating body is a vertical floating body, and the gate includes two independent gates formed at both sides of the vertical floating body.
상기 부유바디는 수직형 부유 바디이고, 상기 게이트는 상기 수직형 부유바디를 완전히 감싸는 것을 특징으로 하는 커패시터리스 디램소자.The method of claim 1,
And the floating body is a vertical floating body, and the gate completely surrounds the vertical floating body.
상기 절연층 상에 부유바디층을 형성하는 단계;
상기 부유바디층 상에 절연막을 형성하는 단계;
상기 절연막 상에 게이트를 형성하는 단계;
상기 부유바디층의 양 종단에 소오스 및 드레인을 형성하는 단계, 여기서 상기 소오스와 상기 드레인 사이의 상기 부유바디층에 부유바디가 정의되며; 및
상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 형성하는 단계를 포함하며,
상기 부유바디로의 빛의 조사에 의해 프로그램 상태로 트리거되는 커패시터리스 디램 소자의 제조 방법. Forming an insulating layer on the substrate;
Forming a floating body layer on the insulating layer;
Forming an insulating film on the floating body layer;
Forming a gate on the insulating film;
Forming a source and a drain at both ends of the floating body layer, wherein a floating body is defined in the floating body layer between the source and the drain; And
Passing light through the floating body and forming a metal layer for blocking the light irradiated to a region other than the floating body,
Method of manufacturing a capacitorless DRAM device triggered in the program state by the irradiation of light to the floating body.
상기 절연층은 매립된 산화물(buried oxide), 매립된 n형 우물(buried n-well), 매립된 Si:C(buried Si:C) 또는 매립된 Si:Ge(buried Si:Ge) 중 어느 하나를 포함하는 정공 배리어 물질인 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법.16. The method of claim 15,
The insulating layer is any one of buried oxide, buried n-well, buried Si: C, or buried Si: Ge. Method of manufacturing a capacitorless DRAM device, characterized in that the hole barrier material comprising a.
상기 소오스 및 상기 드레인은 상기 게이트 영역과 겹치지 않도록 형성되는 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법.16. The method of claim 15,
And the source and the drain are formed so as not to overlap the gate region.
상기 소오스 및 상기 드레인은 n형 실리콘, p형 실리콘, 또는 금속실리사이드 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법.16. The method of claim 15,
And the source and the drain include any one of n-type silicon, p-type silicon, and metal silicide.
상기 부유바디는 실리콘, 게르마늄, 또는 실리콘게르마늄(Si:Ge) 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법.16. The method of claim 15,
The floating body is a method of manufacturing a capacitorless DRAM device comprising any one of silicon, germanium, or silicon germanium (Si: Ge).
상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 투명한 전극 물질 또는 금속 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법.16. The method of claim 15,
And the gate comprises any one of n-type polysilicon, p-type polysilicon, a transparent electrode material, or a metal.
상기 투명한 전극 물질은 ZnO, ITO, TiO2, In2O3, SnO3 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법.The method of claim 20,
And the transparent electrode material comprises any one of ZnO, ITO, TiO 2 , In 2 O 3 , and SnO 3 .
상기 금속은 Ni, Ti, Au, Ta, W, Ag, TiN, TaN 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터리스 디램 소자의 제조 방법. The method of claim 20,
The metal is Ni, Ti, Au, Ta, W, Ag, TiN, TaN manufacturing method of a capacitorless DRAM device characterized in that it comprises any one.
상기 절연층 위에 형성된 부유바디;
상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인;
상기 부유바디 상에 형성된 절연막;
상기 절연막 상에 형성된 게이트; 및
상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며,
상기 부유바디로 입사되는 빛을 전기신호로 변환하는 광전변환기. A substrate on which an insulating layer is formed;
A floating body formed on the insulating layer;
A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween;
An insulating film formed on the floating body;
A gate formed on the insulating film; And
It passes through the light to the floating body and includes a metal layer for blocking the light irradiated to a region other than the floating body,
And a photoelectric converter converting light incident to the floating body into an electrical signal.
상기 절연층 위에 형성된 부유바디;
상기 절연층 상에 상기 부유바디를 사이에 두고 이격되어 형성된 소오스 및 드레인;
상기 부유바디 상에 형성된 절연막;
상기 절연막 상에 형성된 게이트; 및
상기 부유바디로 빛을 통과시키고 상기 부유바디 이외의 영역으로 조사되는 빛을 차단하는 금속층을 포함하며,
상기 부유바디로의 빛의 조사에 의해 턴온되는 광학 스위치. A substrate on which an insulating layer is formed;
A floating body formed on the insulating layer;
A source and a drain formed on the insulating layer and spaced apart from each other with the floating body interposed therebetween;
An insulating film formed on the floating body;
A gate formed on the insulating film; And
It passes through the light to the floating body and includes a metal layer for blocking the light irradiated to a region other than the floating body,
The optical switch is turned on by the irradiation of the light to the floating body.
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| KR20220088279A (en) * | 2020-12-18 | 2022-06-27 | 한국과학기술원 | Transistor for implementing photo-responsive neuronal device |
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