KR101064229B1 - capacitorless DRAM device - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 등에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터리스 디램 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 커패시터리스 디램은 일함수가 큰 게이트 전극을 이용한다. 이를 통해 낮은 전압으로 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage)를 발생시켜 메모리의 상태를 구분한다. 낮은 전압 구동을 통해 전력 소모를 줄일 수 있을 뿐만 아니라 상태 검출 여유 또한 증가한다.The present invention relates to semiconductor memory devices and the like. More specifically, the present invention relates to a capacitorless DRAM device and a method of manufacturing the same. The capacitorless DRAM according to the present invention uses a gate electrode having a large work function. This allows gate induced drain leakage at low voltages to differentiate memory states. Low voltage driving not only reduces power consumption but also increases state detection margin.
커패시터리스 디램(Capacitorless 1-T DRAM), 큰 일함수 게이트, 게이트 유도 드레인 누설전류(Gate Induced Drain Leakage), 핀(fin) 구조 부유 바디 Capacitorless 1-T DRAM, Large Work Function Gate, Gate Induced Drain Leakage, Fin Structure Floating Body
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 커패시터리스 디램(capacitorless DRAM) 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a capacitorless DRAM and a method of manufacturing the same.
일반적인 디램(DRAM)은 1개의 트랜지스터와 1개의 커패시터(1T/1C)로 셀(cell)을 구성한다. 집적도를 높이고, 다른 소자들과 함께 임베디드 칩을 형성하기 위해서는 디램 셀의 크기를 줄일 필요성이 있다. 하지만 일반적인 디램은 셀의 크기를 줄이는데 어려움을 겪고 있다. 1개의 트랜지스터의 크기가 줄어드는데 반해 1개의 커패시터의 크기를 줄이는데 있어서 복잡한 문제가 있기 때문이다. 따라서 복잡한 문제를 야기하는 커패시터 없이도 일반적인 디램의 동작을 할 수 있는 커패시터리스 디램(capacitorless DRAM)의 구현이 필요하다. 커패시터리스 디램은 일반적인 디램에 비해 용량, 속도, 집적도, 구조상의 간단함 등 큰 장점을 가진다.A general DRAM (DRAM) constitutes a cell with one transistor and one capacitor 1T / 1C. In order to increase the degree of integration and form an embedded chip with other devices, it is necessary to reduce the size of the DRAM cell. However, general DRAM has difficulty in reducing the size of the cell. While the size of one transistor is reduced, there is a complex problem in reducing the size of one capacitor. Therefore, there is a need for a capacitorless DRAM that can operate a general DRAM without a capacitor causing a complex problem. Capacitorless DRAMs have significant advantages over conventional DRAMs such as capacity, speed, density, and structural simplicity.
커패시터리스 디램의 상태는 바디 부분에 홀의 축적 또는 축출에 따라 ‘1’ 또는 ‘0’의 상태로 정의된다. 상태를 정의하는 방법에는 크게 두 가지, 충돌 이온화(impact ionization)를 이용한 방법과 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)를 이용한 방법이 있다.The state of the capacitorless DRAM is defined as a state of '1' or '0' depending on the accumulation or egress of holes in the body part. There are two main ways to define a state: the method using impact ionization and the method using gate induced drain leakage (Gate Induced Drain Leakage).
종래의 커패시터리스 디램은 상태를 정의하기 위해 충돌 이온화(impact ionization) 방법을 사용한다. 게이트와 드레인에 큰 전압을 걸어주면 충돌 이온화(impact ionization)에 의해 드레인 쪽의 채널에서 초과 정공(excess hole)들이 생성된다. 충돌 이온화(impact ionization)를 사용하여 상태를 구분하는 방법의 경우 빠른 쓰기 동작을 위해 충돌 이온화 전류의 증가가 필요하고 이에 따라 게이트와 드레인에 큰 전압이 요구되어 드레인에 큰 전류가 흘러 전력소모가 커지는 등 여러 문제점들을 안고 있다. Conventional capacitorless DRAMs use an impact ionization method to define the state. Applying a large voltage to the gate and drain creates excess holes in the drain side channel by impact ionization. The method of classifying states by using impact ionization requires an increase in the collision ionization current for a fast write operation, which requires a large voltage at the gate and the drain, and a large current flows at the drain, thereby increasing power consumption. There are several problems.
대안으로 제시된 상태 구분 방법은 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)를 이용한 방법이다. 게이트 유도 드레인 누설 전류는 게이트가 드레인과 중첩되는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor)의 드레인 표면에서 트랩을 매개로 한 밴드간 터널링 (Trap-Assisted Band-to-Band Tunneling)에 의해 주로 야기된다. 이렇게 야기된 전자와 정공 쌍에서 전자는 드레인에 가해진 전압에 의해 표동하여 드레인으로 빠져 나가고 남은 정공들은 바디 아래의 절연층 때문에 빠져나갈 곳이 없어, 바디 안에 모이게 된다. 게이트 유도 드레인 누설 전류를 이용한 방법은 이온화 충돌을 이용한 방법에 비해 전력소모와 빠른 쓰기 동작 등에서 큰 장점을 가진다.As an alternative, the state classification method is based on gate induced drain leakage (Gate Induced Drain Leakage). Gate-induced drain leakage current is primarily caused by trap-Assisted Band-to-Band Tunneling at the drain surface of a MOS Field Effect Transistor where the gate overlaps the drain. . In the resulting electron and hole pair, electrons are driven by the voltage applied to the drain and exit to the drain, and the remaining holes are collected in the body because there is no place to escape due to the insulating layer under the body. The method using gate induced drain leakage current has a great advantage in power consumption and fast write operation compared to the method using ionization collision.
하지만 대안으로 제시된 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)를 이용한 방법 또한 여전히 게이트와 드레인 사이에 큰 전압의 인가가 요구되고, 상태 검출 여유가 적은 등 메모리의 상태를 정의하는 데 있어 효과적이지 못한 점이 있다. 이러한 문제점들은 디램 동작에 있어서 상당히 중요한 요소이므로 해결이 필요하다.However, the proposed method using gate induced drain leakage is still ineffective in defining the state of the memory, such as applying a large voltage between the gate and the drain, and having a small state detection margin. There is a point. These problems are a very important factor in DRAM operation and need to be solved.
본 발명은 상기한 바와 같은 문제점들을 해결하기 위하여 안출된 것으로, 종전에 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)를 이용한 상태 정의 방법의 문제점을 해결할 수 있는 새로운 방법과 이를 구비한 커패시터리스 디램 및 그의 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems described above, and a new method and a capacitorless DRAM having the same, which can solve the problem of the state definition method using the gate induced drain leakage current (Gate Induced Drain Leakage) and Its purpose is to provide a method for its manufacture.
상기 목적을 달성하기 위해, 본 발명은,In order to achieve the above object, the present invention,
기판 상에 형성된 정공 배리어 물질을 포함한 기판;A substrate comprising a hole barrier material formed on the substrate;
상기 정공 배리어 물질 상에 형성된 부유 바디;A floating body formed on the hole barrier material;
상기 부유 바디 좌우에 형성된 소오스와 드레인;및A source and a drain formed on left and right sides of the floating body; and
상기 부유 바디 표면상에 형성된 게이트구조체;를 포함하는 커패시터리스 디램 소자를 제공할 수 있다.And a gate structure formed on the surface of the floating body.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 상기 정공 배리어 물질은 매립된 산화물(buried oxide), 매립된 n형 우물(buried n-well), 매립된 Si:C(buried Si:C) 또는 매립된 Si:Ge(buried Si:Ge) 중 어느 하나로 이루어진 커패티서리스 디램 소자를 제공할 수 있다.In addition, in the capacitorless DRAM device, the hole barrier material may include buried oxide, buried n-well, buried Si: C or buried Si-C. A capacitorless DRAM device including any one of buried Si: Ge may be provided.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 소오스와 드레인은 n형 실리콘, p형 실리콘, 또는 금속실리사이드 중 어느 하나로 이루어진 커패시터리스 디램 소자를 제공할 수 있다.In addition, the present invention, in the capacitorless DRAM device, the source and drain can be provided with a capacitorless DRAM device made of any one of n-type silicon, p-type silicon, or metal silicide.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 부유 바디는 평면형 부유 바디로 이루어진 커패시터리스 디램 소자를 제공할 수 있다.In addition, the present invention, in the capacitorless DRAM device, the floating body may provide a capacitorless DRAM device consisting of a flat floating body.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 부유 바디는 핀(Fin)형 부유 바디로 이루어진 커패시터리스 디램 소자를 제공할 수 있다.In addition, the present invention, in the capacitorless DRAM device, the floating body may provide a capacitorless DRAM device consisting of a fin (Fin) floating body.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 평면형 부유 바디 하부에 형성된 기판은 백 게이트(back gate)로 작용하는 커패시터리스 디램소자를 제공할 수 있다.The present invention also provides a capacitorless DRAM device in which the substrate formed under the planar floating body functions as a back gate in the capacitorless DRAM device.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 핀(Fin)형 부유 바디 좌측과 우측에 형성된 독립된 2개의 게이트를 더 포함하는 커패시터리스 디램소자를 제공할 수 있다.In addition, the present invention, in the capacitorless DRAM device, it can provide a capacitorless DRAM device further comprising two independent gates formed on the left and right of the fin (Fin) floating body.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 게이트는 n형 폴리실리콘, p형 폴리실리콘 또는 금속 중 어느 하나로 이루어진 커패시터리스 디램 소자를 제공할 수 있다.In addition, the present invention, in the capacitorless DRAM device, the gate may provide a capacitorless DRAM device made of any one of n-type polysilicon, p-type polysilicon or a metal.
또한, 본 발명은, 상기 커패시터리스 디램 소자에서, 금속은 Ni, Ti, Au, Ta, W, Ag, TiN, TaN 중 어느 하나로 이루어진 캐패시터리스 디램 소자를 제공할 수 있다.In addition, the present invention, in the capacitorless DRAM device, the metal may provide a capacitorless DRAM device consisting of any one of Ni, Ti, Au, Ta, W, Ag, TiN, TaN.
본 발명은 N형 전계 효과 트랜지스터(N-type MOSFET)의 게이트 전극으로 일함수가 큰 P+ 폴리실리콘 혹은 금속을 사용하여 기존의 N+ 폴리실리콘 게이트를 사 용한 커패시터리스 디램보다 낮은 인가 전압으로 게이트 유도 드레인 누설 전류(GIDL)를 이용하여 메모리 상태를 '1'로 만들 수 있다. The present invention uses a P + polysilicon or metal having a large work function as a gate electrode of an N-type MOSFET, and uses a gate induced drain at a lower applied voltage than a capacitorless DRAM using an N + polysilicon gate. The leakage current (GIDL) can be used to make the memory state '1'.
보다 낮은 인가 전압으로 '1' 상태를 만들 수 있기 때문에 기존의 방법보다 전력소모가 줄어든다는 장점이 있다. 또한 N+ 폴리실리콘 게이트를 사용한 경우와 P+ 폴리실리콘 게이트를 사용한 경우 같은 인가 전압으로 메모리의 상태를 정의 할 때 P+ 폴리실리콘 게이트를 사용한 경우 상태 검출 여유가 증가하고 보다 빠른 속도로 쓰기 동작이 가능하다는 장점 또한 갖는다.Since the '1' state can be made with a lower applied voltage, the power consumption is reduced compared to the conventional method. In addition, when N + polysilicon gate is used and P + polysilicon gate is used to define the state of memory with the same applied voltage, P + polysilicon gate is used to increase the state detection margin and enable faster write operation. Also have.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.
본 발명에서는 N형 전계 효과 트랜지스터를 중심으로 설명하며, P형 전계 효과 트랜지스터의 경우에도 동일하게 적용 될 수 있다.In the present invention, a description will be given of the N-type field effect transistor, and the same may be applied to the P-type field effect transistor.
실시예 1Example 1
도 1a는 본 발명에 따른 커패시터리스 디램(capacitorless DRAM) 소자의 단면도이고, 도 1b는 본 발명에 따른 커패시터리스 디램 소자의 층상 단면도이고, 도 2는 본 발명의 제 1 실시예에 따른 커패시터리스 디램 소자의 구조를 도시하는 사시도이고, 도 3a 내지 3f는 본 발명의 실시예 1에 따른 커패시터리스 디램 소자의 제작 과정을 도시하는 층상 단면도이다.1A is a cross-sectional view of a capacitorless DRAM device according to the present invention, FIG. 1B is a layered cross-sectional view of a capacitorless DRAM device according to the present invention, and FIG. 2 is a capacitorless DRAM according to a first embodiment of the present invention. 3A to 3F are layered cross-sectional views showing a fabrication process of a capacitorless DRAM device according to Embodiment 1 of the present invention.
도 3a 에 도시한 바와 같이 단결정 반도체 기판(100)을 준비한다. 상기 반도체 기판은 편의상 P형 실리콘 기판을 사용한 것을 기준으로 설명하기로 한다. 그러나 여기서의 반도체 기판은 일반적인 물질을 의미하는 것으로 실리콘 기판, 실리콘 게르마늄, 인장 실리콘 또는 인장 실리콘 게르마늄, 실리콘 카바이드 기판 중 어느 하나로 이루어질 수 있다.As shown in FIG. 3A, a single
상기 기판(100)은 전압 바이어스를 가하는 백 게이트(back gate)로 작용할 수 있다. The
도 3b 를 참조하면, 상기 기판(100) 상에 순차적으로 절연층(110)과 부유 바디(floating body, 120)를 형성한다. 상기 부유 바디(120)는 실리콘으로 구성한다. Referring to FIG. 3B, the
여기서, 상기 부유 바디(120)의 두께가 채널의 최대 공핍폭(Depletion width)보다 두꺼운 PD SOI(Partially Depleted Silicon On Insulator)기판이 되도록 상기 절연층(110)을 상기 기판(100) 내에 형성한다. 또는 상기 절연층(110)이 기판 내부에 형성된 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판을 사용할 수도 있다. 절연층 매몰 실리콘 기판은 부유 바디의 두께에 따라 PD SOI(Partially Depleted Silicon On Insulator)와 FD SOI(Fully Depleted Silicon On Insulator) 기판이 있다. 여기서도 마찬가지로, 상기 부유 바디(120)의 두께가 채널의 최대 공핍폭(depletion width)보다 두꺼운 PD SOI 기판을 이용한다.Here, the
여기서, 절연층(110)은 일반적인 산화물(oxide)로 이루어진 층을 말한다.Here, the
상기 절연층(110)은 밴드 갭이 큰 반도체 물질로 이루어진 정공 배리어 물질로 구성할 수도 있다. The
여기서, 부유 바디(floating body, 120)는 절연층(110)과 인접한 영역에 정공(hole)을 모을 수 있고, 소오스(130)와 드레인(140) 간의 채널로도 사용된다.Here, the
이어서 도 3c 에 도시된 바와 같이 절연막(150)을 형성한다. 상기 절연 막(150)은 실리콘 산화막(SiO2) 또는 고유전막(high-k)이 될 수 있으며, 게이트와 부유 바디(floating body, 120) 사이를 절연한다.Subsequently, an
다음 게이트(160)를 도 3d 와 같이 형성하고 도 3e 와 같이 상기 게이트(160)와 상기 절연막(150)을 식각한다. 상기 게이트는 N형 전계 효과 트랜지스터의 경우 P+ 폴리 실리콘 또는 금속이 될 수 있다.Next, the
마지막으로 도 3f 에 도시된 바와 같이, 부유 바디(120) 내부에 채널 길이만큼 이격된 소오스(Source, 130)와 드레인(Drain, 140)을 확산(diffusion) 또는 이온 주입(ion implantation) 공정 및 후속 열처리 등을 이용하여 형성한다.Finally, as shown in FIG. 3F, the source (Source) 130 and the drain (140) spaced apart by the channel length inside the floating
실시예 2Example 2
도 4는 본 발명의 제 2 실시예에 따른 커패시터리스 디램(capacitorless DRAM)소자의 구조를 도시하는 사시도이고, 도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 커패시터리스 디램 소자의 제작 과정을 도시하는 층상 단면도이다.4 is a perspective view illustrating a structure of a capacitorless DRAM device according to a second embodiment of the present invention, and FIGS. 5A to 5E illustrate a manufacturing process of a capacitorless DRAM device according to a second embodiment of the present invention. It is a layered sectional drawing which shows.
도 4 에 도시된 바와 같이, 본 발명의 제 2 실시 예에 따른 커패시터리스 디램은 전술한 도 3의 커패시터리스 디램과 비교해 볼 때, 부유 바디(120)가 평면형(Planer)구조가 아닌 핀(Fin)구조(또는 삼차원 수직형 구조)로 형성하고, 이러한 핀(Fin)구조는 게이트(160)가 삼면에서 입체적으로 채널 영역을 둘러싸고 있기 때문에 게이트(160)의 채널 제어 능력을 향상시킬 수 있다.As shown in FIG. 4, the capacitorless DRAM according to the second embodiment of the present invention has a fin that does not have a planar structure when the floating
이러한 본 발명의 제 2 실시 예에 따른 커패시터리 디램의 제조방법을 도 4 내지 5 를 참조하여 이하에서 설명한다. A method of manufacturing a capacitor DRAM according to the second embodiment of the present invention will be described below with reference to FIGS. 4 to 5.
도 5a 에 도시한 바와 같이 단결정 반도체 기판(100)을 준비한다. 상기 반도체 기판은 편의상 P형 실리콘 기판을 사용한 것을 기준으로 설명하기로 한다. 그러나 여기서의 반도체 기판은 일반적인 물질을 의미하는 것으로 실리콘 기판, 실리콘 게르마늄, 인장 실리콘 또는 인장 실리콘 게르마늄, 실리콘 카바이드 기판 중 어느 하나로 이루어질 수 있다.As shown in FIG. 5A, a single
도 5b 에 도시된 바와 같이, 상기 기판(100) 내부에 절연층(110)을 형성한다. 이어서 도 5c 에 도시된 바와 같이, 상기 절연층(110)이 형성된 상기 기판(100)을 패터닝(patterning)하여 핀(Fin) 구조(삼차원 수직형)의 부유 바디(120)을 형성한다. 상기 부유 바디(120)는 상부면 및 측면을 가지고, 이 면들은 채널 영역으로 사용된다.As shown in FIG. 5B, an insulating
이어서 도 5d 에 도시된 바와 같이, 상기 부유 바디(120) 상에 절연막(150)을 형성한다. 상기 절연막(150)은 실리콘 산화막(SiO2) 또는 고유전막(high-k)이 될 수 있으며, 게이트(160)와 부유 바디(floating body,120) 사이를 절연한다.Subsequently, as shown in FIG. 5D, an insulating
다음 게이트(160)을 도 5e 와 같이 형성하고 상기 게이트(160)와 상기 절연막(150)을 식각한다. 상기 게이트(160)의 상면은 모두 식각하여 상기 핀 구조의 부유 바디(120)를 중심으로 두 개의 독립적인 게이트가 존재하게 된다. Next, the
상기 게이트는 N형 전계 효과 트랜지스터(N-type MOSFET)의 경우 P+ 폴리 실리콘 혹은 금속이 될 수 있다. 상기 N형 전계 효과 트랜지스터(N-type MOSFET)는 소오스와 드레인이 5족(N-type)으로 도핑된 소자를 말한다.The gate may be P + polysilicon or metal in the case of an N-type MOSFET. The N-type MOSFET refers to a device doped with N-type source and drain.
마지막으로 상기 부유 바디(120) 내부에 채널 길이만큼 이격된 소오스와 드레인을 확산(diffusion) 또는 이온주입(ion implantation) 공정 및 후속 열처리 등을 이용하여 형성한다.Finally, the source and drain spaced apart by the channel length inside the floating
도 6 은 본 발명에서 설명하는 상태 정의 방법에 따른 동작을 설명한다. 게이트에 음의 전압 혹은 0V 가 인가되며 드레인에 양의 전압이 인가된다. 이를 통해 게이트가 드레인과 중첩되는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor)의 드레인 표면에서 트랩이 매개된 밴드간 터널링 (Trap-Assisted Band-to-Band Tunneling)에 의해 야기된 전자와 정공 쌍에서 전자는 드레인에 가해진 전압에 의해 표동하여 드레인으로 빠져나가고 남은 정공들은 바디 아래의 절연층 때문에 빠져나갈 곳이 없어, 바디 안에 모이게 된다. 바디 안에 모인 정공의 농도에 따라 메모리 소자의 상태를 정의할 수 있다.6 illustrates an operation according to the state definition method described in the present invention. A negative voltage or 0V is applied to the gate and a positive voltage is applied to the drain. This allows electrons in electron and hole pairs caused by trap-assisted trap-assisted band-to-band tunneling at the drain surface of a MOS Field Effect Transistor where the gate overlaps the drain. Is driven by the voltage applied to the drain and exits to the drain, and the remaining holes are collected in the body because there is no place to escape due to the insulating layer under the body. The state of the memory device may be defined according to the concentration of holes collected in the body.
도 7 는 제 1 실시 예에서 상기 N형 전계 효과 트랜지스터(N-type MOSFET)의 게이트 전극으로 P+ 폴리실리콘 또는 금속을 사용한 경우 도 6 의 (a)-(a’) 방향으로 바라본 에너지 밴드 다이어그램이다. 도 7 을 통해 N형 전계 효과 트랜지스터(N-type MOSFET)의 게이트 전극으로 N+ 폴리실리콘을 사용 하였을 때 보다 P+ 폴리실리콘 또는 금속을 사용한 경우 게이트 유도 드레인 누설 전류(Gate Induced Drain Leakage)를 보다 낮은 인가 전압으로 이용할 수 있음을 보여준다. 이를 통하여 기존의 N+ 폴리실리콘 게이트를 가지는 커패시터리스 디램보다 낮은 전압으로 상태를 '1'로 만들 수 있다.FIG. 7 is an energy band diagram viewed in the direction (a)-(a ') of FIG. 6 when P + polysilicon or a metal is used as the gate electrode of the N-type MOSFET in the first embodiment. . 7, lower gate induced drain leakage is applied when P + polysilicon or metal is used than when N + polysilicon is used as a gate electrode of an N-type MOSFET. It can be used as a voltage. This allows the state to be set to '1' at a lower voltage than conventional capacitorless DRAMs with N + polysilicon gates.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특허 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As described above, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the following claims rather than the above description, and the meaning and scope of the claims and All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.
도 1a는 본 발명에 따른 커패시터리스 디램 소자의 단면도.1A is a cross-sectional view of a capacitorless DRAM device according to the present invention.
도 1b는 본 발명에 따른 커패시터리스 디램 소자의 층상 단면도.1B is a layered cross-sectional view of a capacitorless DRAM device according to the present invention.
도 2는 본 발명의 제 1 실시예에 따른 커패시터리스 디램 소자의 구조를 도시하는 사시도.Fig. 2 is a perspective view showing the structure of a capacitorless DRAM device according to the first embodiment of the present invention.
도 3a 내지 3f는 본 발명의 제 1 실시예에 따른 커패시터리스 디램 소자의 제작 과정을 도시하는 층상 단면도.3A to 3F are layered cross-sectional views showing a fabrication process of a capacitorless DRAM device according to a first embodiment of the present invention.
도 4는 본 발명의 제 2 실시예에 따른 커패시터리스 디램 소자의 구조를 도시하는 사시도.4 is a perspective view showing the structure of a capacitorless DRAM device according to a second embodiment of the present invention;
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 커패시터리스 디램 소자의 제작 과정을 도시하는 층상 단면도.5A to 5E are layered cross-sectional views illustrating a fabrication process of a capacitorless DRAM device according to a second embodiment of the present invention.
도 6은 본 발명의 커패시터리스 디램 소자의 상태 정의 방법에 따른 동작을 설명하기 위한 단면도.6 is a cross-sectional view for describing an operation according to a method of defining a state of a capacitorless DRAM device according to the present invention.
도 7은 도 6 의 (a)-(a’) 방향으로 바라본 에너지 밴드 다이어그램.FIG. 7 is an energy band diagram seen in the direction (a)-(a ′) of FIG. 6. FIG.
* 도면 부호에 대한 설명** Explanation of reference marks *
100 : 기판 100: substrate
110 : 절연층 110: insulation layer
120 : 부유 바디(floating body) 120: floating body
130 : 소오스(source) 130: source
140 : 드레인(drain) 140: drain
150 : 절연막 150: insulating film
160 : 게이트(gate) 160: gate
Claims (9)
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