JP3957774B2 - Semiconductor device - Google Patents

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忠弘 大見
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忠弘 大見
株式会社東芝
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Description

【0001】 [0001]
【産業上の利用分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置に係わり、特にMOSトランジスタのドレイン等で発生したフォトンが他のMOSトランジスタに与える影響を極力減らした信頼性の高い半導体装置に関する。 The present invention relates to semiconductor devices and more particularly to a utmost highly reliable semiconductor device with reduced influence of photons has on the other MOS transistor generated at the drain or the like of a MOS transistor.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
PN接合に電圧を印加するとフォトンが発生する。 Photons are generated when a voltage is applied to the PN junction. 複数の半導体素子を同一半導体基板表面に形成した集積回路においては、発生したフォトンが隣接する半導体素子に影響を与えるのを極力防ぐため、LDD(Lightly Doped Drain )等の構造が提案されてきたが、必ずしも十分なものとは言えなかった。 In the integrated circuit having a plurality of semiconductor elements on the same semiconductor substrate surface, in order to prevent photons generated from impacting a semiconductor element adjacent the utmost, although structures such as LDD (Lightly Doped Drain) have been proposed , it was not said to be necessarily sufficient. このようなフォトンの発生は、周囲のMOSトランジスタのサブスレッショルド電流の増大につながる。 The occurrence of such photons leads to an increase in subthreshold current around the MOS transistor. 特に、リングオシレータ及び内部昇圧回路を有する不揮発性半導体記憶装置(例えばEEPROM)においては、このリングオシレータないし昇圧回路において、多大なフォトンが発生し、これが他の周辺回路の非動作時の貫通電流の増大につながっていた。 In particular, in the nonvolatile semiconductor memory device having a ring oscillator and the internal step-up circuit (e.g. EEPROM), in the ring oscillator to the booster circuit, great photons generated, which through current during the non-operation of the other peripheral circuits It had led to the increase.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
このように、従来の半導体装置においては、MOSトランジスタのドレイン等におけるフォトンの発生は不可避であり、発生したフォトンが周囲の半導体素子に悪影響を与えることがあった。 Thus, in the conventional semiconductor device, generation of photons at the drain or the like of the MOS transistor is inevitable, photons generated was sometimes adversely affect the semiconductor elements of the surroundings.
【0004】 [0004]
本発明は、上記事情を考慮してなされたもので、その目的とするところは、フォトン発生を抑えるのでなく、むしろ発生したフォトンを基板裏面側に放出するとともにこれを吸収・遮蔽することにより、フォトンが隣接する半導体素子に与える影響を極力削減した半導体装置を提供することにある。 The present invention has been made in view of these circumstances, and its object, rather than suppressing the photon generation, photons generated rather by absorbing and shielding the same time releasing the rear surface side of the substrate, is to provide a semiconductor device as much as possible reduce the impact on the semiconductor element photons are adjacent.
【0005】 [0005]
【課題を解決するための手段】 In order to solve the problems]
上記問題を解決するため、本発明の半導体装置の一形態は、半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りにほぼ一定の膜厚で形成された絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が前記半導体柱底部位置から頂部位置まで連続して、前記ゲート電極を取り囲むように配設されていることを特徴とする。 To solve the above problems, one embodiment of a semiconductor device of the present invention is a semiconductor device including a semiconductor element formed on a semiconductor substrate, the semiconductor element, a portion of the semiconductor pillar projecting from the semiconductor substrate region a drain, made by forming a source on a surface of the semiconductor substrate, surrounding the gate electrode via an insulating film formed at substantially constant thickness around the semiconductor pillar, the photons around the gate electrode continuously member for shielding to the top position from said semiconductor pillar bottom position, characterized in that it is arranged to surround the gate electrode.
また、本発明の半導体装置の一形態は、半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りを絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が配設され、前記部材は前記ソースに電気的に接続されており、該ソースの導出電極として用いられていることを特徴とする。 Further, one embodiment of a semiconductor device of the present invention is a semiconductor device including a semiconductor element formed on a semiconductor substrate, said semiconductor element, a drain on a portion of the semiconductor pillar projecting from the semiconductor substrate, wherein it forms a source on the surface of the semiconductor substrate, wherein the periphery of the semiconductor pillar surrounding the gate electrode through the insulating film, a member for shielding photons is disposed around the gate electrode, wherein the member to the source It is electrically connected, characterized in that it is used as a leading electrode of the source.
【0010】 [0010]
【作用】 [Action]
本発明によれば、半導体素子においてフォトンが発生したとしても、その周囲に配設されたフォトン遮蔽部材が該フォトンを遮蔽するため、隣接する半導体素子等に影響を与えることがなく、高信頼性、低消費電力、高集積の半導体集積回路を構成することができる。 According to the present invention, even photons occurs in the semiconductor device, since the photon shielding member disposed around it to shield the photons, without affecting the adjacent semiconductor elements and the like, highly reliable it can be configured low power consumption, a semiconductor integrated circuit of high integration.
【0011】 [0011]
【実施例】 【Example】
以下、図面を参照しながら本発明の実施例を説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.
(第1の実施例) (First Embodiment)
図1は本発明の第1の実施例にかかわる縦型MOSトランジスタの断面図である。 Figure 1 is a cross-sectional view of the vertical MOS transistor according to the first embodiment of the present invention. 半導体基板上に形成された縦型MOSトランジスタはSGT(Surrounding Gate Transistor )構造をとっている。 Vertical MOS transistor formed on a semiconductor substrate is taken SGT (Surrounding Gate Transistor) structure. シリコン単結晶からなるP型半導体基板30は同一部材からなる突出部31(シリコン柱)を有し、この突出部31の側壁は酸化膜からなるゲート絶縁膜32におおわれている。 P-type semiconductor substrate 30 made of silicon single crystal has a protrusion 31 formed of the same member (silicon pillar), the side wall of the projecting portion 31 is covered with the gate insulating film 32 made of an oxide film. さらに、この突出部31はゲート絶縁膜31を介してアルミニウムからなるゲート電極33で囲まれている。 Further, the projecting portion 31 is surrounded by a gate electrode 33 made of aluminum via a gate insulating film 31. 突出部31の下部に近接して半導体基板31表面にはN型の不純物拡散領域(ソース)34が形成され、突出部31の上部にはN型の不純物拡散領域(ドレイン)35が形成されている。 The semiconductor substrate 31 surface in proximity to the bottom of the projecting portion 31 impurity diffused region (source) 34 of N-type are formed by impurity diffusion region (drain) 35 of N-type is formed in the upper portion of the projecting portion 31 there.
【0012】 [0012]
このSGTの具体的な形状の一例は以下の通りである。 An example of a specific shape of the SGT is as follows. 突出部の幅は0.5μm、高さは1.0μmであり、ゲート絶縁膜32の膜厚は10nm、ゲート電極の膜厚は200nmである。 The width of the protruding portion is 0.5 [mu] m, the height is 1.0 .mu.m, the thickness of the gate insulating film 32 is 10 nm, the film thickness of the gate electrode is 200 nm. 半導体基板はボロンが低濃度に拡散されており、ソース34・ドレイン35にはヒ素が高濃度に拡散されている。 The semiconductor substrate is diffused boron in a low concentration, the source 34 and drain 35 arsenic is diffused in a high concentration.
【0013】 [0013]
以上のように構成されたMOSトランジスタをを動作させる際には、ドレイン35に例えば5V程度の電源電圧が印加されることがある。 Above configured MOS transistors as when operating the a is sometimes supply voltage of about to the drain 35 for example, 5V is applied. このとき、ドレインのPN接合部においてフォトンが発生する。 In this case, photons are generated in the PN junction of the drain. 発生したフォトンはゲート絶縁膜32と突出部31との界面で反射しつつ矢印37のような経路で基板30側に放出される。 Photons generated is emitted to the substrate 30 side path as indicated by the arrow 37 while being reflected at the interface between the projecting portion 31 and the gate insulating film 32. このように、シリコンからなる突出部31とその周りの絶縁膜32は導波管の役割をしてフォトンを基板方向(図中下方向)へと伝搬させる。 Thus, the insulating film 32 therearound and projecting portion 31 made of silicon propagates a photon by the role of the waveguide toward the substrate (the lower direction in the figure). この結果、隣接する半導体素子へのフォトンの影響はある程度減少する。 As a result, the influence of photons to the adjacent semiconductor elements are to some extent reduced. しかし、シリコンと酸化膜との界面での反射は必ずしも十分ではなく、フォトンの入射角度等によっては、フォトンを透過させてしまうことがある。 However, reflection at the interface between the silicon and the oxide film is not necessarily sufficient, depending incidence angle of the photon, may sometimes by transmitting photons. ここで、ゲート電極33が従来のようにポリシリコンで構成されていたならば、このフォトンを容易に透過させてしまい、隣接する半導体素子にフォトンが到達するのを防ぐことができない。 Here, if the gate electrode 33 was formed of polysilicon as in the prior art, this photon will by readily penetrate, photons semiconductor device adjacent can not be prevented from reaching. 本発明においては、ゲート電極33をフォトンを吸収・遮蔽するアルミニウムにより構成したため、ゲート絶縁膜32を透過したフォトンは例えば部位38、39等で吸収・遮蔽される。 In the present invention, since the gate electrode 33 is made of aluminum to absorb and shield the photons, photons having passed through the gate insulating film 32 is absorbed and shielded by, for example, the site 38, 39 or the like. この結果、ドレイン35で発生したフォトンが隣接する素子に到達するのをほぼ完全に防ぐことができる。 As a result, photons generated in the drain 35 can be prevented from reaching the adjacent element almost completely.
【0014】 [0014]
また、上述のようなSGT構造においては、その電流・電圧特性は平面型トランジスタのそれよりも優れている。 In the SGT structure as described above, the current-voltage characteristic is better than that of the planar transistor. 例えば、図14はサブスレッショルドスイングを示しているが、SGTでは、約60mV/decadeとほぼ理想的に近い値が得られ、通常の平面型トランジスタよりも小さな値となる。 For example, FIG. 14 is shown a subthreshold swing, the SGT, almost ideally obtained close values ​​of about 60 mV / decade, a smaller value than the conventional planar transistor. なお、VGはゲートに印加する電圧、Iはソース・ドレイン間に流れる電流を示しており、図14はVGとIとの関係を片対数グラフにより表したものである。 Incidentally, VG is the voltage applied to the gate, I is shows a current flowing between the source and drain, and FIG. 14 is a representation of the relationship semilogarithmic graph of VG and I. これは、図15に示したようにSGTのサイズが小さくなり、例えばシリコン柱の直径が1μm以下になると、シリコン柱の内部が空乏層95により完全に空乏化されるためである。 This is the size of the SGT is reduced as shown in FIG. 15, for example, the diameter of the silicon pillar becomes 1μm or less, because the interior of the silicon pillar is fully depleted by a depletion layer 95. その結果、SGTは平面トランジスタよりもサブスレッショルドスイングが小さくなることから、カットオフ特性が良くなるだけでなく、また、基板バイアス効果がなくなる。 As a result, SGT from the sub-threshold swing is smaller than the planar transistor, as well as the cut-off characteristic is improved, also, there is no substrate bias effect.
【0015】 [0015]
このSGTの特徴はSOI(Silicon-on-Insulator)構造のトランジスタ特性に似ている。 Feature of the SGT is similar to transistor characteristics of the SOI (Silicon-on-Insulator) structure. しかし、SOI構造では、ボディー効果(Body Effect )を緩和するための手段が必要である。 However, in the SOI structure, there is a need for a means for mitigating body effects (Body Effect). すなわち、インパクトイオン化によって発生したホールを吸収するためのボディーコンタクト(Body Contact)、例えばNチャネル型MOSトランジスタであれば、P型の高濃度領域によるコンタクトを設けなくてはならない。 That is, impact ionization body contact for absorbing the holes generated by the reduction (Body the Contact), for example if N-channel type MOS transistors, must be provided with a contact with a high concentration region of the P type. これは、SOI構造のトランジスタの微細化を妨げていた。 This was prevented the miniaturization of the transistor of the SOI structure. しかし、SGT構造では、基板がボディーコンタクトの役目を果たし、発生したホールは基板が吸収する。 However, the SGT structure, substrate serves as a body contact, the generated holes substrate is absorbed. すなわち、SGT構造は、SOI構造のトランジスタの特徴を持つと同時に、ボディーコンタクトが不要で微細化に好適である。 That, SGT structure, simultaneously having the characteristics of the transistor of the SOI structure, the body contact is suitable for miniaturization needed.
【0016】 [0016]
このようなSGT構造は、フォトンに対してもSOIよりも耐性がある。 Such SGT structure is resistant than SOI against photons. それは、SOI構造では、発生したフォトンは絶縁膜(Insulator )上のシリコン膜を横方向に伝搬し、1つのトランジスタから発生したフォトンはその周辺のトランジスタに伝搬し、その電流・電圧特性に影響を及ぼすという点で、通常の平面トランジスタと同様な問題があるからである。 It is the SOI structure, photons generated propagates through the silicon film on the insulating film (Insulator) laterally has photons generated from one transistor propagates the transistor of the peripheral thereof to affect its current-voltage characteristic in that on, there is a similar problem with conventional planar transistors.
【0017】 [0017]
なお、上述の例ではゲート電極33をアルミニウムで構成したが、これは、フォトンを吸収する部材であるタングステン、チタン、タングステンシリサイド、チタンシリサイド等の金属を含有する導電性材料を用いてもよい。 Although constitute a gate electrode 33 of aluminum in the above example, this is tungsten is a member that absorbs the photons, titanium, tungsten silicide, may be a conductive material containing metal such as titanium silicide.
【0018】 [0018]
(第2の実施例) (Second embodiment)
図2は本発明の第2の実施例にかかわる縦型MOSトランジスタの断面図である。 Figure 2 is a cross-sectional view of the vertical MOS transistor according to a second embodiment of the present invention. 第1の実施例と同様、半導体基板上に形成された縦型MOSトランジスタはSGT構造をとっている。 Similarly to the first embodiment, the vertical MOS transistor formed on a semiconductor substrate is taken SGT structure. シリコン単結晶からなるP型半導体基板40は同一部材からなる突出部41(シリコン柱)を有し、この突出部41の側壁は酸化膜からなるゲート絶縁膜42におおわれている。 Silicon P-type semiconductor substrate 40 made of single crystal has a protrusion 41 formed of the same member (silicon pillar), the side wall of the projecting portion 41 is covered with the gate insulating film 42 made of an oxide film. さらに、この突出部41はゲート絶縁膜41を介して不純物を高濃度にドープしたポリシリコンからなるゲート電極43で囲まれている。 Further, the protruding portion 41 is surrounded by a gate electrode 43 made of polysilicon doped with impurity at a high concentration with the gate insulating film 41. 突出部41の下部に近接して半導体基板40表面にはN型の不純物拡散領域(ソース)44が形成され、突出部41の上部にはN型の不純物拡散領域(ドレイン)45が形成されている。 The semiconductor substrate 40 surface in proximity to the bottom of the projection 41 impurity diffused region (source) 44 of N-type are formed by impurity diffusion region (drain) 45 of N-type is formed in the upper portion of the projection 41 there. さらに、このドレイン電極43を取り囲むように、フォトン吸収部材46が形成されている。 Furthermore, so as to surround the drain electrode 43, the photon absorbing member 46 is formed. 図2に示すように、部材46は隣接するSGT間に挿入されている。 As shown in FIG. 2, member 46 is inserted between adjacent SGT.
【0019】 [0019]
以上のように構成されたMOSトランジスタを動作させるとドレインのPN接合部においてフォトンが発生する。 Photons are generated in the PN junction of the drain when operating the configured MOS transistors as described above. 発生したフォトンはゲート絶縁膜42と突出部41との界面で反射しつつ矢印47のような経路で基板40側に放出される。 Photons generated is emitted to the substrate 40 side path as indicated by the arrow 47 while being reflected on the interface between the gate insulating film 42 and the projection 41. このように、第1の実施例と同様、シリコンからなる突出部41とその周りの絶縁膜42は導波管の役割をしてフォトンを基板方向(図中下方向)へと伝搬させる。 Thus, as in the first embodiment, the insulating film 42 therearound and projecting portion 41 made of silicon propagates a photon by the role of the waveguide toward the substrate (the lower direction in the figure). この結果、隣接する半導体素子へのフォトンの影響はある程度減少する。 As a result, the influence of photons to the adjacent semiconductor elements are to some extent reduced. ここで、シリコンと酸化膜との界面での反射は必ずしも十分ではなく、フォトンの入射角度等によっては、フォトンを透過させてしまうが、部材46はフォトンを吸収するアルミニウムにより構成されているため、ゲート絶縁膜42を透過したフォトンは部材46で吸収される。 Here, the reflection at the interface between the silicon and the oxide film is not necessarily sufficient, since some like the angle of incidence of photons, but will by transmitting photons, which member 46 is made of aluminum that absorbs photons, photons transmitted through the gate insulating film 42 is absorbed by the member 46. この結果、ドレイン45で発生したフォトンが隣接する素子に到達するのをほぼ完全に防ぐことができる。 As a result, photons generated in the drain 45 can be prevented from reaching the adjacent element almost completely.
【0020】 [0020]
また、第2の実施例においては、ゲート電極43は従来通りポリシリコンを用いることができるという利点もある。 In the second embodiment, the gate electrode 43 is also an advantage that it is possible to use a conventional polysilicon.
なお、上述の例では遮蔽部材46をアルミニウムで構成したが、これは、フォトンを吸収する部材であるタングステン、チタン等の材料を用いてもよいことは第1の実施例と同様である。 Although in the above example to constitute a shielding member 46 of aluminum, which, tungsten is a member for absorbing the photons, that may be a material such as titanium is the same as the first embodiment.
【0021】 [0021]
(第3の実施例) (Third Embodiment)
図3は本発明の第3の実施例にかかわる縦型MOSトランジスタの断面図である。 Figure 3 is a cross-sectional view of the vertical MOS transistor according to a third embodiment of the present invention. 第2の実施例と同様の部位には同様の図番を付し、詳細な構造の説明を省略する。 Denoted by the same reference numerals refer to like parts in the second embodiment, the description thereof is omitted the detailed structure. 第3の実施例においては、上述したようにフォトン遮蔽部材46はアルミニウム、タングステン、チタン等の導電性部材により構成されており、これがソース44と電気的に接続されている。 In the third embodiment, the photon shielding member 46 as described above aluminum, tungsten, is constituted by a conductive member such as titanium, which are electrically connected to the source 44. このため、フォトン遮蔽部材46をソースの導出電極として用いることができる。 Therefore, it is possible to use a photon shielding member 46 as a leading electrode of the source. このように構成すると、上層の配線とのコンタクトが容易になるという効果がある。 With this configuration, there is an effect that the contact between the upper wiring becomes easy.
【0022】 [0022]
(第4の実施例) (Fourth Embodiment)
図4ないし図8に本発明の第4の実施例を示す。 It shows a fourth embodiment of the present invention in FIGS. 4-8. 第4の実施例は、縦型CMOSインバータを形成する例である。 The fourth embodiment is an example of forming a vertical CMOS inverters.
【0023】 [0023]
図4は該CMOSインバータの平面図、図5は図4の5aにおける断面図、図6は図4の5bにおける断面図、図7は図4の5cにおける断面図をそれぞれ示している。 Figure 4 shows a plan view of the CMOS inverter, FIG. 5 is a cross-sectional view taken along 5a of FIG. 4, FIG. 6 is a cross-sectional view taken along 5b of FIG. 4, FIG. 7 is a sectional view taken along 5c ​​of Figure 4, respectively. P型半導体基板1には第1の突出部10及びこの第1の突出部10の一部上に形成された第2の突出部11が形成されている。 The P-type semiconductor substrate 1 second protrusion 11 is formed which is formed on a portion of the first projecting portion 10 and the first projecting portion 10. 第1の突出部10の「つけ根」にあたる領域及び基板1の表面領域にはP型高濃度拡散領域2が形成されている。 The region and the surface region of the substrate 1 corresponding to "root" of the first projecting portion 10 is formed a P-type high concentration diffusion region 2. 突出部10は下から順に高濃度P型拡散領域、N型拡散領域3、高濃度P型拡散領域4、高濃度N型拡散領域5から構成される。 High concentration P-type diffusion region protrusion 10 in order from the bottom, an N-type diffusion region 3, a high concentration P-type diffusion region 4 and a high concentration N-type diffusion region 5. 突出部11は下から順に高濃度N型拡散領域5、P型拡散領域6、高濃度N型拡散領域7から構成される。 Protrusion 11 high concentration N-type diffusion region 5 in this order from the bottom is, P-type diffusion region 6, and a high concentration N-type diffusion region 7. 第1の突出部10の側壁には絶縁膜81 を介してアルミニウムゲート電極91 が、第2の突出部11の側壁には絶縁膜82 を介してアルミニウムゲート電極92 がそれぞれ形成されている。 The side walls of the first projecting portion 10 aluminum gate electrode 91 through the insulating film 81 is, the sidewall of the second protrusion 11 of aluminum gate electrode 92 via the insulating film 82 are formed, respectively. 第1の突出部10の上表面の第2の突出部11が形成されていない領域には高濃度N型拡散領域5に接して電極15が形成されている。 The second area where protrusions 11 are not formed in the upper surface of the first projecting portion 10 electrode 15 in contact with the high concentration N-type diffusion region 5 is formed. さらに第2の突出部11の上表面には高濃度拡散領域7に接して電極17が形成されている。 Electrode 17 in contact with the high concentration diffusion region 7 is formed further on the surface of the second protrusion 11. ゲート電極92 及び91 は一体に構成され、上記構造から離れた位置で電極14と接続される。 The gate electrode 92 and 91 are integrally formed, is connected to the electrode 14 at a position away from the structure. また、N型高濃度拡散領域2も同様に上記構造から離れた位置で電極16と接続される。 Further, N-type high concentration diffusion region 2 is also connected to the electrode 16 at a position away from the structure as well. そして、以上のような構造体は層間絶縁膜12でおおわれている。 The above-described structure is covered with an interlayer insulating film 12.
【0024】 [0024]
図8は上述の構想体の等価回路であるり、CMOSインバータを構成する。 Figure 8 is Ri is an equivalent circuit of the above-mentioned concept body, constitute a CMOS inverter. 突出部10にはPチャネルMOSトランジスタQPが、突出部11にはNチャネルMOSトランジスタQNが形成されている。 P-channel MOS transistor QP is in the protruding portion 10, N-channel MOS transistor QN is formed in the protruding portion 11.
【0025】 [0025]
PチャネルMOSトランジスタとNチャネルMOSトランジスタとの接合部は上述の高濃度拡散領域4、5の界面であり、これは高濃度のためオーミックコンタクトとなる。 Junction between P-channel MOS transistor and N-channel MOS transistor is a surface of the highly doped regions 4 and 5 above, which is an ohmic contact for high density.
【0026】 [0026]
本実施例においてはPチャネルMOSトランジスタを下部に(従って大きく)形成し、NチャネルMOSトランジスタを上部に(従って小さく)形成した。 The P-channel MOS transistor in the lower part (hence larger) formed in the present embodiment, the N-channel MOS transistor in the upper (hence less) was formed. 一般にホールの移動度は電子の移動度よりも低いため、PチャネルMOSトランジスタの電流駆動能力はNチャネルMOSトランジスタのそれよりも低い。 In general the mobility of holes is lower than the electron mobility, the current driving capability of the P-channel MOS transistor is lower than that of the N-channel MOS transistor. 従って、PチャネルMOSトランジスタのチャネル幅を大きくするのが望ましく、上にN型、下にP型を形成するのが好適である。 Therefore, it is desirable to increase the channel width of the P-channel MOS transistor, N-type above, it is preferable to form a P-type down.
【0027】 [0027]
以上のように構成することにより、小さな領域にCMOSインバータを形成することが可能となり、高集積化に非常に適している。 By the above configuration, it is possible to form a CMOS inverter to a small area, is very suitable for high integration. もちろん、ゲート電極が第1の実施例に示したような、フォトンを吸収する効果を有する。 Of course, a like gate electrodes shown in the first embodiment, the effect of absorbing photons.
【0028】 [0028]
第4の実施例においては、CMOSインバータを例に取って説明したが、これに限られることなく、NANDゲート、NORゲート、CMOS転送ゲート等各種の回路を構成することができる。 In the fourth embodiment has been described taking a CMOS inverter as an example, without being limited thereto, it is possible to constitute a NAND gate, NOR gate, the circuit of the CMOS transfer gates and various.
【0029】 [0029]
(第5の実施例) (Fifth Embodiment)
図9ないし図11に本発明の第5の実施例を示す。 It shows a fifth embodiment of the present invention in FIGS. 9 to 11. これは浮遊ゲートを有する縦型MOSトランジスタを複数個並べた不揮発性半導体メモリのメモリセルアレイである。 This is a vertical MOS transistor memory cell array of a nonvolatile semiconductor memory formed by arranging a plurality of having a floating gate.
【0030】 [0030]
図9は本実施例の平面図、図10は図9の9aにおける断面図である。 Figure 9 is a plan view of this embodiment, FIG. 10 is a sectional view of 9a in FIG. P型半導体基板50上に突出部51が複数個行列状に形成されている。 Protrusions 51 are formed a plurality matrix on a P-type semiconductor substrate 50. この突出部は行方向において列方向よりも近接して配置されている。 The projections are arranged close than the column direction in the row direction. この突出部51の周りには絶縁膜52を介してポリシリコンからなる浮遊ゲート53が形成されている。 It is formed floating gate 53 made of polysilicon through the insulating film 52 around the protruding portion 51. この浮遊ゲート53は各突起部において独立しており、近接する突起部と接触することがない。 The floating gate 53 is independent at the protrusions does not contact the protruding portions adjacent. さらに、この浮遊ゲート53の周りには、絶縁膜54を介して、アルミニウム、タングステンシリサイド等のフォトンを遮蔽する部材からなる制御ゲート55が形成されている。 Furthermore, Around the floating gate 53, via the insulating film 54, aluminum, a control gate 55 consisting of members for shielding photons such as tungsten silicide is formed. この制御ゲート55は行方向に隣接する突起部51ごとに接触しており、行方向に延在するワード線WLを構成する。 In contact with the each projection 51 adjacent to the control gate 55 row direction, forming word lines WL extending in the row direction. さらに、突起部の下部周囲にはN型拡散領域からなるソース56が、突起部の上表面にはN型拡散両以下期からなるドレイン57が形成される。 Furthermore, the bottom periphery of the protrusion source 56 consisting of N-type diffusion region, the top surface of the protrusion drain 57 of N-type diffusion both less phase is formed. このドレイン57を列方向に並ぶ突起部毎に接続するとビット線BLとなる。 Connecting this drain 57 each projecting portion arranged in the column direction as a bit line BL.
【0031】 [0031]
図11に上述の構造のメモリセルアレイの等価回路を示す。 Figure 11 shows an equivalent circuit of a memory cell array of the above-described structure.
以上のようにして、浮遊ゲートを有するMOSトランジスタを複数個並べたメモリセルアレイが構成され、行方向にはワード線が、列方向にはビット線が延在することとなる。 As described above, the configuration memory cell array formed by arranging a plurality of MOS transistors having a floating gate, the word line in the row direction, so that the bit lines extend in the column direction. そして、このワード線はマスク合わせ工程なく、セルフアラインで形成することができる。 Then, the word line mask alignment step without can be formed by self-alignment. また、非常に高密度にメモリセルを配置することができ。 Further, it is possible to place a very high density memory cells. さらに、図10より判るよう、不揮発性メモリセルはオフセットゲート構造となるため、フラッシュメモリに用いたときの過剰消去の問題も生じない。 Moreover, as can be seen from FIG. 10, the nonvolatile memory cell is to become an offset gate structure, it does not occur over erasing problems when used in a flash memory.
【0032】 [0032]
さらに、ワード線WLがアルミニウム等により構成されているため、フォトンの吸収ないし遮蔽膜として作用し、隣接するメモリセルないし周辺回路にフォトンを放出することがない。 Moreover, since the word line WL is made of aluminum or the like, and acts as an absorbing or shielding film of photons never releasing photons to the adjacent memory cells or peripheral circuits. 従って、第1の実施例と同様の効果も得られることは言うまでもない。 Therefore, it also obtained the same effect as the first embodiment of course.
【0033】 [0033]
(第6の実施例) (Sixth Embodiment)
図12に本発明の第6の実施例を示す。 It shows a sixth embodiment of the present invention in FIG. 12. これはMOSトランジスタ等の半導体素子の素子分離を溝掘り分離(トレンチアイソレーション)により行い、該溝内部にアルミニウム等のフォトン遮蔽部材を埋設したものである。 This was carried out by grooving separating element isolation of a semiconductor element such as a MOS transistor (trench isolation), in which is embedded a photon shielding member such as aluminum inner groove. 素子分離領域に溝を有するP型半導体基板60の素子領域にそれぞれNないしP型のウェル66、67を形成し、ゲート絶縁膜61を介してポリシリコンからなるゲート電極62が形成されている。 It is no N respectively in the element region of the P-type semiconductor substrate 60 having a groove in the isolation region to form a P-type well 66, a gate electrode 62 made of polysilicon over a gate insulating film 61 is formed. P型不純物領域63、64はそれぞれソース・ドレインである。 P-type impurity regions 63 and 64 is a source and a drain, respectively. このようにして、P型MOSトランジスタ71及びN型MOSトランジスタ72が構成される。 In this way, P-type MOS transistor 71 and N-type MOS transistor 72 is formed. また、素子分離領域には絶縁膜76に取り囲まれたアルミニウムなどのフォトン遮蔽部材75が埋設されている。 Further, the element isolation region is embedded photon shielding member 75 such as aluminum surrounded by the insulation film 76.
【0034】 [0034]
このように、トレンチアイソレーションに従来は単なる酸化物ないしポリシリコンが埋設されていたのをアルミニウムなどのフォトン遮蔽部材にかえることにより、MOSトランジスタ等の半導体素子で発生したフォトンが隣接する素子に向かうのを防ぐことができる。 Thus, going from a conventional trench isolation has been buried mere oxide to polysilicon by changing the photon shielding member such as aluminum, the element photons adjacent generated in the semiconductor element such as a MOS transistor it is possible to prevent the.
【0035】 [0035]
(第7の実施例) (Seventh Embodiment)
図13に第7の実施例を示す。 Figure 13 shows a seventh embodiment. これはEEPROMの全体回路構成を示したものである。 This shows the overall circuit configuration of the EEPROM. すなわち、複数のメモリセルから構成されるメモリセルアレイ(例えば図9に示した不揮発性メモリセルアレイ)81、ワード線WLを選択するロウデコード回路82、ビット線BLのデータを増幅するセンスアンプ回路85、ビット線とセンスアンプとを選択的に接続するカラムゲート回路83、接続するビット線を選択するカラムデコード回路84、クロックを発生させるリングオシレータ回路86、発生したクロックを元に昇圧電圧を発生させるチャージポンプ回路90、出力バッファ回路87、アドレス入力端子88、データ出力端子89等から構成される。 That is, (the non-volatile memory cell array shown in example FIG. 9) 81 memory cell array including a plurality of memory cells, a sense amplifier circuit 85 for amplifying the row decode circuit 82 selects a word line WL, and the data of the bit line BL, and column gate circuit 83 for selectively connecting the bit line and the sense amplifier, column decoder circuit 84 selects a bit line connected, ring oscillator circuit 86 for generating a clock, a charge that generates a boosted voltage based on the generated clock pump circuit 90, the output buffer circuit 87, an address input terminal 88, and a data output terminal 89 and the like. その他、各種の周辺回路ないし制御回路が付加されているが省略する。 Other, various peripheral circuits to the control circuit is added is omitted.
【0036】 [0036]
ここで、リングオシレータ86やチャージポンプ90は定常的または断続的に動作しているため、多数のフォトンを発生させる。 Here, the ring oscillator 86 and a charge pump 90 for operating constantly or intermittently, to generate a large number of photons. 従って、これらフォトンを外部回路に流出させないため、図12の溝分離等のフォトン吸収部材を回路周辺に配置する。 Therefore, so as not to flow out of these photons to an external circuit, disposed in the circuit near the photon absorbing member trench isolation, etc. Figure 12.
【0037】 [0037]
また、センスアンプ等にはフォトンが侵入しないよう、同じく図12のような溝分離でフォトン遮蔽・吸収部材を回路周辺に配置する。 Further, the sense amplifier or the like so that photons do not penetrate, similarly arranged in the circuit near the photon blocking-absorbing member in the groove separation as in Figure 12.
以上のように構成することにより、回路そのものをアルミニウムなどのフォトン吸収部材が埋設された溝で分離するため、センスアンプなどの高感度素子のマージンを低下させることなく、同時にサブスレッショルド電流を抑えるため低消費電力の半導体集積回路を提供することができる。 By configuring as described above, to isolate the circuit itself in groove photon absorbing member is embedded, such as aluminum, without reducing the margin of the sensitive element such as a sense amplifier, for suppressing the subthreshold current at the same time it is possible to provide a semiconductor integrated circuit of low power consumption.
【0038】 [0038]
以上、本発明の各種の実施例を説明したが、本発明は、上記実施例に限定されることはなく、発明の趣旨を逸脱しない限り、各種の変型が可能であることは言うまでもない。 Having described the various embodiments of the present invention, the present invention is not limited to the above embodiments without departing from the spirit of the invention, it is needless to say possible various modifications are.
【0039】 [0039]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、半導体素子で発生したフォトンが隣接する素子に影響を与えるのを防ぐことができ、その結果、半導体集積回路の信頼性が向上し、消費電力が低減し、高集積化が可能なとなる。 As described above, according to the present invention, photons generated in the semiconductor element can be prevented from affecting the adjacent element, as a result, improved reliability of the semiconductor integrated circuit, the power consumption is reduced then, it happens when that can be highly integrated.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1の実施例に関わる半導体装置の断面図である。 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
【図2】本発明の第2の実施例に関わる半導体装置の断面図である。 2 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
【図3】本発明の第3の実施例に関わる半導体装置の断面図である。 3 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention.
【図4】本発明の第4の実施例に関わる半導体装置の平面図である。 It is a plan view of a semiconductor device according to a fourth embodiment of the present invention; FIG.
【図5】本発明の第4の実施例に関わる半導体装置の断面図である。 5 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図6】本発明の第4の実施例に関わる半導体装置の断面図である。 6 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図7】本発明の第4の実施例に関わる半導体装置の断面図である。 7 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図8】本発明の第4の実施例に関わる半導体装置の等価回路図である。 8 is an equivalent circuit diagram of a semiconductor device according to a fourth embodiment of the present invention.
【図9】本発明の第5の実施例に関わる半導体装置の平面図である。 9 is a plan view of a semiconductor device according to a fifth embodiment of the present invention.
【図10】本発明の第5の実施例に関わる半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device according to a fifth embodiment of the present invention; FIG.
【図11】本発明の第5の実施例に関わる半導体装置の等価回路図である。 11 is an equivalent circuit diagram of a semiconductor device according to a fifth embodiment of the present invention.
【図12】本発明の第6の実施例に関わる半導体装置の斜視図である。 12 is a perspective view of a semiconductor device according to a sixth embodiment of the present invention.
【図13】本発明の第7の実施例に関わる半導体装置の平面図である。 13 is a plan view of a semiconductor device according to a seventh embodiment of the present invention.
【図14】本発明の実施例の効果を示す電流・電圧特性図である。 14 is a current-voltage characteristic chart showing the effect of embodiments of the present invention.
【図15】本発明の実施例に関わる半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device according to an embodiment of the present invention; FIG.
【符号の説明】 DESCRIPTION OF SYMBOLS
30 P型半導体基板31 突出部32 ゲート絶縁膜33 アルミニウムゲート電極34 ソース35 ドレイン37 フォトンの移動経路38、39 フォトン遮蔽部位 30 P-type semiconductor substrate 31 protrusion 32 gate insulating film 33 aluminum gate electrode 34 moving path 39 photons shielding portion of the source 35 drain 37 photons

Claims (3)

  1. 半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りにほぼ一定の膜厚で形成された絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が前記半導体柱底部位置から頂部位置まで連続して、前記ゲート電極を取り囲むように配設されていることを特徴とする半導体装置。 In the semiconductor device having a semiconductor element formed on a semiconductor substrate, said semiconductor element, a drain on a portion of the semiconductor pillar projecting from the semiconductor substrate, it forms a source on the surface of the semiconductor substrate, the semiconductor pillar surrounding the gate electrode through a substantially constant film insulating film formed to a thickness around, in succession member for shielding photons around the gate electrode to the top position from said semiconductor pillar bottom position, wherein a that it is arranged to surround the gate electrode.
  2. 半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りを絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が配設され、前記部材は前記ソースに電気的に接続されており、該ソースの導出電極として用いられていることを特徴とする半導体装置。 In the semiconductor device having a semiconductor element formed on a semiconductor substrate, said semiconductor element, a drain on a portion of the semiconductor pillar projecting from the semiconductor substrate, it forms a source on the surface of the semiconductor substrate, surrounding a gate electrode around said semiconductor pillar with an insulating film, wherein the member for shielding photons around the gate electrode is disposed, the member is electrically connected to the source, derivation of the source wherein a being used as an electrode.
  3. 前記フォトンを遮蔽する部材は金属材料を含む層より構成されていることを特徴とする請求項1ないし2のいずれか1項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 2 members for shielding the photon is characterized in that it is composed of a layer containing a metal material.
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