KR101061359B1 - 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법 - Google Patents

적층형 ｕｓｂ 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101061359B1
KR101061359B1 KR1020090082575A KR20090082575A KR101061359B1 KR 101061359 B1 KR101061359 B1 KR 101061359B1 KR 1020090082575 A KR1020090082575 A KR 1020090082575A KR 20090082575 A KR20090082575 A KR 20090082575A KR 101061359 B1 KR101061359 B1 KR 101061359B1
Authority
KR
South Korea
Prior art keywords
substrate
memory device
wiring pattern
usb memory
semiconductor chips
Prior art date
Application number
KR1020090082575A
Other languages
English (en)
Other versions
KR20110024539A (ko
Inventor
김규한
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020090082575A priority Critical patent/KR101061359B1/ko
Priority to US12/874,019 priority patent/US20110051352A1/en
Publication of KR20110024539A publication Critical patent/KR20110024539A/ko
Application granted granted Critical
Publication of KR101061359B1 publication Critical patent/KR101061359B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

본 발명은, 기판에 형성된 리세스 영역 내에 반도체 칩들을 실장하여 크기를 감소시킬 수 있는 적층형 USB 메모리 장치 및 그 제조 방법을 제공한다. 본 발명의 적층형 USB 메모리 장치는, 리세스 영역을 포함하는 기판; 리세스 영역 내에 실장된 하나 또는 그 이상의 수동 소자들; 리세스 영역 내에 실장된 하나 또는 그 이상의 제어 반도체 칩들; 기판의 제1 표면 상에, 하나 또는 그 이상의 수동 소자들, 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두와 중첩되어 적층되도록 실장된 하나 또는 그 이상의 반도체 메모리 칩들; 및 기판의 제1 표면과 대향하는 제2 표면에 형성된 외부 배선 패턴;을 포함한다.
USB 메모리 장치, 리세스, 적층, 비휘발성 메모리

Description

적층형 ＵＳＢ 메모리 장치 및 그 제조 방법{Stacking-type USB memory device and the method of fabricating the same}
본 발명은 USB 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판에 형성된 리세스 영역 내에 반도체 칩들을 실장하여 크기를 감소시킬 수 있는 적층형 USB 메모리 장치 및 그 제조 방법에 관한 것이다.
현대 사회에서 컴퓨팅 장치는 대량의 정보를 관리하기 위하여 필수적인 수단이 되고 있다. 최근, 컴퓨팅 장치의 하드웨어의 성능이 향상됨에 따라, 사용자가 컴퓨팅 장치에서 사용하는 데이터 또는 프로그램 역시 그 크기가 급격하게 증대되고 있는 추세에 있다. 이와 같이, 반도체 제조 기술도 함께 발전함에 따라, 반도체 메모리 소자의 고집적화가 가능해지며, 대용량을 갖는 USB 메모리 장치가 보편화되고 있다. 이러한 휴대 저장 장치는 휴대하기에 간편하고 대용량의 파일을 타인에게 신뢰성 있게 전달할 수 있다는 점에서 광범위하게 이용되고 있다. 그러나, 종래의 USB 메모리 장치에서는, 메모리 칩들과 제어 칩들이 기판 상에서 평면적으로 실장되므로, 전체 크기를 줄이는 데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 기판에 형성된 리세스 영역 내에 반도체 칩들을 실장하여 크기를 감소시킬 수 있는 적층형 USB 메모리 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 기판에 형성된 리세스 영역 내에 반도체 칩들을 실장하여 크기를 감소시킬 수 있는 적층형 USB 메모리 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 USB 메모리 장치는, 리세스 영역을 포함하는 기판; 상기 리세스 영역 내에 실장된 하나 또는 그 이상의 수동 소자들; 상기 리세스 영역 내에 실장된 하나 또는 그 이상의 제어 반도체 칩들; 상기 기판의 제1 표면 상에, 상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 덮어서 적층되도록 실장된 하나 또는 그 이상의 반도체 메모리 칩들; 및 상기 기판의 상기 제1 표면과 대향하는 제2 표면에 형성된 외부 배선 패턴;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 하나 또는 그 이상의 반도체 메모리 칩들을 봉지하는 봉지재;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 리세스 영역은 그 내에 형성된 제1 배선 패턴을 더 포함할 수 있다. 또한, 상기 하나 또는 그 이상의 제어 반도체 칩 들은 상기 제1 배선 패턴과 제1 연결 부재를 통하여 전기적으로 연결될 수 있다. 또한, 상기 제1 연결 부재는 본딩 와이어, 솔더볼, 플립칩(flip-chip) 본딩 부재, 범프, 또는 전도성 비아(via)를 포함할 수 있다. 또한, 상기 제1 연결부재는 상기 리세스 영역으로부터 돌출되지 않는 높이를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판은 상기 제1 표면에 형성된 제2 배선 패턴을 더 포함할 수 있다. 또한, 상기 하나 또는 그 이상의 반도체 메모리 칩들은 상기 제2 배선 패턴과 제2 연결 부재를 통하여 전기적으로 연결될 수 있다. 또한, 상기 제2 연결 부재는 본딩 와이어, 솔더볼, 플립칩(flip-chip) 본딩 부재, 범프, 또는 전도성 비아(via)를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판은 복수의 리세스 영역들을 포함할 수 있다. 또한, 상기 하나 또는 그 이상의 수동 소자들 및 상기 하나 또는 그 이상의 제어 반도체 칩들은 상기 복수의 리세스 영역들 중에 서로 다른 리세스 영역 내에 각각 실장될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판은 다층 구조를 가질 수 있다. 또한, 상기 기판은 에폭시 수지, 폴리이미드 수지, BT(비스말레마이드 트리아진) 수지, FR-4(강화유리섬유), 세라믹, 실리콘, 또는 유리를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 반도체 칩은 반도체 다이(die) 또는 반도체 패키지일 수 있다. 또한, 상기 메모리 반도체 칩은 NAND 플래시 메모리, PRAM(Phase-change random access memory), RRAM(Resistive RAM), FeRAM(Ferroelectric RAM), 또는 MRAM(Magnetic RAM)일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 외부 배선 패턴을 노출하도록 상기 기판을 둘러싸는 케이스;를 더 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 USB 메모리 장치의 제조 방법은, 리세스 영역 및 외부 배선 패턴을 포함하는 기판을 제공하는 단계; 상기 리세스 영역 내에 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 실장하는 단계; 및 상기 기판의 제1 표면 상에, 상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두와 중첩하여 적층되도록 하나 또는 그 이상의 메모리 반도체 칩을 실장하는 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 하나 또는 그 이상의 메모리 반도체 칩을 봉지재를 이용하여 봉지하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판을 제공하는 단계는, 상기 기판의 일부 영역을 기계적 가공하거나 또는 화학적 식각하여 상기 리세스 영역을 형성하는 단계;를 더 포함할 수 있다. 또한, 상기 기판을 제공하는 단계는, 상기 리세스 영역이 형성되도록 가공된 복수의 기판 부재들을 접착하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 실장하는 단계는, 상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 상기 리세스 영역에 형성된 제1 배선 패턴과 전기적으로 연 결하는 단계;를 포함할 수 있다. 또한, 상기 하나 또는 그 이상의 메모리 반도체 칩들을 실장하는 단계는, 상기 하나 또는 그 이상의 메모리 반도체 칩들을 상기 기판에 형성된 제2 배선 패턴과 전기적으로 연결하는 단계;를 포함할 수 있다.
본 발명의 적층형 USB 메모리 장치는, 기판의 리세스 영역 내에 수동 소자와 제어 반도체 칩을 실장함으로써, 그 상에 메모리 반도체 칩을 중첩하여 적층할 수 있다. 이에 따라 적층형 USB 메모리 장치의 크기가 감소될 수 있다. 또한, 수동 소자, 제어 반도체 칩, 또는 이들 모두를 외부 배선 패턴과 중첩하여 실장할 수 있고, 이에 따라 적층형 USB 메모리 장치의 크기가 또한 감소될 수 있다. 또한, 본 발명의 적층형 메모리 장치는 향상된 고주파 특성, 개선된 열안정성, 및 높은 신뢰성을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 기재는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 " 포함하는" 및/또는 "포함한다"란 어구는, 언급한 단계, 동작, 부재, 요소, 형상, 숫자, 및/또는 이들 그룹의 존재를 특정하는 것이 아니며, 하나 이상의 다른 단계, 동작, 부재, 요소, 형상, 숫자, 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 영역, 부, 수단 및/또는 기능들을 설명하기 위하여 사용되지만, 이들 부재, 영역, 부, 수단 및/또는 기능들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 영역, 부, 수단 또는 기능을 다른 부재, 영역, 부, 수단 또는 기능과 구별하기 위하여 사용되는 것으로 의도된다. 따라서, 이하 상술할 제 1 부재, 영역, 부, 수단 또는 기능은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 영역, 부, 수단 또는 기능을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 도면에 도시된 요소들은 설명의 편의 및 명확성을 위하여 제시되는 것이며, 본 기술분야에 의한 변형 및 수정이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 개시된 특정 형태로 제한되는 것으로 해석되어서는 아니 된다.
USB(Universal Serial Bus)는 직렬 포트의 일종인 기존의 외부 확장포트들의 느린 속도와 제한된 장치 연결에 따른 불편을 해결하기 위하여 개발된 인터페이스 이다. 일반적으로 USB 시스템은 USB 호스트와 USB 메모리 장치로 구성되며, USB 호스트에는 모든 USB 장치가 연결되며, 통상적으로 퍼스널 컴퓨터일 수 있다. USB 메모리 장치는 호스트에 접속하여야 동작이 실행되는 장치로서, 호스트에 구비된 USB용 인터페이스에 USB 메모리 장치가 접속되면, 호스트는 사용자 인터페이스를 통하여 USB 메모리 장치에 저장된 파일들의 목록을 사용자에게 제공함으로써, 사용자는 원하는 파일을 실행할 수 있다. 이러한 USB 시스템은 각각 다른 연결 방식으로 연결하던 키보드, 모니터, 마우스, 프린터, 또는 모뎀 등의 주변기기들을 동일한 방식으로 한번에 연결할 수 있고, 최대 127개의 주변기기의 연결이 가능하며, 새로운 주변기기가 접속될 때에 셋업이나 재부팅 과정을 수행하지 않는 자동인식이 가능하며, 플러그-앤-플레이(plug and play, PnP)가 완벽하게 지원되므로 설치가 용이한 장점이 있다.
도 1 은 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치(10)와 호스트(20)의 연결 관계를 개략적으로 도시하는 블록도이다.
도 1을 참조하면, 적층형 USB 메모리 장치(10)는 메모리부(12), 제어부(14), 및 연결부(16)을 포함한다. 메모리부(12)는 데이터를 저장하며, 전원의 공급이 없는 상태에서도 데이터가 소실되지 않는 비휘발성 메모리, 예를 들어 플래시 메모리를 포함할 수 있다. 제어부(14)는 메모리부(12)에 저장된 데이터에 대한 액세스를 제어한다. 제어부(14)는 주문형 반도체(ASIC)와 같은 별도의 제어 반도체 칩으로 구성되거나, 또는 메모리부(12)의 시스템 영역에 저장된 제어 프로그램일 수 있다. 제어부(14)는, 예를 들어 적층형 USB 메모리 장치(10)가 호스트(20)에 연결될 때 에, 호스트(20)의 운영 시스템에 의해 자동으로 실행되도록 설계될 수 있다. 이 경우에, 제어부(14)는 자동 실행을 위한 스크립트와 호스트(20)에서 실행될 수 있는 응용 프로그램을 포함할 수 있다. 연결부(16)는 적층형 USB 메모리 장치(10)를 호스트(20)에 연결한다. 예를 들어, 연결부(16)는 호스트(20)의 소켓부(미도시)에 삽입되어 호스트(20)와 전기적으로 연결되거나, 또는 별도의 리더기 장치(미도시)를 통하여 호스트(20)와 전기적으로 연결될 수 있다. 적층형 USB 메모리 장치(10)가 연결부(16)를 통하여 호스트(20)와 연결되면, enumeration이 수행된다. 상기 enumeration은 호스트(20)가 적층형 USB 메모리 장치(10)의 endpoint type, 개수, 또는 제품 종류 등을 결정하는 과정으로서, 호스트(20)는 적층형 USB 메모리 장치(10)에 주소를 할당하고, Device Descriptor 및 Configuration Descriptor를 적층형 USB 메모리 장치(10)로부터 가져와서 데이터를 송수신할 수 있도록 준비한다.
도 2는 도 1의 연결부(16)를 도시하는 개략도이다.
도 2를 참조하면, 연결부(16)는 전원 라인(VBUS), 접지 라인(GND), 및 한 쌍의 데이터 라인들(D+, D-)을 포함할 수 있다. 전원 라인(VBUS)은 공급 전원과 연결되고, 접지 라인(GND)은 접지 전원과 연결된다. 적층형 USB 메모리 장치(10)에 공급되는 전원은 예를 들어 3V 내지 5V의 전압과 100 내지 500 mA의 전류일 수 있다. 한 쌍의 데이터 라인들(D+, D-)은 데이터가 전송되는 라인들로, 직렬 데이터와 상기 직렬 데이터를 반전한 반전 직렬 데이터가 각각 전송된다. 이와 같이, 상기 직 렬 데이터와 상기 반전 직렬 데이터를 동시에 전송함으로써, 데이터를 전송할 때에 발생할 수 있는 노이즈를 최소화할 수 있다. 또한, 전원 라인(VBUS)과 접지 라인(GND)은 한 쌍의 데이터 라인들(D+, D-)에 비하여 긴 길이를 가질 수 있다. 이에 따라, 연결부(16)가 호스트(20)에 연결되는 경우에는, 전원 라인(VBUS)과 접지 라인(GND)이 먼저 접속되어 전원이 공급된 후에 데이터 라인들(D+, D-)이 접속되고, 반면 연결부(16)가 호스트(20)로부터 단락되는 경우에는 데이터 라인들(D+, D-)이 먼저 단락된 후에 전원 라인(VBUS)과 접지 라인(GND)이 단락되어 전원이 차단된다. 이러한 구조는 적층형 USB 메모리 장치(10)의 전기적 충격 등에 의한 파손을 방지할 수 있다. 연결부(16)는 통상적인 A형 플러그(female type) USB 단자, B형 플러그(male type) USB 단자, 또는 미니 플러그(mini type) USB 단자일 수 있다. 적층형 USB 메모리 장치(10)는 최대 12 Mbps의 전송 속도를 가지는 USB 1.1 규격 또는 최대 480 Mbps의 전송 속도를 가지는 USB 2.0 규격일 수 있다. 또한, 연결부(16)는 휴대폰용 24핀 입출력 단자, 또는 휴대폰용 통합 20핀 입출력 단자일 수 있다. 그러나, 상술한 연결부(16)의 형상, 기능, 및 종류는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
본 명세서에서는, 본 발명의 실시예들에 따른 적층형 USB 메모리 장치(10)의 설명을 위하여, USB 플래시 드라이브(USB flash drive)를 일 예로서 설명하고 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 적층형 USB 메모리 장치(10)는 다양한 종류의 메모리 카드들 중의 하나일 수 있으며, 예를 들어 PC Card(PCMCIA), CompactFlash(CF), SmartMedia(SM/SMC), Memory Stick(MS), Memory Stick Duo(MSD), Multimedia Card(MMC), Secure Digital card(SD), miniSD card, microSD card, xD-Picture Card 등을 포함하는 메모리 카드일 수 있다. 또한, 본 명세서에서 개시되는 호스트(20)는, 연산부, 기억부, 제어부, 및 입출력부를 포함하는 모든 종류의 장치를 포함할 수 있고, 예를 들어 컴퓨터, 개인용 컴퓨터(PC), 휴대용 컴퓨터, 개인용 휴대 단말기(PDA), 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 또는 휴대용 멀티미디어 재생기(portable multimedia player, PMP) 등일 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치(10)를 도시하는 단면도이다.
도 3을 참조하면, 적층형 USB 메모리 장치(10)는 기판(100), 하나 또는 그 이상의 수동 소자들(110), 하나 또는 그 이상의 제어 반도체 칩들(120), 하나 또는 그 이상의 메모리 반도체 칩들(140), 및 외부 배선 패턴(108)을 포함한다. 수동 소자(110) 및 제어 반도체 칩(120)은 기판(100)의 리세스 영역(102) 내에 실장된다. 수동 소자(110)는 수동 소자 연결 부재(112)에 의하여 기판(100)의 리세스 영역(102) 내에 형성된 제1 배선 패턴(104)과 전기적으로 연결된다. 제어 반도체 칩(120)은 제1 연결 부재(122)에 의하여 기판(100)의 리세스 영역(102) 내에 형성된 제1 배선 패턴(104)과 전기적으로 연결된다. 메모리 반도체 칩(140)은 기판(100)의 제1 표면(101) 상에 실장된다. 다시 말하면, 메모리 반도체 칩(140)은 리세스 영역(102) 내에 실장된 수동 소자(110) 및 제어 반도체 칩(120)을 덮어서 적층되도록 리세스 영역(102) 상에 실장될 수 있다. 메모리 반도체 칩(140)은 제2 연결 부재(142)에 의하여 기판(100) 상에 형성된 제2 배선 패턴(106)과 전기적으로 연결된다. 수동 소자(110)와 제어 반도체 칩(120)은 제1 봉지재(124)에 의하여 봉지되고, 메모리 반도체 칩(140)은 제2 봉지재(144)에 의하여 봉지된다. 선택적으로(optionally), 외부 배선 패턴(108)의 적어도 일부가 노출되도록 기판(100)과 제2 봉지재(144)를 둘러싸는 케이스(150)를 더 포함할 수 있다.
본 발명에 따른 적층형 USB 메모리 장치(10)는, 기판(100)의 리세스 영역(102) 내에 수동 소자(110)와 제어 반도체 칩(120)을 실장함으로써, 그 상을 덮어서 메모리 반도체 칩(140)을 적층할 수 있다. 이에 따라 적층형 USB 메모리 장치(10)의 크기가 감소될 수 있다. 또한, 수동 소자(110), 제어 반도체 칩(120), 또는 이들 모두를 외부 배선 패턴(108) 상에 실장할 수 있고, 이에 따라 적층형 USB 메모리 장치(10)의 크기가 또한 감소될 수 있다.
도 4a 내지 도 4e는 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치(10)의 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 4a를 참조하면, 리세스 영역(102)을 포함하는 기판(100)을 제공한다. 기판(100)은 리세스 영역(102) 내에 형성된 제1 배선 패턴(104), 제1 표면(101)에 형성된 제2 배선 패턴(106), 및 제1 표면(101)과 대향하는 제2 표면(103)에 형성된 외부 배선 패턴(108)을 포함한다.
기판(100)은 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있 으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 기판(100)은 단일층 기판이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함하는 기판일 수 있다. 예를 들어, 기판(100)은 하나의 강성(Rigid) 기판이거나, 복수의 강성 기판이 접착되어 형성되거나, 얇은 가요성 인쇄회로기판과 강성 기판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 기판들, 또는 인쇄회로기판들은 배선 패턴을 각각 포함할 수 있다. 또한, 기판(100)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다. 또한, 기판(100)은, 리세스 영역(102)과는 반전되는 형상을 가지는 몰드(mild)를 이용한 몰딩 방법에 의하여 리세스 영역(102)과 동시에 형성될 수 있다. 또한, 리세스 영역(102)은 기판(100)의 일부 영역을 기계적 가공하거나 화학적 식각하여 형성할 수 있다. 또한, 리세스 영역(102)은 둘 이상의 기판 부재(미도시)를 접착하여 형성할 수 있다. 또한, 리세스 영역(102)은 둘 이상의 복수로 형성될 수 있다.
상술한 바와 같이, 기판(100)의 제1 표면(101)에는 제2 배선 패턴(106)이 형성되고, 제1 표면(101)에 대향하는 제2 표면(103)에는 외부 배선 패턴(108)이 형성된다. 또한, 기판(100)의 리세스 영역(102) 내에는 제1 배선 패턴(104)이 형성된다. 외부 배선 패턴(108)은 외부 장치와 전기적으로 연결된다. 외부 배선 패턴(108)은 도 1의 연결부(16)와 상응할 수 있고, 예를 들어 전원 라인(VBUS), 접지 라인(GND), 및 한 쌍의 데이터 라인들(D+, D-)을 포함할 수 있다. 또한, 도시되지 는 않았으나, 제1 배선 패턴(104), 제2 배선 패턴(106), 및 외부 배선 패턴(108)은 전기적 연결 부재, 예를 들어 도전성 비아들(미도시)에 의하여 서로 전기적으로 연결될 수 있다. 또한, 상술한 바와 같이 기판(100)은 그 내부에 배선 패턴들을 포함하는 다층 기판으로 구성될 수 있고, 제1 배선 패턴(104) 및 제2 배선 패턴(106)은 기판(100)의 내부에 형성된 상기 배선 패턴일 수 있다. 또한, 제1 배선 패턴(104), 제2 배선 패턴(106), 및 외부 배선 패턴(108)은 금속을 포함할 수 있고, 예를 들어 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 루비듐(Ru) 또는 이들의 합금을 포함할 수 있다. 또한, 제1 배선 패턴(104), 제2 배선 패턴(106), 및 외부 배선 패턴(108)은 복수의 층들로 형성될 수 있고, 그 표면에 내산화성이 강한 금속, 예를 들어 금(Au)이 도금된 형태일 수 있다. 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 4b를 참조하면, 기판(100)의 리세스 영역(102)내에 하나 또는 그 이상의 수동 소자들(110) 및 하나 또는 그 이상의 제어 반도체 칩들(120)을 실장한다. 도 4b에 도시된 수동 소자(110)와 제어 반도체 칩(120)의 상대적인 위치나 갯수는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 수동 소자(110)와 제어 반도체 칩(120)은 각각 복수일 수 있고, 리세스 영역(102) 내에서 도 4b에 도시된 바와는 다른 배열로 위치할 수 있다. 또한, 수동 소자(110)와 제어 반도체 칩(120)은 각각 분리된 복수의 리세스 영역(미도시) 내에 각각 실장될 수 있다.
수동 소자(110)는 수동 소자 연결 부재(112)를 통하여 제1 배선 패턴(104)과 전기적으로 연결될 수 있다. 수동 소자 연결 부재(112)는 예를 들어 솔더 또는 납 땜일 수 있다. 수동 소자(110)는 저항 소자, 인덕터 소자, 캐패시터 소자, 또는 스위치 소자일 수 있으며, 본 발명은 이에 한정되는 것은 아니다.
제어 반도체 칩(120)은 제1 연결 부재(122)를 통하여 제1 배선 패턴(104)과 전기적으로 연결될 수 있다. 제1 연결 부재(122)는 기판(100)의 리세스 영역(102) 영역으로부터 돌출되지 않는 높이를 가지는 것이 바람직하다. 제어 반도체 칩(120)은 액상 접착제 또는 접착 테이프와 같은 접착 부재(미도시)에 의하여 기판(100)의 리세스 영역(102) 내에 부착될 수 있다. 제어 반도체 칩(120)은 도 1의 제어부(14)에 상응할 수 있고, 적층형 USB 메모리 장치(10)와 호스트(20) 사이의 통신을 제어하고, 또한 메모리 반도체 칩(140)에 데이터를 프로그램, 독취, 및 소거하는 동작을 제어할 수 있다. 또한, 제어 반도체 칩(120)은 반도체 다이(die)이거나 또는 반도체 패키지일 수 있다.
제1 연결 부재(122)는 본딩 와이어일 수 있고, 상기 본딩 와이어는 금, 은, 구리, 알루미늄, 또는 이들의 합금일 수 있다. 상기 본딩 와이어는 통상의 포워드 폴디드 루프 모드(Forward Folded Loop Mode) 또는 리버스 루프 모드(Reverse Loop Mode) 방식으로 형성할 수 있다. 또한, 제1 연결 부재(122)는 본딩 와이어로 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 제1 연결 부재(122)는, 솔더볼, 플립칩(flip-chip) 본딩 부재, 범프, 전도성 비아(via) 또는 이들의 조합일 수 있다. 제1 연결 부재(122)의 다른 실시예에 대하여는 하기에 상세하게 설명하기로 한다.
도 4c를 참조하면, 리세스 영역(102)을 매립하는 제1 봉지재(124)를 형성한 다. 제1 봉지재(124)는 수동 소자(110)와 제어 반도체 칩(120)을 봉지한다. 제1 봉지재(124)는 수동 소자(110), 제어 반도체 칩(120), 수동 소자 연결 부재(112), 및 제1 연결 부재(122)를 외부 환경으로부터 보호할 수 있다. 수동 소자(110), 제어 반도체 칩(120), 및 제1 연결 부재(122)는 제1 봉지재(124)로부터 돌출되지 않는 것이 바람직하다. 제1 봉지재(124)는 엔캡슐런트(encapsulant) 물질일 수 있고, 예를 들어 에폭시 수지 또는 실리콘 수지일 수 있으며, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 상술한 제1 봉지재(124)의 형성은 선택적(optionally)이며, 형성 단계를 생략할 수 있고, 하기의 제2 봉지재(144)와 동시에 형성될 수 있다.
도 4d를 참조하면, 기판(100)의 제1 표면(101) 상에 하나 또는 그 이상의 메모리 반도체 칩(140)을 실장한다. 메모리 반도체 칩(140)은 수동 소자(110)와 제어 반도체 칩(120)이 실장된 리세스 영역(102) 상을 덮어서 적층되도록 위치하고, 이에 따라 수동 소자(110)와 제어 반도체 칩(120) 중 적어도 어느 하나를 덮어서 적층되도록 위치할 수 있다. 메모리 반도체 칩(140)은 제2 연결 부재(142)를 통하여 제2 배선 패턴(106)과 전기적으로 연결될 수 있다. 메모리 반도체 칩(140)은 액상 접착제 또는 접착 테이프와 같은 접착 부재(미도시)에 의하여 기판(100)의 제1 표면 상에 부착될 수 있다. 메모리 반도체 칩(140)은 도 1의 메모리부(12)에 상응할 수 있고, 데이터를 저장할 수 있는 저장 장치로서, NAND 플래시 메모리, PRAM(Phase-change random access memory), RRAM(Resistive RAM), FeRAM(Ferroelectric RAM), 또는 MRAM(Magnetic RAM) 과 같은 비휘발성 메모리일 수 있다. 또한, 하나 또는 그 이상의 메모리 반도체 칩들(140)은 그 크기가 서로 동일하거나 다를 수 있다. 또한, 메모리 반도체 칩(140)은 반도체 다이(die)이거나 또는 반도체 패키지일 수 있다. 도면에 도시된 메모리 반도체 칩(140)의 종류, 갯수, 크기, 적층 방법, 및 적층 모양 등은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
제2 연결 부재(142)는 본딩 와이어일 수 있고, 상기 본딩 와이어는 금, 은, 구리, 알루미늄, 또는 이들의 합금일 수 있다. 도면에서는 제2 연결 부재(142)가 본딩 와이어로 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 제2 연결 부재(142)는 솔더볼, 플립칩 본딩 부재, 범프, 또는 전도성 비아일 수 있다. 제2 연결 부재(142)의 다른 실시예에 대하여는 하기에 상세하게 설명하기로 한다.
도 4e를 참조하면, 메모리 반도체 칩(140)을 봉지하는 제2 봉지재(144)를 형성한다. 메모리 반도체 칩(140) 및 제2 연결 부재(142)는 제2 봉지재(144)로부터 돌출되지 않을 수 있다. 제2 봉지재(144)는 엔캡슐런트(encapsulant) 물질일 수 있고, 예를 들어 에폭시 수지 또는 실리콘 수지일 수 있으며, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 제2 봉지재(144)는 기판(100), 메모리 반도체 칩(140), 및 제2 연결 부재(142)를 외부 환경으로부터 보호할 수 있다. 제1 봉지재(124)와 제2 봉지재(144)는 동일한 물질이거나 또는 다른 물질일 수 있다. 또한, 제1 봉지재(124)를 형성하지 않은 경우에, 제2 봉지재(144)를 이용하여 리세스 영역(102)을 또한 매립할 수 있고, 이에 따라 수동 소자(110)와 제어 반도체 칩(120)을 메모리 반도체 칩(140)과 함께 봉지할 수 있다. 결과적으로, 기판(100)과 제2 봉지재(144)의 높이의 합은 도 1의 연결부(16)의 높이와 동일하며, 따라서 연결부(16)가 접속되도록 호스트(20)에 형성된 리셉터클(미도시)에 삽입될 수 있는 크기일 수 있다.
이어서, 외부 배선 패턴(108)의 적어도 일부가 노출되도록 기판(100)과 제2 봉지재(144)를 둘러싸는 케이스(150, case)를 형성하여, 도 3의 적층형 USB 메모리 장치(10)를 완성한다. 케이스(150)는 금속이나 폴리머를 포함할 수 있으며, 외부 환경으로부터 적층형 USB 메모리 장치(10)를 보호할 수 있고, 경우에 따라서는 케이스(150)의 적어도 그 일부가 생략될 수 있다.
도 5 내지 도 7은 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치(10a, 10b, 10c)를 도시하는 단면도이다. 본 실시예의 간결하고 명확한 설명을 위하여, 상술한 실시예와 중복되는 부분의 설명은 생략하기로 한다.
도 5를 참조하면, 적층형 USB 메모리 장치(10a)는, 도 3의 적층형 USB 메모리 장치(10)와 비교하여, 제1 연결 부재(122a)와 제2 연결 부재(142a)로서 솔더볼을 포함한다. 이에 따라, 제어 반도체 칩(120)은 솔더볼인 제1 연결 부재(122a)에 의하여 제1 배선 패턴(104)과 전기적으로 연결된다. 또한, 메모리 반도체 칩(140)은 솔더볼인 제2 연결 부재(142a)에 의하여 제2 배선 패턴(106)과 전기적으로 연결된다. 또한, 메모리 반도체 칩들(140)은 서로에 대하여 솔더볼인 제3 연결 부재(143a)에 의하여 전기적으로 연결될 수 있다.
도 6을 참조하면, 적층형 USB 메모리 장치(10b)는, 도 3의 적층형 USB 메모 리 장치(10)와 비교하여, 제1 연결 부재(122b)와 제2 연결 부재(142b)로서 플립칩 본딩 부재를 포함한다. 이에 따라, 제어 반도체 칩(120)은 플립칩 본딩 부재인 제1 연결 부재(122b)에 의하여 제1 배선 패턴(104)과 전기적으로 연결된다. 또한, 메모리 반도체 칩(140)은 플립칩 본딩 부재인 제2 연결 부재(142a)에 의하여 제2 배선 패턴(106)과 전기적으로 연결된다. 또한, 메모리 반도체 칩들(140)은 서로에 대하여 전도성 비아인 제3 연결 부재(143b)에 의하여 전기적으로 연결될 수 있다.
도 7을 참조하면, 적층형 USB 메모리 장치(10c)는, 도 3의 적층형 USB 메모리 장치(10)와 비교하여, 복수의 기판 부재(109a, 109b, 109c)가 서로 결합되어 형성된 기판(100c)을 포함한다. 복수의 기판 부재(109a, 109b, 109c)는 서로 부착됨으로써 리세스 영역(102c)을 형성할 수 있다. 또한, 중단 기판 부재(109b)에는 제1 배선 패턴(104c)이 선택적으로 형성될 수 있고, 제어 반도체 칩(120)이 중단 기판 부재(109b) 상에 실장되어 제1 배선 패턴(104c)과 전기적으로 연결될 수 있다.
도 3, 도 5 내지 도 7를 참조하여 상술한 기술적 특징들은 서로 조합되어 적용할 수 있음은 이해할 수 있다. 예를 들어, 제1 연결 부재(122, 122a, 122b), 및 제2 연결 부재(142, 142a, 142b)는 예시적이며, 본 발명은 이에 한정되는 것은 아니고, 본 기술분야에 알려진 모든 종류의 전도성 연결 부재를 포함할 수 있다. 또한, 제1 연결 부재(122, 122a, 122b) 및 제2 연결 부재(142, 142a, 142b) 각각은 본딩 와이어, 솔더볼, 범프, 또는 플립칩 본딩 부재를 조합하여 포함할 수 있고, 이와 더불어 제3 연결 부재(143a, 143b)로서 본딩 와이어, 솔더볼, 범프, 또는 전 도성 비아를 조합하여 포함할 수 있다. 예를 들어, 본 발명에 따른 적층형 USB 메모리 장치는 도 3에 도시된 상기 본딩 와이어가 상기 제1 연결 부재이고, 도 5에 도시된 상기 솔더볼 또는 도 6에 도시된 상기 플립칩 본딩 부재가 상기 제2 연결 부재일 수 있다. 또한, 이 경우에, 상기 제3 연결 부재가 상기 솔더볼 또는 상기 전도성 비아일 수 있다. 또한, 도 7에 도시된 다층 구조의 기판(100c)이 상술한 실시예들과 조합하여 형성할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 은 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치와 호스트의 연결 관계를 개략적으로 도시하는 블록도이다.
도 2는 도 1의 연결부를 도시하는 개략도이다.
도 3은 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치를 도시하는 단면도이다.
도 4a 내지 도 4e는 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치의 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 5 내지 도 7은 본 발명의 일부 실시예들에 따른 적층형 USB 메모리 장치를 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 10a, 10b, 10c: 적층형 USB 메모리 장치, 100: 기판,
102, 102c: 리세스 영역, 104, 104c: 제1 배선 패턴, 106: 제2 배선 패턴,
108: 외부 배선 패턴, 110: 수동 소자, 112: 수동 소자 연결 부재,
120: 제어 반도체 칩, 122, 122a, 122b: 제1 연결 부재, 124: 제1 봉지재,
140: 메모리 반도체 칩, 142, 142a, 142b: 제2 연결 부재,
143a, 143b: 제3 연결 부재, 144: 제2 봉지재, 150: 케이스

Claims (20)

  1. 리세스 영역을 포함하는 기판;
    상기 리세스 영역 내에 실장된 하나 또는 그 이상의 수동 소자들;
    상기 리세스 영역 내에 실장된 하나 또는 그 이상의 제어 반도체 칩들;
    상기 리세스 영역을 매립하여 상기 수동 소자들 및 상기 제어 반도체 칩들을 덮는 제1 봉지재;
    상기 기판의 제1 표면 상에, 상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 덮어서 적층되도록 실장된 하나 또는 그 이상의 반도체 메모리 칩들; 및
    상기 기판의 상기 제1 표면과 대향하는 제2 표면에 형성된 외부 배선 패턴;
    을 포함하는 적층형 USB 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하나 또는 그 이상의 반도체 메모리 칩들을 봉지하는 제2 봉지재;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 리세스 영역은 그 내에 형성된 제1 배선 패턴을 더 포함하고,
    상기 하나 또는 그 이상의 제어 반도체 칩들은 상기 제1 배선 패턴과 제1 연결 부재를 통하여 전기적으로 연결된 것을 특징으로 하는 적층형 USB 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 연결 부재는 본딩 와이어, 솔더볼, 플립칩(flip-chip) 본딩 부재, 범프, 또는 전도성 비아(via)를 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제1 연결부재는 상기 리세스 영역으로부터 돌출되지 않는 높이를 가지는 것을 특징으로 하는 적층형 USB 메모리 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 상기 제1 표면에 형성된 제2 배선 패턴을 더 포함하고,
    상기 하나 또는 그 이상의 반도체 메모리 칩들은 상기 제2 배선 패턴과 제2 연결 부재를 통하여 전기적으로 연결된 것을 특징으로 하는 적층형 USB 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 연결 부재는 본딩 와이어, 솔더볼, 플립칩(flip-chip) 본딩 부재, 범프, 또는 전도성 비아(via)를 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 복수의 리세스 영역들을 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치.
  9. 제 8 항에 있어서,
    상기 하나 또는 그 이상의 수동 소자들 및 상기 하나 또는 그 이상의 제어 반도체 칩들은 상기 복수의 리세스 영역들 중에 서로 다른 리세스 영역 내에 각각 실장되는 것을 특징으로 하는 적층형 USB 메모리 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 다층 구조를 가지는 것을 특징으로 하는 적층형 USB 메모리 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 에폭시 수지, 폴리이미드 수지, BT(비스말레마이드 트리아진) 수지, FR-4(강화유리섬유), 세라믹, 실리콘, 또는 유리를 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 하나 또는 그 이상의 메모리 반도체 칩은 반도체 다이(die) 또는 반도 체 패키지인 것을 특징으로 하는 적층형 USB 메모리 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 하나 또는 그 이상의 메모리 반도체 칩은 NAND 플래시 메모리, PRAM(Phase-change random access memory), RRAM(Resistive RAM), FeRAM(Ferroelectric RAM), 또는 MRAM(Magnetic RAM)인 것을 특징으로 하는 적층형 USB 메모리 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 배선 패턴을 노출하도록 상기 기판을 둘러싸는 케이스;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치.
  15. 리세스 영역 및 외부 배선 패턴을 포함하는 기판을 제공하는 단계;
    상기 리세스 영역 내에 하나 또는 그 이상의 수동 소자들, 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 실장하는 단계;
    상기 리세스 영역을 제1 봉지재로 매립하여 하나 또는 그 이상의 수동 소자들 및 하나 또는 그 이상의 제어 반도체 칩들을 덮는 단계; 및
    상기 기판의 제1 표면 상에, 상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 덮어서 적층되도록 나 또는 그 이상의 메모리 반도체 칩을 실장하는 단계;
    를 포함하는 적층형 USB 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 하나 또는 그 이상의 메모리 반도체 칩을 제2 봉지재를 이용하여 봉지하는 단계;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치의 제조 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 기판을 제공하는 단계는,
    상기 기판의 일부 영역을 기계적 가공하거나 또는 화학적 식각하여 상기 리세스 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치의 제조 방법.
  18. 제 15 항 또는 제 16 항에 있어서,
    상기 기판을 제공하는 단계는,
    상기 리세스 영역이 형성되도록 가공된 복수의 기판 부재들을 접착하는 단계;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치의 제조 방법.
  19. 제 15 항 또는 제 16 항에 있어서,
    상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 실장하는 단계는,
    상기 하나 또는 그 이상의 수동 소자들, 상기 하나 또는 그 이상의 제어 반도체 칩들, 또는 이들 모두를 상기 리세스 영역에 형성된 제1 배선 패턴과 전기적으로 연결하는 단계;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치의 제조 방법.
  20. 제 15 항 또는 제 16 항에 있어서,
    상기 하나 또는 그 이상의 메모리 반도체 칩들을 실장하는 단계는,
    상기 하나 또는 그 이상의 메모리 반도체 칩들을 상기 기판에 형성된 제2 배선 패턴과 전기적으로 연결하는 단계;
    를 더 포함하는 것을 특징으로 하는 적층형 USB 메모리 장치의 제조 방법.
KR1020090082575A 2009-09-02 2009-09-02 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법 KR101061359B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090082575A KR101061359B1 (ko) 2009-09-02 2009-09-02 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법
US12/874,019 US20110051352A1 (en) 2009-09-02 2010-09-01 Stacking-Type USB Memory Device And Method Of Fabricating The Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090082575A KR101061359B1 (ko) 2009-09-02 2009-09-02 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110024539A KR20110024539A (ko) 2011-03-09
KR101061359B1 true KR101061359B1 (ko) 2011-09-01

Family

ID=43932356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090082575A KR101061359B1 (ko) 2009-09-02 2009-09-02 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101061359B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318319A (ja) * 2002-04-23 2003-11-07 Kyocera Corp 高周波モジュール
KR100851048B1 (ko) * 2007-03-02 2008-08-12 하나 마이크론(주) Ｕｓｂ 메모리 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318319A (ja) * 2002-04-23 2003-11-07 Kyocera Corp 高周波モジュール
KR100851048B1 (ko) * 2007-03-02 2008-08-12 하나 마이크론(주) Ｕｓｂ 메모리 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20110024539A (ko) 2011-03-09

Similar Documents

Publication Publication Date Title
US9349713B2 (en) Semiconductor package stack structure having interposer substrate
KR20110041313A (ko) 적층형 고상 드라이브 및 그 제조 방법
KR100752461B1 (ko) 개선된 ｕｓｂ 메모리 저장 장치
US8698300B2 (en) Chip-stacked semiconductor package
US20060118641A1 (en) Semiconductor device and method of manufacturing the same
US9991245B2 (en) Semiconductor packages with heat dissipation layers and pillars and methods for fabricating the same
US9356002B2 (en) Semiconductor package and method for manufacturing the same
US10008488B2 (en) Semiconductor module adapted to be inserted into connector of external device
KR20150025633A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR20140080136A (ko) 반도체 패키지
KR20150053484A (ko) 반도체 패키지 및 그 제조 방법
US20110051352A1 (en) Stacking-Type USB Memory Device And Method Of Fabricating The Same
US9171819B2 (en) Semiconductor package
US8169066B2 (en) Semiconductor package
US20080156884A1 (en) Memory card having double contact pads and method for manufacturing the same
US20140374901A1 (en) Semiconductor package and method of fabricating the same
KR101060730B1 (ko) 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법
US20190237398A1 (en) Semiconductor packages
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101080386B1 (ko) 태양 충전형 ｕｓｂ 메모리 장치
KR101061359B1 (ko) 적층형 ｕｓｂ 메모리 장치 및 그 제조 방법
EP2426624A1 (en) A USB device structure
US9236337B2 (en) Semiconductor package including a substrate having a vent hole
US20150137389A1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150729

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170718

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee