KR101028867B1 - 회로 내의 구조의 측정치를 획득하기 위한 산란계측법의 사용 - Google Patents

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Abstract

반도체 제조 공정을 모니터 및 제어하기 위한 시스템 및 방법이 개시된다. 웨이퍼가 반도체 제조 공정에서 공정됨에 따라 상기 웨이퍼상에 생성되는 회로 내의 반복적인 구조들이 산란계측 기반 기법에 따라 측정된다. 상기 제조 공정에 적용되는 하나 이상의 제조 컴포넌트들 및/또는 상기 제조 컴포넌트들과 관련된 동작 파라미터들을 선택적으로 조정하기 위해서 사용될 수 있는 피드 포워드 및/또는 피드백 제어 데이터를 생성하도록 상기 측정이 사용될 수 있다. 추가적으로, 예를 들면 상기 측정들은 비용대 편익비 분석에 기반하여 상기 웨이퍼 또는 상기 웨이퍼의 부분들을 폐기할지 여부를 결정하는데 사용될 수 있다. 상기 회로내의 구조를 직접적으로 측정하는 것은 테스트 격자들이 상기 웨이퍼내에 형성될 필요가 없기 때문에 값비싼 칩 자산의 낭비를 감소시킬 수 있고, 그리고 또한 실제적으로 칩 성능 결과에 영향을 주는 요소들에 대한 제어를 가능하게 한다.

Description

회로 내의 구조의 측정치를 획득하기 위한 산란계측법의 사용{USING SCATTEROMETRY TO OBTAIN MEASUREMENTS OF IN CIRCUIT STRUCTURES}
본 발명은 일반적으로 반도체 제조 공정을 모니터링 및/또는 제어하는 것에 관련된 것으로, 더욱 상세히는 제조 공정 동안 형성되는 회로 내의 구조의 측정치를 획득하고, 상기 측정치에 응답하여 제조 공정을 제어하는 시스템 및 방법에 관한 것이다.
반도체 산업에서, 고 밀도 디바이스에 대한 트렌드(trend)가 지속되고 있다. 이러한 고 밀도를 달성하기 위해서, 반도체 웨이퍼상의 크기를 축소하려는 노력(예로, 서브마이크론 레벨에서의)이 지속되고 있다. 그러한 고 밀도 디바이스 패키징을 달성하기 위해서는, 더욱 작은 피쳐(feature) 및 구조의 크기가 웨이퍼의 작은 사각형 부분(일반적으로 다이로 알려짐)에 형성된 집적 회로(Intergrated Circuit, IC)에서 요구된다. 이는 상호연결 배선의 폭과 간격, 콘택 홀의 간격 및 지름, 다양한 구조의 코너와 가장자리와 같은 표면 형상, 그리고 다른 피쳐(feature)의 표면 형상을 포함한다. 디바이스 크기를 축소하기 위해서는, 제조 공정의 더욱 정밀한 제어가 요구된다. 회로 구조들의 치수 및 회로 구조들 사이의 치수는 임계 치수(Critical Dimension, CD)로 나타낼 수 있다. CD를 줄이고 그리고 더욱 정밀한 CD를 재현하는 것은 축소된 회로 구조 및 증가된 패키징 밀도를 통하여 고 밀도 디바이스를 얻는 것을 용이하게 한다.
집적 회로의 수백개의 카피들이 하나의 웨이퍼상에, 더욱 상세히는 웨이퍼의 각각 다이상에 형성되는 동안, 반도체 또는 IC 제조 공정은 일반적으로 100개 이상의 단계들(예컨대, 노광, 베이킹(baking), 현상 등등)을 포함한다. 이러한 많은 단계들에서, 바람직한 회로 구조 또는 소자를 형성하기 위해 특정 위치에서 재료가 기존의 층에 오버레이(overlay)되거나 또는 기존 층으로부터 제거된다. 일반적으로, 반도체 제조 공정 기판 상에 그리고 기판 내에 다수의 패턴층을 생성하는 단계를 포함하는바, 이는 궁극적으로 완전한 집적 회로를 형성한다. 이러한 적층(layering) 공정은 반도체 웨이퍼 표면 내에 그리고 위에 활성 영역을 전기적으로 생성한다. 그러한 전기적 활성 영역의 층-대-층 정렬 및 격리는 웨이퍼 상에 형성될 수 있는 구조의 정확도에 영향을 준다. 만약 상기 층들이 허용 오차내로 정렬되지 않는다면, 오버레이(overlay) 에러가 전기적 활성 영역의 성능을 상쇄시키고, 칩 신뢰성에 악영향을 끼치게 된다.
하기에는 본 발명의 특정 실시예들에 대한 기초적인 이해를 돕고자, 본 발명의 간략한 개요가 제시된다. 본 개요는 본 발명의 전반적인 개요는 아니다. 이는 본 발명의 핵심 또는 중요한 요소들을 인식시키고자 함도 아니고, 또한 본 발명의 범위를 한정하기 위함도 아니다. 대신에 하기에 제시될 더욱 세부적인 설명에 대한 서두로서 간략한 형태로 본 발명의 일부 개념들을 제시하려는데 그 목적이 있다.
본 발명의 하나 이상의 양상에 따르면, 반도체 제조 공정 동안에 웨이퍼 상에서 형성된 회로 내의 반복적인 구조에 대한 측정은, 산란계측(scatterometry) 기반의 기법을 사용하는 시스템에 의해 수행된다. 상기 측정은 바람직한 결과(허용 오차내의 임계 치수 및/또는 오버레이의 경감)를 얻으려 함에 있어서, 하나 이상의 제조 컴포넌트 및/또는 제조 컴포넌트들과 관련된 동작 파라미터를 선택적으로 조정하는데 이용될 수 있는 피드 포워드(feed forward) 그리고/또는 피드백(feedback) 제어 데이터를 생성하기 위해 이용될 수 있다. 추가적으로, 상기 측정치는 예를 들면, 비용대 편익비 분석에 기반해서 웨이퍼 또는 그것의 부분들을 폐기할지 여부를 결정하는데 사용될 수 있다. 회로 내의 구조를 직접적으로 측정하는 것은 테스트 격자(test grating) 구조를 웨이퍼내에 형성할 필요가 없게 되기 때문에 값비싼 칩 면적의 낭비를 줄일 수 있다.
더욱 상세히는, 본 발명의 일 양상에 따르면, 반도체 제조 공정과 관련된 반복적인 패턴과 관련된 균일성에서 이점을 얻을 수 있다. 제조 공정에서 특히 특징적인 이전의 기술은 다중-레벨 검사 및 결함 탐지를 제공한다. 예상된 반복적인 패턴의 관점에서 불규칙성을 찾기 위해, 세부적인 디바이스별 검사를 수행하는 것보다, 본 발명의 상기 양상이 제공하는 상위 레벨 검사를 수행하는 것이 낫다. 만약 불규칙성이 탐지되면 최종 레벨 검사가 그 불규칙성 지점에서 수행될 수 있다. 따라서, 더욱 빠른 검사가 웨이퍼의 그러한 부분에 대해 수행될 수 있다. 전술한 목적 및 관련 목적을 수행하기 위해, 본 발명의 특정한 예시적인 양상이 다음의 설명 및 첨부된 도면과 관련하여 하기에 기술된다. 그러나 이러한 양상들은 본 발명의 하나 이상의 원리들이 이용되는 다양한 방법에 대한 예시적인 것들이며, 본 발명은 이러한 모든 양상 및 균등물도 포괄한다. 본 발명의 다른 이점들 및 신규한 특징들은 하기의 도면 및 도면에 대한 설명을 참고함으로써 분명해질 것이다.
도 1은 본 발명의 하나 이상의 양상에 따른 반도체 제조 공정을 모니터링 및 제어하는 시스템을 상위 레벨로 도시한 개략 블록도이다.
도 2는 웨이퍼의 평면도 및 웨이퍼에 반도체 제조 공정이 실시됨에 따라 웨이퍼 상에 형성된 회로 내의 반복적인 구조의 확대도이다.
도 3은 본 발명의 하나 이상의 양상에 따른 반도체 제조 공정을 모니터링 및 제어함에 있어서 측정될 수 있는 회로 내의 다른 반복적인 구조의 예가 형성된 웨이퍼의 부분의 사시도이다.
도 4는 본 발명의 하나 이상의 양상에 따른 반도체 제조 공정을 마친 웨이퍼의 진행 상황을 모니터링하는데 효율적인 시스템의 부분을 도시한다.
도 5는 본 발명의 하나 이상의 양상에 따른 반도체 제조 공정을 모니터링 및 제어하기 위한 시스템을 도시한다.
도 6은 본 발명의 하나 이상의 양상에 따른 반도체 제조 공정을 모니터링 및 제어하기 위한 다른 시스템을 도시한다.
도 7은 본 발명의 하나 이상의 양상에 따른 격자 무늬로 맵된(grid-mapped) 웨이퍼의 사시도이다.
도 8은 본 발명의 하나 이상의 양상에 따른 격자 무늬로 맵된 위치에서 취해질 측정치들의 플롯(plot)을 도시한다.
도 9는 본 발명의 하나 이상의 양상에 따른 웨이퍼 상의 개별적인 격자 무늬로 맵된 위치에서 취해진 측정치들에 대응하여 엔트리(entry)들을 포함하는 테이블을 도시한다.
도 10은 본 발명의 하나 이상의 양상에 따른 IC 제조 공정을 모니터링 및 제어하기 위한 방법을 도시하는 플로우 도(flow diagram)이다.
도 11은 본 발명의 하나 이상의 양상에 따른 실시에 적합한 예시적인 산란계측(scatterometry) 시스템을 도시한다.
도 12는 본 발명의 하나 이상의 양상에 따른 표면에서 반사되는 입사 광을 나타내는 개략 사시도이다.
도 13은 본 발명의 하나 이상의 양상에 따른 표면에서 반사되는 입사 광을 나태내는 다른 개략 사시도이다.
도 14는 본 발명의 하나 이상의 양상에 따른 입사 광이 표면에 비추어질 때 생성되는 복합 반사 및 굴절광을 도시한다.
도 15는 본 발명의 하나 이상의 양상에 따른 입사광이 표면에 비추어질 때 생성되는 다른 복합 반사 및 굴절광을 도시한다.
도 16은 본 발명의 하나 이상의 양상에 따른 입사 광이 표면에 비추어질 때 생성되는 또 다른 복합 반사 및 굴절광을 도시한다.
도 17은 본 발명의 하나 이상의 양상에 따른 입사광이 표면에 비추어질 때 생성되는 복합 반사 및 굴절광으로부터 기록된 신호들의 위상 및/또는 세기를 도시한다.
본 발명은 도면에 대한 참조를 통하여 서술되며, 여기서 명세서 전반에 참조 번호가 구성 요소들을 나타내기 위해 사용된다. 설명을 위한 하기의 설명에서, 본 발명의 완벽한 이해를 제공하고자 많은 상세한 설명이 제시된다. 그러나 당업자에게는 이러한 상세한 설명보다 낮은 정도로도 본 발명의 하나 이상의 양상들을 실시할 수 있다. 다른 예들에서, 공지된 구조와 디바이스들이 본 발명의 하나 이상의 양상들의 설명을 용이하게 하기 위해 블록도 형태로 제시된다.
하기에 사용되는 용어 "컴포넌트(component)"는 컴퓨터 관련 엔티티(entity)들, 하드웨어, 하드웨어와 소프트웨어의 결합, 소프트웨어, 또는 실행되는 소프트웨어를 포함한다. 예를 들면, 컴포넌트는 프로세서로 실행되는 프로세스, 프로세서, 오브젝트(object), 실행 가능 형식, 실행 스레드(thread), 프로그램, 그리고 컴퓨터들일 수 있다. 예를 들면, 서버상에서 실행되는 어플리케이션과 상기 서버 모두가 컴포넌트일 수 있다. 다른 예로서, 스텝퍼(stepper)와 이 스테퍼를 제어하는 프로세스 모두가 컴포넌트일 수 있다.
본 발명의 여러 양상들은 구속받지않는 최적화 및/또는 에러 비용의 최소화를 용이하게 하는 관련 기술을 사용할 수 있음이 이해될 것이다. 따라서, 비선형 트레이닝 시스템/방법론들(non-linear training systems/methodologies)(예컨데, 역 전파(back propagation), 베이지안(Bayesian), 퍼지(fuzzy) 집합, 비선형 귀환이나, 혹은 전문가 시스템(expert system), 세라벨라 모델 연산 컴퓨터(CMACS : cerebella model arithmetic computer), 래디얼 기반 함수 (radial basis functions), 유방향 검색 네트워크(directed search networks) 및 기능 링크 네트워크(function link networks)의 혼성(mixture)을 포함하는 다른 뉴럴 네트워킹 패러다임들(neural networking paradigms)이 활용될 수 있다.
도 1은 본 발명의 하나 이상의 양상에 따른 집적 회로(IC) 제조 공정을 모니터링 및 제어하기 위한 시스템(100)을 도시한다. 이 시스템(100)은 제어 시스템(102), 공정의 제조 컴포넌트들(104), 측정 시스템(106), 상기 제조 공정에서 공정되는 웨이퍼(108)를 포함한다. 많은 반도체 제조 환경에서 일반적인 것처럼, 회로 내의 하나 이상의 반복적인 구조(110)들이 제조 공정 동안 웨이퍼(108)상에 형성된다. 상기 제어 시스템(102)은 상기 측정 시스템에 의해 측정된 기록에 따라 제조 공정을 조정하기 위해서 측정 시스템(106) 및 제조 컴포넌트(104)에 연결된다. 특히, 상기 제어 시스템(102)은 하나 이상의 제조 컴포넌트들(104)들 및/또는 그것과 관련된 동작 파라미터를 상기 측정 시스템(106)에 의해서 획득된 정보로부터 발생되는 피드 포워드 및/또는 피드백 제어를 통해 제어한다. 본 발명은 특정 품질 보장 및 모니터링 방법에 관계된 종래의 격자 구조(grating structure) 대신에 반복적인 디바이스 구조를 사용한다.
예를 들면, 상기 측정 시스템(106)은 제조 공정 동안 웨이퍼내에 형성되는 반복적인 회로 구조들의 하나 이상의 양상들(예컨데, 임계 치수 및/또는 오버레이를 측정하기 위한 산란계측(scatterometry) 시스템(도시되지 않음)을 포함할 수 있다. 상기 회로 구조들은 자체적으로 측정되기 때문에, 요구되는 다수의 테스트 격자들이 줄어들거나 혹은 일부의 경우에는 웨이퍼 내에/위에 형성되는 것으로부터 제거될 수 있으므로 값비싼 칩 면적의 낭비가 감소될 수 있다. 일반적으로 테스트 격자들은 제조 공정에 대한 일반화된 정보를 단순히 계산하는데 반해서, 상기 측정치들은 디바이스 성능에 실질적으로 영향을 미치는 구조들에 대한 정보를 계산한다. 또한, 테스트 격자를 사용하지 않기 때문에, 웨이퍼 내에(예컨데, 일반적으로는 웨이퍼 내부의 스크라이브 라인(scribe line) 내에) 테스트 격자를 형성하는데에 필요한 시간과 장비의 요구들을 경감할 수 있다. 따라서 상기 측정치들은 제조 공정을 모니터링 및 제어하는데 사용될 수 있으며, 제조 공정에 요구되는 칩 면적의 총량, 시간, 그리고 장비의 사용을 경감시킬 수 있다.
다양한 제조 컴포넌트 및 이와 관련된 동작 파라미터들중 어느 것이든지 상기 측정 시스템(106)에 의해 측정된 기록에 기초하여 상기 제어 시스템(102)에 의해 선택적으로 채택될 수 있다. 이는, 예를 들면, 공정과 관련된 온도, 공정과 관련된 압력, 공정내에 응축된 가스 및 화학 물질, 가스의 조성, 공정내의 화학 물질 및/또는 다른 요소들, 가스의 유동율, 공정내의 화학 물질 및/또는 다른 요소의 유량, 공정과 관련된 시간 파라미터, 공정과 관련된 여기 전압들을 포함하지만, 이에 한정되는 것은 아니다. 추가적인 예를 들자면, 매우 근접되게 이격된 작은 피쳐들을 구비한 집적회로(IC)들을 현상하는데에 이용되는 고 해상도 포토리소그래픽(photolithographic) 컴포넌트에 관련된 파라미터들이, 바람직한 결과를 달성하기 위해서 사용될 수 있다. 일반적으로, 리소그래픽(lithographic)은 다양한 매체 사이에서 패턴을 전사하기 위한 공정을 지칭하며, 반도체 공정에서 실리콘 박편, 즉 웨이퍼는, 방사선-감응막(radiation-sensitive film), 즉 포토레지스트로 균일하게 코팅된다. 상기 포토레지스트 성분 내의 임의의 용매를 증발시키기 위해, 그리고 포토레지스트 코팅을 기판 위에 고정시키기 위해, 포토레지스트가 코팅된 기판이 베이킹된다. 노광 소스(광, x-ray, 또는 전자 빔 등)가 특정 패턴을 형성하기 위해 중간 마스터 템플릿를 통하여 선택된 막 표면 영역을 조명한다. 상기 리소그패픽 코팅은 일반적으로 대상 패턴의 투사된 이미지를 수신하기 위해 적용되는 방사선-감광 코팅이다. 일단 상기 중간 마스터 템플릿으로부터 이미지가 상기 포트레지스트위에 투사되면, 그곳에 지울수 없게 형성된다.
포토리소그래피 공정 동안에 상기 포토레지스트층 위에 투사된 광은, 상기 층의 성질(예컨대, 가용성)을 변화시키므로, 후속 공정 단계에서 다른 부분들(예컨데, 포토레지스트의 타입에 따라, 조사된 또는 조사되지 않은 부분)이 조작될 수 있다. 예를 들면, 음화(negative) 포트레지스트 영역은 노광 소스에 의해 조사될 때 불용성이 되므로, 후속 현상 단계 동안에 포토레지스트에 용매를 가하면, 포토레지스트의 조사되지 않은 영역만이 제거된다. 따라서, 음화 포토레지스트 층에 형성된 패턴은 템플릿의 불투명한 영역에 의해 정의된 패턴의 음화이다. 대조적으로, 양화(positive) 포토레지스트의 경우, 포토레지스트의 조사된 영역은 가용성이 되므로, 현상(development) 동안에 용매를 가함으로써 제거된다. 따라서, 양화 포토레지스트에서 형성된 패턴은 상기 템플릿 상에서 불투명한 영역의 양화 이미지이다. 따라서 포토레지스트가 조명에 노광된 정도(예컨데, 시간, 강도)를 제어하는 것은 패턴 전사의 충실도 및 결과적인 회로 구조에 영향을 미친다. 예를 들면, 과노광(overexposure)은 바람직한 깊이보다 더 깊게 피쳐를 생성하고, 반면에 부족 노광(underexposure)는 바람직한 깊이보다 너 얕게 피쳐를 생성한다. 본 발명에서는, 반복적인 구조의 형성을 부분적으로 모니터링하는 것을 통해, 반도체 제조 공정의 다양한 양상들을 보다 용이하게 조절할 수 있게 되므로, 원하는 결과를 얻을 수 있다.
또한, 웨이퍼 상에 이미지를 전사하기 위해 사용되는 조명의 타입은 임계 치수 및 패턴 전사에 영향을 주도록 제어될 수 있다. 예를 들면, 피쳐 사이즈들이 점점 더 작아지게 되면, 이용되는 광 방사선의 파장 때문에 한계에 다다르게 된다. 따라서, 방사선의 타입 및 방사선의 파장들은 패턴 전사를 제어하기 위해 조절될 수 있다. 예를 들면, 좀더 유용한 파장들을 갖는 방사선(예컨데, 5-200nm 범위내의 파장을 갖는 극자외선(Extreme UltraViolet, EUV) 및 원자외선(Deep UltraViolet, DUV))은, 더욱 작아진 피쳐 사이즈를 정확하게 얻기 위한 노력의 일환으로, 리소그래픽 이미징을 위해 사용될 수 있다. 그러나, 이러한 방사선은 포토레지스트 재료에 의해 많이 흡수될 수 있다. 결과적으로, 포토레지스트에 대한 방사선의 침투 깊이는 제한될 수 있다. 제한된 침투 깊이는, 패터닝에 영향을 미치도록 하기 위해 상기 방사선이 포토레지스트 전체 깊이에 침투할 수 있도록, 초-박형(ultra-thin) 포토레지스트의 사용을 필요로 한다. 따라서 포토리소그래피 공정을 통하여 형성된 회로의 성능은 또한 포토레지스트 층의 두께에 영향을 받는다. 포토레지스트 층의 두께는 화학적-기계적 연마(CMP : chemical mechanical polishing)을 통하여 줄어들 수 있다. 일반적으로, CMP는 평탄화 기법을 사용하며, 이 기법에서 연마 또는 비 연마 액체 슬러리(slurry)의 존재 시, 연마 패드에 의해 표면이 공정된다. 상기 사용된 슬러리는 표면/서브표면 범위에서 상기 포토레지스트와 반응한다. 반응의 정도는 포토레지스트의 용해(예컨데, 화학적 식각)를 빠르게 또는 측정가능하게 하는데 충분하기 보다는, 포토레지스트에서 화학적 본딩의 그 어떤 작은 수정도 인가되는 기계적 응력(stress)에 의한(예컨데 CMP 연마 패드의 사용을 통하여) 표층의 제거를 적절히 용이하게 하기에 충분하도록 하는 것이 바람직하다. 따라서, CMP 동안 적용된 슬러리 농도, 유동율, 및 연마 정도, 그리고 연마 패드와 웨이퍼간에 적용된 총 압력이 반도체 제조 공정을 제어하기 위해서 조절될 수 있다.
또한 사용되는 레지스트 시스템(resist system)에 따라, 포토레지스트내에서 화학적 반응을 활성화함으로써 이미지 전사에 영향을 주기 위해서 후 노광 베이킹이 반도체 제조 공정에서 사용될 수 있다. 예컨데, 정재파(standing wave effects)를 감소시킴으로써 그리고/또는 이미지를 증폭하는 화학 반응을 열적으로 촉진시키기 위해) 포토레지스트 경화(hardening)의 균일성을 조절하기 위해, 웨이퍼의 부분들이 특정 온도에 노출되는 온도 및/또는 시간이 제어될 수 있다. 고온은 빠른 베이킹 및 빠른 경화를 일으키고, 반면에 저온은 느린 베이킹 및 이에 대응하여 느린 경화를 일으키며, 이는 예를 들면 라인 폭의 일치성을 변화시키게 되어 구조의 균일성에 영향을 줄 수 있다. 따라서, 시간 및 온도 파라미터는 또한 노광 후 베이킹동안 제어될 수 있다.
식각(etching) 단계의 동작 파라미터는 바람직한 결과를 얻기 위해 비슷하게 제어될 수 있다. 조명후의 식각 단계에서 상기 패턴 이미지는 포토레지스트 코팅으로부터 웨이퍼내로 전사되며, 여기서 식각용액 및 다른 재료들이 여기 전압(excitation voltage) 또는 그밖에 것에 의해 웨이퍼의 표면에 가해진다. 상기 식각 공정은 현상 공정 동안 노광된 웨이퍼의 부분을 제거 또는 식각한다. 포토레지스트의 잘 용해(soluble)되지 않는 영역아래에 있는 웨이퍼 부분은 식각 공정으로부터 보호된다. 상기 포토레지스트의 잘 용해되지 않는 부분은 상기 현상 과정동안 현상제에 의해 영향을 받지 않는, 그리고 식각 공정 동안 식각에 의해 영향 받지 않는 부분이다. 웨이퍼 및 웨이퍼에 형성된 패턴이 완전히 드러나도록, 상기 포토레지스트의 이러한 불용해 부분은 하위 공정 단계에서 제거된다. 따라서 식각에서 사용되는 재료의 농도는 웨이퍼의 선택된 부분을 식각제거하는 정확성에 영향을 줌으로써 바람직한 결과를 얻도록 제어될 수 있다.
또한 이미지를 웨이퍼에 전사하는데 이용되는 템플릿의 타입과 관련된 파라미터가 임계 치수, 층-대-층 정렬, 그리고 오버레이(overlay)에 작용하도록 제어될 수 있다. 예를 들면, 상기 템플릿이 레티클(reticle)인 지점에서, 상기 패턴이 노광(exposure)당 오직 하나(또는 소수)의 다이에 전사되며, 반대의 경우는 상기 템플릿이 마스크인 지점이며, 웨이퍼상의 전체(또는 대부분) 다이에 한번에 노광된다. 레티클을 통한 다중 노광들은 하나의 스텝핑 및 스캔 방식으로 수행되며, 여기서 각각의 노광후에 웨이퍼가 실장되는 단계는 다음 다이가 상기 레티클을 통해 노광되게끔 정렬하기 위해 이동되거나 또는 스텝핑된다. 이 공정은 웨이퍼내에 다이가 존재하는 만큼 수 차례 수행될 필요가 있다. 따라서 스텝퍼(stepper) 움직임은 바람직한 결과를 얻는 것을 용이하게 하기 위해 제어될 수 있다. 상기 레티클내에 형성된 패턴은 종종 웨이퍼에 전사될 패턴을 확대한 것으로 된다. 이는 더욱 세부적인 피쳐들이 레티클내에 설계되도록 한다. 그러나, 상기 레티클을 통하여 투과되는 광의 에너지는 웨어퍼 상에 상기 이미지가 노광될 때 상기 레티클에 열을 가할 수 있다. 이는 레티클의 열적 팽창 및/또는 축소 때문에 상기 레티클에 기계적인 비틀림을 가할 수 있다. 그러한 비틀림은 복잡한 회로 구조의 형상을 변화시킬 수 있고(예컨데, 선폭을 좁힘), 그리고/또는 최종 회로가 상기 이미지가 웨이퍼상에 전사되었을 때 계획된 바 처럼 동작하지 않을 수 있는 정도로 층-대-층 정합(registration)을 방해할 수 있다. 더욱이, 상기 패턴이 보통 웨이퍼 상에 전사될 패턴이 확대된 것이기 때문에, 그것은 일반적으로 리소그래픽 공정 동안 축소(예컨데, 축소 렌즈 시스템을 통한 것처럼)된다. 이미 일그러진 피쳐를 축소하는 것은 반복적인 구조들에 치명적인 영향을 가할 수 있다. 따라서, 그러한 템플릿은 더욱 복잡한 패턴 설계를 전사하는데 효과적이기는 하지만, 이때문에 더욱 정확한 정렬 및 이미징을 요구하게 된다. 따라서 패턴 전사에 악영향을 줄 수 있는 기계적 일그러짐을 경감하기 위해 온도 제어가 사용될 수 있다.
추가적으로, 막 성장 혹은 증착 컴포넌트(예컨데, 금속, 산화물, 질화물, 폴리, 옥시니트라이드, 또는 절연체를 형성하는 것) 배치와 관련된 파라미터가 바람직한 제조 공정을 용이하게 하기 위해 제어될 수 있다. 그러한 막들은 단 결정 실리콘 및 폴리실리콘의 열 산화(oxidation) 및 질화(nitridation), 증착된 금속 및 기판의 직접 반응에 의한 실리사이드(silicide)의 형성, 기판, 화학적 기상 증착(CVD : chemical vapor deposition), 물리적 기상 증착(PVD), 저압 CVD(LPCVD : low pressure CVD), 플라즈마 개선 CVD(PECVD), 급속 열적 CVD(RTCVD : rapid thermal CVD), 유기 금속 화학적 기상 증착(MOCVD : metal organic CVD), 그리고 펄스 레이저 증착법(PLD : pulsed laser deposition)을 통하여 형성될 수 있다. 따라서 반도체 제조 공정 동안 공급되는 물질들의 유동율, 온도, 압력, 농도, 그리고 종류(species)는 회로의 구조의 결과에 영향을 주는 막 형성을 통제하기 위해 조절될 수 있다.
따라서, 상술된 바로부터 알 수 있는 것처럼, 디바이스 제조와 관련된 다양한 파라미터들의 피드백 제어 및 적응 조절과 함께 반복적인 구조(예컨데, 그것들의 형성 및 구조 결과)를 모니터링하는 것으로, 전반적인 반도체 제조 공정을 개선시킬 수 있다.
더욱이, 상술된 바처럼 본 발명과 관련된 검사/모니터링은 검사 장비의 이용 및 그것과 관련된 공정 시간을 효율적으로 활용할 수 있다. 각각의 독립적인 디바이스들을 개별적으로 검사하는 대신에, 본 발명은, 웨이퍼 혹은 디바이스의 특정 영역 또는 억눌린 회로 구조가 예측되는 곳의 하이 패스 검사(high-pass inspection)를 가능하게 함으로써 종래의 정밀한 검사(high granular inspection)를 경감할 수 있다. 그러한 하이-패스 검사는 시간 소모적이며 값비싼 디바이스별 방식으로 컴퓨터 자원의 이용 관점(computational resource utilization perspective)으로부터의 편차 보다는, 예측되는 반복적인 패턴으로부터의 편차를 찾기 위해 수행될 수 있다. 예측되는 반복적인 패턴으로부터의 편차의 검출하에서, 더욱 정밀한 검사가 본 발명에 의해 비규칙적인 지점에서 수행될 수 있다.
도 2를 참조하면, 기판(200)(예컨데, 웨이퍼)의 평면도 및 웨이퍼가 반도체 제조 공정을 거침에 따라 웨이퍼(200)의 부분(206)(예컨데, 다이)상에 형성되는 회로 내의 반복적인 구조의 확대도가 도시된다. 예를 들면, 상기 회로 내의 반복적인 구조(204)는 IC의 메모리 코어 영역에서의 구조에 대응된다. 상기 구조(204)는 실질적으로 서로 평행하게 배향된 연장된 마크(elongated mark)들을 실질적으로 포함할 수 있고, 그리고 공정이 계획된데로 진행되는지 여부를 결정하기 위해 제조 공정동안 주기적으로 측정될 수 있다. 예를 들면, 회로 내의 반복적인 구조들 각각의 개별적인 피쳐 높이가 상기 구조들이 균일하게 형성되는지 여부를 결정하기 위해서 측정될 수 있다. 상기 구조들은 상기 기판에서 돌출된 부분으로서 또는 상기 기판내로 식각된 홈(trough)부분로서 실시되어 제조 공정에 관한 일반화된 정보를 얻기 위해 측정될 수 있는 평행하게 고정된 테스트 격자 구조와 비슷하다. 그러나 상기 기판내의 회로와 인접하게 테스트 격자 구조를 형성하는 것은 값비싼 칩 면적을 낭비하도록 요한다. 이 때문에, 격자 구조는 종종 웨이퍼내의 스크라이브 라인(208) (이 스크라이브 라인은 회로가 형성되지 않는 웨이퍼의 사용되지 않는 영역이 된다)내에 형성되며, 상기 제조 공정이 완료된 후에는 상기 칩(210)들이 상기 웨이퍼로부터 분리되도록하여 각각의 칩들 사이에 위치하게 된다. 그러나, 상기 격자가 어디에 형성되는지와는 무관하게, 상기 격자들은 상기 웨이퍼상에 공정되는 회로의 부분이 아니기 때문에, 상기 격자들은 다바이스 성능에 직접적으로 영향을 주는 요소들에 대한 특정한 정보를 나타내지는 않는다. 반면에, 본 발명의 양상들처럼, 회로 구조를 직접적으로 측정하는 것은 디바이스 성능 결과에 직접적 영향을 주는 요소들에 대한 매우 적절한 정보를 산출한다. 따라서, 이러한 측정치들은 상기 제조 공정이 바람직한 성능 특성 및 신뢰도를 갖는 디바이스들을 정확히 그리고 일관성있게 생산하도록 어떠한 방법으로 조정해야하는지를 결정하기 위해 사용될 수 있다. 또한 회로 내의 더욱 복잡한(예를 들어, 비선형성의) 반복적인 구조가 본 발명의 하나 이상의 양상들에 따라서 상기 제조 공정을 모니터링 및 제어하기 위해서 측정될 수 있다는 점을 알수 있을 것이다.
도 3은 본 발명의 하나 이상의 양상들에 따른 반도체 제조 공정을 모니터링 및 제어하기 위해 측정될 수 있는 다른 회로 내의 반복적인 구조들(302)의 예가 형성된 웨이퍼(300)를 도시한다. 예를 들면, 상기 구조들(302)은 상기 웨이퍼(300)가 상기 제조 공정을 거침에 따라 상기 웨이퍼 다이상에 형성되는 SRAM 메모리 셀의 컴포넌트를 포함할 수 있다. 상기 구조(302)를 확대 도시하기 위해 웨이퍼(300)가 절단한 상태로 도시되었다. 예를 들면, 도시된 웨이퍼(300)의 영역은 하나 이상의 SRAM 메모리 셀이 형성된 웨이퍼상의 다이 부분에 대응된다. 웨이퍼상의 다이가 상기 제조 공정이 진행됨에 따라 그곳에 형성된 하나 이상의 반복적인 회로 구조들을 갖는 많은 수의 집적 회로(IC)들을 포함할 수 있음을 알 수 있을 것이다. 이러한 반복적인 구조들의 특징(예컨데, 임계 크기 및/또는 오버레이)들이 상기 제조 공정이 바람직하게 진행되는지 여부(예컨데, 상기 반복적인 구조들이 균일하게 생산되는지 여부)를 결정하기 위해 주기적으로 측정될 수 있다. 이러한 측정치들은 제조공정을 수정하고 바람직하지 않은 결과를 경감시키기위한 피드 포워드 및/또는 파드백 제어 데이터를 생성하는데 사용될 수 있다.
도 4는 본 발명의 하나 또는 그 이상의 실시형태에 따른 반도체 제조 공정을 거친 웨이퍼(402)를 (예를 들어, 산란계측을 통해) 모니터링하기 위해서 사용되는 시스템(400)의 일 부분을 도시한다. 간략한 설명을 위해 상기 웨이퍼(402)의 단지 작은 부분(예컨데, 싱글 다이)만이 도 4에 도시 되었다는 것을 이해해야 한다. 상기 웨이퍼(402)의 측면 단면도는 회로 내의 반복적인 구조들(406)이 형성된 웨이퍼상의 층(404)을 나타낸다. 상기 회로 내의 반복적인 구조(406)들이 상기 웨이퍼가 상기 제조 공정에서 진행됨에 따라 상기 웨이퍼상에 하나 이상의 집적 회로(또는 그들의 부분들)을 생성하기 위해 상기 웨이퍼(402)상에 형성된다. 예를 들면, 상기 회로 내의 반복적인 구조(406)들은 상기 웨이퍼의 부분(예컨데, 다이)내에 형성된 SRAM 셀의 또는 메모리 코어 영역의 부분들을 구성할 수 있다.
본 발명의 하나 이상의 양상에 따르면, 산란계측 기반의 기법을 사용하여, IC 제조 공정내의 다양한 지점에서 하나 이상의 상기 구조(406)의 크기를 측정하고, 제조 공정의 다른 컴포넌트가 각각의 구조의 치수에 대해 과거에 미쳤거나 현재 미치고 있는 어떠한 영향이 있는 경우 이를 결정할 수 있다. 예를 들면, 서로 다른 구조의 높이(408), 폭(410), 그리고/또는 경사(412)들이 서로 다른 시그니처(signature)들을 생성하도록 측정될 수 있는 바, 이 시그니쳐들은 특정 파라미터내에서 동작하는 하나 이상의 공정 컴포넌트들이 상기 제조 공정에 미치는 영향을 나타낸다. 상기 측정치들/시그니처들은 동일하거나 혹은 다른 다이에 적용되고 있거나 적용될 공정 컴포넌트의 동작 파라미터를 조정하여 바람직하지 않은 결과를 경감하는데 사용되는 피드백/피드 포워드 정보를 생성하기위해 분석될 수 있다. 예를 들면, 각각의 구조 높이는 상기 구조가 균일하게 형성되었는지 여부를 결정하기 위해 주기적으로 측정될 수 있다. 만약 상기 구조가 균일하지 않다면, 하나 이상의 제조 컴포넌트 및 그것과 관련된 동작 파라미터가 상기 측정으로부터 나온 피드백/피드 포워드 제어 데이터에 근거하여 적절하게 수정될 수 있다. 예를 들면, 화학적-기계적 연마 공정 동안 웨이퍼 상에 선택적으로 분포되는 슬러리의 부피, 연마의 정도, 및 위치 그리고/또는 연마 패드와 상기 웨이퍼 간에 가해지는 압력의 정도가 상기 구조 높이의 불규칙성을 경감하도록 조정될 수 있다.
시스템(400)에서, 광원(414)이 하나 이상의 광 이미터(416)에 광을 제공하며, 광 이미터(416)는 제조 공정이 진행됨에 따라 상기 웨이퍼(402)상에 형성된 회로 내의 반복적인 구조(406)에 광(418)을 입사시킨다. 상기 광원(414)은 바람직하게는 주파수 안정 레이저(frequency stabilized laser)이지만, 본 발명을 실시하는데 적용될 수 있는 그 어떤 레이저 또는 다른 광원(예컨데, 레이저 다이오드 또는 헬륨 네온(HeNe) 가스 레이저)도 역시 사용될 수 있음이 이해될 것이다. 광(418)은 반사광(420)으로서 상기 구조(408)로부터 반사된다. 상기 입사광(418)은 참조빔이며, 따라서 상기 참조빔(418)의 위상, 세기 및/또는 편광들이 반사빔(420)을 추후에 비교(예컨데, 시그니처 비교를 통하여)할 수 있게 하기 위해 측정 시스템(422)내에 기록 될 수 있다. 제조 공정이 진행됨에 따라, 구조(406)으로부터 반사 광(420)의 각도는 상기 구조(406)의 전개된 크기에 따라 변화될 것이다. 마찬가지로, 정반사로 반사 광(420)의 세기, 위상 그리고 편광 특성들은 전개된 크기에 따라 변화될 수 있다. 하나 이상의 광 탐지 컴포넌트(424)들이 상기 반사 광(420)을 수집하고, 그리고 상기 수집된 광 및/또는 상기 수집된 광과 관련된 데이터를 상기 측정 시스템(422)에 전송한다. 본 발명의 양상들을 구현하기 위해 적용될 수 있는 임의의 하나 이상의 광 탐지 컴포넌트들(예컨데, 포토 탐지기, 포토 다이오드)이 반사 광(420)을 수집하기 위해 사용될 수 있다. 상기 측정 시스템(422)은 상기 탐지 컴포넌트로부터의 정보를 프로세서(426)에 전송하는데, 이는 상기 측정 시스템(422)에서 절대적으로 필요한 것일 수도 있고 아닐수도 있다. 상기 프로세서, 또는 CPU가 하기에 기술될 다양한 기능을 제어 및 실행하기 위해 프로그램된다. 상기 프로세서(426)는 다수의 프로세서들중 어떤 것 일 수 있고, 그리고 상기 프로세서가 하기에 기술될 기능들을 수행하기 위해 프로그램될 수 있는 방식은 하기에 제시될 설명에 근거하여 당업자가 쉽게 인식할 수 있을 것이다. 예를 들면, 상기 반사 광(420)은 바람직한 임계 치수가 얻어졌는지 여부, 그리고/또는 상기 구조가 균일하게 형성되었는지 여부, 그리고 바람직한 결과를 얻기 위해 피드 포워드 및/또는 피드 백워드 정보가 상기 제조 공정에 적용될 수 있는 하나 이상의 IC 제조 컴포넌트들의 동작 파라미터들(예컨데, 정렬, 후 노광 베이킹, 현상, 포토리소그래피, 식각, 연마, 증착)을 선택적으로 제어 및 조정하기 위해서 발생되고 적용되어야 하는지 여부를 결정할 수 있게끔 하나 이상의 저장된 시그니처와 비교될 수 있는 하나 이상의 시그니처를 생성하기 위해 분석될 수 있다. 다수의 구조들이 상기 제조 공정 동안 상기 웨이퍼(402)상에 그리고/또는 상기 웨이퍼의 다이내에 다수의 회로 및/또는 회로 컴포넌트를 생성하도록 형성될 수도 있음을 알 수 있을 것이다. 따라서, 상기 시스템(400)은 (예컨데, 균일 및 공정의 일관성 그리고 구조 형성을 결정하는 것을 용이하게 하기 위해) 상기 웨이퍼내에 형성되는 회로 내의 반복적인 구조로부터 측정치들을 찾아 획득하도록 구성 및 (예컨데, 상기 프로세서를 통하여)동작 될 수 있다.
도 5는 본 발명의 하나 이상의 양상들에 따른 반도체 제조 공정을 모니터링 및 제어하기 위한 시스템(500)을 도시한다. 상기 시스템(500)은 상기 제조 공정 동안 웨이퍼(502)상의 적어도 일 부분(예컨데, 다이)내에 형성된 회로 내의 하나 이상의 반복적인 구조(도시되지 않음)를 측정하기 위해 산란계측에 기반한 기법을 사용한다. 상기 시스템은 실시간으로 상기 제조 공정을 제어하기 위해 결정 생성을 가능하게 하고 그리고/또는 현재의 측정치를 이용할 수 있게끔 데이터 저장소(504)에 저장되어 있을 수 있는 이력/테스트 데이터를 사용할 수 있다. 본 발명의 다양한 양상들은 바람직한 결과를 얻을 수 있는 제조 공정을 효율적으로 수정하여 원하는 결과를 얻기위해 구속받지않는 최적화 및/또는 에러 비용의 최소화를 용이하게 하는 관련 기술들을 사용할 수 있음이 이해될 것이다. 이 기술들의 예로서, 예컨데, 역 전파, 베이지안, 퍼지 집합, 비선형 귀환이나, 혹은 전문가 시스템, 세라벨라 모델 연산 컴퓨터, 래디얼 기반 함수, 유방향 검색 네트워크 및 기능 링크 네트워크의 혼성을 포함하는 비선형 트레이닝 시스템/방법론들 (이들로만 한정되는 것은 아님)이 있다.
하나 이상의 광원(506)이 상기 웨이퍼(502)에 광(508)을 입사한다. 레이저 또는 임의의 다른 적용가능한 광원(들)이 본 발명의 양상들을 수행하는데 사용될 수도 있음이 이해될 것이다. 예를 들면, 상기 광은 주파수 안정화 레이저, 레이저 다이오드, 또는 헬륨 네온(HeNe) 가스 레이저로부터 생성될 수 있다. 상기 광원(508)은 제조 공정 동안 상기 웨이퍼상에 형성된 구조물을 스팟 검사(spot check)하기 위해서, 그리고 상기 웨이퍼(502)상의 개별적인 위치에서, 예를 들면 "결함 존재(defect present)" 또는 "결함 없음(defect free)"과 같은 결정 산출을 용이하게 하기 위해서 실제적으로 모든 웨이퍼상에 동시에, 그리고/또는 상기 웨이퍼의 선택된 부분에 비춘다.
상기 광(508)은 제조 공정이 진행됨에 따라 상기 웨이퍼(502)내에 형성된 회로 내부의 구조로부터 반사되어 반사광(510)이 된다. 상기 반사광(510)의 각도, 위상, 강도 그리고/또는 편광은 상기 구조의 전개된 크기에 따라 변화될 것이다. 상기 반사광(510)은 하나 이상의 광 탐지기(512)에 의해 수집된다. 상기 광 탐지기(들)(512)는 하나 이상의 광 탐지 디바이스를 포함하며, 그리고 산란계측 기법에 따라 광을 수집한다. 다수의 광 탐지기는 본 발명의 양상들을 수행하기 위해서 사용될 수 있다. 예를 들면, 일부 적용가능한 탐지기는 포토 다이오드들 및 포토 탐지기들을 포함한다.
상기 반사광(510)은 프로세서(514)와 통신하는 바, 이 프로세서(514)는 상기 광 탐지기(들)(512)와 통작가능하게 결합되어 있다. 상기 프로세서(514)는 상기 반사광(512)을 데이터 예를 들면, 상기 반사광(510)과 관련된 시그니처 데이터, 수치 데이터 및/또는 강도 정보와 같은 데이터를 분석, 해석 및/또는 변환하기 위해서 산란계측 기반 기법을 사용한다. 시그니처는 예를 들면 상기 반사광(510)과 관련된 위상 및/또는 강도 정보를 조합함으로써 생성될 수 있다. 상기 프로세서(514)는 임의의 복수 프로세서일 수 있으며, 하기에 기술되는 바람직한 기능을 수행하도록 상기 프로세서를 프로그램될 수 있는 방식에 대해서 당업자이면 하기에 제시되는 설명을 기초로 쉽게 이해할 수 있을 것이다.
상기 시스템(500)에 의해 분석되는 회로 내의 반복적인 구조의 타입에 따라 라이브러리(library)/데이터베이스 정보가 상기 제조 공정을 수정하는데 사용될 수 있다. 예를 들면, 도 3에 도시된 구조는 매우 복잡한 패턴을 포함하기 때문에 데이터베이스 정보를 가지고 모니터링하는 것이 더욱 쉽다. 반면에, 도 2에 도시된 회로 내의 반복적인 구조는 실질적으로 평행한 선형 마킹들(parallel linear markings)을 포함하기 때문에 저장된 데이터를 사용함이 없이 모니터링될 수 있다. 예를 들면, 도 2에 도시된 선형구조들간의 차이점은 쉽게 구별될 수 있지만, 도 3에 도시된 더욱 복잡한 구조는 의도된 크기와의 편차를 찾아내기 위해 저장된 데이터와 비교될 필요가 있다.
예를 들면, 상기 프로세서(514)는 하나 이상의 측정된 값과 하나 이상의 저장된 값들과 비교(예컨데, 패턴 일치, 보간법(補間法,interpolation), 또는 다른것에 의해)하도록 프로그램될 수 있다. 상기 저장된 값들은 데이터 저장소(504)에 유지될 수 있고, 예를 들면 불규칙성, 임계 치수 허용 오차, 오버레이 허용 오차, 등등의 허용 및 불허용 레벨들을 포함할 수 있다. 추가적인 예를 들면, 상기 프로세서(514)는 회로내의 반복적인 구조가 특정 임계 값 레벨을 넘어서는 높이를 갖는지 여부 및/또는 상기 구조가 미리 결정된 퍼센트 이상 정도의 높이로 변화되어서 상기 구조 크기가 최적의 회로 배치의 높이와 일치하지 않는지 여부를 결정할 수 있다.
예를 들면, 만약 구조적으로 불규칙의 측정된 레벨이 미리 한정된 허용 범위내에 있는 경우, 상기 프로세서(514)는 상기 웨이퍼(502)를 추가적인/다른 프로세싱(516)을 거치게 할 수 있다. 그러나, 만약 불규칙의 레벨이 미리 결정된 범위를 넘어서는 경우, 회로내의 반복적인 구조들 사이의 순전한 불규칙적인 양이 상기 웨이퍼(502) 또는 웨이퍼의 부분들을 복구할 수 없도록 만들기 때문에 상기 프로세서(514)는 상기 웨이퍼(502)(또는 웨이퍼의 부분들)를 폐기(518)하도록 지시할 수 있다. 예를 들면, 상기 웨이퍼를 폐기(518)하는 결정은 비용대 편익비 분석, 베이지안 시스템 뉴럴 네트워크, 규칙 기반 전문가 시스템 등에 근거할 수 있다. 예를 들면, 불규칙한 부분을 수리 또는 감소시키는 비용이 그러한 수리로부터 얻는 이익보다 크다면, 상기 웨이퍼(502) 또는 웨이퍼의 부분들을 단지 폐기하는 것이 비용 및 시간 절감 차원에서 더욱 유리한 것으로 결정될 수 있다.
추가적으로 또는 대안적으로, 상기 프로세서(514)는 특정 제조 컴포넌트에 대해 동일한 영향을 주기 위해 행해지는 어떠한 조정의 타입을 수정 및 결정하기 위해 상기 웨이퍼(502) 또는 웨이퍼의 부분들을 선택적으로 마크할 수 있다. 상기 프로세서(514)는 일정한 목적, 예를 들면 불규칙한 구조 형성 발생의 빈도수를 줄이기 위한 목적, 또는 임계 치수의 허용 오차를 넘어서는 것을 줄이기 위한 목적, 또는 오버레이의 발생 빈도수를 줄이기 위한 목적과 같은 목적을 위해서 적당한 제조 컴포넌트(도시되지 않음)에 이러한 조정치를 전달할 수 있다.
예를 들면, 상기 프로세서(514)는 상기 탐지기(512)로부터 수신된 정보에 따라 만들어지는 적절한 조정치를 결정하기 위해서 비선형 트레이닝 시스템을 이용하도록 프로그램될 수 있다. 이는 바람직한 결과를 용이하게 달성하게 하는 피드백/피드 포워드 제어 데이터로서 적용될 수 있다. 예를 들면, 만약 상기 구조들이 균일하지 않다면(예컨데, 다양한 높이를 갖는다면), 상기 프로세서(514)는 상기 웨이퍼의 폐기를 감소시키기 위해서 특정한 지속기간 동안 화화적 기계적 연마를 수행함으로서 웨이퍼의 특정 부분들을 지정 또는 마크할 수 있다. 더욱이, 상기 프로세서(514)는 식각 공정을 조절하는데 있어서 일부 구조들의 후면(back)을 식각하기 위해 사용될 수 있는 제어 데이터를 생성할 수 있다. 형성된 구조가 바람직한 수직 두께(예컨데, 높이)보다 낮은 경우에는, 상기 프로세서(514)는 형성된 구조(들)의 재료가 더욱 증착되도록 증착 과정(예컨데, 프로세싱 챔버(processing chamber)내부로 분사되는 가스들의 비율, 농도, 및/또는 혼합도를 선택적으로 제어함으로써)을 제어할 수 있다.
또한 상기 프로세서(514)는 상기 반복적인 구조의 급격한 변화는 디바이스 성능 결과에 영향을 줄 수 있고, 그리고 제조 공정이 제대로 동작하지 않는다는 것을 나타내는 것이기 때문에, 회로 내부의 구조의 반복이 중단되는지 여부가 결정되는 위치 및/또는 상기 구조들내에서 실질적인 변화가 탐지되는 위치인 상기 웨이퍼(502)의 부분들에서의 추가적인 기록들을 상기 시스템이 포커스/이용하도록 프로그램될 수 있다.
게다가, 예를 들면 상기 시스템(500)은 트레이닝 단계에서 데이터 저장소(504)를 위치시키는데 사용될 수 있다. 트레이닝 모드에서, 상기 시스템(500)은 실질적으로 유일한 산란계측 시그니처를 생성할 수 있고, 이는 상기 데이터 저장소(504)에 저장된다. 예를 들면, 상기 데이터 저장소(504)는 일련의 웨이퍼들을 상기 시스템에 제시함으로써 위치될 수 있다. 그런식으로, 예를 들면, 상기 데이터 저장소(504)는 하나 이상의 측정치들과 비교될 수 있는 많은 시그니처와 함께 위치되는 신호(시그니처) 라이브러리로서 동작할 수 있다. 대안적으로 또는 수동적으로 값들을 관찰하는 것에 더하여, 시뮬레이션, 모델링, 그리고/또는 인위적인 측정 기법이 측정된 값들이 비교될수 있는 시그니처와 함께 데이터 저장소에 위치시키도록 사용될 수 있다. 또한 예를 들면, 상기 데이터 저장소(504)내의 엔트리들은 동작 파라미터들(예컨데, 조명 강도, 온도, 압력, 가스 분사 부피/비율, 시간 파라미터)이 획득 되어질 때, 개별적인 동작 파라미터들과 함께 저장/관련되어질 수 있다는 점을 알 수 있을 것이다. 그러한 식으로, 측정치들과 저장된 데이터와 비교함으로써 생성되는 결정들은 온도, 압력, 등등과 같은 하나 이상의 동작 조건의 현재 값, 그리고 이러한 조건들이 제조 공정에 미치는 영향을 고려할 수 있다. 더욱이, 상기 데이터 저장소(504)는 하나 이상의 리스트들, 배열들, 테이블들, 데이터베이스들, 스택들, 힙(heap)들, 연결된 리스트들, 그리고 데이터 큐브(cube)들을 포함-여기에만 한정되는 것은 아님-하는 데이터 구조내에 데이터를 저장할 수 있다는 것을 또한 인식해야 한다.
예를 들면, 상기 데이터를 포함하는 많은 컴포넌트들은 하나의 물리적 또는 논리적 디바이스(예컨데, 컴퓨터, 프로세스)에 위치할 수 있고, 그리고/또는 2 이상의 물리적 또는 논리적 디바이스(예컨데, 디스크 드라이브들, 테입 드라이브들, 메모리 유닛들)간에 분산되어 위치될 수 있다는 점을 인식알 수 있을 것이다. 이 시스템(500)은 따라서 상기 웨이퍼 및 웨이퍼에 형성된 회로의 생산에 대한 원 위치(in-situ) 측정들을 제공하도록 사용될 수 있으며, 그럼으로써 예컨대 스크라이브 라인들과 같은 웨이퍼의 비 생산적인 영역내에 형성된 격자를 통한 오로지 제조 공정에 대한 간접적인 측정만을 용이하게 하는 통상적인 시스템들에 비해 장점을 제공한다. 따라서, 상기 시스템(500)은 구조 형성 및 성능 관점에서 매우 일관적인 고 품질의 반도체를 용이하게 얻도록 한다.
도 6은 본 발명의 하나 이상의 양상들에 따른 반도체 제조 공정을 모니터링 및 제어하기 위한 시스템(600)을 도시한다. 웨이퍼(602) 또는 웨이퍼의 부분은 제조 공정에서 공정되는 것으로 도시되며, 웨이퍼에 형성된 회로 내부의 반복적인 구조를 갖는다. 제조 공정을 통하여 웨이퍼가 공정을 마침에 따라 상기 구조들이 형성되고, 그리고 공정의 다양한 컴포넌트들이 상기 웨이퍼상에서 동작된다. 상기 웨이퍼는 프로세스 챔버(606) 내부로 수용되고, 스테이지 또는 처크(chuck)(608)(예컨데, 진공 상태를 통해)위에 지지된다.
상기 시스템(600)은 산란계측 기반 기법을 따라 상기 제조 공정의 진행을 모니터링하기 위한 측정 시스템(610)을 포함한다. 상기 측정 시스템(610)은 구조들(604)의 개별적인 부분에 광(514)을 투사하는 하나 이상의 광원(612)를 포함한다. 임의의 적용가능한 광원(예컨데, 주파수 안정화 레이저, 레이저 다이오드, 또는 헬륨 네온(HeNe) 가스 레이저)이 본 발명의 양상들을 구현하기 위해서 사용될 수 있음을 이해할 수 있을 것이다. 상기 구조들의 속성(예컨데, 폭, 높이, 경사)은 상기 광이 양이 정해질 수 있는 다른 방식으로 반사되도록 한다. 반사광(616)은 하나 이상의 광 탐지 컴포넌트(618)에 의해 수집된다. 임의의 적용가능한 광 탐지 컴포넌트(예컨데, 포토 탐지기들, 포토 다이오드들)가 본 발명의 양상들을 구현하는데 사용될 수도 있음을 알 수 있을 것이다. 상기 측정 시스템에 의해 측정되어진 기록들이 상기 제조 공정을 제어하는데 사용될 수 있다. 예를 들면, 상기 반사 광을 고려한 정보 및 데이터는 제어 시스템(620)에 전달되어, 거기서 시그니처를 생성하도록 처리될 수 있고, 이는 바람직한 결과를 얻기 위해 하기에 기술된 바 처럼, 하나 이상의 제조 컴포넌트 및/또는 그것과 관련된 동작 파라미터들을 위한 피드백 및/또는 피드 포워드 제어 신호들을 생성하는데 사용될 수 있다.
기판을 레티클(도시되지 않음)을 통과한 조명(624)에 노광함으로써 포토리소그래픽 공정에 영향을 주기 위해 투사(projection) 시스템(622)이 포함된다. 또한 상기 챔버(606)내에 바람직한 위치로 상기 웨이퍼(602)를 선택적으로 위치시키기 위해 위치결정 시스템(positioning system)(626)이 포함되고, 상기 지지부(608)에 동작가능하게 연결된다.
가스 분사 시스템(628)이, 다른 것들 중에서도 특히, 상기 웨이퍼에 형성될 막의 바람직한 두꺼움/얇음, 웨이퍼의 사이즈, 및 챔버의 부피에 근거하여 기판상에 막(들)을 형성하도록 가스 형태의 화학물질을 다양한 양으로 상기 챔버에 선택적으로 제공하기 위한 챔버(606)에 연결된다. 예를 들면, 상기 가스 분사 시스템(628)은 상기 기판에 형성될 하나 이상의 화학물의 가스 형태의 매질(증기)의 소스를 포함한다. 상기 가스는 도관(630)을 통하여 챔버로 제공되고, 상기 도관(630)은 노즐(632)에서 끝난다. 간략히 하기 위해서, 단독 노즐(632)이 도 6에 나타나지만, 하나 이상의 노즐 또는 다른 가스 전송 메커니즘이 다양한 혼합 형태 및/또는 농축 형태로 상기 챔버(606)에 제공되도록 이용될 수 있다.
또한 산화(oxidation) 시스템(634)이 상기 챔버(606) 공정에서 산화를 일으키기 위해 제공된다. 예를 들면, 상기 산화 시스템(634)는 상기 기판(602)상에 확산 및 산화를 수행하도록 동작 가능한 수직 및/또는 수평의 화로(furnace)를 포함하는 확산 타입 시스템일 수 있다. 상기 산화 시스템(634)은 자신의 온도 제어를 포함할 수 있고, 또는 그러한 제어가 별개의 온도 시스템(636)에 의해 상기 챔버(606) 내부의 온도를 효율적으로 조절하도록 구현될 수 있다.
상기와 유사하게 압력 시스템(638)이 상기 챔버 내부의 압력을 선택적으로 조절하기 위해서 제공된다. 예를 들면 상기 압력 시스템(638)은 상기 챔버(606)내부의 압력을 조절하는데 조력하는 정도를 변화시키기 위해서 열리고 및/또는 닫힐수 있는 밸브들(624)을 갖는 배기용 도관(vent conduits)(640)을 포함할 수 있다.
CMP 시스템(644)이 기판(602)의 화학적 그리고/또는 기계적 연마를 용이하게 하기 위해 포함된다. 연마의 다양한 정도를 갖는 슬러리들은 슬러리 디스펜서(surry dispenser)(646)을 통하여 상기 웨이퍼에 선택적으로 적용된다. 예를 들면, 하나 이상의 연마 패드들(도시되지 않음)이 불규칙성을 경감하도록 상기 웨이퍼의 표면과 접촉하도록 이끌려지고, 그리고 상기 슬러리와 함께 웨이퍼에 상대적으로 회전되어, 웨이퍼의 표면 및 웨이퍼에 형성된 구조들의 후면을 연마한다. 식각 시스템(648)은 비슷하게 식각 디스펜서(650)을 통하여 상기 웨이퍼(602)상에 식각의 다양한 정도 및 농도를 제공함으로써 식각을 용이하게 하기 위해 포함될 수 있다.
또한 로드 시스템(652)이 챔버 공정의 안과 밖으로 기판(예컨데, 웨이퍼)을 로드 및 언로드 하기 위해서 상기 챔버(606)에 연결된 것이 도시된다. 상기 로드 시스템(652)은 일반적으로 제어된 비율로서 상기 웨이퍼들을 상기 챔버내로 자동적으로 로드 및 언로드 한다. 또한 디스플레이(654)는 상기 웨이퍼 상에 형성된 구조의 크기와 같은 하나 이상의 측정된 조건들 및 상기 웨이퍼상에서 동작하는 하나 이상의 공정 컴포넌트들의 동작 파라미터들의 표시(예컨데, 그래픽 및/또는 문자로)를 디스플레이 하기 위한 제어 시스템(620)을 포함하도록 연결된다. 또한 파워 서플라이(power supply)(656)가 상기 시스템(600)의 컴포넌트에 동작 파워를 제공하기 위해 포함된다. 임의의 적용가능한 파워 서플라이(예컨데, 배터리, 라인 파워(line power))가 본 발명에서 구현될 수 있다.
또한 서술된 예시에서, 하나 이상의 다른 센서들(658)이 상기 챔버(606)내의 선택된 공정 컨디션들을 모니터링 및/또는 측정하기 위해서 포함된다. 예를 들면 다른 센서들(658)은 온도 센서, 질량 흐름 센서(mass flow sensor), 압력 세서, 등등을 포함할 수 있다. 상기 다양한 다른 센서들(658)은 개별적인 신호들을 측정된 파라미터들을 고려하여 상기 제어 시스템(620)에 제공할 수 있다. 상기 제어 시스템(620)은 상기 제조 공정이 바람직하게 진행되는지 여부를 판단하기 위해서 상기 수신된 신호에 의해 나타난 조건들을 차례로 분석할 수 있다. 상기 제어 시스템(620)은 하나 이상의 제조 컴포넌트(예컨데, 투사 시스템(622), 위치 시스템(626), 가스 분사 시스템(628), 산화 시스템(634), 온도 시스템(636), 압력 시스템(638), CMP 시스템(644), 식각 시스템(648)), 그리고/또는 그것과 관련된 동작 파라미터들을 적용함으로써 상기 측정 시스템(610) 및 상기 다른 센서들(658)로부터 수신된 신호에 응답하여 상기 제조 공정을 조절한다. 따라서, 상기 제어 시스템은 회로 내의 반복적인 구조의 불규칙성과 같은 바람직하지 않은 결과를 경감하기 위해서 하나 이상의 제조 컴포넌트의 하나 이상의 동작 파라미터들을 선택적으로 조정할 수 있다.
또한 도 6에 도시된 예시와 같이 데이터 저장소(660)이 포함될 수 있다. 예를 들면, 상기 데이터 저장소(660)는 하나 이상의 측정치들이 비교될 수 있는 많은 시그니처들과 함께 위치될 수 있는 신호(시그니처) 라이브러리로서 동작할 수 있다. 상기 데이터 저장소의 엔트리(entry)들이 동작 파리미터들이 획득되는 하에서 각각의 동작 파라미터(예컨데, 조명 강도, 온도, 압력, 가스 분사 양/비율)들과 함께 저장될 수 있고, 그리고 관계들은 공정 파라미터들을 서로 관련시키는것을 용이하게 하도록 형성될 수 있다. 바람직한 결과를 얻기 위해서 하나 이상의 측정된 값들이 하나 이상의 제조 공정 컴포넌트의 하나 이상의 동작 파라미터들을 제어하는 피드 포워드/백워드 제어 데이터를 생성하도록 상기 데이터 저장소내의 하나 이상의 엔트리들과 비교(예컨데, 직접적인 매칭, 보간법, 또는 그밖에 다른것에 의해)될 수 있다. 예를 들면, 상기 챔버 공정내로 분사된 가스의 비율, 농도, 그리고/또는 혼합도가 막 성장의 바람직한 례벨을 얻기 위해서 선택적으로 조정될 수 있다. 또한 이 결정은 온도, 압력, 등등과 같은 하나 이상의 동작 조건의 현재 값을 고려할 수 있다. 예를 들면, 실질적으로 유일한 시그니처들은 트레이닝 세션동안 형성된 구조들을 관찰함으로써 상기 데이터 저장소(660)에 위치되도록 수동적으로 획득될 수 있다. 대안적으로 또는 수동적으로 값들을 관찰하는것에 더하여, 시뮬레이션, 모델링, 및/또는 인공 지능 기법이 상기 데이터 저장소에 측정된 값들이 비교될 수 있는 시그니처들과 함께 위치되도록 사용될 수 있다.
상기 데이터 저장소(660)은 하나 이상의 리스트들, 배열들, 테이블들, 데이터베이스들, 스택(stack)들, 힙(heap)들, 연결된 리스트들, 그리고 데이터 큐브(cube)들을 포함-이것에만 한정되는 것은 아님-하는 데이터 구조들내에 데이터를 저장할 수 있다. 더욱이, 상기 데이터 저장소(660)은 물리적 디바이스상에 위치할 수도 있고, 그리고/또는 2 이상의 물리적 디바이스들(예컨데, 디스크 드라이브들, 테입 드라이브들, 메모리 유닛들)간에 분산되어 위치할 수도 있다. 도 6에 나타난 예시에서, 상기 데이터 저장소(660)는 엔트리들을 그것에(예컨데, 다른 공정 파라미터들) 서로 관련시기키 위해 상기 제어 시스템(620)에 동작가능하게 연결된다. 상기 제어 시스템(620)은 상기 데이터 저장소(660)에 위치(예컨데, 상기 측정 시스템(660), 다른 센서들(658)을 통하여)시키기 위해 사용될 수 있다. 대안적으로, 상기 데이터 저장소는 상기 측정 시스템(610) 및 센서들(658)에 직접적으로 연결되어, 상기 제어 시스템(620)이 위치되는 동안 우회되도록 한다.
예를 들면, 상기 제어 시스템(620)은 메모리(664)에 연결된 마이크로 프로세서 또는 CPU와 같은 프로세서(622)를 포함한다. 상기 프로세서(622)는 측정 시스템(610)으로부터의 데이터 및 정보, 그리고 다른 센서들(658)로부터의 대응되는 다른 데이터를 수신한다. 상기 프로세서(662)는 그것의 선택적인 제어를 용이하게 하기 위해서, 하나 이상의 제조 컴포넌트들(예컨데, 투사 시스템(622), 위치 시스템(626), 가스 분사 시스템(628), 산화 시스템(634), 온도 시스템(636), 압력 시스템(638), CMP 시스템(644), 식각 시스템(648))과 연결될 수 있다. 상기 프로세서 혹은 CPU(662)는 다수의 프로세서들중 어떠한 것일 수 있고, 상기 프로세서(662)가 하기에 기술될 기능들을 수행하기 위해서 프로그램될 수 있는 방식은 하기의 설명을 근거로 하여 당업자에게 쉽게 이해될 수 있다.
상기 메모리(664)는 하기의 기술될 하나 이상의 기능들을 수행하기 위해서 다른 것들 보다 주로 상기 프로세서(662)에 의해서 실행되는 프로그램 코드를 저장하도록 동작된다. 예를 들면, 상기 메모리는 ROM(read only memory) 및 RAM(random access memory)를 포함할 수 있다. 상기 ROM은 다른 코드들 중에서 상기 시스템(600)의 기본 하드웨어 동작을 제어하는 BIOS(Basic Input-Output System)를 포함한다. 상기 RAM은 운영 체제 및 어플리케이션 프로그램이 로드되는 메인 메모리이다. 또한 상기 메모리(664)는 본 발명의 하나 이상의 양상들을 수행하는데 유용한 알고리즘들을 포함하는 정보 및 데이터를 일시적으로 저장하기 위한 스토리지 매체로서 동작한다. 또한 대규모 데이터 저장을 위해서, 상기 메모리(664)는 하드 디스크 드라이브(예컨데, 50 기가바이트 하드 드라이브)를 포함할 수 있고, 그리고 그러한 것에 의해서 상기 데이터 저장소(660)에 유지되는 데이터의 일부 또는 전부를 포함할 수 있다.
결과적으로, 상기 시스템(600)은 예를 들면 공정과 관련된 회로 내부의 반복적인 구조의 균일성 및 다른 검지된 조건들을 모니터링함으로써 반도체 제조 공정을 모니터링 및 제어를 제공한다. 상기 모니터링된 조건들은 회로 내의 반복적인 구조의 균일성, 허용 오차내의 임계 치수, 그리고 오버레이의 최소화와 같은 바람직한 결과를 얻기 위해서 상기 제어 시스템(620)이 하나 이상의 제조 컴포넌트 및/또는 그것과 관련된 동작 파라미터들을 선택적으로 적용할 수 있게끔, 피드백/피드 포워드 공정 제어를 실행할 수 있는 것에 기초하는 데이터를 단독으로, 또는 다른 저장된 데이터와 조합하여 제공하여야 한다.
도 7-9를 참조하면, 본 발명의 하나 이상의 양상들에 따라, 스테이지(704)에 위치한 웨이퍼(702)(또는 웨이퍼에 위치한 하나 이상의 다이)가 반도체 제조 공정을 마침에 따라, 회로내의 반복적인 구조의 측정이 용이하게 될 수 있도록 격자 블록으로 논리적으로 분할(partition)될 수 있다. 이는 제조 조정이 필요한 어떠한 확장을 필요시에 선택적으로 결정하도록 할 수 있다. 또한 그러한 정보를 획득하는 것은 제조 공정과 관련된 문제 영역을 결정하는데 조력할 수 있다.
도 7은 웨이퍼(702)를 지지하는 단계적인 스테이지(704)의 사시도를 도시한다. 상기 웨이퍼(702)는 도 8에서 나타난바와 같이 격자 패턴으로 나누어진다. 상기 격자 패턴의 각각의 격자 블록(XY)은 웨이퍼(702)의 특정 부분(예컨데, 다이 또는 다이의 일 부분)에 대응된다. 상기 격자 블록들은 제조 공정동안 산란계측 기반 기법에 의해서 회로내의 반복적인 구조를 측정함으로써 개별적으로 모니터링될 수 있다.
도 8에서, 웨이퍼(702)의 하나 이상의 개별적인 부분들 위의 회로내의 반복적인 구조(X1Y1··· X12, Y12)들은 산란계측 기반 기법에 의해서 모니터링된다. 각각의 격자 블록에 대한 제조 공정 동안 생성된 예시적인 측정치들이 개별적인 플롯(plot)으로 도시된다. 예를 들면, 상기 플롯은 임계 치수의 시그니처의 값 및/또는 측정된 구조의 오버레이, 그리고 형성된 구조들간의 균일성의 지표로 구성된다. 나타난바와 같이, 좌표 X7Y6 에서의 측정치는 다른 부분 XY의 개별적인 측정치보다 실질적으로 높은 플롯을 산출한다. 이는 불규칙성, 오버레이, 및/또는 허용 오차 범위 밖의 하나 또는 그 이상의 임계 치수에 대한 지표이다. 그러한 식으로 제조 컴포넌트 및/또는 그것과 관련된 동작 파라미터는 편차의 측정 및 공정되는 웨이퍼/다이위에 반복적인 발생을 경감시키기 위해서 조정될 수 있다. 상기 웨이퍼(702) 및/또는 웨이퍼에 위치한 하나 이상의 다이는, 바람직한 모니터링 및 제어를 실현하도록, 임의의 적당한 개수 및/또는 배열의 격자 블럭(grid block)들에 맵핑될 수 있다.
도 9는 개별적인 격자 블록들로 맵된 상기 웨이퍼(702)의 다양한 부분에서 행해지는 회로내의 반복적인 구조들의 테이블들을 나타낸다. 예를 들면, 상기 테이블 내의 측정은 구조 균일성, 임계 치수 및 오버레이 시그니처의 아말감(amalgam)일 수 있다. 볼 수 있는 바와 같이, 격자 블록 X7Y6를 제외한 모든 격자 블록은 허용 값(VA)에 대응되는 측정 값들을 갖는데 반해, 격자 블록 X7Y6는 바람직하지 않은 값(VU)를 갖는다. 따라서, 바람직하지 않은 제조 조건이 격자 블록 X7Y6에 의해 맵된 상기 웨이퍼(702)의 부분에 존재하는지 여부를 결정해야 한다. 따라서, 제조 공정 컴포넌트 및 파라미터들은 바람직하지 않은 조건의 재발생 또는 지속을 경감시키도록 상기 제조 공정을 적용하기 위해서 하기에 기술될 바처럼 조정될 수 있다. 대안적으로, 상기 불량한(offensive) 단독의 격자 블록이 상기 웨이퍼 전체를 폐기하지 않도록 보장하기 위해서, 충분한 격자 블록의 수로 인해 바람직한 측정치를 갖을 수 있다. 바람직한 것처럼 상기 웨이퍼(702)의 각각의 부분들의 공정을 유지, 증가, 감소, 그리고/또는 질적으로 변화시키기 위해서 제조 공정 파리미터가 적용될 수 있다. 예를 들면, 상기 제조 공정이 미리 결정된 임계 값 레벨(예컨데, 격자 블록의 X%가 수용가능한 회로 내의 반복적인 구조 균일성, CD들을 가지고, 그리고 오버레이를 갖지 않는 경우)에 도달할 때, 제조 단계가 종료될 수 있다.
상기에 나타나고 기술되는 예시적인 시스템 관점에서, 본 발명의 하나 이상의 양상에 따라 구현될 수 있는 방법은 도 10의 흐름도를 참조함으로써 더욱 잘 이해될 수 있다. 설명을 간략히 하기 위해서, 상기 방법은 일련의 기능 블록으로 나타나고 설명되나, 본 발명이 블록들의 순서에 의해서 제한되는 것은 아니라, 본 발명에 따르는 일부 블록들이 여기에 나타나고 서술된 것과는 다른 순서로 및/또는 다른 블록과 함께 동시에 발생될 수 도 있다. 더욱이, 도시된 전부가 아닌 블록들이 본 발명의 하나 이상의 양상들을 따르는 방법을 구현하기 위해서 요구된다. 다양한 블록들이 상기 블록들과 관련된 기능을 수행하기 위해서 소프트웨어, 하드웨어, 그것들의 조합, 또는 임의의 다른 적용 가능한 수단들(예컨데, 디바이스, 시스템, 프로세스, 컴포넌트)을 통하여 수행될 수 있다. 또한 상기 블록들은 간략화된 형태로서 본 발명의 특정한 양상들을 단순히 나타내기 위한 것이고, 이러한 양상들은 더 적은 그리고/또는 더 많은 블록들을 통하여 도시될 수 있다.
도 10은 본 발명의 하나 이상의 양상들에 따라 IC 제조 공정을 모니터링 및 제어하기 위한 방법(1000)을 도시하는 플로우 도이다. 상기 방법은 일반적인 초기화가 수행되는(1002)에서 시작된다. 그러한 초기화는 포인터의 설정, 메모리 할당, 변수 설정, 통신 채널 설정, 그리고/또는 하나 이상의 오브젝트에 대한 예를 포함-그러나 이에만 한정되지는 않음-할 수 있다. (1004)에서, 하나 이상의 격자 블록들 "XY"를 포함하는 격자 맵이 생성된다. 예를 들면, 그러한 격자 블록은 상기 웨이퍼 상의 다이에 그리고/또는 웨이퍼 상의 하나 이상의 다이의 부분에 대응될 수 있다. (1006)에서, 웨이퍼 상에 형성된 회로내의 반복적인 구조들은 개별적으로 격자로 맵된 위치에 위치된다. (1008)에서, 상기 웨이퍼가 상기 제조 공정을 마침에 따라, 회로내의 반복적인 구조들은 상기 격자로 맵된 위치에서 산란계측 기반 기법에 의해 측정된다. 예를 들면, 구조 높이, 폭, 경사, 등등이 측정될 수 있다. (1010)에서, 모든(또는 충분한 수의) 격자로 맵된 위치에서 측정이 행해졌는지 여부에 대해 결정된다. 만약 (1010)에서 결정이 NO 라면, 추가적인 측정이 행해지기 위해서 상기 프로세싱은 (1008)로 되돌려진다. 만약 (1010)에서 결정이 YES 라면, 측정치들이 (1012)에서 상기 제조 공정이 계획된데로 진행되는지 여부를 결정하기 위해 허용 값들과 비교된다. 예를 들면, 상기 측정치들은 상기 반복적인 구조가 균일하게 형성되었는지, 임계 치수가 허용 오차내로 유지되는지, 그리고/또는 오버레이가 상기 격자로 맵된 위치에서 발생되고 있는지 여부를 결정하기 위해서 허용 값과 비교될 수 있다. 추가적으로, 또는 대안적으로, 상기 측정치들이 그러한 결정을 위한 기초로서 동작하는 개별적인 시그니처를 생성하기 위해서 분석될 수 있다. 이러한 시그니처들은 개별적인 격자로 맵된 위치에 대한 허용 시그니처 값과 비교될 수 있다. (1014)에서, 바람직하지 않은 값(VU)이 임의의 하나 이상의 격자로 맵된 위치들에 있는지 여부(예컨데, 회로내의 반복적인 구조들이 균일하게 형성되지 않았는지, 오버레이가 발생되는지 그리고/또는 하나 이상의 임계 치수들이 허용 오차 밖에 존재하는지를 나타냄)에 대한 결정이 만들어진다. 만약 (1014)에서의 결정이 NO 라면, (1016)에서의 프로세싱은 정상적으로 계속 진행된다. 상기 방법은 그후에 (1018)로 진행되고 그리고 끝난다. 그러나, 만약 (1014)에서 상기 결정이 바람직하지 않은 값이 존재한다는 의미인 YES라면, (1020)에서 하나 이상의 제조 컴포넌트 및/또는 그것과 관련된 동작 파라미터들은 상황을 경감 또는 교정하기 위해서 여기에 기술된 바처럼 상기 측정치들로부터 나온 피드 포워드 제어 데이터에 따라 선택적으로 조정될 수 있다. 예를 들면, 베이킹(baking) 시간 및/또는 온도와 같은 공정 파라미터를 제어하기 위해서, 노광 소스는 턴 오프될 수 있고, 그리고/또는 정교한 모델링 기법에 의해 생성된 데이터가 후 노광 베이킹 및/또는 현상 단계들로 피드 포워드될 수 있다. 또한 (1022)에서, 상기 측정치들로부터 나온 제어 데이터는 다음의 공정 동안 바람직하지 않은 이벤트의 재 발생을 경감하기 위해서 하나 이상의 제조 컴포넌트 및/또는 그것과 관련된 동작 파라미터들을 조정하는 피드백일 수 있다. 예를 들면, 상기 웨이퍼의 단계적인 정렬은 하위 순차적으로 진행되는 다이상의 구조들의 적절한 배치를 용이하게 하기 위해서 조정될 수 있다. 비슷하게, 적절한 경사를 갖는 구조들이 포토레지스트 층에 형성되도록 하기 위해서 노광 시간 및/또는 강도가 제어될 수 있다. 이어서 상기 방법은 (1018)에서 종료된다. 상술한 바처럼, 도 10에 도시된 순서와는 다른 순서로 이벤트들이 발생할 수 있다. 예를 들어, 측정치들이 (1010)에서와 같이 모든 격자로 맵된 위치에서 행해졌는지 여부를 결정하기 앞서, (1006)에서 얻어진 측정치들이 (1012)에서 허용 값들과 비교될 수 있다,
도 11은 본 발명의 하나 이상의 양상을 구현하기 위해 적용가능한 예시적인 산란계측 시스템을 도시한다. 레이저(1102)로부터의 광은 빔(1104)을 형성하기 위해 임의의 적용가능한 방식으로 포커싱(focusing)되도록 유도된다. 웨이퍼(1106)과 같은 샘플이 상기 빔(1104) 및 임의의 적용가능한 구조의 포토 탐지기 또는 포토 배율기(1108)의 경로에 위치된다. 다른 탐지기 방법 및 배열이 산란되고 그리고/또는 반사된 파워를 결정하기 위해서 사용될 수 있다. 임의의 적용 가능한 디자인인 마이크로 프로세서(1100)가 정반사로 반사된 광의 강도 특성, 정반사로 반사된 광의 편광, 그리고 다른 회절된 차수(order)들의 각도 위치를 포함-그러나 이것에만 한정되는 것은 아님-하는 탐지기 판독을 처리하기 위해서 사용될 수 있다. 따라서 상기 샘플(1106)으로부터 반사 광은 정확하게 측정될 수 있다.
산란계측의 개념 및 본 발명의 하나 이상의 양상들에 따른 개념들이 사용되는 방법이 도 12-17를 참조하여 설명된다. 산란계측은 입사 광이 조사되는 표면에 대한 정보를 추출하는 기법이다. 산란계측은 샘플의 형상과 그것의 산란 효과를 관련짓는 계측법이다. 산란계측은 광학 회절 응답에 기초한다. 산란계측은 웨이퍼위의 표면 및/또는 현재 특징의 수직/수평 정렬/이동/압축/스트레칭(stretching), 디싱(dishing), 침식, 프로파일, 그리고 임계 치수를 포함-그러나 이것에만 한정되는 것은 아님-하는 특성에 관련된 정보를 얻기 위해서 사용될 수 있다. 상기 정보는 상기 표면에 비춰지는 참조 광의 위상 및/또는 강도와 입사 광이 비춰지는 표면으로부터 반사된 그리고/또는 회절된 입사 광으로부터 유래된 복합 반사된 그리고/또는 회절된 광의 위상 및/또는 강도 신호를 비교함으로써 추출될 수 있다. 반사 및/또는 회절된 광의 강도 및/또는 위상은 상기 광이 비춰진 표면의 특성에 기반하여 변화될 것이다. 그러한 특성들은 표면의 평탄도, 표면의 특징, 표면의 기공, 표면 아래 층들의 수 및 타입을 포함-그러나 이것에만 한정되는 것은 아님-한다.
상술된 특성들과는 다른 조합은 복합 반사 및/또는 회절된 광에서 실질적으로 강도/위상 시그니처를 유일하게 하는 입사 광의 위상 및 강도상에 다른 영향을 준다. 따라서, 강도/위상 시그니처의 신호(시그니처 또는 저장된 값) 라이브러리를 시험(exame)함으로써, 표면의 특성에 관련된 결정이 만들어 질수 있다. 그러한 실질적으로 유일한 강도/위상 시그니처들은 적어도 부분으로 광이 비춰진 표면의 복합 굴절률에 대해 다른 표면 듀(due)로부터 반사된 그리고/또는 다른 표면 듀에의해 굴절된 광에 의해 생성된다. 복합 굴절률(N) 표면의 굴절률(n) 및 소멸 계수(extinction coefficient)(k)를 조사함으로써 계산될 수 있다. 복합 굴절률의 계산중 하나는 다음과 같은 식에 의해 설명될 수 있다.
N = n-jk, j는 허수임
상기 신호(시그니처) 라이브러리는 관찰된 강도/위상 시그니처 및/또는 모델링 및 시뮬레이션에 의해 생성된 시그니처로부터 구축될 수 있다. 예를 들면, 알려진 강도, 파장, 위상의 첫번째 입사 광에 노출되었을 때, 웨이퍼는 첫 번째 강도/위상 시그니처를 생성할 수 있다. 관찰된 시그니처가 신호(시그니처) 라이브러리를 형성하기 위해서 시뮬레이트된 그리고 모델링된 시그니처와 조합될 수 있다. 시뮬레이션 및 모델링이 측정된 강도/위상 시그니처가 매치될 수 있는 시그니처를 생성하기 위해서 사용될 수 있다. 본 발명의 하나의 예시적인 양상에서, 시뮬레이션, 모델링, 그리고 관찰된 시그니처들은 신호(시그니처) 데이터 저장소에 저장된다. 따라서, 예를 들면, 강도/위상 신호가 산란계측 탐지 컴포넌트로부터 수신될 때, 상기 강도/ 위상 신호들은 상기 신호들이 저장된 시그니처와 대응되는지 여부를 결정하기 위해서 신호의 라이브러리와 패턴 매칭될 수 있다.
상술된 원리들을 설명하기 위한 참조로서 도 12 내지 17이 도시된다. 도 12를 먼저 참조하면, 입사 광(1202)가 하나 이상의 피쳐들(1206)이 존재하는 표면(1200)에 비춰진다. 상기 입사 광(1202)이 반사 광(1204)으로서 반사된다. 피쳐의 두께, 균일성, 평탄도, 화학적 구성 그리고 유무(presence)를 포함하는(그러나, 이것에만 한정되는 것은 아님) 상기 표면(1200)의 특성들은 반사 광(1204)에 영향을 줄 수 있다. 상기 피쳐들(1206)은 상기 표면(1200) 상에 돌출되지만, 그러나 오목부로 형성될 수 있다. 도 17에서 부분적으로 나타난 바와 같이 예를 들면 상기 반사 광(1204)의 위상 및/또는 강도가 측정되어 플롯(plot)될 수도 있다. 예를 들면 그러한 플롯들은 측정된 신호들을 패턴 매칭과 같은 기법을 사용하여 시그니처 라이브러리내에 저장된 시그니처들과 비교하기 위해서 사용될 수 있다.
도 13을 참조하면, 입사 광(1312)이 하나 이상의 함몰부(1318)가 나타나는 표면(1310)위에 비춰진다. 상기 입사 광(1312)은 반사 광(1314)으로서 반사된다. 함몰들(1318)은 실질적으로 유일한 시그니처를 생성하는 상기 산란계측 시그니처에 영향을 줄 수 있다. 산란계측이 다른 것들 보다 표면위에 나타나는 피쳐들, 표면 내에 나타나는 피쳐들, 그리고 패턴에 합쳐진 피쳐들을 측정하기 위해서 사용될 수 있다.
도 14를 참조하면, 입사 광(1440)의 복합 반사 및 굴절이 도시된다. 상기 입시된 광(1440)의 반사 및 굴절은 하나 이상의 피쳐들(1428)의 유무(presence), 그리고 상기 피쳐들(1428)이 위치하는 기판(1420)의 조성을 포함하는(그러나 이것에만 한정되는 것은 아님) 펙터(factor)들에 의해서 영향을 받을 수 있다. 예를 들면, 층(1422)의 두께, 상기 층(1422)의 화학적 특성, 상기 층(1422)의 불투명도 및/또는 반사도, 상기 층(1424)의 두께, 상기 층(1424)의 화학적 특성, 상기 층(1424)의 불투명도 및/또는 반사도, 상기 층(1426)의 두께, 상기 층(1426)의 화학적 특성, 상기 층(1426)의 불투명도 및/또는 반사도를 포함하는(그러나 이것에만 한정되는 것은 아님) 상기 기판(1420)의 특성들은 입사 광(1440)의 반사도 및/또는 굴절도에 영향을 줄 수 있다. 따라서, 복합 반사 및/또는 굴절된 광(1442)은 상기 피쳐들(1428), 및/또는 층들(1422, 1424, 그리고 1426)과 상호 작용하는 입사 광(1440)의 결과이다. 3개의 층들(1422, 1424, 그리고 1426)이 도 14에 도시되지만, 기판은 그러한 층들보다 적은 혹은 많은 수로도 형성될 수 있다.
도 15를 참조하면, 도 14에 나타난 특성들중 하나가 더욱 상세히 도시된다. 기판(1520)은 하나 이상의 층들(1522, 1524, 1526)로 형성될 수 있다. 입사 광(1540)으로부터 상기 반사 및/또는 굴절된 광(1542)의 위상(1550)은 적어도 부분으로서 층의 두께, 예컨데, 상기 층(1524)의 두께에 의존할 수 있다. 따라서, 도 16에서 반사 광(1642)의 위상(1652)은 적어도 부분적으로 도 16의 층(1624)의 다른 두께로 인해 위상(1550)과는 다르다.
따라서, 산란계측은 입사 광이 비춰지는 표면에 대한 정보를 추출하기 위해 사용될 수 있는 기법이다. 상기 정보는 복합 반사 및/또는 회절된 광의 위상 및/또는 강도 신호를 분석함으로써 추출될 수 있다. 상기 반사 및/또는 회절된 광의 상기 강도 및/또는 위상은 상기 광이 비춰지는 표면의 특성에 기초하여 변화될 것이고, 상기 입사 광이 비춰지는 표면의 하나 이상의 특성들을 결정하기 위해서 분석될수 있는 실질적으로 유일한 시그니처가 되게 한다.
본 발명의 하나 이상의 양상들을 실행하는데 있어서 산란계측을 사용하는 것은 바람직한 측정치들을 획득하는데 상대적으로 비파괴적 접근법(non-invasive approach)이며, 이는 현재 발생되는, 또는 다음 공정 사이클에 바람직한 결과를 얻는데 용이하게 하기 위해서 차례로 사용될 수 있다.
본 발명의 바람직한 실시예들이 상기에 기술되었다. 본 발명을 설명 하기 위한 컴포넌트 또는 방법들의 모든 인식할 수있는 조합을 기술하는 것이 가능하지 않으나, 본 발명의 추가적인 조합 및 변경이 가능하다는 것은 당업자에게 자명하다. 따라서 본 발명은 이러한 모든 변경을 포함하는 것이며, 청구범위에 기재된 발명의 사상 및 범위 내에서 이러한 모든 변경, 수정 및 변화가 가능하다는 것은 당업자에게 자명한 사항이다.

Claims (15)

  1. 반도체 제조 공정을 모니터링 및 제어하는 시스템(100)으로서,
    웨이퍼가 제조 공정을 통과함에 따라 상기 웨이퍼의 전기적 활성 영역들의 적어도 일 부분에 형성되는 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)과 산란계측 기반 기술을 통하여 상호 작용하는 측정 시스템(106, 422, 610)과; 그리고
    상기 측정 시스템(106, 422, 610)에 의해 획득된 회로 내의 반복적인 구조들의 측정치들에 응답하여, 상기 제조 공정을 수정하기 위해서 하나 또는 그 이상의 제조 컴포넌트들 또는 상기 제조 컴포넌트들과 관련된 하나 또는 그 이상의 동작 파라미터들을 선택적으로 조정하도록, 상기 측정 시스템 및 하나 또는 그 이상의 제조 컴포턴트들(104)에 동작가능하게 연결된 제어 시스템(102, 620)을 포함하여 구성되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  2. 제1항에 있어서,
    상기 구조들(110, 204, 302, 406, 604)은 서로 평행하게 배치되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  3. 제1항에 있어서,
    상기 구조들(110, 204, 302, 406, 604)은 집적 회로(IC)의 메모리 코어 영역의 하나 또는 그 이상의 부분들에 대응하는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  4. 제1항에 있어서,
    상기 측정 시스템(106, 422, 610)에 의해 획득된 회로 내의 반복적인 구조들의 측정치들은 사전에 결정된 데이터 및 이력 테스트 데이터 중 적어도 하나와 비교되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  5. 제1항에 있어서,
    상기 측정 시스템(106, 422, 610)은 상기 회로 내의 반복적인 구조들의 임계 치수들 및 오버레이(overlay)중 적어도 하나를 주기적으로 측정하는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  6. 제1항에 있어서,
    상기 측정 시스템(106, 422, 610)은 상기 구조들(110, 204, 302, 406, 604)이 상기 웨이퍼 내에 균일하게 형성되는지 여부를 결정하기 위해서 상기 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)의 높이(408), 폭(410), 및 경사(412) 중 적어도 하나를 주기적으로 측정하는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  7. 제1항에 있어서,
    하나 또는 그 이상의 광 탐지 컴포넌트들(424, 618)로부터의 출력이, 하나 또는 그 이상의 상기 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)이 균일하게 형성되는지 여부, 하나 또는 그 이상의 임계 치수들이 허용 오차 범위 밖으로 벗어나는지 여부, 그리고 오버레이 에러가 발생하는지 여부 중 적어도 하나를 결정하도록, 하나 또는 그 이상의 저장된 시그니처들과 비교하기 위한 하나 또는 그 이상의 시그니처들을 발생시키기 위해 분석될 수 있는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  8. 반도체 제조 공정을 모니터링 및 제어하는 방법으로서,
    웨이퍼가 제조 공정을 거침에 따라 상기 웨이퍼의 전기적 활성 영역들의 적어도 일 부분에 형성되는 하나 또는 그 이상의 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)을 산란계측 기반 기술을 통하여 측정하는 단계와;
    상기 하나 또는 그 이상의 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)의 측정치들에 근거하여 제어 데이터를 생성하는 단계와;
    상기 제어 데이터를 하나 또는 그 이상의 제조 컴포넌트들에 포워드(forward) 및 백워드(backward) 중 적어도 하나로 제공하는 단계와; 그리고,
    상기 제어 데이터에 따라서 상기 제조 공정을 수정하기 위해서 하나 또는 그 이상의 제조 컴포넌트들(104) 또는 하나 또는 그 이상의 관련 동작 파라미터들을 선택적으로 조정하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 방법.
  9. 제8항에 있어서,
    상기 제조 컴포넌트들은 투사 시스템, 위치결정 시스템, 가스 분사 시스템, 산화 시스템, 온도 시스템, 압력 시스템, CMP 시스템, 그리고 식각 시스템 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 방법.
  10. 제8항에 있어서,
    상기 하나 또는 그 이상의 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)이 균일하게 형성되는지 여부, 하나 또는 그 이상의 임계 치수들이 허용 오차 범위 밖으로 벗어나는지 여부, 그리고 오버레이 에러가 발생하는지 여부 중 적어도 하나를 결정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 방법.
  11. 제8항에 있어서,
    상기 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)은 실질적으로 서로 평행하게 배치되는 연장된 마크(elongated mark)들을 포함하고, 아울러 집적 회로(IC)의 메모리 코어 영역의 하나 또는 그 이상의 부분들에 대응하는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 방법.
  12. 반도체 제조 공정을 모니터링 및 제어하는 시스템으로서,
    상기 제조 공정을 거치는 웨이퍼의 전기적 활성 영역들의 적어도 일 부분에 형성되는 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)에 광이 입사하도록 하는 수단과;
    상기 구조들(110, 204, 302, 406, 604)로부터 반사되는 광을 수집하기 위한 수단과; 그리고
    상기 수집된 광에 응답하여 상기 제조 공정을 수정하기 위해서, 하나 또는 그 이상의 제조 컴포넌트들 또는 상기 제조 컴포넌트들과 관련된 하나 또는 그 이상의 동작 파라미터들을 조정하기 위한 수단을 포함하여 구성되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  13. 제 1항에 있어서,
    상기 웨이퍼는 하나 이상의 격자로 맵되고, 상기 격자로 맵된 위치들에 있는 상기 회로 내의 반복적인 구조들이 측정되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
  14. 제 8항에 있어서,
    상기 웨이퍼는 하나 이상의 격자로 맵되고, 상기 격자로 맵된 위치들에 있는 상기 회로 내의 반복적인 구조들이 측정되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 방법.
  15. 제 12항에 있어서,
    상기 웨이퍼는 하나 이상의 격자로 맵되고, 상기 격자로 맵된 위치들에 있는 상기 회로 내의 반복적인 구조들이 측정되는 것을 특징으로 하는 반도체 제조 공정 모니터링 및 제어 시스템.
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