KR20050063786A - 회로 내의 구조의 측정을 획득하기 위한 표준 입자 크기측정법의 사용 - Google Patents

회로 내의 구조의 측정을 획득하기 위한 표준 입자 크기측정법의 사용 Download PDF

Info

Publication number
KR20050063786A
KR20050063786A KR1020057006902A KR20057006902A KR20050063786A KR 20050063786 A KR20050063786 A KR 20050063786A KR 1020057006902 A KR1020057006902 A KR 1020057006902A KR 20057006902 A KR20057006902 A KR 20057006902A KR 20050063786 A KR20050063786 A KR 20050063786A
Authority
KR
South Korea
Prior art keywords
wafer
structures
circuit
light
machining
Prior art date
Application number
KR1020057006902A
Other languages
English (en)
Other versions
KR101028867B1 (ko
Inventor
브라이언 케이. 추
브한와 신그
람큐마 수브라마니안
브하가스 란그라잔
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20050063786A publication Critical patent/KR20050063786A/ko
Application granted granted Critical
Publication of KR101028867B1 publication Critical patent/KR101028867B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/17—Systems in which incident light is modified in accordance with the properties of the material investigated
    • G01N21/47—Scattering, i.e. diffuse reflection
    • G01N21/4738—Diffuse reflection, e.g. also for testing fluids, fibrous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Length Measuring Devices By Optical Means (AREA)

Abstract

반도체 가공 공정을 모니터 및 제어하기 위한 시스템 및 방법이 개시된다. 웨이퍼가 반도체 가공 공정에서 공정됨에 따라 상기 웨이퍼상에 생성되는 회로 내의 반복적인 구조들을 표준 입자 크기 측정 기반 기법에 따라서 측정된다. 상기 가공 공정에 적용되는 하나 이상의 가공 컴포넌트들 및/또는 상기 가공 컴포넌트들과 관련된 작동 파라미터들을 선택적으로 조정하기 위해서 사용될 수 있는 피드 포워드 및/또는 피드백 제어 데이터를 생성하도록 상기 측정이 사용될 수 있다. 추가적으로, 예를 들면 상기 측정들은 비용대 편익비 분석에 기반하여 상기 웨이퍼 또는 상기 웨이퍼의 부분들을 폐기할지 여부를 결정하는데 사용될 수 있다. 상기 회로내의 구조를 직접적으로 측정하는 것은 테스트 그래이팅들이 상기 웨이퍼내에 형성될 필요가 없기 때문에 값비싼 칩 자산의 낭비를 감소시킬 수 있고, 그리고 또한 실제적으로 칩 성능 결과에 영향을 주는 요소들에 대한 제어를 가능하게 한다.

Description

회로 내의 구조의 측정을 획득하기 위한 표준 입자 크기 측정법의 사용 {USING SCATTEROMETRY TO OBTAIN MEASUREMENTS OF IN CIRCUIT STRUCTURES}
본 발명은 일반적으로 반도체 가공 공정을 모니터 그리고/또는 제어하는것에 관련된 것으로, 더욱 상세히는 가공 공정 동안 형성되는 회로 내의 구조의 측정을 획득하고, 상기 측정에 응답하여 가공 공정을 제어하는 시스템 및 방법에 관한 것이다.
반도체 산업에서, 고 밀도 디바이스에 대한 트렌드(trend)가 지속되고 있다. 이러한 고 밀도를 달성하기 위해서, 반도체 웨이퍼상의 크기를 축소하려는 노력(예로, 1 마이크론 미만의 단계)이 지속되고 있다. 그러한 고 밀도 디바이스 패키징을 달성하기 위해서는, 더욱 작은 피쳐(feature) 및 구조의 크기가 웨이퍼의 작은 사각형 부분-일반적으로 다이로 알려짐-에 가공된 직접 회로(IC : intergrated circuit)내에서 요구된다. 이는 상호연결 배선의 폭과 공간, 접속 구멍의 공간과 크기, 다양한 구조의 코너와 가장자리와 같은 표면 형상, 그리고 다른 피쳐(feature)의 표면 형상을 포함한다. 디바이스 크기를 축소하기 위해서는, 가공 공정의 더욱 정밀한 제어가 요구된다. 회로 구조들의 크기 및 회로 구조들간의 크기를 임계 크기(CD)로 나타낼 수 있다. CD를 줄이는 것, 그리고 더욱 정밀한 CD를 복제하는 것은 축소된 회로 구조 및 증가된 패키징 밀도를 통하여 고 밀도 디비이스를 얻는 것을 용이하게 한다.
직접 회로의 수백개의 카피들이 하나의 웨이퍼상에, 더욱 상세히는 웨이퍼의 각각 다이상에 형성되는 동안, 반도체 또는 IC 제조 공정은 일반적으로 100개 이상의 단계들(예로, 노광, 베이킹(baking), 현상)을 포함한다. 이러한 많은 단계들에서, 바람직한 회로 구조 또는 소자를 형성하기 위해 특정 위치에서 재료가 오버레이(overlay)되거나 또는 기초 층으로부터 제거된다. 일반적으로, 제조 공정은 궁극적으로 완전한 직접 회로를 형성하는 기초 상의 그리고 내의 다수의 패턴 층을 생성하는 단계를 포함한다. 이 계층화(layering) 공정은 반도체 웨이퍼 표면 내에 그리고 위에 활성 영역을 전기적으로 생성한다. 그러한 적기적 활성 영역의 층-대-층 정렬 및 격리는 웨이퍼 상에 형성될 수 있는 구조의 정확도에 영향을 준다. 만약 상기 층들이 허용 오차내로 정렬되지 않는다면, 오버레이(overlay) 에러가 전기적 활성 영역의 성능을 상쇄하고, 칩 신뢰성에 안좋은 영향을 미치게 된다.
도 1은 본 발명의 하나 이상의 양상에 따라서 반도체 가공 공정을 모니터하는 그리고 제어하는 시스템을 상위 레벨에서 도식적으로 나타낸 블록 도이다.
도 2는 웨이퍼가 반도체 가공 공정에 따라 가공됨에 따라 웨이퍼 상에 형성된 반복적인 구조를 위에서 본 평면도 그리고 이를 확대한 도이다.
도 3은 본 발명의 하나 이상의 양상에 따라 본도체 가공 공정을 모니터하고 제어함에 있어서 측정될 수 있는 웨이퍼의 부분에 형성된 회로 내의 다른 반복적인 구조의 예를 그 위에서 나타낸 투시도이다.
도 4는 본 발명의 하나 이상의 양상에 따라서 반도체 가공 공정을 마친 웨이퍼의 이동 상황을 모니터하는데 있어서 효율적인 시스템의 부분을 도시한다.
도 5는 본 발명의 하나 이상의 양상에 따라서 반도체 가공 공정을 모니터 및 제어하기 위한 시스템을 도시한다.
도 6은 본 발명의 하나 이상의 양상에 따라서 반도체 가공 공정을 모니터 하고 제어하기 위한 다른 시스템을 도시한다.
도 7은 본 발명의 하나 이상의 양상을 따르는 격자 무늬로 맵된(grid-mapped) 웨이퍼의 투시도이다.
도 8은 본 발명의 하나 이상의 양상에 따라서 격자 무늬로 맵된 위치에서 취해질 측정의 플랏(plot)을 도시한다.
도 9는 본 발명의 하나 이상의 양상에 따라서 웨이퍼 상의 개별적인 격자 무늬로 맵된 위치에 취해질 측정에 대응하여 엔트리(entry)들을 포함하는 테이블을 도시한다.
도 10은 본 발명의 하나 이상의 양상에 따라서 IC 가공 공정을 모니터하고 제어하기 위한 방법을 도시하는 플로우 도(flow diagram)이다.
도 11은 본 발명의 하나 이상의 양상을 구현함에 있어서 적용될 수 있는 예시적인 표준 입자 크기 측정법(scatterometry) 시스템을 도시한다.
도 12는 본 발명의 하나 이상의 양상에 따라서 표면에서 반사되는 입사 빛을 나타내는 간략화된 투시도이다.
도 13은 본 발명의 하나 이상의 양상에 따라서 표면에서 반사되는 입사 빛을 나태내는 간략화된 또 다른 투시도이다.
도 14는 본 발명의 하나 이상의 양상에 따라서 입사 빛이 표면에 비추어질 때 만들어지는 복잡하게 반사되고 굴절된 빛을 도시한다.
도 15는 본 발명의 하나 이상의 양상에 따라서 입사 빛이 표면에 비추어질 때 만들어지는 복잡하게 반사되고 굴절된 또 다른 빛을 도시한다.
도 16은 본 발명의 하나 이상의 양상에 따라서 입사 빛이 표면에 비추어질 때 만들어지는 복잡하게 반사되고 굴절된 또 다른 빛을 도시한다.
도 17은 본 발명의 하나 이상의 양상에 따라서 입사 빛이 표면에 비추어질 때 만들어지는 복잡하게 반사되고 굴절된 빛으로부터 기록된 신호의 위상 및/또는 세기를 도시한다.
하기에는 본 발명의 특정 실시예들에 대한 기초적인 이해를 돕고자, 본 발명의 간략한 개요가 제시된다. 본 개요는 본 발명의 전반적인 개요는 아니다. 이는 본 발명의 키 또는 중요한 요소들 인식시키고자 함도 아니고, 또한 본 발명의 범위를 서술하기 위함도 아니다. 대신에 하기에 제시될 더욱 세부적인 설명에 대한 서두로서 간략한 형태로 본 발명의 일부 개념들을 제시하려는데 그 목적이 있다.
본 발명의 하나 이상의 양상에 따르면, 반도체 가공 공정 동안에 웨이퍼 상에서 형성된 회로 내의 반복적인 구조에 대한 측정이 표준 입자 크기 측정(scatterometry) 기반 기법을 사용하는 시스템에 의해 행해진다. 상기 측정은 바람직한 결과(허용 오차내의 임계 크기 및/또는 오버레이(overlay)의 완화)를 얻으려 하는데 있어서, 하나 이상의 가공 컴포넌트 및/또는 가공 컴포넌트들과 관련된 작동 파리미터를 선택적으로 조정하는데 이용될 수 있는 피드 포워드(feed forward) 그리고/또는 피드백(feedback) 제어 데이터를 생성하기 위해 이용될 수 있다. 추가적으로, 상기 측정은 예를 들면, 비용대 편익비 분석에 기반해서 웨이퍼 또는 그것의 부분들을 폐기할지 여부를 결정하는데 사용될 수 있다. 회로 내의 구조을 직접적으로 측정하는 것은 테스트 그래이팅(grating) 구조가 웨이퍼내에 형성될 필요가 없게 되기 때문에 값비싼 칩 자산을 낭비를 줄일 수 있다.
더욱 상세히는, 본 발명의 일 양상에 따르면, 반도체 제조 공정과 관련된 반복적인 패턴과 관련된 균일성에서 이점을 얻을 수 있다. 가공 공정에서 특히 특징적인 이전의 기술은 다중-레벨 검사 및 결함 탐지를 제공한다. 예상된 반복적인 패턴의 관점에서 비균일성을 찾기 위해, 세부적인 디바이스별 검사를 수행하는 것보다, 본 발명의 그러한 양상이 제공하는 상위 레벨 검사를 수행하는 것이 낫다. 만악 불규칙성이 탐지되면 최종 레벨 검사가 불규칙 지점에서 수행될 수 있다. 따라서, 더욱 빠른 검사가 웨이퍼의 그러한 부분에 대해 수행될 수 있다. 앞선 그리고 관련 마지막을 수행하기 위해, 본 발명의 특정한 예시적인 양상이 하기이 설명 및 첨부된 도면과 관련하여 하기에 기술된다. 그러나 이러한 양상들은 본 발명의 하나 이상의 원리들이 이용되는 다양한 방법에 대한 예시적인 것들이며, 본 발명은 이러한 모든 양상 및 균등물도 포함한다. 본 발명의 다른 이점들 및 신규한 특징들은 하기의 도면 및 도면에 대한 설명을 참고함으로써 분명해질 것이다.
본 발명은 도면에 대한 참조를 통하여 서술되며, 여기서 명세서 전반에 참조 번호가 구성 요소들을 나타내기 위해 사용된다. 설명을 위한 하기의 설명에서, 본 발명의 완벽한 이해를 제공하고자 많은 상세한 설명이 제시된다. 그러나 당업자에게는 이러한 상세한 설명보다 낮은 정도로도 본 발명의 하나 이상의 양상들을 실시할 수 있다. 다른 예들에서, 공지된 구조와 디바이스들이 본 발명의 하나 이상의 양상들의 설명을 용이하게 하기 위해 블록 도 형태로 제시된다.
하기에 사용될 "컴포넌트(component)"라는 용어는 컴퓨터 관련 엔티티(entity)들, 하드웨어, 하드웨어와 소프트웨어의 결합, 소프트웨어, 또는 실행되는 소프트웨어를 포함한다. 예를 들면, 컴포넌트는 프로세서상에서 실행되는 프로세서, 프로세서, 오브젝트(object), 실행 가능, 실행 스레드(thread), 프로그램, 그리고 컴퓨터들일 수 있다. 예를 들면, 서버상에서 실행되는 어플리케이션과 상기 서버 모두가 컴포넌트일 수 있다. 다른 예를 들면, 스텝퍼(stepper)와 상기 스테퍼를 제어하는 공정 모두가 컴포넌트일 수 있다.
본 발명의 많은 양상들이 에러 비용의 비강제적인 최적화 및/또는 최소화를 용이하게 하는 관련 기술을 사용할수 있다는 점이 인식되어야 한다. 따라서, 비선형 트레이닝(training) 시스템들/방법들(예컨데, 역 전파, 베이스의 정리, 퍼지(fuzzy) 세트, 비선형 귀환, 또는 전문가들의 조합을 포함하는 다른 중성 네트워킹 패러다임, 서러벨라 모델 계산 컴퓨터(CMACS : cerebella model arithmetic computer), 라디안 기반 함수, 직접 검색 네트워크, 그리고 기능 연결 네트워크) 일 수 있다.
도 1은 본 발명의 하나 이상의 양상에 따라서 직접 회로(IC) 가공 공정을 모니터 및 제어하기 위한 시스템(100)을 도시한다. 상기 시스템(100)은 제어 시스템(102), 프로세서의 가공 컴포넌트, 측정 시스템(106), 상기 가공 공정에서 공정되는 웨이퍼를 포함한다. 많은 반도체 가공 환경에서 일반적인 것처럼, 회로 내의 하나 이상의 반복적인 구조(110)들이 가공 공정 동안 웨이퍼(108)상에서 형성된다. 상기 제어 시스템(102)은 상기 측정 시스템에 의해 측정된 기록에 따라 가공 공정을 조정하기 위해서 측정 시스템(106) 및 가공 컴포넌트(104)에 연결된다. 특히, 상기 제어 시스템(102)은 하나 이사의 가공 컴포넌트들(104)들 및/또는 그것과 관련된 작동 파라미터를 상기 측정 시스템(106)에 의해서 획득된 정보로부터 발생되는 피드 포워드 및/또는 피드백 제어를 통해 제어한다. 본 발명은 특정 품질 보장과 관계된 종래의 그래이팅 구조(grating structure) 및 모니터링 방법 대신에 반복적인 디바이스 구조를 사용한다.
예를 들면, 상기 측정 시스템(106)은 가공 공정 동안 웨이퍼내에 형성되는 반복적인 회로 구조의 하나 이상의 양상들(예컨데, 임계 크기 및/또는 오버레이(overlay))를 측정하기 위한 표준 입자 크기 측정(scatterometry) 시스템(도시되지 않음)을 포함할 수 있다. 상기 회로 구조가 자체적으로 측정되기 때문에, 요구되는 다수의 테스트 그래이팅들이 줄어드는 것처럼 값비싼 칩 자산의 낭비도 감소될 수 있고, 일부의 경우에는 웨이퍼 내에/위에 형성되는 것으로부터 제거될 수 있다. 일반적으로 테스트 그래이팅들은 가공 공정에 대한 일반화된 정보를 단순히 계산하는데 반해서, 상기 측정들은 디바이스 성능에 실질적으로 영향을 미치는 구조들에 대한 정보를 계산한다. 또한, 테스트 그래이팅의 부족은 웨이퍼내에(예컨데, 일반적으로 웨이퍼 내부의 스크라이브 라인(scribe line)내) 상기 테스트 그래이팅을 형성하는것과 관련된 시간과 장비의 요구사항들을 감소할 수 있다. 따라서 상기 측정들은 가공 공정을 모니터 및 제어하는데 사용될 수 있으며, 가공 공정에 요구되는 칩 자산의 총양, 시간, 그리고 장비를 감소시킬 수 있다.
다양한 가공 컴포넌트 및 그것과 관련된 작동 파라미터들중 어느 것이든지 상기 측정 시스템(106)에 의해 측정된 기록에 기초하여 상기 제어 시스템(102)에 의해 선택적으로 채택될 수 있다. 예를 들면-이것에 한정되는 것은 아님-, 이는 공정와 관련된 온도, 상기 공정과 관련된 압력, 공정내에 응축된 가스 및 화학 물질, 가스의 구성, 공정내의 화학 물질 및/또는 다른 요소들, 가스의 유동율, 공정내의 화학 물질,/또는 다른 요소, 상기 공정과 관련된 시간 파라미터, 상기 공정과 관련된 여기 전압들을 포함-이것에 한정되는 것은 아님-할 수있다. 추가적인 예를 들면, 근접한 다른 피쳐들과 함께 직접 회로(IC)들을 개발하는데 이용되는 고 해상도 포토리토그래픽(photolithographic) 컴포넌트와 관련된 파라미터들이 바람직한 결과를 달성하기 위해서 사용될 수 있다. 일반적으로, 리토그래픽(lithographic)은 다양한 미디어 사이의 패턴을 전송하기 위한 공정을 말하며, 반도체 가공에서 실리콘 절편, 즉 웨이퍼가 방사선-감광(radiation-sensitive) 필름, 즉 포토레지스트(photoresist)로 균일하게 코팅된다. 상기 포토레지스트 구성내의 임의의 용매를 증발시키기 위해, 그리고 상기 기판위의 포토레지스트 코딩을 고정시키기 위해 포토레지스트가 코팅된 기판이 베이킹된다. 노광 소스(빛, x-ray, 또는 전자 빔과 같은)가 특정 패턴을 형성하기 위해 중간 마스터 템플릿를 통하여 선택된 필름 표면 영역을 조명한다. 상기 리토그패픽 코팅은 일반적으로 대상 패턴의 투사된 이미지를 수신하기 위해 적용되는 방사선-감광 코팅이다. 한번 상기 중간 마스터 템플릿으로부터 이미지가 상기 포트레지스트위에 투사되면, 그곳에 지울수 없게 형성된다.
상기 포토레지스트 층위에 투사된 빛이 포토리토그래피 동안 상기 층의 성분을 변화시켜서, 순차적인 공정 단계에서 그것들의 다른 부분들(예컨데, 포토레지스트 타입에 따라서, 조명된 또는 조명되지 않은 부분)이 조작될 수 있게 한다. 예를 들면, 음화 포트레지스트 영역은 노광 소스에 의해 조명될 때 불용성이 되어, 포토레지스트에 용매를 가하여 다음 현상 단계 동안 오로지 포토레지스트의 조명되지 않은 영역만을 제거하도록 한다. 따라서 음화 포토레지스트 층내에 형성된 패턴은 템플릿의 불투명한 영역에 의해 한정된 음화 패턴이다. 대조적으로, 양화 포토레지스트에서, 포토레지스트에 조명된 영역은 가용성이 되어, 현상(development)동안 용매를 가하는 것을 통하여 제거된다. 따라서, 양화 포토레지스트에서 형성된 패턴은 상기 템플릿 상에서 불투명한 영역의 양화 이미지이다. 따라서 포토레지스트가 조명에 노광된 정도(예컨데, 시간, 강도)를 제어하는 것은 패턴 전송의 충실도 및 회로 구조 결과에 영향을 미친다. 예를 들면, 과노광(overexposure)은 바람직한 깊이 보다 더 깊게 피쳐를 생성하고, 반면에 부족 노광(underexposure)는 바람직한 깊이 보다 너 낮게 피쳐를 생성한다. 반복적인 구조의 형성 부분에서 모니터링을 이용하는 본 발명은 바람직한 결과 달성하는데 집중하기 위해서 반도체 가공 공정의 다양한 양상들을 조절하는것을 용이하게 한다.
또한, 웨이퍼 상에 이미지를 전송하기 위해 사용되는 조명의 타입은 임계 크기 및 패턴 전송에 영향을 주도록 제어될 수 있다. 예를 들면, 피쳐 사이즈들이 더욱 작아지게끔 작동되면, 이용되는 광학 방사선의 파장 때문에 한계 기준으로 다가가게 된다. 그러한 것처럼, 방사선의 타입 및 방사선의 파장들은 패턴 전송을 제어하기 위해 조절될 수 있다. 예를 들면, 더욱 이로운 파장들을 갖는 방사선(예컨데, 5-200nm 범위내의 파장을 갖는 극 자외선(EUV : extreme ultraviolet) 및 짙은 자외선(DUV : deep ultraviolet))이 작은 피쳐 사이즈를 정확하게 얻기 위한 노력에 있어서 리토그래픽 이미징을 위해 사용될 수 있다. 그러나, 그러한 방사선은 상기 포토레지스트 재료에 의해 높게 흡수될 수 있다. 결과적으로, 상기 포토레지스트로의 방사선의 침투 깊이가 제한될 수 있다. 상기 방사선이 포토레지스트 전체 깊이에 침투할 수 있게끔 그것들의 패턴화에 영향을 미치게 하기 위해, 침투 깊이의 제한은 초-박형(ultra-thin) 포토레지스트의 사용을 필요로 한다. 또한 포토리토그래피 공정을 통하여 형성된 회로의 성능은 따라서 포토레지스트 층의 뚜게에 영향을 받는다. 포토레지스트 층의 두께는 화학적-기계적 폴리싱(CMP : chemical mechanical polishing)을 통하여 줄어들 수 있다. 일반적으로, CMP는 평탄화 기법을 사용하며, 여기서 표면은 연마 또는 비 연마 액체 슬러리(slurry)의 존재에 있어서 폴리싱 패드에 의해 공정된다. 상기 사용된 슬러리는 표면/기판 범위에서 상기 포토레지스트와 반응한다. 바람직하게는 반응의 정도가 포토레지스트의 용해(예컨데, 화학적 식각)를 빠르게 또는 측정가능하게 하는데 충분하지 않은게 아니라, 포토레지스트에서 화학적 본딩의 작은 수정이 인가된 기계적 응력(stress)에 의한(예컨데 CMP 폴리싱 패드의 사용을 통하여) 표층의 제거를 적절히 용이하게 하는데 충분하지 못하다라는 것이다. 따라서, 응착, 유동율, CMP 동안 적용된 슬러리의 연마 정도, 그리고 폴리싱 패드와 웨이퍼간에 적용된 총 압력이 반도체 제조 공정을 제어하기 위해서 조절될 수 있다.
또한 사용되는 절연 시스템에 따라서, 포토레지스트내에서 화학적 반응을 활성화함으로써 이미지 전송에 영향을 주기 위해서 후 노광 베이킹이 반도체 제조 공정에서 사용될 수 있다. 포토레지스트 경화(hardening)의 균질성을 조절(예컨데, 정상파의 감소에 의해 그리고/또는 상기 이미지를 확대하는 화학 반응을 온도로서 촉진시킴으로써)하기 위해 웨이퍼의 부분이 특정 온도에서 노출되는 온도 및/또는 시간이 제어될 수 있다. 고온은 빠른 베이킹 및 빠른 경화를 일으키고, 반면에 저온은 느린 베이킹 및 이에 대응하여 느린 경화를 일으키며, 이는 예를 들면 라인 폭의 일치성을 변화시키게 되어 구조의 균질성에 영향을 줄 수 있다. 따라서, 시간 및 온도 파라미터는 또한 후 노광 베이킹동안 제어될 수 있다.
식각(etching) 단계의 작동 파라미터는 바람직한 결과를 얻기 위해 비슷하게 제어될 수 있다. 조명후의 식각 단계에서 상기 패턴 이미지는 포토레지스트로부터 웨이퍼내로 전송되며, 여기서 식각 및 다른 요소들이 여기 전압(excitation voltage) 또는 그밖에 것에 의해 웨이퍼의 표면에 인가된다. 상기 식각 공정은 현상 공정 동안 노광된 웨이퍼의 부분을 제거 또는 식각한다. 포토레지스트의 잘 융해(soluble)되지 않는 영역아래에 있는 웨이퍼 부분은 식각 공정으로부터 보호된다. 상기 포토레지스트의 잘 융해되지 않는 부분은 상기 현상 과정동안 현상기에 의해 영향을 받지 않는, 그리고 식각 공정 동안 식각에 의해 영향 받지 않는 부분이다. 웨이퍼 및 웨이퍼에 형성된 패턴이 완전히 드러나도록, 상기 포토레지스트의 이러한 불융해 부분은 하위 공정 단계에서 제거된다. 따라서 식각에서 사용되는 재료의 농축이 바람직한 결과를 얻기 위해 웨이퍼의 선택된 부분이 식각되는 정확성에 영향을 줌으로써 제어될 수 있다.
또한 이미지를 웨이퍼에 전송하는데 이용되는 템플릿의 타입과 관련된 파라미터가 임계 크기, 층-대-층 정렬, 그리고 오버레이(overlay)에 영향을 주기 위해 제어될 수 있다. 예를 들면, 상기 템플릿이 레티클(reticle)인 지점에서, 상기 패턴이 노광(exposure)당 오직 하나(또는 소수)의 다이에 전송되며, 반대의 경우는 상기 템플릿이 마스크인 지점이며, 웨이퍼상의 전체(또는 대부분) 다이에 한번에 노광된다. 레트클을 통한 다중 노광들은 하나의 단계 및 스캔 방식으로 수행되며, 여기서 각각의 노광후에 웨이퍼가 실장되는 단계는 다음 다이가 상기 레티클을 통해 노광되게끔 정렬하기 위해 이동되거나 또는 스텝이 바뀐다. 이 공정은 웨이퍼내에 다이가 존재하는 만큼 수 차례 수행될 필요가 있다. 따라서 스텝퍼(stepper) 움직음은 바람직한 결과를 얻는 것을 용이하게 하기 위해 제어될 수 있다. 상기 레트클내에 형성된 패턴은 종종 웨이퍼 위로 전송될 패턴이 확대된 것이다. 이는 더욱 세부적인 피쳐들이 레트클내에 디자인 되도록 한다. 그러나, 상기 레트클을 통하여 투과되는 빛의 에너지는 웨어퍼 상에 상기 이미지가 노광될 때 상기 레트클에 열을 가할 수 있다. 이는 레트클의 열적 팽창 및/또는 축소 때문에 상기 레트클에 기계적인 비틀림을 가할 수 있다. 그러한 비틀림은 복잡한 회로 구조의 형상을 변화시킬 수 있고(예컨데, 선을 좁힘), 그리고/또는 최종 회로가 상기 이미지가 웨어퍼상에 전송되었을 때 계획된 바 처럼 동작하지 않을 수 있는 정도로 층-대-층 정합(registration)을 방해할 수 있다. 더욱이, 상기 패턴이 보통 웨이퍼 상에 전송될 패턴이 확대된 것이기 때문에, 그것은 일반적으로 리토그래픽 공정 동안 축소(예컨데, 축소 렌즈 시스템을 통한 것처럼)된다. 이미 비틀려진 피쳐를 수축하는 것은 반복적인 구조에 치명적인 영향을 가할 수 있다. 따라서, 그러한 템플릿이 더욱 복잡한 패턴 디자인을 전송하는데 효과적이기는 하지만, 그것은 더욱 정확한 정렬 및 이미징을 요구하게 된다. 따라서 열에 의해 유발되어 패턴 전송에 불리한 영향을 줄 수 있는 기계적 비틀림을 완화하기 위해서 온도 제어가 사용될 수 있다.
추가적으로, 필름 성장 또는 컴포넌트(예컨데, 생산 재료, 산소물, 질화물, 폴리, 옥시니트라이드, 또는 절연체) 배치와 관련된 파라미터가 바람직한 가공 공정을 용이하게 하기 위해 제어될 수 있다. 그러한 필름들은 단 결정 실리콘 및 폴리실리콘의 열화 산화막(oxidation) 및 질소화물막(nitridation), 침전된 금속의 직접 반응에 의한 실리사이드(silicide)의 형성, 기판, 화학 증착(CVD : chemical vapor deposition), 물리적 증착(PVD), 저압 CVD(LPCVD : low pressure CVD), 플라지마 개선 CVD(PECVD), 급속 열적 CVD(RTCVD : rapid thermal CVD), 유기 금속 화학 증착(MOCVD : metal organic CVD), 그리고 펄스 레이져 증착법(PLD : pulsed laser deposition)을 통하여 형성될 수 있다. 따라서 반도체 가공 공정 동안 제공되는 상기 유동율, 온도, 압력, 농축, 그리고 재료의 종류는 회로의 구조의 결과에 영향을 주는 필름 형성을 통제하기 위해 조절될 수 있다.
결국, 상술된 바에 따라 알 수 있는 것처럼, 피드백 제어관련된 반복적인 구조(예컨데, 그것들의 형성 및 구조 결과) 및 디바이스 가공과 관련된 다양한 파라미터의 적응형 조절이 전반적인 반도체 가공 공정을 개선시킬 수 있다.
더욱이, 상술된 바처럼 본 발명과 관련된 검사/모니터링은 검사 장비의 이용 및 그것과 관련된 공정 시간을 효율적 할 수 있다. 각각의 독립적인 디바이스들을 개별적으로 검사하는 대신에, 본 발명은 웨이퍼의 특정 영역 또는 디바이스의 하이-패스 검사 를 가능하게 하거나, 혹은 제한적인 회로 구조가 요구되는 곳을 가능하게 함으로써 종래의 고 입상 검사를 완화시킬 수 있다. 그러한 하이-패스 검사는 시간 소모적 및 값비싼 디바이스별 기초에서 계산형 리소스 이용 관점(computational resource utilization perspective)으로부터 벗어나려 하는 것이 아니라, 요구되는 반복적인 패턴과의 편차를 찾기 위해 수행될 수 있다. 요구되는 반복적인 패턴과의 편차를 검출하려 할때에, 더욱 입상 검사가 본 발명에 의해 비규칙적인 지점의 궤적에서 수행될 수 있다.
도 2를 참조하면 웨이퍼가 가공 공정에서 공정됨에 따라 상기 웨이퍼(200)의 부분(206)(예컨데, 다이)상에 형성된 기판(200)(예컨데, 웨이퍼)의 평면도 및 회로 내의 반복적인 구조의 확대도가 도시된다. 예를 들면, 상기 반복적인 구조(204)는 IC의 메모리 코어 영역에서의 구조와 대응될 수 있다. 상기 구조(204)는 실질적으로 서로 병렬로 나타나는 늘어난(elongated) 마크(mark)들을 실질적으로 포함할 수 있고, 그리고 공정이 계획된데로 진행되는지 여부를 결정하기 위해 가공 공정동안 주기적으로 측정될 수 있다. 예를 들면, 회로 내의 각각의 반복적인 구조의 개별적인 피쳐 높이가 상기 구조가 균일하게 형성되는지 여부를 결정하기 위해서 측정될 수 있다. 상기 구조는 상기 기판에서 들어 올려진 부분처럼 또는 상기 기판내로 식각된 홀(trough)처럼 구현될 수 있는, 그리고 상기 가공 공정에 대한 일반화된 정보를 얻기 위해 측정될 수 있는 병렬로 고정된 테스트 그래이팅 구조와 비슷하다. 그러나 상기 기판내의 회로와 인접한 테스트 그래이팅 구조를 형성하는 것은 값비싼 칩 자산 영역을 낭비하도록 요구한다. 그와 같이, 그래이팅 구조는 종종 웨이퍼내의 스크라이브 라인(208)내에 형성되어, 어떠한 회로도 형성되지 않는 웨이퍼의 사용되지 않는 영역이 되며, 그리고 상기 가공 공정이 완료된 후에는 상기 칩(210)들이 상기 웨이퍼로부터 분리되도록하여 각각의 칩들 사이에 위치하게 된다. 그러나, 상기 그래이팅이 어디에 형성 되는지와는 무관하게, 상기 그래이팅들은 상기 웨이퍼상에 공정되는 회로의 부분이 아니기 때문에, 상기 그래이팅들은 다비이스 성능에 직접적으로 영향을 주는 소자들에 대한 특정한 정보를 나타내지는 않는다. 반면에, 본 발명의 양상들처럼, 회로 구조를 직접적으로 측정하는 것은 디바이스 성능 결과에 직접적 영향을 주는 소자들에 대한 매우 적절한 정보를 산출한다. 따라서, 이러한 측정들은 상기 가공 공정이 바람직한 성능 특성 및 신뢰도를 갖는 디바이스들을 정확히 그리고 일관성있게 생산하도록 어떠한 방법으로 조정해야하는지를 결정하기 위해 사용될 수 있다. 또한 회로 내의 더욱 복잡한 반복적인 구조가 본 발명의 하나 이상의 양상들에 따라서 상기 가공 공정을 모니터 및 제어하기 위해서 측정될 수 있다는 점을 인식해야 한다.
도 3은 본 발명의 하나 이상의 양상들에 따라서 반도체 가공 공정을 모니터 및 제어하기 위해 측정될 수 있는 회로 내의 다른 반복적인 구조들의 예로서 그곳에 형성된 웨이퍼를 도시한다. 예를 들면, 상기 구조(302)는 상기 웨이퍼(300)가 상기 가공 공정을 마침에 따라 상기 웨이퍼 다이상에 형성된 SRAM 메모리 셀 요소를 포함할 수 있다. 상기 구조의 매우 크게 확대된 도를 나타내기 위해 상기 웨이퍼(300)는 도시되지 않았다. 예를 들면, 도시된 웨이퍼의 상기 영역(300)은 하나 이상의 SRAM 메모리 셀이 형성된 웨이퍼상의 다이 부분에 대응된다. 웨이퍼상의 다이가 상기 가공 공정이 진행됨에 따라 그곳에 형성된 하나 이상의 반복적인 회로 구조들을 갖는 많은 수의 직접 회로(IC)들을 포함할 수 있다고 인식돼야 한다. 이러한 반복적인 구조들의 특징(예컨데, 임게 크기 및/또는 오버레이)들이 상기 가공 공정이 바람직하게 진행되는지 여부(예컨데, 상기 반복적인 구조들이 균일하게 생산되는지 여부)를 결정하기 위해 주기적으로 측정될 수 있다. 이러한 측정들은 바람직하지 않은 결과를 적절히 완화시키도록 상기 가공 공정에 적용되는 피드 포워드 및/도는 파드백 제어 데이터를 개발하기 위해 사용될 수 있다.
도 4는 본 발명의 하나 이상의 양상들에 따라서 반도체 가공 공정을 통하여 공정을 마친 웨이퍼를 모니터하기 위해서 사용되는 시스템의 부분(400)을 도시한다. 상기 웨이퍼(402)의 오직 작은 부분(예컨데, 싱글 다이)만을 간략하게 나타내고자 도 4에 도시 되었다는 점을 인식하자. 상기 웨이퍼(402)의 국지적인 측면도는 그곳에 형성된 회로 내의 반복적인 구조(406)을 갖는 상기 웨이퍼위의 층(404)를 나타낸다. 상기 반복적인 구조(406)들이 상기 웨이퍼가 상기 가공 공정에서 진행됨에 따라 상기 웨이퍼상에 하나 이상의 직접 회로(또는 그들의 부분)을 생성하기 위해 상기 웨이퍼(402)상에 형성된다. 예를 들면, 상기 반복적인 구조(406)들은 상기 웨이퍼의 부분(예컨데, 다이)내에서 형성된 SRAM 셀의 부분 또는 메모리 코어 영역을 가공할 수 있다.
본 발명의 하나 이상의 양상에 따르면, 가공 공정의 다른 컴포넌트가 개별적인 구조 크기상에서 설사 갖었었다나 혹은 설사 가지고 있을지 모르는 어떠한 영향을 결정하기 위해 표준 입자 크기 측정에 기반한 기법은 IC 가공 공정내의 다양한 지점에서 하나 이상의 상기 구조(406)의 크기를 측정하는데 사용될 수 있다. 예를 들면, 다른 구조의 높이(408), 폭(410), 그리고/또는 경사(412)들이 특정 파라미터내에서 동작하는 하나 이상의 공정 컴포넌트들이 상기 가공 공정에서 갖는 영향을 나태내는 다른 사인을 발생시키도록 측정될 수 있다. 상기 측정/사인들은 동일한 혹은 다른 다이가 바람직하지 않은 결과를 완화시키려 하는/할것인 공정 컴포넌트의 작동 파라미터를 조정하는데 사용될 수 있는 피드백/프드 포워드 정보를 발생시키기 위해 분석될 수 있다. 예를 들면, 각각의 구조 높이는 상기 구조가 균일하게 형성되었는지 여부를 결정하기 위해 주기적으로 측정될 수 있다. 만약 상기 구조가 균일하지 않다면, 하나 이상의 가공 컴포넌트 및 그것과 관련된 작동 파라미터가 상기 측정으로부터 나온 피드백/피드 포워드 제어 데이터에 근거하여 적절하게 적용될 수 있다. 예를 들면, 부피, 연마의 정도, 그리고 상기 웨이퍼 상에 선택적으로 도포된 슬러리의 위치 그리고/또는 상기 화학적-물리적 폴리싱 공정 동안 폴리싱 패드와 상이 웨이퍼간에 인가된 압력의 정도가 상기 구조 높이의 비 균일성을 완화하기 위해 조정될 수 있따.
시스템(400)에서, 광원(414)은 상기 가공 공정이 진행됨에 따라 상기 에이퍼(402)상에 형성된 회로 내의 반복적인 구조(406)에 입사로 빛을 비추는 하나 이상의 광 이미터에 빛을 제공한다. 바람직하게는, 상기 광원(414)은 주파수 안정화 레이져(frequency stabilized laser)이지만, 그러나, 본 발명을 구현하기 위해서 적용될 수 있는 임의의 레이져 또는 다른 광원(예컨데, 레이져 다이오드 또는 헬륨 네온(HeNe) 가스 레이져)이라도 사용될 수 있다는 점이 인식돼야 한다. 상기 빛(418)은 반사된 빛(420)처럼 상기 구조(408)로부터 반사된다. 상기 입사 빛(418)은 참조 빔이며, 다라서 상기 참조빔(418)의 위상, 세기 및/또는 편광들이 반사된 빔(420)을 추후에 비교(예컨데, 사인 비교를 통하여)할 수 있게 하기 위해 특정 시스템(422)내에 기록 될 수 있다. 상기 가공 공정이 진행됨에 따라서, 상기 구조(406)으로부터 반사된 빛(420)의 각도는 상기 구조(406)의 전개된 크기에 따라서 변화될 것이다. 비슷하게, 상기 정반사로 반사된 빛(420)의 세기, 위상 그리고 편광 특성들은 전개된 크기에 따라서 변화될 수 있다. 하나 이상의 광 탐지 컴포넌트(424)들 상기 반사된 빛(420)을 수집하고, 그리고 상기 수집된 빛 및/또는 상기 수집된 빛과 관련된 데이터를 상기 측정 시스템(422)에 전송한다. 본 발명의 양상들을 구현하기 위해 적용될 수 있는 임의의 하나 이상의 빛 탐지 컴포넌트들(예컨데, 포토 탐지기, 포토 다이오드)이 반사된 빛(420)을 수집하기 위해 사용될 수 있다. 상기 측정 시스템(422)은 상기 탐지 컴포넌트로부터의 정보를 프로세서(426)에 전송하는데, 이는 상기 측정 시스템(422)에서 절대적으로 필요한 것일 수도 있고 아닐수도 있다. 상기 프로세서, 또는 CPU가 하기에 기술될 다양한 기능을 제어 및 실행하기 위해 프로그램된다. 상기 프로세서(426)는 다수의 프로세서들중 어떤 것 일 수 있고, 그리고 상기 프로세서가 하기에 기술될 기능들을 수행하기 위해 프로그램될 수 있는 방식은 하기에 제시될 설명에 근거하여 당업자가 쉽게 인식할 수 있을 것이다. 예를 들면, 상기 반사된 빛(420)은 바람직한 임계 크기가 얻어졌는지 여부, 그리고/또는 상기 구조가 균일하게 형성되었는지 여부, 그리고 바람직한 결과를 얻기 위해 피드 포워드 및/또는 백워드 정보가 상기 가공 공정에 적용될 수 있는 하나 이상의 IC 가공 컴포넌트들의 작동 파라미터들(예컨데, 정렬, 후 노광 베이킹, 현상, 포토리토그래피, 식각, 폴리싱, 침전)을 선택적으로 제어 및 조정하기 위해서 발생되고 적용되어야 하는지 여부를 결정할 수 있게끔 하나 이상의 저장된 사인과 비교될 수 있는 하나 이상의 사인을 생성하기 위해 분석될 수 있다. 다수의 구조들이 상기 가공 공정 동안 상기 웨이퍼(402)상에 그리고/또는 상기 웨이퍼의 다이내에 다수의 회로 및/또는 회로 컴포넌트를 생성하도록 형성될 수도 있다고 인식되어야 한다. 따라서, 상기 시스템(400)은 상기 웨이퍼내에 형성되는 회로 내의 반복적인 구조로부터 측정법을 찾고 획득하도록 구성되고 작동(예컨데, 상기 프로세서를 통하여)될 수 있다(예컨데, 균일 및 공정의 알관성 그리고 구조 형성을 결정하는데 용이하게 하기 위해).
도 5는 본 발명의 하나 이상의 양상들에 따라서 반도체 가공 공정을 모니터 및 제어하기 위한 시스템(500)을 도시한다. 상기 시스템(500)은 상기 가공 공정 동안 웨이퍼(502)상의 적어도 일 부분(예컨데, 다이)내에 형성된 회로 내의 하나 이상의 반복적인 구조(도시되지 않음)를 측정하기 위해 표준 입자 크기 측정에 기반한 기법을 사용한다. 상기 시스템은 실시간으로 상기 가공 공정을 제어하기 위해 결정 생성을 가능하게 하고 그리고/또는 현재의 측정을 이용할 수 있게끔 데이터 저장소(504)에 저장되있을 수 있는 기록적/테스트 데이터를 사용할 수 있다. 본 발명의 다양한 양상들은 바람직한 결과를 얻을 수 있는 가공 공정을 효율적으로 적용하기 위해, 역 전파, 베이스의 정리, 퍼지(fuzzy) 세트, 비선형 귀환, 또는 전문가들의 조합을 포함하는 다른 중성 네트워킹 패러다임, 서러벨라 모델 계산 컴퓨터(CMACS : cerebella model arithmetic computer), 라디안 기반 함수, 직접 검색 네트워크, 그리고 기능 연결 네트워크를 포함-여기에만 한정되는 것은 아님-하는 예를 들면 비 선현 트레이닝 시스템/방법과 같은 비구속적인 최적화 및/또는 에러 비용의 최소화를 가능하게 하는 것과 관련된 기법들을 이용할 수 있다는 점이 인식되야 한다.
하나 이상의 광원(506)이 빛(508)을 입사로 상기 웨이퍼(502)에 비춘다. 레이져 또는 임의의 다른 적용가능한 광원(들)이 본 발명의 양상들을 수행하는데 사용될 수 있도 있다는점을 인식해야 한다. 예를 들면, 상기 빛은 주파수 안정화 레이져, 레이져 다이오드, 또는 헬륨 네온(HeNe) 가스 레이져로부터 생성될 수 있다. 상기 광원(508)은 가공 공정 동안 상기 웨이퍼상에 형성된 검사 구조물을 스팟(spot)하기 위해서, 그리고 상기 웨이퍼(502)상의 개별적인 위치에서, 예를 들면 "결함 존재(defect present)" 또는 "결함 없음(defect free)"과 같은 결정 산출을 용이하게 하기 위해서 실제적으로 모든 웨이퍼상에 동시에, 그리고/또는 상기 웨이퍼의 선택된 부분에 비춘다.
상기 광원은 가공 공정이 진행됨에 따라 상기 웨이퍼(502)내에 형성된 회로 내부의 구조로부터 반사된 빛(510)처럼 반사된다. 상기 반사된 빛(510)의 각도, 위상, 강도 그리고/또는 편광은 상기 구조의 전개된 크기에 따라서 변화될 것이다. 상기 반사된 빛(510)은 하나 이상의 광 탐자기(512)에 의해 수집된다. 상기 광 탐지기(들)(512)는 하나 이상의 광 탐지 디바이스를 포함하며, 그리고 표준 입자 크기 측정 기법에 따라서 빛을 수집한다. 다수의 광 탐지기는 본 발명의 양상들을 수행하기 위해서 사용될 수 있다. 예를 들면, 일부 적용가능한 탐지기는 포토 다이오드들 및 포토 탐지기들을 포함한다.
상기 반사된 빛(510)은 프로세서(514)로 전달되며, 이는 상기 광 탐지기(들)(512)를 통해서 이루어 진다. 상기 프로세서(514)는 상기 반사된 빛(512)을 데이터 예를 들면, 상기 반사된 빛(510)과 관련된 사인(signature) 데이터, 수적인 데이터 및/또는 강도 정보와 같은 데이터를 분석, 해석 및/또는 변환하기 위해서 표준 입자 크기 측정 기반 기법을 사용한다. 사인은 예를 들면 상기 반사된 빛(510)과 관련된 위상 및/또는 강도 정보를 조합함으로써 생성될 수 있다. 상기 프로세서(514)는 임의의 복수 프로세서일 수 있고, 그리고 상기 프로세서가 하기에 기술될 바람직한 기능을 수행하기 위해서 프로그램될 수 있는 방식은 하기에 제시될 설명을 기초로 하여 당업자에게 쉽게 이해될 수 있다.
상기 시스템(500)에 의해 분석되는 회로 내의 반복적인 구조의 타입에 의존하는, 라이브러리(library)/데이터베이스 정보가 상기 가공 공정을 적용하는데 있어서 구현될 수 있다. 예를 들면, 도 3에 도시된 구조는 매우 복잡한 패턴을 포함하기 때문에 데이터베이스 정보를 가지고 모니터하는 것이 더욱 쉽다. 반면에, 도 2에 도시된 상기 회로 내의 반복적인 구조는 실질적으로 병렬적인 직선 마킹들을 포함하기 때문에 저장된 데이터 없이 모니터될 수 있다. 예를 들면, 도 2에 도시된 직선의 구조들간의 차이점은 쉽게 구별될 수 있고, 반면에, 도 3에 도시된 더욱 복잡한 구조는 의도된 크기와의 편차를 나타내기 위해 저장된 데이터와 비교될 필요가 있다.
예를 들면, 상기 프로세서(514)는 하나 이상의 측정된 값과 하나 이상의 저장된 값들과 비교(예컨데, 패턴 일치, 보간법(補間法,interpolation), 또는 다른것에 의해)하도록 프로그램될 수 있다. 상기 저장된 값들은 데이터 저장소(504)에 유지될 수 있고, 예를 들면 비 균일성, 임계 크기 허용 오차, 오버레이 허용 오차, 등등의 허용 및 불허용 레벨들을 포함할 수 있다. 추가적인 예를 들면, 상기 프로세서(514)는 회로내의 반복적인 구조가 특정 임계 값 레벨을 넘어서는 높이를 갖는지 여부 및/또는 상기 구조가 미리 결정된 퍼센트 이상 정도의 높이로 변화되어서 상기 구조 크기가 최적의 회로 배치의 높이와 일치하지 않는지 여부를 결정할 수 있다.
예를 들면, 만약 구조적으로 비균일의 측정된 레벨이 미리 한정된 허용 범위내로 떨어질 경우, 상기 프로세서(514)는 상기 웨이퍼(502)를 부가적인/추가적인 프로세싱(516)에 연결할 수 있다. 그러나, 만약 비균일의 레벨이 미리 결정된 범위를 넘어서는 경우, 회로내의 반복적인 구조들 사이의 순전한 비균일적인 양이 상기 웨이퍼(502) 또는 웨이퍼의 부분들을 복구할 수 없게끔 만들게 하기 때문에 상기 프로레서(514)는 상기 웨이퍼(502)(또는 웨이퍼의 부분들)이 폐기(518)되도록 할 수 있다. 예를 들면, 상기 웨이퍼를 폐기(518)하는 결정은 비용대 편익비 분석, 베이스의 시스템 신경 네트워크, 경험 시스템에 기반한 규칙, 등등에 근거하는 것일 수 있다. 예를 들면, 비균질한 부분을 수리 또는 감소하는 비용이 그러한 수리로부터 얻는 이익보다 크다면, 단순히 상기 웨이퍼(502), 또는 웨이퍼의 부분들을 폐기하는 것이 더욱 비용 및 시간 절감적인 것이라고 결정된다.
추가적으로, 또는 대안적으로, 상기 프로세서(514)는 특정 가공 컴포넌트에 대해 동일한 영향을 주기 위해 행해지는 어떠한 조정의 타입을 수정 및 결정하기 위해 상기 웨이퍼(502) 또는 에이퍼의 부분들을 선택적으로 마크할 수 있다. 상기 프로세서(514)는 일정한 목적, 예를 들면 비균질한 구조 형성 발생의 빈도수를 줄이기 위한 목적, 또는 임계 크기의 허용 오차를 넘어서는것을 줄이기 위한 목적, 또는 오버레이의 발생 빈도수를 줄이기위한 목적과 같은 목적을 위해서 적당한 가공 컴포넌트(도시되지 않음)에 이러한 조정치를 전달할 수 있다.
예를 들면, 상기 프로세서(514)는 상기 탐지기(512)로부터 수신된 정보에 따라서 만들어지는 적절한 조종치를 결정하기 위해서 비선형 트레이닝 시스템을 이용하도록 프로그램될 수 있다. 이는 바람직한 결과를 용이하게 달성하게 하는 피드백/피드 포워드 제어 데이터로서 적용될 수 있다. 예를 들면, 만약 상기 구조들이 균일하지 않다면(예컨데, 다양한 높이를 갖는다면), 상기 프로세서(514)는 상기 웨이퍼의 폐기를 감소시키기 위해서 특정한 지속기간 동안 화화적 기계적 폴리싱을 수행함으로서 웨이퍼의 특정 부분들을 지정 또는 마크할 수 있다. 더욱이, 상기 프로세서(514)는 식각 공장을 조절하는데 있어서 일부 구조들의 안쪽(back)을 식각하기 위해 사용될 수 있는 제어 데이터를 생성할 수 있다. 형성된 구조가 바람직한 수직 두께(예컨데, 높이)보다 낮은 경우에는, 상기 프로세서(514)는 형성된 구조(들)의 재료가 더욱 증착되도록 증착 과정(예컨데, 프로세싱 챔버(processing chamber)내부로 분사되는 가스들의 비율, 농축도, 및/또는 혼합도를 선택적으로 제어함으로써)을 제어할 수 있다.
또한 상기 프로세서(514)는 상기 반복적인 구조가 중단되는 변화는 디바이스 성능 결과에 영향을 줄 수 있고, 그리고 가공 공정이 제대로 작동하지 않는다는 것을 나타내는 것이기 때문에, 회로 내부의 구조의 반복이 중단되는지 여부가 결정되는 위치 및/또는 상기 구조들내에서 실질적인 변화가 탐지 되는 위치인 상기 웨이퍼(502)의 부분들에서의 추가적인 기록들을 상기 시스템이 포커스/이용하도록 프로그램될 수 있다.
게다가, 예를 들면 상기 시스템(500)은 상기 데이터 저장소(504)를 트레이닝 단계에 위치시키는데 사용될 수 있다. 트레이닝 모드에서, 상기 시스템(500)은 실질적이로 유일한 표준 입자 크기 측정 사인을 생성할 수 있고, 이는 상기 데이터 저장소(504)에 저장된다. 예를 들면, 상기 데이터 저장소(504)는 일련의 웨이퍼들을 상기 시스템에 제시함으로써 위치될 수 있다. 그런식으로, 예를 들면, 상기 데이터 저장소(504)는 하나 이상의 측정치들과 비교될 수 있는 많은 사인과 함께 위치되는 시그널(사인) 라이브러리로서 동작할 수 있다. 대안적으로, 또는 수동적으로 값들을 관찰하는것에 더하여, 시뮬레이션, 모델링, 그리고/또는 인공적인 측정 기법이 측정된 값들이 비교될수 있는 사인과 함께 데이터 저장소에 위치시키도록 사용될 수 있다. 또한 예를 들면, 상기 데이터 저장소(504)내의 엔트리(entry)들은 작동 파라미터들이 획득(예컨데, 조명 강도, 온도, 압력, 가스 분사 부피/비율, 시간 파라미터)되어질 때 개별적인 작동 파라미터들과 함께 저장/관련되어질 수 있다는 점을 인식해야 한다. 그러한 식으로, 측정치들과 저장된 데이터와 비교함으로써 생성되는 결정들은 온도, 압력,등등과 같은 하나 이상의 작동 조건의 현재 값, 그리고 이러한 조건들이 가공 공정에 미치는 영향을 고려할 수 있다. 더욱이, 상기 데이터 조장소(504)는 하나 이상의 리스트들, 배열들, 테이블들, 스택들, 힙(heap)들, 연결된 리스트들, 그리고 데이터 큐브(cube)들을 포함-여기에만 한정되는 것은 아님-하는 데이터 구조내에 데이터를 저장할 수 있다는 것을 또한 인식해야 한다.
예를 들면, 상기 데이터를 포함하는 많은 컴포넌트들은 하나의 물리적 또는 논리적 디바이스(예컨데, 컴퓨터, 프로세스)에 위치할 수 있고, 그리고/또는 2 이상의 물리적 또는 논리적 디바이스(예컨데, 디스크 드라이브들, 테입 드라이브들, 메모리 유닛들)간에 분산되어 위치될 수 있다는 점을 인식해야 한다. 따라서 이러한 시스템(500)은 상기 웨이퍼 및 웨이퍼에 형성된 회로의 생산에 대한 원 위치(in-situ) 측정을 제공하도록 사용될 수 있고, 결국, 스크라이브 라인들과 같은 웨이퍼의 비 생산적인 영역내에 형성된 그래이팅을 통하여 단지 가공 공정의 간접적인 측정만을 용이하게 하는 시스템의 편리한 이점을 제공한다. 따라서, 상기 시스템(500)은 구조 형성 및 성능 관점에서 매우 일관적인 고 품질의 반도체를 용이하게 얻도록 한다.
도 6은 본 발명의 하나 이상의 양상들에 따라서 반도체 가공 공정을 모니터 및 제어하기 위한 하기 위한 시스템(600)을 도시한다. 웨이퍼(602), 또는 웨이퍼의 부분은 가공 공정에서 공정되는 것으로 도시되며, 웨이퍼에 형성된 회로 내부의 반복적인 구조를 갖는다. 가공 공정을 통하여 웨이퍼가 공정을 마침에 따라서 상기 구조들이 형성되고, 그리고 공정의 다양한 컴포넌트들이 상기 웨이퍼상에 작동된다. 상기 웨이퍼는 프로세스 챔버(606) 내부로 수용되고, 스테이지 또는 처크(chuck)(608)(예컨데, 진공 상태를 통해)위에 지지된다.
상기 시스템(600)은 표준 입자 크기 측정 기반 기법을 따라서 상기 가공 공정의 진행을 모니터 하기 위한 측정 시스템(610)을 포함한다. 상기 측정 시스템(610)은 구조들(604)의 개별적인 부분에 빛(514)을 투사하는 하나 이상의 광 투사원(612)를 포함한다. 임의의 적용가능한 광원(예컨데, 주파수 안정화 레이져, 레이져 다이오드, 또는 헬륨 네온(HeNe) 가스 레이져)이 본 발명의 양상들을 구현하기 위해서 사용될 수 있다고 인식해야 한다. 상기 구조들의 속성(예컨데, 폭, 높이, 경사)는 상기 빛이 양이 정해질 수 있는 다른 방식으로 반사되도록 한다. 반사된 빛(616)은 하나 이상의 광 탐지 컴포넌트(618)에 의해 수집된다. 임의의 적용가능한 광 탐지 컴포넌트(예컨데, 포토 탐지기들, 포토 다이오드들)이 본 발명의 양상들을 구현하는데 사용될 수 도 있다고 인식되어야 한다. 상기 측정 시스템에 의해 측정되어진 기록들이 상기 가공 공정을 제어하는데 사용될 수 있다. 예를 들면, 상기 반사된 빛을 고려한 정보 및 데이터는 제어 시스템(620)에 전달되어, 거기서 사인을 생성하도록 처리될 수 있고, 이는 바람직한 결과를 얻기 위해 하기에 기술된 바 처럼, 하나 이상의 가공 컴포넌트 및/또는 그것과 관련된 작동 파라미터들을 위한 피드백 및/또는 피드 포워드 제어 시그널들이 가능하게 하도록 사용될 수 있다.
기판을 레트클(도시되지 않음)을 통과한 조명(624)에 노광함으로써 포토리토그래픽 공정에 영향을 주기 위해 투사(projection) 시스템(622)이 포함된다. 또한 상기 챔버(606)내에 바람직한 위치로 상기 웨이퍼(602)를 선택적으로 위치시키기 위해 위치 시스템(positioning system)(626)이 포함되고, 상기 지지(608)에 동작가능하게 연결된다.
가스 분사 시스템(628)은 상기 웨이퍼에 형성될 필름의 다른 것들 보다 주로 바람직한 두꺼움/얇음에 근거하여 기판상에 필름(들)을 형성하도록 가스 형태의 화학물을 다양한 양으로 상기 챔버내에 선택적으로 제공하기 위한 상기 챔버(606)에 연결된다. 예를 들면, 상기 가스 분사 시스템(628)은 상기 기판에 형성될 하나 이상의 화학물의 가스 형태의 매질(증기)의 소스를 포함한다. 상기 가스는 노즐(632)를 막는 도관(630)을 통하여 상기 챔버내로 제공된다. 간략히 하기 위해서, 단독 노즐(632)이 도 6에 나타나지만, 하나 이상의 노즐 또는 다른 가스 전송 메커니즘이 다양한 혼합 형태 및/또는 농축 형태로 사기 챔버(606)에 제공되도록 이용될 수 있다.
또한 산화(oxidation) 시스템(634)이 상기 챔버(606) 공정 내에 산화 영향을 주기 위해서 제공된다. 예를 들면, 상기 산화 시스템(634)는 상기 기판(602)상에 확산 및 산화를 수행하도록 작동 가능한 수직 및/또는 수평의 화로(furnace)를 포함하는 확산 타입 시스템일 수 있다. 상기 산화 시스템(634)은 자신의 온도 제어를 포함할 수 있고, 또는 그러한 제어가 별개의 온도 시스템(636)에 의해 상기 챔버(606) 내부의 온도를 효율적으로 조절하도록 구현될 수 있다.
상기와 유사하게 압력 시스템(638)이 상기 챔버 내부의 압력을 선택적으로 조절하기 위해서 제공된다. 예를 들면 상기 압력 시스템(638)은 상기 챔버(606)내부의 압력을 조절하는데 조력하는 정도를 변화시키기 위해서 열리고 및/또는 닫힐수 있는 밸브들(624)을 갖는 통풍 도관을 포함할 수 있다.
CMP 시스템(644)이 기판(602)의 화학적 그리고/또는 기계적 폴리싱을 용이하게 하기 위해 포함된다. 연마의 다양한 정도를 갖는 슬러리들는 슬러리 디스펜서(surry dispenser)(646)을 통하여 상기 웨이퍼에 선택적으로 적용된다. 예를 들면, 하나 이상의 폴리싱 패드들(도시되지 않음)이 비균일성을 완화하도록 상기 웨이퍼의 표면과 접촉하도록 이끌려지고, 그리고 상기 슬러리에 연결되어 그것에 상대적으로 회전되어, 웨이퍼의 표면 및 웨이퍼에 형성된 구조들의 안쪽(back)을 폴리싱한다. 식각 시스템(648)은 비슷하게 식각 디스펜서(650)을 통하여 상기 웨이퍼(602)상에 식각의 다양한 정도 및 집중을 제공함으로써 식각을 용이하게 하기 위해 포함될 수 있다.
또한 로드 시스템(652)이 챔버 공정의 안과 밖에 기판(에컨데, 웨이퍼)을 로드 및 언로드 하기 이해서 상기 챔버(606)에 연결된 것이 도시된다. 상기 로드 시스템(652)은 일반적으로 제어된 비율로서 상기 웨이퍼들을 상기 챔버내로 자동적으로 로드 및 언로드 한다. 또한 디스플레이(654)는 상기 웨이퍼 상에 형성된 구조의 크기와 같은 하나 이상의 측정된 조건들 및 상기 웨이퍼상에서 동작하는 하나 이상의 공정 컴포넌트들의 동작 파라미터들의 표시(예컨데, 그래픽 및/또는 문자로)를 디스플레이 하기 위한 제어 시스템(620)을 포함하도록 연결된다. 또한 파워 서플라이(power supply)가 상기 시스템(600)의 컴포넌트에 작동 파워를 제공하기 위해 포함된다. 임의의 적용가능한 파워 서플라이(예컨데, 배터리, 파워 선)가 본 발명에서 구현될 수 있다.
또한 서술된 예시에서, 하나 이상의 다른 센서들(658)이 상기 챔버(606)내의 선택된 공정 컨디션들을 모니터 및/또는 측정하기 위해서 포함된다. 예를 들면 다른 센서들(658)은 온도 센서, 질량 흐름 센서(mass flow sensor), 압력 세서, 등등을 포함할 수 있다. 상기 다양한 다른 센서들(658)은 개별적인 시그널들을 측정된 파라미터들을 고려하여 상기 제어 시스템(620)에 제공할 수 있다. 상기 제어 시스템(620)은 상기 가공 공정이 바람직하게 진행되는지 여부를 판단하기 위해서 상기 수신된 시그널에 의해 나타난 조건들을 차례로 분석할 수 있다. 상기 제어 시스템(620)은 하나 이상의 가공 컴포넌트(예컨데, 투사 시스템(622), 위치 시스템(626), 가스 분사 시스템(628), 산화 시스템(634), 온도 시스템(636), 압력 시스템(638), CMP 시스템(644), 식각 시스템(648)), 그리고/또는 그것과 관련된 작동 파라미터들을 적용함으로써 상기 측정 시스템(610) 및 상기 다른 센서들(658)로부터 수신된 시그널에 응답하여 상기 가공 공정을 조절한다. 따라서, 상기 제어 시스템은 회로 내의 반복적인 구조의 비균일성과 같은 바람직하지 않은 결과를 완화하기 위해서 하나 이상의 가공 컴포넌트의 하나 이상의 작동 파라미터들을 선택적으로 조정할 수 있다.
또한 도 6에 도시된 예시와 같이 데이터 저정소(660)이 포함될 수 있다. 예를 들면, 상기 데이터 저장소(660)는 하나 이상의 측정치들이 비교될 수 있는 많은 사인들과 함께 위치될 수 있는 시그널(사인) 라이브러리로서 동작할 수 있다. 상기 데이터 저장소의 엔트리(entry)들이 작동 파리미터들이 획득되는 하에서 각각의 작동 파라미터(예컨데, 조명 강도, 온도, 압력, 가수 분사 양/비율)들과 함께 저장될 수 있고, 그리고 관계들은 공정 파라미터들을 서로 관련시키는것을 용이하게 하도록 형성될 수 있다. 바람직한 결과를 얻기 위해서 하나 이상의 측정된 값들이 하나 이상의 가공 공정 컴포넌트의 하나 이상의 작동 파라미터들을 제어하는 피드 포워드/백워드 제어 데이터를 생성하도록 상기 데이터 저장소내의 하나 이상의 엔트리들과 비교(예컨데, 직접적인 매칭, 보간법, 또는 그밖에 다른것에 의해)될 수 있다. 예를 들면, 상기 챔버 공정내로 분사된 가스의 비율, 농축도, 그리고/또는 혼합도가 필름 성장의 바람직한 례벨을 얻기위해서 선택적으로 조정될 수 있다. 또한 이 결정은 온도, 압력, 등등과 같은 하나 이상의 작동 조건의 현재 값을 고려할 수 있다. 예를 들면, 실질적으로 유일한 사인들은 트레이닝 세션동안 형성된 구조들을 관찰함으로써 상기 데이터 저장소(660)에 위치되도록 수동적으로 획득될 수 있다. 대안적으로 또는 수동적으로 값들을 관찰하는것에 더하여, 시뮬레이션, 모델링, 및/또는 인공 지능 기법이 상기 데이터 저장소에 측정된 값들이 비교될 수 있는 사인들과 함께 위치되도록 사용될 수 있다.
상기 데이터 저장소(660)은 하나 이상의 리스트들, 배열들, 테이블들, 데이터베이스들, 스택(stack)들, 힙(heap)들, 연결된 리스트들, 그리고 데이터 큐브(cube)들을 포함-이것에만 한정되는 것은 아님-하는 데이터 구조들내에 데이터를 저장할 수 있다. 더욱이, 상기 데이터 저장소(660)은 물리적 디바이스상에 위치할 수도 있고, 그리고/또는 2 이상의 물리적 디바이스들(예컨데, 디스크 드라이브들, 테입 드라이브들, 메모리 유닛들)간에 분산되어 위치할 수도 있다. 도 6에 나타난 예시에서, 상기 데이터 저장소(660)는 엔트리들을 그것에(예컨데, 다른 공정 파라미터들) 서로 관련시기키 위해 상기 제어 시스템(620)에 연결된다. 상기 제어 시스템(620)은 상기 데이터 저장소(660)에 위치(예컨데, 상기 측정 시스템(660), 다른 센서들(658)을 통하여)시키기 위해 사용될 수 있다. 대안적으로, 상기 데이터 저장소는 상기 측정 시스템(610) 및 센서들(658)에 직접적으로 연결되어, 상기 제어 시스템(620)이 위치되는 동안 우회되도록 한다.
예를 들면, 상기 제어 시스템(620)은 메모리(664)에 연결된 마이크로 프로세서 또는 CPU 프로세서(622)와 같은 프로세서(622)를 포함한다. 상기 프로세서(622)는 측정 시스템(610)으로부터의 데이터 및 정보, 그리고 다른 센서들(658)로부터의 대응되는 다른 데이터를 수신한다. 상기 프로세서(662)는 그것의 선택적인 제어를 용이하게 하기 위해서, 하나 이상의 가공 컴포넌트들(예컨데, 투사 시스템(622), 위치 시스템(626), 가스 분사 시스템(628), 산화 시스템(634), 온도 시스템(636), 압력 시스템(638), CMP 시스템(644), 식각 시스템(648))과 연결될 수 있다. 상기 프로세서 또는 CPU(662)는 다수의 프로세서들중 어떠한 것일 수 있고, 상기 프로세서(662)가 하기에 기술될 기능들을 수행하기 위해서 프로그램될 수 있는 방식은 하기의 설명을 근거로 하여 당업자에게 쉽게 이해될 수 있다.
상기 메모리(664)는 하기의 기술될 하나 이상의 기능들을 수행하기 위해서 다른 것들 보다 주로 상기 프로세서(662)에 의해서 실행되는 프로그램 코드를 저장하도록 작동된다. 예를 들면, 상기 메모리는 ROM(read only memory) 및 RAM(random access memory)를 포함할 수 있다. 상기 ROM은 다른 코드들 중에서 상기 시스템(600)의 기본 하드웨어 동작을 제어하는 BIOS(Basic Input-Output System)를 포함한다. 상기 RAM은 운영 체제 및 어플리케이션 프로그램이 로드되는 메인 메모리이다. 또한 상기 메모리(664)는 본 발명의 하나 이상의 양상들을 수행하는데 유용한 알고리즘들을 포함하는 정보 및 데이터를 일시적으로 저장하기 위한 스토리지 매체로서 동작한다. 또한 대규모 데이터 저장을 위해서, 상기 메모리(664)는 하드 디스크 드라이브(예컨데, 50 기가바이트 하드 드라이브)를 포함할 수 있고, 그리고 그러한 것에 의해서 상기 데이터 저장소(660)에 유지되는 데이터의 일부 또는 전부를 포함할 수 있다.
결과적으로, 상기 시스템(600)은 예를 들면 공정과 관련된 회로 내부의 반복적인 구조의 균일성 및 다른 검지된 조건들을 모니터함으로써 반도체 가공 공정을 모니터 및 제어를 제공한다. 상기 모니터된 조건들은 회로 내의 반복적인 구조의 균일성, 허용 오차내의 임계 크기, 그리고 오버레이의 최소화와 같은 바람직한 결과를 얻기 위해서 상기 제어 시스템(620)이 하나 이상의 가공 컴포넌트 및/또는 그것과 관련된 작동 파라미터들을 선택적으로 적용할 수 있게끔, 피드백/피드 포워드 공정 제어를 실행할 수 있는 것에 기초하는 데이터를 단독으로, 또는 다른 저장된 데이터와 조합하여 제공하여 한다.
도 7-9를 참조하면, 본 발명의 하나 이상의 양상들에 따라서, 스테이지(704)에 위치한 웨이퍼(702)(또는 웨이퍼에 위치한 하나 이상의 다이)가 반도체 가공 공정을 마침에 따라서, 회로내의 반복적인 구조의 측정이 용이하게 될 수 있도록 격자 블록으로 논리적으로 파티션될 수 있다. 이는 가공 조정이 필요하는 어떠한 확장을 필요시에 선택적으로 결정하도록 할 수 있다. 또한 그러한 정보를 획득하는 것은 가공 공정과 관련된 문제 영역을 결정하는데 조력할 수 있다.
도 7은 웨이퍼(702)를 지지하는 단계적인 스테이지(704)의 투시도를 도시한다. 상기 웨이퍼(702)는 도 8에서 나타난바와 같이 격자 패턴으로 나누어진다. 상기 격자 패턴의 각각의 격자 블록(XY)은 웨이퍼(702)의 특정 부분(예컨데, 다이 또는 다이의 일 부분)에 대응된다. 상기 격자 블록들은 가공 공정동안 표준 입자 크기 측정 기반 기법에 의해서 회로내의 반복적인 구조를 측정함으로써 개별적으로 모니터될 수 있다.
도 8에서, 웨이퍼(702)의 하나 이상의 개별적인 부분들 위의 회로내의 반복적인 구조(X1Y1··· X12, Y12)들은 표준 입자 크기 측정 기반 기법에 의해서 모니터된다. 각각의 격자 블록에 대한 가공 공정 동안 생성된 예시적인 측정들이 개별적인 플랏(plot)으로 도시된다. 예를 들면, 상기 플랏은 임계 크기의 사인의 값 및/또는 측정된 구조의 오버레이, 그리고 형성된 구조들간의 균일성의 지표로 구성된다. 나타난바와 같이, 좌표 X7Y6 에서의 측정은 다른 부분 XY의 개별적인 측정보다 실질적으로 높은 플랏을 산출한다. 이는 비균일성, 오버레이, 및 또는 허용 오차 범위 밖의 임계 크기에 대한 지표이다. 그러한 식으로 가공 컴포넌트 및/또는 그것과 관련된 작동 파라미터는 편차의 측정 및 공정되는 웨이퍼/다이위에 반복적인 발생을 완화시키기 위해서 조정될 수 있다. 상기 웨이퍼(702) 및/또는 웨이퍼에 위치한 하나 이상의 다이가 바람지한 모니터링 및 제어에 영향을 주기 위해서 그리드 격자의 적용가능한 수 및/또는 배열로 맵될 수 있다.
도 9는 개별적인 격자 블록들로 맵된 상기 웨이퍼(702)의 다양한 부분에서 행해지는 회로내의 반복적인 구조들의 테이블들을 나타낸다. 예를 들면, 상기 테이블 내의 측정은 구조 균일성, 임계 크기 및 오버레이 사인의 아말감(amalgam)일 수 있다. 볼 수 있는 바와 같이, 격자 블록 X7Y6를 제외한 모든 격자 블록은 허용 값(VA)에 대응되는 측정 값들을 갖는데 반해, 격자 블록 X7Y6는 바람직하지 않은 값(VU)를 갖는다. 따라서, 바람직하지 않은 가공 조건이 격자 블록 X7Y6에 의해 맵된 상기 웨이퍼(702)의 부분에 존재하는지 여부를 결정해야 한다. 따라서, 가공 공정 컴포넌트 및 파라미터들은 바람직하지 않은 조건의 재발생 또는 지속을 완화시키도록 상기 가공 공정을 적용하기 위해서 하기에 기술될 바처럼 조정될 수 있다. 대안적으로, 상기 오펜시브(offensive)한 단독의 격자 블록이 상기 웨이퍼 전체를 폐기하지 않도록 보장하기 위해서, 충분한 격자 블록의 수로 인해 바람직한 측정을 갖을 수 있다. 바람직한 것처럼 상기 웨이퍼(702)의 각각의 부분들의 공정을 유지, 증가, 감소, 그리고/또는 양적으로 변화시키기 위해서 가공 공정 파리미터가 적용될 수 있다. 예를 들면, 상기 가공 공정이 미리 결정된 임계 값 레벨(예컨데, 격자 블록의 X%가 회로 내의 반복적인 구조의 허용 균일성, CD들, 그리고 오버레이 안됨을 갖는 경우)에 도달할 때, 가공 단계가 종료될 수 있다.
상기에 나타나고 기술되는 예시적인 시스템 관점에서, 본 발명의 하나 이상의 양상에 따라 구현될 수 있는 방법은 도 10의 흐름도를 참조함으로써 더욱 잘 이해될 수 있다. 설명을 간략히 하기 위해서, 상기 방법은 일련의 기능 블록으로 나타나고 설명되나, 본 발명이 블록들의 순서에 의해서 제한되는 것은 아니라, 본 발명에 따르는 일부 블록들이 여기에 나타나고 서술된 것과는 다른 순서로 및/또는 다른 블록과 함께 동시에 발생될 수 도 있다. 더욱이, 도시된 전부가 아닌 블록들이 본 발명의 하나 이상의 양상들을 따르는 방법을 구현하기 위해서 요구된다. 다양한 블록들이 상기 블록들과 관련된 기능을 수행하기 위해서 소프트웨어, 하드웨어, 그것들의 조합, 또는 임의의 다른 적용 가능한 수단들(예컨데, 디바이스, 시스템, 프로세스, 컴포넌트)을 통하여 수행될 수 있다. 또한 상기 블록들은 간략화된 형태로서 본 발명의 특정한 양상들을 단순히 나타내기 위한 것이고, 이러한 양상들은 더 적은 그리고/또는 더 많은 블록들을 통하여 도시될 수 있다.
도 10은 본 발명의 하나 이상의 양상들에 따라서 IC 가공 공정을 모니터 및 제어하기 위한 방법(1000)을 도시하는 플로우 도이다. 상기 방법은 일반적인 초기화가 수행되는(1002)에서 시작된다. 그러한 초기화는 초기화 포인터, 메모리 할당, 변수 세팅, 통신 채널 설정, 그리고/또는 하나 이상의 오브젝트에 대한 예를 포함-그러나 이에만 한정되지는 않음-할 수 있다. (1004)에서, 하나 이상의 격자 블록들 "XY"를 포함하는 격자 맵이 생성된다. 예를 들면, 그러한 격자 블록은 상기 웨이퍼 상의 다이에 그리고/또는 웨이퍼 상의 하나 이상의 다이의 부분에 대응될 수 있다. (1006)에서, 웨이퍼 상에 형성된 회로내의 반복적인 구조들은 개별적으로 격자로 맵된 위치에 위치된다. (1008)에서, 상기 웨이퍼가 상기 가공 공정을 마침에 따라서, 회로내의 반복적인 구조들은 상기 격자로 맵된 위치에서 표준 입자 크기 측정 기반 기법에 의해 측정된다. 예를 들면, 구조 높이, 폭, 경사, 등등이 측정될 수 있다. (1010)에서, 모든 격자로 맵된 위치에서 측정이 행해졌는지 여부에 대한 결정이 만들어 진다. 만약 (1010)에서 결정이 NO 라면, 추가적인 측정이 행해지기 위해서 상기 프로세싱은 (1008)로 되돌려진다. 만약 (1010)에서 결정이 YES 라면, 측정들이 (1012)에서 상기 가공 공정이 계획된데로 진행되는지 여부를 결정하기 위해 허용 값들과 비교된다. 예를 들면, 상기 측정들은 상기 반복적인 구조가 균일하게 형성되었는지, 임계 크기가 허용 오차내로 유지되는지, 그리고/또는 오버레이가 상기 격자로 맵된 위치에서 발생되고 있는지 여부를 결정하기 위해서 허용 값과 비교될 수 있다. 추가적으로, 또는 대안적으로, 상기 측정들이 그러한 결정을 위한 기초로서 동작하는 개별적인 사인을 생성하기 위해서 분석될 수 있다. 이러한 사인들은 개별적인 격자로 맵된 위치에 대한 허용 사인 값과 비교될 수 있다. (1014)에서, 바람직하지 않은 값(VU)이 임의의 하나 이상의 격자로 맵된 위치들에 있는지 여부(예컨데, 회로내의 반복적인 구조들이 균일하지 않게 형성되었는지, 오버레이가 발생되는지 그리고/또는 하나 이상의 임계 크기들이 허용 오차 밖에 존재하는지를 나타냄)에 대한 결정이 만들어 진다. 만약 (1014)에서의 결정이 NO 라면, (1016)에서의 프로세싱은 정상적으로 계속진행된다. 상기 방법은 그후에 (1018)로 진행되고 그리고 끝난다. 그러나, 만약 (1014)에서 상기 결정이 바람직하지 않은 값이 존재한다는 의미인 YES라면, (1020)에서 하나 이상의 가공 컴포넌트 및/또는 그것과 관련된 작동 파라미터들은 상황을 완화 또는 교정하기 위해서 여기에 기술된 바처럼 상기 측정들로부터 나온 피드 포워드 제어 데이터에 따라서 선택적으로 조정될 수 있다. 예를 들면, 베이킹(baking) 시간 및/또는 온도와 같은 공정 파라미터를 제어하기 위해서, 노광 소스는 턴 오프될 수 있고, 그리고/또는 정교한 모델링 기법에 의해 생성된 데이터가 후 노광 베이킹 및/또는 현상 단계들로 피드 포워드될 수 있다. 또한 (1022)에서, 상기 측정들로부터 나온 제어 데이터는 다음의 공정 동안 바람직하지 않은 이벤트의 재 발상을 완화하기 위해서 하나 이상의 가공 컴포넌트 및/또는 그것과 관련된 작동 파라미터들을 조정하는 피드백일 수 있다. 예를 들면, 상기 웨이퍼의 단계적인 정렬은 하위 순차적으로 진행되는 다이상의 구조들의 적절한 배치를 용이하게 하기 위해서 조정될 수 있다. 비슷하게, 적절한 경사를 갖는 구조들이 포토레지스트 층에 형성되도록 하기 위해서 노광 시간 및/또는 강도가 제어될 수 있다. 이어서 상기 방법은 (1018)에서 종료된다. 상술한 바 처럼, 측정들이 (1010)에서와 같이 모든 격자로 맵된 위치에서 행해졌는지 여부를 결정하기 앞서, (1006)에서 행해진 측정들이 (1012)에서 허용 값들과 비교될 수 있다,
도 11은 본 발명의 하나 이상의 양상을 구현하기 위해 적용가능한 예시적인 표준 입자 크기 측정 시스템을 도시한다. 레이져(1102)로부터의 빛은 빔(1104)을 형성하기 위해 임의의 적용가능한 방식으로 포커스되도록 유도된다. 웨이퍼(1106)과 같은 샘플이 상기 빔(1104) 및 포토 탐지기, 또는 임의의 적용가능한 구조의 포토 배율기의 경로에 위치된다. 다른 탐지기 방법 및 배열이 흩어지고 그리고/또는 반시된 파워를 결정하기 위해서 사용될 수 있다. 임의의 적용 가능한 디자인인 마이크로 프로세서(1100)가 정반사로 반사된 빛의 강도 특성, 정반사로 반사된 빛의 편광, 그리고 다른 회절된 오더(order)들의 각도 위치를 포함-그러나 이것에만 한정되는 것은 아님-하는 탐지기 판독을 처리하기 위해서 사용될 수 있다. 따라서 상기 샘플(1106)으로부터 반사된 빛은 정확하게 측정될 수 있다.
표준 입자 크기 측정의 개념 및 본 발명의 하나 이상의 양상들에 따라서 개념들이 사용되는 방법이 도 12-17 관점에서 설명된다. 표준 입자 크기 측정은 입사 빛이 향하는 표면에 대한 정보를 추출하는 기법이다. 표준 입자 크기 측정은 샘플의 형상과 그것의 흩어진 영향을 관련짓는 계측학이다. 표준 입자 크기 측정은 광학 회절 응답에 기초한다. 표준 입자 크기 측정은 웨이퍼위의 표면 및/또는 현재 특징의 수직/수평 정렬/이동/압축/스트레칭, 디싱(dishing), 침식, 프로파일, 그리고 임계 크기를 포함-그러나 이것에만 한정되는 것은 아님-하는 특성에 관련된 정보를 얻기 위해서 사용될 수 있다. 상기 정보는 상기 표면에 비춰지는 참조 빛의 위상 및/또는 강도와 입사 빛이 비춰지는 표면으로부터 반사된 그리고/또는 회절된 입사 빛으로부터 유래된 복잡한 반사된 그리고/또는 회절된 빛의 위상 및/또는 강도 시그널를 비교함으로써 추출될 수 있다. 반사 및/또는 회절된 빛의 강도 및/또는 위상은 상기 빛이 비춰진 표면의 특성에 기반하여 변화될 것이다. 그러한 특성들은 표면의 평탄도, 표면의 특징, 표면의 기공, 표면 아래 층들의 수 및 타입을 포함-그러나 이것에만 한정되는 것은 아님-한다.
상술된 특성들과는 다른 조합은 복잡하게 반사 및/또는 회절된 빛에서 실질적으로 강도/위상 사인을 유일하게 하는 입사 빛의 위상 및 강도상에 다른 영향을 준다. 따라서, 강도/위상 사인의 시그널(사인 또는 저장된 값) 라이브러리를 시험함으로써, 표면의 특성에 관련된 결정이 만들어 질수 있다. 그러한 실질적으로 유일한 강도/위상 사인들은 적어도 부분으로 빛이 비춰진 표면 굴절의 복잡한 인덱스에 대해 다른 표면 듀(due)로부터 반사 및/또는 의해 반사된 빛에 의해 생성된다. 굴절(N)의 복잡한 인덱스는 표면 굴절의 인데스 및 소멸 계수(k)를 시험함으로써 계산될 수 있다. 굴절의 복잡한 인덱스의 계산중 하나는 다음 공식에 의해 설명될 수 있다:
N = n-jk, j는 허수임
상기 시그널(사인) 라이브러리는 관찰된 강도/위상 사인 및/또는 모델링 및 시뮬레이션에 의해 생성된 사인으로부터 구축될 수 있다. 예를 들면, 강도, 파장, 위상이 알려진 첫번째 입사 빛이 노광되었을 때, 웨이퍼는 첫 번째 강도/위상 사인을 생성할 수 있다. 관찰된 사인이 사그널(사인) 라이브러리를 형성하기 위해서 시뮬레이트된 그리고 모델된 사인과 조합될 수 있다. 시뮬레이션 및 모델링이 측정된 강도/위상 사인이 매치될 수 있는 사인을 생성하기 위해서 사용될 수 있다. 본 발명의 하나의 예시적인 양상에서, 시뮬레이션, 모델링, 그리고 관찰된 사인들은 사그널(사인) 데이터 저장소에 저장된다. 따라서, 예를 들면, 강도/위상 시그널이 표준 입자 크기 측정 탐지 컴포넌트로부터 수신될 때, 상기 강도/ 위상 시그널들은 상기 시그널들이 저장된 사인과 대응되는지 여부를 결정하기 위해서 사그널의 라이브러리와 배치되는 패턴일 수 있다.
상술된 원리들을 설명하기 위한 참조로서 도 12 내지 17이 도시된다. 도 12의 먼저 참조하면, 입사 빛(1202)가 하나 이상의 피쳐들(1206)이 존재하는 표면(1200)에 비춰진다. 상기 입사 빛(1202)이 반사된 빛(1204)처럼 반사된다. 피쳐의 두께, 균일성, 평탄도, 화학적 구성 그리고 프리젠스(presence)를 포함-그러나 이에만 한정되는 것은 아님-하는 상기 표면(1200)의 특성들은 반사된 빛(1204)에 영향을 줄 수 있다. 상기 피쳐들(1200)은 상기 표면(1200)위로 형성되고, 그러나 그것에 오목하게 들어가게 될 수 도 있다. 도 17에서 부분적으로 나타난 바와 같이 예를 들면 상기 반사된 빛(1204)의 위상 및/또는 강도가 측정될 수 있고 그리고 플랏(plot)될 수도 있다. 예를 들면 그러한 플랏들은 측정된 시그널들을 패턴 매칭과 같은 기법을 사용하여 사인 라이브러리내에 저장된 사인들과 비교하기 위해서 사용될 수 있다.
도 13을 참조하면, 입사 빛(1312)이 하나 이상의 함몰(1318)이 나타나는 표면(1310)위에 비춰진다. 상기 입사 빛(1312)은 반사된 빛(1314)처럼 반사된다. 함몰들(1318)은 실질적으로 유일한 사인을 생성하는 상기 표준 입자 크기 측정 사인에 영향을 줄 수 있다. 표준 입자 크기 측정이 다른 것들 보다 표면위에 나타나는 피쳐들, 표면 내에 나타나는 피쳐들, 그리고 패턴에 합쳐진 피쳐들을 측정하기 위해서 사용될 수 있다.
도 14를 참조하면, 입사 빛(1440)의 복잡한 반사 및 굴절이 도시된다. 상기 입시된 빛(1440)의 반사 빛 굴절은 하나 이상의 피쳐들(1428)의 프리젠스(presence), 그리고 상기 피쳐들(1428)이 위치하는 기판(1420)의 구성을 포함-그러나 이에만 한정되는 것은 아님-하는 펙터(factor)들에 의해서 영향을 받을 수 있다. 예를 들면, 층(1422)의 두께, 상기 층(1422)의 화학적 특성, 상기 층(1422)의 불투명도 및/또는 반사도, 상기 층(1424)두께, 상기 층(1424)의 화학적 특성, 상기 층(1424)의 불투명도 및/또는 반사도, 상기 층(1426)의 두께, 상기 층(1426)의 화학적 특성, 상기 층(1426)의 불투명도 및/또는 반사도를 포함-그러나 이에만 한정되는 것은 아님- 상기 기판(1420)의 특성들은 입사 빛(1440)의 반사도 및/또는 굴절도에 영향을 줄 수 있다. 따라서, 복잡한 반사 및/또는 굴절된 빛(1442)은 상기 피쳐들(1428) 및 층들(1442, 1424, 그리고 1426)과 상호 작용하는 입사 빛(1440)의 결과이다. 3개의 층들(1442, 1424, 그리고 1426)이 도 14에 도시되지만, 기판은 그러한 층들보다 적은 혹은 많은 수로도 형성될 수 있다.
도 15를 참조하면, 도 14에 나타난 특성들중 하나가 더욱 상세히 도시된다. 상기 기판(1520)은 하나 이상의 층들(1522, 1524, 1526)에 형성될 수 있다. 상기 입사 빛(1540)으로부터 상기 반사 및/또는 굴절된 빛(1542)은 적어도 부분으로서 층의 두께, 예컨데, 상기 층(1524)의 두께에 의존할 수 있다. 따라서, 도 16에서 상기 반사된 빛(1642)의 위상(1652)은 적어도 부분으로서 도 16의 층(1624)의 다른 두께에 대한 위상(1550) 듀(due)와는 다르다.
따라서, 표준 입자 크기 측정은 입사 빛이 비춰지는 표면에 대한 정보를 추출하기 위해 사용될 수 있는 기법이다. 상기 정보는 복잡한 반사 및/또는 회절된 빛의 위상 및/또는 강도 시그널을 분석함으로써 추출될 수 있다. 상기 반사 및/또는 회절된 빛의 상기 강도 및/또는 위상은 상기 빛이 비춰지는 표면의 특성에 기초하여 변화될 것이고, 상기 입사 빛이 비춰지는 표면의 하나 이상의 특성들을 결정하기 위해서 분석될수 있는 실질적으로 유일한 사인이 되게 한다.
본 발명의 하나 이상의 양상들을 실행하는데 있어서 표준 입자 크기 측정을 사용하는 것은 바람직한 측정을 획득하는데 상대적으로 공격적이지 않은 접근법이며, 이는 현재 발생되는, 또는 다음 공정 사이클에 바람직한 결과를 얻는데 용이하게 하기 위해서 차례로 사용될 수 있다.
본 발명의 바람직한 실시예들이 상기에 기술되었다. 본 발명을 설명 하기 위한 컴포넌트 또는 방법들의 모든 인식할 수있는 조합을 기술하는 것이 가능하지 않으나, 본 발명의 추가적인 조합 및 변경이 가능하다는 것은 당업자에게 자명하다. 따라서 본 발명은 이러한 모든 변경을 포함하는 것이며, 청구범위에 기재된 발명의 사상 및 범위 내에서 이러한 모든 변경, 수정 및 변화가 가능하다는 것은 당업자에게 자명한 사항이다.

Claims (12)

  1. 웨이퍼가 가공 공정을 마침에 따라서 상기 웨이퍼의 적어도 일 부분에 형성되는 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)과 표준 입자 크기 측정 기반 기법을 통하여 상호 작용하는 측정 시스템(106, 422, 610)과;
    상기 측정 시스템(106, 422, 610)에 의해 측정된 기록들에 대응하여 상기 가공 공정을 적용하기 위해서 하나 이상의 가공 컴포넌트 또는 상기 가공 컴포넌트와 관련된 하나 이상의 작동 파라미터들을 선택적으로 조정하도록 상기 측정 시스템 및 하나 이상의 가공 컴포턴트(104)에 연결된 제어 시스템(102, 620)을 포함하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  2. 제 1항에 있어서,
    상기 구조들(110, 204, 302, 406, 604)은 서로 병렬로 생성되는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  3. 제 1항에 있어서,
    상기 구조들(110, 204, 302, 406, 604)은 직접 회로(IC)의 메모리 코어 영역의 하나 이상의 부분들에 대응되는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  4. 제 1항에 있어서,
    상기 측정 시스템(106, 422, 610)에 의해 측정된 상기 기록들은 적어도 미리 결정된 데이터 및 기록적 테스트 데이터중 하나와 비교되는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  5. 제 1항에 있어서,
    상기 측정 시스템(106, 422, 610)은 임계 크기 및 오버레이(overlay)중 적어도 하나를 주기적으로 측정하는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  6. 제 1항에 있어서,
    상기 측정 시스템(106, 422, 610)은 상기 구조들(110, 204, 302, 406, 604)이 상기 웨이퍼내에 균일하게 형성되는지 여부를 결정하는 것을 용이하게 하기 위해서 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)의 높이(408), 폭(410), 그리고 경사(412)중 적어도 하나를 주기적으로 측정하는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  7. 제 1항에 있어서,
    하나 이상의 광 탐지 컴포넌트(424, 618)로부터의 결과는 하나 이상의 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)이 균일하게 형성되는지 여부, 하나 이상의 임계 크기가 허용 오차 범위 밖으로 벗어나는지 여부, 그리고 오버레이 에러가 발생하는지 여부를 결정하기 위해서 하나 이상의 저장된 사인들과 비교하기 위한 하나 이상의 사인들을 생성하도록 분석되는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하는 시스템(100).
  8. 웨이퍼가 가공 공정에서 공정됨에 따라서 상기 웨이퍼의 적어도 일 부분에 형성되는 회로 내의 하나 이상의 반복적인 구조들(110, 204, 302, 406, 604)을 표준 입자 크기 측정 기반 기법을 통하여 측정 단계와;
    상기 측정을 기초로 하는 제어 데이터를 생성하는 단계와;
    상기 제어 데이터를 하나 이상의 가공 컴포넌트에 대해 포워드(forward) 및 백워드(backward)중 적어도 하나로 제공하는 단계와; 그리고,
    상기 제어 데이터에 따라서 상기 가공 공정에 적용하기 위해서 하나 이상의 상기 가공 컴포넌트들(104) 또는 상기 가공 컴포넌트들과 관련된 적어도 하나 이상의 작동 파라미터들을 선택적으로 적용하는 단계를 포함하는 반도체 가공 공정을 모니터 및 제어하기 위한 방법.
  9. 제 8항에 있어서,
    상기 가공 컴포넌트는 투사 시스템, 위치 시스템, 가스 분사 시스템, 산화 시스템, 온도 시스템, 압력 시스템, CMP 시스템, 그리고 식각 시스템중 적어도 하느를 포함하는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하기 위한 방법.
  10. 제 8항에 있어서,
    회로 내의 하나 이상의 반복적인 구조들(110, 204, 302, 406, 604)이 균일하게 형성되는지 여부, 하나 이상의 임계 크기가 허용 오차 범위 밖으로 벗어나는지 엽, 그리고 오버레이 에러가 발생하는지 여부중적어도 하나를 결정하기 위한 단계를 더 포함하는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하기 위한 방법.
  11. 제 8항에 있어서,
    상기 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)은 실질적으로 서로 병렬로서 생성되는 실질적으로 늘어난(elongated) 마크들을 포함하고, 그리고 직접 회로(IC)의 메모리 코어 영역의 하나 이상의 부분에 대응되는 것을 특징으로 하는 반도체 가공 공정을 모니터 및 제어하기 위한 방법.
  12. 상기 가공 공정에서 공정되는 웨이퍼의 적어도 일 부분내에 형성되는 회로 내의 반복적인 구조들(110, 204, 302, 406, 604)에 입사로 빛을 비추기 위한 수단;
    상기 구조들(110, 204, 302, 406, 604)로부터 반사된 빛을 수집 위한 수단; 그리고,
    상기 수집된 빛에 따라서 상기 가공 공정에 적용하기 위해서 하나 이상의 가공 컴포넌트들 또는 상기 가공 컴포넌트들과 관련된 하나 이상의 작동 파라미터들을 조정하기 위한 수단을 포함하는 반도체 가공 공정을 모니터 및 제어하는 시스템.
KR1020057006902A 2002-10-21 2003-10-14 회로 내의 구조의 측정치를 획득하기 위한 산란계측법의 사용 KR101028867B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/277,016 US6912438B2 (en) 2002-10-21 2002-10-21 Using scatterometry to obtain measurements of in circuit structures
US10/277,016 2002-10-21

Publications (2)

Publication Number Publication Date
KR20050063786A true KR20050063786A (ko) 2005-06-28
KR101028867B1 KR101028867B1 (ko) 2011-04-12

Family

ID=32093199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057006902A KR101028867B1 (ko) 2002-10-21 2003-10-14 회로 내의 구조의 측정치를 획득하기 위한 산란계측법의 사용

Country Status (8)

Country Link
US (1) US6912438B2 (ko)
EP (1) EP1554750A2 (ko)
JP (1) JP2006504266A (ko)
KR (1) KR101028867B1 (ko)
CN (1) CN100373570C (ko)
AU (1) AU2003284233A1 (ko)
TW (1) TW200409083A (ko)
WO (1) WO2004038787A2 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785638B2 (en) * 2001-08-06 2004-08-31 Timbre Technologies, Inc. Method and system of dynamic learning through a regression-based library generation process
US20040200574A1 (en) * 2003-04-11 2004-10-14 Applied Materials, Inc. Method for controlling a process for fabricating integrated devices
JP4382569B2 (ja) * 2004-05-07 2009-12-16 株式会社東芝 塗膜形成装置、塗膜形成方法および製造管理装置
US7999910B2 (en) * 2005-04-27 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for manufacturing a mask for semiconductor processing
JP2007053166A (ja) * 2005-08-16 2007-03-01 Toshiba Corp 出来栄え予測装置、出来栄え予測方法及び半導体装置の製造方法
US7547495B2 (en) * 2005-12-21 2009-06-16 Asml Netherlands B.V Device manufacturing method and computer program product
US20070239305A1 (en) * 2006-03-28 2007-10-11 Haoren Zhuang Process control systems and methods
US7494929B2 (en) * 2006-04-27 2009-02-24 Applied Materials, Inc. Automatic gain control
SG166102A1 (en) * 2007-03-31 2010-11-29 Advanced Tech Materials Methods for stripping material for wafer reclamation
US20090153882A1 (en) * 2007-12-14 2009-06-18 Thomas Geiler Measuring Dimensional Parameters of Structures
US7684038B1 (en) * 2008-04-04 2010-03-23 Kla-Tencor Corporation Overlay metrology target
US8874416B2 (en) * 2010-11-30 2014-10-28 Applied Materials, Inc. Process tool chemical and gas usage optimization
US10801975B2 (en) 2012-05-08 2020-10-13 Kla-Tencor Corporation Metrology tool with combined X-ray and optical scatterometers
US9153506B2 (en) 2012-07-06 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for through silicon via yield
US10513006B2 (en) * 2013-02-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. High throughput CMP platform
US10883924B2 (en) 2014-09-08 2021-01-05 The Research Foundation Of State University Of New York Metallic gratings and measurement methods thereof
US11205119B2 (en) * 2015-12-22 2021-12-21 Applied Materials Israel Ltd. Method of deep learning-based examination of a semiconductor specimen and system thereof
US11580375B2 (en) * 2015-12-31 2023-02-14 Kla-Tencor Corp. Accelerated training of a machine learning based model for semiconductor applications
US10727142B2 (en) * 2017-05-30 2020-07-28 Kla-Tencor Corporation Process monitoring of deep structures with X-ray scatterometry
US10656518B2 (en) * 2017-12-17 2020-05-19 United Microelectronics Corp. Automatic inline detection and wafer disposition system and method for automatic inline detection and wafer disposition
KR102589004B1 (ko) 2018-06-18 2023-10-16 삼성전자주식회사 반도체 불량 분석 장치 및 그것의 불량 분석 방법
CN110581082B (zh) * 2019-09-06 2022-02-01 上海华力集成电路制造有限公司 缺陷检测机台监测晶圆缺陷的方法
CN112201587B (zh) * 2020-09-18 2023-12-22 全芯智造技术有限公司 晶圆测量方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6470230B1 (en) * 2000-01-04 2002-10-22 Advanced Micro Devices, Inc. Supervisory method for determining optimal process targets based on product performance in microelectronic fabrication
US6482572B1 (en) * 2000-02-25 2002-11-19 Micron Technology, Inc. Method for providing an alignment diffraction grating for photolithographic alignment during semiconductor fabrication
US6643557B1 (en) 2000-06-09 2003-11-04 Advanced Micro Devices, Inc. Method and apparatus for using scatterometry to perform feedback and feed-forward control
US6625512B1 (en) * 2000-07-25 2003-09-23 Advanced Micro Devices, Inc. Method and apparatus for performing final critical dimension control
WO2002015238A2 (en) * 2000-08-11 2002-02-21 Sensys Instruments Corporation Device and method for optical inspection of semiconductor wafer
US6429930B1 (en) * 2000-09-06 2002-08-06 Accent Optical Technologies, Inc. Determination of center of focus by diffraction signature analysis
US6304999B1 (en) * 2000-10-23 2001-10-16 Advanced Micro Devices, Inc. Method and apparatus for embedded process control framework in tool systems
US6819426B2 (en) * 2001-02-12 2004-11-16 Therma-Wave, Inc. Overlay alignment metrology using diffraction gratings

Also Published As

Publication number Publication date
TW200409083A (en) 2004-06-01
CN1706037A (zh) 2005-12-07
WO2004038787A2 (en) 2004-05-06
EP1554750A2 (en) 2005-07-20
JP2006504266A (ja) 2006-02-02
CN100373570C (zh) 2008-03-05
AU2003284233A1 (en) 2004-05-13
KR101028867B1 (ko) 2011-04-12
US6912438B2 (en) 2005-06-28
US20040078108A1 (en) 2004-04-22
AU2003284233A8 (en) 2004-05-13
WO2004038787A3 (en) 2004-07-15

Similar Documents

Publication Publication Date Title
KR101028867B1 (ko) 회로 내의 구조의 측정치를 획득하기 위한 산란계측법의 사용
US7065737B2 (en) Multi-layer overlay measurement and correction technique for IC manufacturing
US20200401054A1 (en) Measuring a Process Parameter for a Manufacturing Process Involving Lithography
JP6032875B2 (ja) リソグラフィ・プロセス制御のための方法およびシステム
US6561706B2 (en) Critical dimension monitoring from latent image
US7080330B1 (en) Concurrent measurement of critical dimension and overlay in semiconductor manufacturing
US6774998B1 (en) Method and apparatus for identifying misregistration in a complimentary phase shift mask process
US6828162B1 (en) System and method for active control of BPSG deposition
US6649426B2 (en) System and method for active control of spacer deposition
TWI689792B (zh) 繞射量測標的
US6630361B1 (en) Use of scatterometry for in-situ control of gaseous phase chemical trim process
US6602727B1 (en) Scatterometry based active control of exposure conditions
US6762133B1 (en) System and method for control of hardmask etch to prevent pattern collapse of ultra-thin resists
US6562248B1 (en) Active control of phase shift mask etching process
US6641963B1 (en) System and method for in situ control of post exposure bake time and temperature
US6818360B1 (en) Quartz mask crack monitor system for reticle by acoustic and/or laser scatterometry
US6629786B1 (en) Active control of developer time and temperature
TWI811952B (zh) 度量衡方法及設備
US11526087B2 (en) Method of manufacturing a semiconductor device
TWI841450B (zh) 度量衡方法及設備
Kai Wafer warpage detection during bake process in photolithography

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee