KR101024956B1 - 반도체장치, 그 제조방법 및 설계방법 - Google Patents

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Abstract

본 발명의 목적은 TFT의 채널형성영역에 입계가 형성되는 것을 막을 수 있는 레이저결정화법을 사용하여 형성된 반도체장치 및 그 제조방법을 제공하는데 있다. 또한, 본 발명의 다른 목적은, 상기 반도체장치의 설계방법을 제공하는데 있다. 본 발명은, 채널길이 방향이 일치한 복수의 TFT를 가지는 복수의 셀이 설치된 반도체장치에 있어서, 복수의 셀은 채널길이 방향을 따라서 복수의 열을 이루고 있고, 복수의 각 TFT가 가지는 섬 형상의 반도체막은, 채널길이 방향으로 주사된 레이저광에 의해서 결정화되어 있고, 섬 형상의 반도체막의 채널형성영역은, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부상에, 오목부의 길이방향과 채널길이 방향이 일치하도록 설치되어 있고, 복수의 셀끼리를 전기적으로 접속하는 복수의 배선은, 복수의 열 사이에 형성되어 있는 반도체장치에 관한 것이다.
반도체장치, 채널형성영역, 오목부, 셀, 레이저광, TFT

Description

반도체장치, 그 제조방법 및 설계방법{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME, AND METHOD OF DESIGNING THE SAME}
도 1은 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 2는 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 3은 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 4는 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 5는 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 6은 본 발명의 제조방법을 사용하여 형성된 인버터의 평면도 및 단면도,
도 7은 본 발명에서 사용하는 셀의 블록도,
도 8은 본 발명에서의 셀의 배치도,
도 9는 셀 열로 구성된 마이크로프로세서내의 회로의 배치도 및 레이저광의 주사경로를 도시한 도면,
도 10은 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 11은 본 발명의 반도체 표시장치의 제조공정을 도시한 도면,
도 12는 볼록부를 갖는 하지막의 제조방법을 도시한 도면,
도 13은 볼록부를 갖는 하지막의 제조방법을 도시한 도면,
도 14는 본 발명의 반도체장치의 하나인 발광장치의 콘트롤러의 구성을 나타낸 블록도,
도 15는 본 발명의 반도체장치의 설계방법의 흐름을 나타낸 흐름도,
도 16은 본 발명에서 사용되는 인버터 셀의 구성을 도시한 도면,
도 17은 본 발명에서 사용되는 2입력 NOR셀의 구성을 도시한 도면,
도 18은 본 발명의 반도체 표시장치를 사용한 전자기기의 도면,
도 19는 볼록부를 갖는 하지막 상에 형성된 반도체막에 레이저광을 조사하여 결정화시킨 뒤의 상면에서 본 TEM의 화상,
도 20은 도 19의 TEM 화상의 모식도,
도 21은 볼록부를 갖는 하지막 상에 형성된 반도체막에 레이저광을 조사하여 결정화시켜, 세코식각한 후의 단면에서 본 TEM의 화상,
도 22는 볼록부를 갖는 하지막 상에 형성된 반도체막에 레이저광을 조사하여 결정화시켜, 세코식각한 후 상면에서 본 TEM의 화상,
도 23은 요철을 갖는 하지막 상에 형성된 실리콘에 레이저광을 조사하였을 때의, 온도분포의 시간변화를 도시한 도면,
도 24는 요철을 갖는 하지막 상에 형성된 실리콘에 레이저광을 조사하였을 때의, 온도의 시간변화를 도시한 그래프,
도 25는 셀로 이루어진 마스크의 도면,
도 26은 본 발명의 반도체 표시장치를 제조하는 공정을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
101 : 하지막 101a : 볼록부
102 : 반도체막
본 발명은, 레이저광으로 결정화시킴으로써 절연표면상에 얻어진 결정질 반도체막을 사용한 반도체장치 및 그 제조방법에 관한 것이다.
종래, 반도체장치의 하나인 반도체 표시장치는, 그 구동회로가 실리콘 기판상에 형성되어 있고, FPC 등을 통해 유리기판상의 화소부와 접속되어 있었다. 그러나 IC와, 화소부가 형성된 유리기판을 FPC 등으로 접속한 경우, 접속하고 있는 부분이 물리적인 충격에 약하다는 문제가 있었다. 특히 FPC의 핀 수가 많으면 많을수록, 이 경향은 강하다.
그래서, 반도체 표시장치의 구동회로나 콘트롤러를, 화소부와 같은 유리기판상에 집적하는 기술(시스템 온 글래스)이 열심히 연구 개발되고 있다. 시스템 온 글래스의 실현에 의해, FPC의 핀 수를 억제하여 상술한 문제를 회피할 수 있으며, 반도체 표시장치자체의 크기를 억제할 수 있다. 또한, 유리기판은 단결정 실리콘 기판보다도 단가가 낮기 때문에, 반도체장치의 비용도 줄일 수 있다.
예를 들면, 반도체 표시장치의 하나인 액티브 매트릭스형 액정표시장치의 경우, 화소부에 설치된 복수의 화소 중 하나 또는 몇 개를 순차로 선택하는 주사선 구동회로와, 선택된 화소에 화상정보를 갖는 신호(비디오신호)를 입력하는 신호선구동회로를 같은 유리기판 상에 형성함으로써, 액정표시장치의 물리적 충격에 대한 내성을 높일 수 있으며, 액정표시장치 자체의 크기를 억제할 수 있다.
더욱이 최근에는, 지금까지 실리콘 기판상에 형성되어 온 콘트롤러나 CPU 등도, 구동회로에 덧붙여, 유리기판 상에 일체로 형성하는 것이 시도되고 있다. 콘트롤러와 구동회로를, 모두 화소부와 같은 유리기판 상에 일체로 형성하는 것이 가능하게 되면, 반도체장치의 크기를 비약적으로 줄일 수 있어, 물리적 충격에 대한 내성을 보다 높일 수 있다.
그런데, 유리기판은 내열성이 떨어져, 열변형하기 쉽다. 그 때문에, 유리기판 상에 결정질 TFT를 형성하는 경우에 있어서, 반도체막의 결정화에 레이저 어닐링을 사용하는 것은, 유리기판의 열변형을 피하는 데 대단히 유효하다. 레이저 어닐링의 특징은, 복사가열 혹은 전도가열을 이용하는 어닐링법과 비교하여 처리시간을 대폭 단축할 수 있는 것과, 반도체 또는 반도체막을 선택적, 국소적으로 가열하여 기판에 거의 열적 손상을 주지 않는 것 등을 들 수 있다.
이때, 여기서 말하는 "레이저 어닐링법"이란, 반도체기판 또는 반도체막에 형성된 손상층이나 비결정질층을 재결정화하는 기술이나, 비정질 반도체막을 결정화시키는 기술을 가리키고 있다. 또한, 반도체기판 또는 반도체막의 평탄화나 표면 개질에 적용되는 기술도 포함하고 있다. 적용되는 레이저발진장치는, 엑시머레이저 로 대표되는 기체레이저발진장치, YAG레이저로 대표되는 고체레이저발진장치이며, 레이저광의 조사에 의해서 반도체의 표면층을 수십 나노초∼수백 마이크로초 정도의 극히 단시간 동안 가열하여 결정화시키는 것으로 알려져 있다.
레이저 어닐링법을 사용하여 형성된 결정질 반도체막은, 일반적으로 복수의 결정립이 집합하여 형성된다. 그 결정립의 위치와 크기는 랜덤한 것이고, 결정립의 위치나 크기를 지정하여 결정질 반도체막을 형성하는 것은 어렵다. 그 때문에 상기 결정질 반도체막을 섬 형상으로 패터닝함으로써 형성된 활성층중에는 결정립의 계면(입계)이 존재하는 경우가 있다.
이때, 입계란, 결정입계라고도 불리는 면결함으로서 분류되는 격자 결함의 하나이다. 면결함에는 입계 외에, 쌍평면이나 적층 결함 등이 포함되지만, 본 명세서에서는 댕그링본드를 갖는 전기적으로 활성한 면결함, 요컨대 입계와 적층결함을 정리하여 입계라고 총칭한다.
결정립내와 다르고, 입계에는 비정질구조나 결정결함 등에 기인하는 재결합중심이나 포획중심이 무수히 존재하고 있다. 이 포획중심으로 캐리어가 트랩되면, 입계의 포텐셜이 상승하여 캐리어에 대하여 장벽이 되기 때문에, 캐리어의 전류수송특성이 저하하는 것이 알려져 있다. 따라서, 예를 들면 반도체소자로서 TFT를 형성하는 경우에, 입계가 활성층, 특히 채널형성영역 중에 존재하면, TFT의 이동도가 현저히 저하하거나, 온 전류가 감소하거나, 또한 입계에서 전류가 흐르기 때문에 오프전류가 증가하거나 하면, TFT의 특성에 중대한 영향을 끼친다. 또한 같은 특성을 얻을 수 있는 것을 전제로 제조된 복수의 TFT에서, 활성층 중의 입계의 유무에 의해서 특성이 변동하기도 한다.
반도체막에 레이저광을 조사했을 때 얻을 수 있는 결정립의 위치와 크기가 랜덤하게 되는 것은, 이하의 이유에 의한다. 레이저광의 조사에 의해서 완전 용융한 액상의 반도체막 중에 고상 핵생성이 발생할 때까지는, 어느 정도의 시간이 걸린다. 그리고 시간의 경과와 동시에, 완전용융영역에서 무수한 결정핵이 발생하며, 그 결정핵으로부터 각각 결정이 성장한다. 이 결정핵이 발생하는 위치는 무작위이기 때문에, 불균일하게 결정핵이 분포된다. 그리고, 서로의 결정립이 인접함으로써 결정성장이 종료하기 때문에, 결정립의 위치와 크기는 랜덤한 것으로 한다.
구동회로, 콘트롤러 및 CPU 등의 집적회로에 사용하는 트랜지스터에는 고속동작이 요구되지만, 상술한 것과 같이 입계가 존재하지 않는 단결정 실리콘막을 레이저 어닐링법으로 형성하는 것은 어렵고, 레이저 어닐링법을 사용하여 결정화된 결정질 반도체막을 활성층으로 하는 TFT에서, 단결정실리콘 기판에 제조되는 MOS 트랜지스터의 특성과 동등한 것은, 현재까지 얻을 수 없다.
본 발명은 상술한 문제를 감안하여, TFT의 채널형성영역에 입계가 형성되는 것을 방지하고, 입계에 의해서 TFT의 이동도가 현저히 저하하거나, 온 전류가 감소하거나, 오프전류가 증가하거나 하는 것을 방지할 수 있는 레이저 결정화법을 사용한, 반도체장치의 제조방법 및 그 제조방법을 사용하여 제조된 반도체장치의 제공을 과제로 한다. 또한, 상기 결정화법을 사용한 반도체장치의 설계방법의 제공을 과제로 한다.
본 발명자들은, 요철을 갖는 절연막 상에 반도체막을 형성하고, 그 반도체막에 레이저광을 조사하면, 결정화된 반도체막의, 절연막의 볼록부상에 위치하는 부분에서 선택적으로 입계가 형성되는 것을 발견하였다.
도 19에, 요철을 갖는 하지막 상에 형성된 150nm의 비정질 반도체막에, 볼록부의 길이방향을 따라, 연속발진의 출력에너지 5.5W의 레이저광을, 주사속도가 50cm/sec가 되도록 조사하였을 때의 시료를, 상면으로부터 본 TEM의 화상을 나타낸다. 또한, 설명을 이해하기 쉽게 하기 위해서, 도 20에, 도 19에 나타낸 TEM의 화상을 모식적으로 나타낸다.
도 19 및 도 20에서, 도면부호 8001로 나타낸 영역은, 반도체막 중, 볼록부상에 위치하는 부분에 해당하고, 8002로 나타낸 영역은, 오목부상에 위치하는 부분에 해당한다. 오목부는, 볼록부가 형성되어 있지 않은 오목한 영역을 의미한다. 볼록부의 폭은 0.5㎛, 오목부의 폭은 0.5㎛, 볼록부의 두께는 250nm이다. 도 20에 나타낸 것과 같이, 볼록부상의 반도체막에 입계(8003)가 형성되어 있다.
도 21은, 도 19에서 나타낸 시료와 같은 조건으로 제조된 시료를, 세코식각한 후의, 레이저광의 주사방향에 대하여 수직한 방향에서의 단면의 TEM화상이다. 요철을 갖는 하지막은, 3층의 절연막으로 구성되어 있고, 질화실리콘으로 이루어진 제 1 절연막상에, 스트라이프형 산화실리콘으로 이루어진 제 2 절연막을 형성하며, 제 1 절연막과 제 2 절연막을 덮어 산화실리콘으로 이루어진 제 3 절연막이 형성되어 있다.
이때, 세코식각은, K2Cr2O7과 HF를 혼합한 수용액을 사용하여, 실온에서 75초 행하였다.
도 21에 나타낸 것처럼, 세코식각에 의해 볼록부(8004)상의 입계(8005)가 넓어지고, 그 위치가 보다 명확하게 된다. 이때, 볼록부(8004)내에 보이는 흰 부분은, 세코식각에 의해, 반도체막의 입계가 넓어지고, 그 입계를 통해서 산화실리콘이 식각되어 버리는 영역을 나타내고 있다. 또한, 레이저광의 조사에 의해 반도체막(8006)의 표면이 평탄화되어 있다.
도 22는, 도 19 및 도 21에서 나타낸 시료와 같은 조건으로 제조된 시료를 세코식각한 후, 상면에서 본 TEM상이다. 세코식각의 조건은 도 21의 경우와 동일하다. 도면부호 8501로 나타낸 영역은 볼록부 상에 위치하는 반도체막에 해당하고, 8502로 나타낸 영역은 오목부상에 위치하는 부분에 해당한다. 볼록부(8501)의 상부에 위치하는 부분에서 보이는 흰 부분(8503)은, 세코식각에 의해, 반도체막의 입계가 식각되어 넓어져 있는 부분을 나타내고 있으며, 입계가 볼록부(8501)의 상부에 선택적으로 형성되어 있는 것이 명확하게 되어 있다.
이 사실로부터 본 발명자들은, 레이저광의 조사에 의해 일시적으로 반도체막이 용융함으로써, 절연막의 상부에 위치하고 있는 반도체막이 오목부의 보텀(bottom)부 방향을 향하여 체적이동하고, 그 때문에 볼록부의 위에 위치하는 반도체막이 얇아져, 응력에 견딜 수 없게 된 것이, 볼록부상에 입계가 생긴 요인의 하나가 아닌가라고 생각하였다.
또한, 도 23a∼23f에, 요철을 갖는 절연막 상에 형성된 반도체막에 레이저광 을 조사하였을 때의, 반도체막에서의 온도분포의 경시변화의 시뮬레이션 결과를 나타낸다. 그래프에서 하측의 요철로 나타낸 라인(8008)이, 산화막으로 형성한 하지막과 실리콘과의 경계를 표시하고 있다. 또한, 상측의 라인(8009)이 실리콘과 공기층의 경계이며, 레이저광이 라인(8009)으로 표시되는 실리콘의 표면을 향해 조사된다. 산화막 두께, 실리콘 볼록부의 두께는, 모두 200nm이며, 요철간격은 1㎛으로 되어있다. 레이저광조사의 조건은, 가우시안으로 피크 에너지 밀도 45,000W/cm2로, σ=7×10-5sec로 설치하였다.
도 23a가 레이저광의 조사직 후의 온도분포를 나타내고 있고, 이하, 도 23b∼23f는, 각각 2.5μsec 후 매 온도분포를 나타내고 있다.
색이 짙게 표시되어 있는 영역이, 가장 온도가 높다고 생각되는 부분이며, 도 23a 내지 도 23f로부터의 상태가 이행함에 따라서, 색이 짙은 부분이 적어지고 있는 것을 알 수 있다. 특히, 라인 8008과 8009 사이에 표시되어 있는 실리콘의 온도는, 라인 8008로 표시된 하지막 표면의 오목부상쪽이, 볼록부상보다도, 시간의 경과와 함께 먼저 온도가 저하하고 있는 것을 알 수 있다.
도 24는, 요철을 갖는 절연막상에 형성된 반도체막에 레이저광을 조사하였을 때의 반도체막의 위치에 의한 온도의 경시변화의 시뮬레이션결과를 나타낸다.
도 24에 나타낸 그래프는, 종축이 반도체막의 온도(K)를 나타내고 있고, 횡축이 시간(초)을 나타내고 있다. 실선은 볼록부상에 위치하는 반도체막의 온도를 나타내고 있고, 점선이 오목부상에 위치하는 반도체막의 온도를 나타내고 있다. 도 24의 시뮬레이션에서는, 1600K에서 상전이에 수반되는 온도강하가 일시적으로 정지하고 있지만, 상전이 후, 점선으로 나타낸 오목부상의 반도체막이, 볼록부상의 반도체막에 비해 먼저 온도강하가 시작되고 있고, 빨리 상전이하고 있는 것을 알 수 있다.
오목부쪽이 볼록부보다도 반도체막에 접하는 면적당, 소정의 범위내에서의 절연막의 체적이 크기 때문에 열용량이 크다. 그 때문에, 빠져나간 열이 유지되기 어렵고, 효율적으로 방열이 행해지기 때문이라고 생각된다. 따라서, 레이저광의 조사에 의해 반도체막이 용융한 후, 그 반도체막내의 열이 절연막에 방열되어 고화하는 과정에서, 오목부 근방쪽이 볼록부 근방보다도 빨리 결정핵을 만들기 쉽다.
그리고 시간의 경과와 함께, 오목부 근방에서 생성된 결정핵으로부터, 볼록부상을 향해서 결정성장이 진행한다. 그리고 인접하는 오목부 근방에서 진행한 결정성장이, 서로 그 중간부근인 볼록부상에서 인접하는 것이 볼록부상에 입계가 생긴 요인의 하나라고 생각하였다.
어쨌든, 이와 같이 결정화된 반도체막은, 볼록부상에서 입계가 선택적으로 형성되는 한편, 오목부 상에는 비교적 입계가 형성되기 어렵다.
그래서, 본 발명자들은, 레이저광으로 결정화된 반도체막 중, 입계의 비교적 적은 오목부상의 반도체막을, TFT의 채널형성영역에 사용하는 것을 생각하였다.
레이저광은, 연속발진인 것이 가장 바람직하지만, 펄스발진의 레이저광을 사용해도 된다. 이때, 레이저광의 주사방향에 대하여 수직한 방향에서의 볼록부의 단면은, 직사각형을 포함하는 사각형이 바람직하고, 또는 삼각형이어도 된다.
상기 구성에 의해, 레이저광의 조사에 의한 결정화 시, 반도체막의 볼록부상에서 입계가 선택적으로 형성된다. 이때, 오목부상의 반도체막은 비교적 입계가 형성되기 어려워 결정성이 우수하지만, 반드시 입계를 포함하지 않는다고는 할 수 없다. 그러나, 가령 입계가 존재하였다고 해도 절연막의 볼록부상에 위치하는 반도체막과 비교하면, 그 결정립은 크고, 결정성이 비교적 뛰어난 것이라고 말할 수 있다. 따라서, 절연막의 형상을 설계한 단계에서, 반도체막의 입계가 형성되는 위치를 어느 정도 예측할 수 있다. 즉, 본 발명에서는 입계가 형성되는 위치를 선택적으로 정할 수 있기 때문에, 활성층, 보다 바람직하게는 채널형성영역에 입계가 되도록이면 포함되지 않도록, 활성층을 레이아웃하는 것이 가능해진다.
본 발명에서는, 절연막의 오목부상에 위치하는 반도체막을, TFT의 활성층으로서 적극적으로 사용함으로써, TFT의 채널형성영역에 입계가 형성되는 것을 방지할 수 있고, 입계에 의해서 TFT의 이동도가 현저히 저하하거나, 온 전류가 감소하거나, 오프전류가 증가하거나 하는 것을 막을 수 있다.
또한, 활성층의 결정성이 높아짐으로써, 활성층의 크기를 줄여도 원하는 값의 온 전류를 얻을 수 있으므로, 회로전체의 면적을 줄일 수 있고, 따라서 반도체장치의 크기를 줄일 수 있다.
이때, 상술한 방법에 의해서 결정화된 반도체막을, 반도체장치의 하나인 집적회로에 사용하는 경우, 설계상의 제약사항이 생긴다. 아래에 그 제약사항을 나타낸다.
1 : 레이저광의 주사방향과, 각 TFT가 갖는 채널형성영역의 캐리어의 이동방 향(채널길이 방향)을 일치시킨다.
2 : 레이저광의 엣지와 각 TFT의 활성층이 겹치지 않도록 한다.
3 : 하지막의 오목부에 활성층 혹은 채널형성영역을 레이아웃한다.
상기 3개의 제약사항을 받아들이면서, 집적회로의 레이아웃의 번잡함을 경감시키기 위해서, 본 발명에서는 이하의 설계방법을 사용하여 집적회로를 제조한다.
우선 본 발명에서는, 집적회로를 설계할 때에, 논리계산의 단계에서, 집적회로를 구성하는 여러 가지의 논리소자(이하, 셀이라고 부른다)와, 그 개수를 산출해 둔다.
그리고, 각 셀 내의 마스크의 레이아웃을 결정한다. 이때, 모든 TFT의 채널길이 방향이, 레이저광의 주사방향과 일치하도록 하기 위해서, 모두 동일한 방향으로 일치시키는 것이 매우 중요하다. 또한, 각 셀에서, TFT의 활성층 또는 채널형성영역이, 하지막의 오목부상에 위치하는 반도체막을 사용하여 형성되도록 한다. 채널길이 방향을 일치시킴으로써, 셀 내의 TFT의 특성의 변동을 억제할 수 있다. 또한 오목부상의 반도체막을 사용하는 것으로, TFT의 채널형성영역에 입계가 형성되는 것을 막을 수 있고, 입계에 의해서 TFT의 이동도가 현저히 저하하거나, 온 전류가 감소하거나, 오프전류가 증가하거나 하는 것을 방지할 수 있다.
그리고, 이미 레이아웃이 결정되어 있는 여러 가지 셀을 원하는 수만큼 조합하여, 각 셀간의 전기적인 접속을 정함으로써, 목적으로 하는 집적회로의 레이아웃을 완성시킬 수 있다. 이때, 집적회로를 구성하는 여러 가지 셀을, 하지막의 요철의 길이방향 또는 레이저광의 주사방향을 따라서, 스트라이프형으로 열을 이루도록 배치한다. 이하, 본 명세서에서는, 일렬로 배치된 셀군을 셀열이라고 부르고, 셀이 연속되어 있는 방향을 셀열 방향이라고 부른다. 요컨대, 하지막의 요철의 길이방향 및 레이저광의 주사방향과, 셀열 방향을 같은 방향으로 설치한다. 그리고, 각 셀내의 채널길이 방향이, 하지막의 요철의 길이방향, 레이저광의 주사방향 및 셀열 방향과 같은 방향이 되도록, 각 셀을 배치하는 것이 중요하다.
같은 셀열에 배치되어 있는 각 셀은, 셀열 방향에 대하여 수직한 방향에서의 폭(이하, 셀폭이라고 부른다)이, 모두 일정한 범위를 초과하지 않도록 한다. 같은 셀열로 배치되어 있는 모든 셀은, 공급되는 전원의 전압을 모두 공통으로 해도 되고, 공통으로 하지 않아도 된다.
그리고, 그 셀폭은, 레이저광의, 주사방향에 대하여 수직한 방향에서의 폭보다도, 작아지도록 설계하는 것이 매우 긴요하다. 보다 엄밀하게는, 레이저광이 조사되어 있는 영역 중, 균일한 에너지밀도를 갖는 영역의 주사방향에 대하여 수직한 방향에서의 폭이, 그 셀폭보다도 작아지도록 설계해야 한다.
레이저광의 엣지근방은, 중앙부근에 비하여 일반적으로 에너지밀도가 낮고, 결정화된 반도체막의 결정성이, 중앙부근과 비교하여 뒤떨어져 있다. 그 때문에 레이저광을 주사할 때에, 후에 TFT의 채널형성영역, 보다 바람직하게는 활성층이 되는 부분과, 그 궤적의 엣지가 겹치지 않도록 하는 것이 바람직하다. 셀폭을, 레이저광이 균일한 에너지밀도를 갖는 영역의, 주사방향에 대하여 수직한 방향에서의 폭에 수습되도록 설계함으로써, 셀내 및 셀사이에서, 반도체막의 결정성을 균일하게 할 수 있어, TFT의 특성의 변동을 억제할 수 있다.
이때, 에너지밀도가 균일한 영역의, 주사방향에 대하여 수직한 방향에서의 폭이 넓으면 넓을수록, 셀폭을 널리 확보할 수 있고, 셀내에 배치되는 TFT의 레이아웃상의 제약이 적어져 설계상의 번잡함을 회피할 수 있다. 그것을 위해서는, 레이저광의 단면형상을, 직사각형 또는 선형 등으로 하는 것이 바람직하다.
그리고, 모든 셀의 레이아웃을 결정하고 나서, 각 셀열사이에, 각 셀끼리를 전기적으로 접속하기 위한 배선을 레이아웃한다. 반도체막을 레이저광으로 결정화할 때에, 레이저광의 엣지가, 배선이 레이아웃되는 영역과 겹쳐 있어도, 그 영역에서의 반도체막은 후의 공정에서 제거되어 회로소자로서 사용하지 않기 때문에, 조금도 문제는 없다.
상기 구성에 의해 레이저광의 엣지(이음매)와, 셀이 겹치지 않도록 하는 것을 용이하게 완성할 수 있으며, 레이아웃의 번잡함을 회피할 수 있다. 또한, 셀열을 포함하는 영역만 레이저광을 조사하면 좋기 때문에, 셀열이 형성되어 있지 않은 영역에 레이저광을 조사할 필요가 없다. 즉, 필요 불가결한 부분을 최소 결정화율로 할 수 있도록 레이저광을 주사하는 것이 용이하게 되므로, 레이저광 조사에 걸리는 시간을 단축화할 수 있고, 따라서 기판의 처리속도를 향상시킬 수 있다.
이와 같이, 레이아웃이 이미 결정되어 있는 각종 셀을, 원하는 수만큼 조합하여 셀열을 형성하고, 각 셀끼리의 접속을 결정한다는 것을, 목적으로 하는 집적회로를 형성함으로써, 상기 1∼3의 제약사항을 받아들이면서, 집적회로의 설계상의 번잡함을 경감하여, 효율이 좋게 레이아웃할 수 있다.
이때, 슬릿을 통하여, 레이저광중 에너지밀도가 낮은 부분을 차폐하도록 해 도 된다. 슬릿을 사용함으로써, 비교적 균일한 에너지밀도의 레이저광을 셀열에 조사할 수 있고, 결정화를 균일하게 행할 수 있다. 또한 슬릿을 설치함으로써, 셀폭에 의해서 부분적으로 레이저광의 폭을 바꿀 수 있어, 채널형성영역, 그 위에 TFT의 활성층의 레이아웃에서의 제약을 작게 할 수 있다. 이때, 레이저광 폭이란, 주사방향과 수직한 방향에서의 레이저광의 조사영역의 길이를 의미한다.
또한, 복수의 레이저발진장치로부터 발진된 레이저광을 합성함으로써 얻어진 하나의 레이저광을, 레이저결정화에 사용해도 괜찮다. 상기 구성에 의해, 각 레이저광의 에너지밀도가 약한 부분을 서로 보충할 수 있어 용이하게 선형 또는 직사각형의 레이저광을 얻을 수 있다.
또한, 반도체막을 형성한 후, 대기에 노출되지 않도록(예를 들면, 불활성 가스, 질소, 산소 등의 특정된 가스분위기 또는 감압분위기로 한다) 레이저광의 조사를 행하고, 반도체막을 결정화시켜도 된다. 상기 구성에 의해, 클린 룸내에서의 분자레벨에서의 오염물질, 예를 들면 공기의 청정도를 높이기 위한 필터 내에 포함되는 붕소 등이, 레이저광에 의한 결정화 시에 반도체막에 혼입하는 것을 막을 수 있다.
또한, 가요성을 갖는 기판을 사용하여 반도체장치를 형성하는 경우, 하지막의 볼록부의 길이방향과, 만곡시킨 기판의 모선의 방향을 일치시킴으로써, 기판의 곡률을 높였을 때에 하지막에 생기는 응력을, 어느 정도 분산시킬 수 있다.
[발명의 실시예]
(실시형태)
다음에, 본 발명의 반도체 표시장치의 제조방법에 관해서 설명한다.
먼저, 도 1a에 나타낸 바와 같이, 직사각형 또는 스트라이프형상의 볼록부(101a)를 갖는 하지막(101)을 기판상에 형성한다. 도 1a의 A-A'에서의 단면도가 도 1b에 해당한다.
기판(도시하지 않음)은, 후의 공정의 처리온도에 견딜 수 있는 재질이면 좋고, 예를 들면 석영기판, 실리콘 기판, 바륨보로실리케이트 유리 또는 알루미노보로케이트 유리 등의 유리기판, 금속기판 또는 스테인레스 기판의 표면에 절연막을 형성한 기판을 사용할 수 있다. 또한, 처리온도에 견딜 수 있는 정도로 내열성을 갖는 플라스틱기판을 사용해도 된다.
하지막(101)의 재료는, 이것에 한정되지 않고, 나중의 공정에서의 열처리에 견딜 수 있는 재료로, 게다가 TFT의 특성에 악영향을 줄 수 있는 알칼리금속이, 후에 형성되는 반도체막에 혼입하는 것을 막을 수 있고, 요철을 형성할 수 있는 절연막이면 좋다. 또한, 나중 공정에서 볼록부만을 제거할 필요가 있는 경우는, 하지막의 볼록부와 그 외의 부분을, 식각시에 선택비가 떨어지는 재료로 형성하는 것이 중요하다. 이때, 이 요철의 형성의 방식에 대해서는, 후단에서 자세히 설명한다. 상기 하지막(101)은, 단일 층으로 이루어진 절연막 대신에 2층 이상의 절연막의 적층구조이어도 된다.
다음에, 하지막(101)을 덮도록, 반도체막(102)을 형성한다. 반도체막(102)은, 공지한 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 막형성할 수 있 다. 이때, 반도체막은 비정질 반도체막이어도 되고, 마이크로결정 반도체막, 결정질 반도체막이어도 된다. 또한 실리콘뿐만 아니라 실리콘게르마늄을 사용하도록 해도 된다. 실리콘게르마늄을 사용하는 경우, 게르마늄의 농도는 0.01∼4.5atomic% 정도인 것이 바람직하다. 또한, 하지막(101)을 막형성한 후, 대기에 노출시키지않고 연속적으로 막형성함으로써, 반도체막(102)과 하지막과의 사이에 불순물이 혼입하는 것을 막을 수 있다.
이때, 볼록부사이의 폭이 지나치게 크거나 지나치게 작거나 하면, 본 발명의 효과는 얻을 수 없다. 또한 볼록부의 높이가 너무 높으면, 후에 형성되는 반도체막이 볼록부의 엣지근방에서 불연속성을 일으킬 가능성이 높아진다. 또한, 너무 낮아도 본 발명의 효과는 얻을 수 없다. 볼록부(101a)의 단면형상 및 그 사이즈에 대해서는, 반도체막의 두께와, 레이저광의 조사조건과의 균형을 고려하여, 설계자가 적절히 설치할 수 있다. 볼록부사이의 폭 Ws은 0.01㎛∼2㎛, 보다 바람직하게는 0.1㎛∼1㎛정도로 하는 것이 바람직하다. 또한, 볼록부의 높이 Wh는 0.01㎛∼3㎛, 보다 바람직하게는 0.1㎛∼2㎛정도로 하는 것이 바람직하다. 또한, 볼록부의 높이를 작게 하고, Wh를 0.01㎛∼1㎛, 보다 바람직하게는 0.05㎛∼0.2㎛정도로 해도 된다.
계속해서, 도 2a에 나타낸 바와 같이, 반도체막(102)에 레이저광을 조사한다. 이때, 도 2b는, 도 2a의 점선 A-A'에서의 단면도에 해당한다.
본 실시예에서는, 도 2a에서 화살표로 나타낸 바와 같이, 주사방향을 직사각형 또는 스트라이프형상의 볼록부(101a)의 길이방향으로 나란히 하여 레이저광을 조사한다. 레이저광의 조사에 의해, 반도체막(102)은 일시적으로 용융하고, 도 2b 에 나타낸 바와 같이, 볼록부의 상부로부터 오목부를 향해서 그 체적이 이동한다. 그리고 표면이 평탄화되며, 게다가 결정성이 높아진 반도체막(103)이 형성된다.
본 발명에서는 공지한 레이저를 사용할 수 있다. 레이저광은, 연속발진인 것이 바람직하지만, 펄스발진이어도 에너지밀도나 주사속도 등의 조사조건에 의해서, 어느 정도 본 발명의 효과를 얻을 수 있다고 생각된다. 레이저는, 기체레이저 또는 고체레이저를 사용할 수 있다. 기체레이저로서, 엑시머레이저, Ar레이저, Kr레이저 등이 있고, 고체레이저로서, YAG레이저, YVO4레이저, YLF레이저, YAlO3레이저, 유리레이저, 루비레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등을 들 수 있다. 고체레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 YAG, YVO4, YLF 또는 YAlO3 등의 결정을 사용한 레이저가 적용된다. 해당 레이저의 기본파는 도핑하는 재료에 따라서 다르고, 1㎛전후의 기본파를 갖는 레이저광을 얻을 수 있다. 기본파에 대한 고조파는, 비선형 광학소자를 사용함으로써 얻을 수 있다.
또한, 고체레이저로부터 발생된 적외선 레이저광을 비선형 광학소자로 녹색 레이저광으로 변환한 후, 별도의 비선형 광학소자에 의해서 더 얻어진 자외선레이저광을 사용할 수 있다.
반도체막(103)은, 레이저광의 조사에 의한 체적이동에 의해, 하지막(101)의 오목부상에서 막두께가 두꺼워지고, 반대로 볼록부(101a)상에서 막두께가 얇아진다. 그 때문에 응력에 의해서 볼록부상에 입계(104)가 발생하기 쉽고, 반대로 오목부상에서는 결정성이 좋은 상태를 얻을 수 있다. 이때, 오목부상에서 반도체막(103)이 반드시 입계를 포함하지 않은 것은 아니다. 그러나, 가령 입계가 존재하였다고 해도 결정립이 크기 때문에, 결정성은 비교적 우수하다.
이때, 반도체막의 결정화 시에, 레이저광의 조사의 공정과, 촉매를 사용하여 반도체막을 결정화시키는 공정을 조합해도 된다. 촉매원소를 사용하는 경우, JP 07-130652 A 및 JP 08-78329 A에 개시된 기술을 사용할 수 있다.
다음에, 도 3a에 나타낸 바와 같이, 반도체막(103)의 표면을 식각하고, 하지막(101)의 볼록부(101a)의 상면을 노출시킨다. 본 실시예에서는, 반도체막 중, TFT의 소스영역 또는 드레인영역이 되는 부분은 식각하지 않도록 마스크(105)로 덮어 식각을 행한다.
도 3b는, 도 3a의 점선 A-A'에서의 단면도에 해당한다. 또한 도 3c는, 도 3a의 점선 B-B'에서의 단면도, 도 3d는, 도 3a의 점선 C-C'에서의 단면도에 해당한다. 상기 공정에 의해, 볼록부(101a)의 상면이 노출함으로써, 부분적으로 오목부상에 분리되어 있는 반도체막(106)이 형성된다.
이 상면으로부터의 제거에 의해, TFT의 채널형성영역이 되는 부분에서, 볼록부(101a)상의 입계가 존재하는 부분이 제거되고, 볼록부(101a)사이에 해당하는 오목부 위에는, 후에 채널형성영역이 되는 결정성이 좋은 반도체막이 남겨진다.
다음에, 도 4a에 나타낸 바와 같이 반도체막(106)을 패터닝함으로써, 활성층이 되는 섬 형상의 반도체막(107)을 형성한다. 이때, 도 4b는, 도 4a의 점선 A-A'에서의 단면도에 해당한다. 또한, 도 4c는, 도 4a의 점선 B-B'에서의 단면도, 도 4d는, 도 4a의 점선 C-C'에서의 단면도에 해당한다. 본 실시예에서 형성되는 TFT 는, 소위 멀티 채널형을 가지고 있고, 채널형성영역의 부분만 분리한 슬릿형의 섬 형상의 반도체막(107)이 형성된다. 구체적으로는, 섬 형상의 반도체막(107)의 소스영역 또는 드레인영역이 되는 부분이, 마스크(105)로 덮여져 식각되지 않은 부분을 사용하고 있으며, 볼록부(101a)상에 겹쳐져 있다. 또한, 서로 분리한 복수의 채널형성영역과, 모든 복수의 채널형성영역을 끼우고 있는 소스영역 및 드레인영역을 가지고 있으며, 모든 복수의 채널형성영역이 볼록부(101a)와 겹쳐지지 않고, 오목부상에 존재하고 있다. 이때, 소스영역 또는 드레인영역이 되는 부분은 채널형성영역만큼 반도체막의 결정성에 의한 TFT의 특성에의 영향이 크지 않다. 그 때문에, 소스영역 또는 드레인영역이 되는 부분이, 채널형성영역이 되는 부분에 비해 결정성이 좋지 않아도 심각한 문제로는 되지 않는다.
이때, 본 실시예에서는 멀티 채널형의 TFT를 나타내었지만, 본 발명은 이 구성에 한정되지 않고, 채널형성영역을 하나만 갖는 단채널형의 TFT여도 된다.
볼록부(101a)의 레이아웃은, TFT의 채널형성영역의 채널길이, 채널폭을 고려하여 정하는 것이 바람직하다.
다음에, 도 5a에 나타낸 바와 같이, 하지막(101)의 볼록부(101a)의 일부를 제거하고, 섬 형상의 반도체막(107)의 채널형성영역이 되는 부분을 노출한다. 이때, 도 5b는, 도 5a의 점선 A-A'에서의 단면도에 해당한다. 또한, 도 5c는, 도 5a의 점선 B-B'에서의 단면도, 도 5d는, 도 5a의 점선 C-C'에서의 단면도에 해당한다. 이 볼록부(101a)의 제거는, 건식식각이어도 습식식각이어도 되고, 볼록부만을 제거할 수 있도록, 하지막의 구성에 알맞은 방법을 사용하는 것이 바람직하다. 식 각시, 섬 형상의 반도체막(107)의 일부가 제거되는 경우도 있을 수 있고, 볼록부의 일부가 잔존하는 경우도 있을 수 있다.
이때, 하지막의 볼록부와, 섬 형상의 반도체막(107)과는, 식각시에 선택비가 떨어지는 재료인 것이 중요하다. 예를 들면, 하지막을 세 개의 하지막으로 형성하고, 질화실리콘으로 이루어진 제 1 하지막 상에 직사각형의 산화실리콘으로 이루어진 제 2 하지막을 형성하고, 제 1 및 제 2 하지막을 덮도록, 산화실리콘막으로 이루어진 제 3 하지막이 형성되어 있는 경우, 제 2 및 제 3 하지막을 제거하기 위해서, CHF3, CF3가스를 사용한 건식식각이나, 또는 불산계의 에쳔트를 사용한 습식식각을 사용하는 것이 바람직하다. 건식식각을 사용한 경우, 섬 형상의 반도체막의 아래에 위치하는 하지막이 회전에 의해 식각되지 않고, 또 섬 형상의 반도체막의 측면을 테이퍼형상으로 할 수 있다. 섬 형상의 반도체막의 측면이 테이퍼형상이면, 뒤의 공정에서 형성되는 절연막이나 게이트전극이 막조각을 발생시키는 것을 막을 수 있다. 또한 습식식각을 사용한 경우, 섬 형상의 반도체막의 상면이 식각되지 않고 하지막의 볼록부를 제거할 수 있다.
볼록부를 제거한 경우, 다중 채널형의 TFT는, 오목부상의 결정성이 우수한 부분만을 채널형성영역으로서 사용할 수 있고, 또한 채널형성영역 중, 게이트절연막을 사이에 끼워 게이트전극과 겹쳐 있는 영역을 넓게 취할 수 있으므로, 채널폭을 길게 할 수 있다. 채널폭을 길게 함으로써 온 전류를 확보하면서, TFT를 구동시킴으로써 발생한 열을 효율적으로 방열할 수 있다.
이때, 본 실시예에서는, 하지막의 볼록부 중, 섬 형상의 반도체막(107)의 소 스영역 또는 드레인영역이 되는 부분에 덮여 있는 부분은 제거되지 않고 남는다.
상술한 일련의 공정에 의해서 얻어진 섬 형상의 반도체막을, 활성층으로서 사용하여 TFT를 제조한다. 서로 분리한 복수의 채널형성영역을 갖는 TFT의 제조공정 및 그 구체적인 구조는 여러 가지이다. 대표적으로는, 섬 형상의 반도체막에 불순물을 첨가하고, 소스영역과 드레인영역을 형성하는 공정과, 게이트절연막을 형성하는 공정과, 게이트전극을 형성하는 공정이 행해진다.
이때, 본 실시예에서는 레이저광으로 결정화한 반도체막의 표면을, 볼록부가 노출할 정도로 제거하는 공정 후에, 패터닝에 의해 섬 형상의 반도체막을 형성하는 공정을 행하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 패터닝에 의해 섬 형상의 반도체막을 형성하는 공정 후에, 볼록부가 노출하는 정도로 섬 형상의 반도체막의 표면을 제거하는 공정을 행해도 된다. 또한, 반도체막을 패터닝하고 나서 레이저로 결정화하도록 해도 된다.
본 발명에서는, 절연막의 오목부상에 위치하는 반도체막을, TFT의 활성층 또는 채널형성영역으로서 적극적으로 사용함으로써, TFT의 채널형성영역에 입계가 형성되는 것을 막을 수 있으며, 입계에 의해서 TFT의 이동도가 현저히 저하하거나, 온 전류가 감소하거나, 오프전류가 증가하거나 하는 것을 막을 수 있어 TFT의 특성의 변동을 억제할 수 있다.
그리고, TFT를 제조한 후, 목적으로 하는 회로의 방법에 맞춰, 각 TFT의 게이트전극, 소스영역, 드레인영역을, 배선으로 전기적으로 접속하여 셀을 형성한다. 도 6a 내지 도 6d에, 상기 TFT를 사용하여 셀의 하나인 인버터를 제조한 예에 대해 서 설명한다.
도 6a는, 도 5a 내지 도 5d에 나타낸 섬 형상의 반도체막(107)을 사용하여 형성된 인버터의 평면도를 나타낸다. 이때, 도 6b는, 도 6a의 점선 A-A'에서의 단면도에 해당한다. 또한, 도 6c는, 도 6a의 점선 B-B'에서의 단면도, 도 6d는, 도 6a의 점선 C-C'에서의 단면도에 해당한다.
본 실시예에서는, 상술한 일련의 제조방법을 사용하여 형성된 섬 형상의 반도체막(107)을 사용하여, p채널형 TFT(110), n채널형 TFT(111)를 형성한다. 이들 TFT 110, 111은 각각, 섬 형상의 반도체막(107)에 불순물을 첨가함으로써 얻을 수 있는 활성층(113, 112)과, 게이트절연막(114)과, 게이트전극(115)을 적어도 가지고 있다. 그리고, 각 활성층(113, 112)에는, 채널형성영역(116)과, 해당채널형성영역(116)을 끼우고 있는 소스영역과 드레인영역(117)이 적어도 설치되어 있다.
이때, 소스영역 또는 드레인영역이 되는 불순물영역과, 채널형성영역과의 사이에 LDD 영역이나 오프셋영역을 가지고 있어도 된다.
각 TFT는, 채널형성영역이 오목부상에만 존재해 있다. 그리고 배선(120∼123)에 의해서, 각 TFT의 소스영역, 드레인영역 또는 게이트전극이 접속됨으로써, 인버터를 형성할 수 있다. 구체적으로는, n채널형 TFT(111)의 소스영역에 접속된 배선(122)에 전압 Vss가 인가되어 있고, p채널형 TFT(110)의 소스영역에 접속된 배선(121)에 전압 Vdd가 인가되어 있다. 단, Vss는 Vdd보다 작다. 그리고, 게이트전극(115)에 입력된 신호에 동기하여, 그 신호의 반대 극성의 전압을 갖는 신호가, p채널형 TFT(110)의 드레인영역 및 n채널형 TFT(111)의 드레인영역과 접속된 배선(1220을 통해 배선(123)으로부터 출력된다.
이때, 본 명세서에서 전압이란, 특별한 기재가 없는 한, 그라운드 전위와의 전위차를 의미한다.
이때, 본 발명에서 사용하는 셀은, 상기 회로로 한정되지 않는 것은 말할 필요도 없다. 또한, 셀내의 배선(120∼123)이 형성되는 층은, 도 5a 내지 도 5d에 나타낸 구성에 한정되지 않는다. 셀내의 각 TFT을 접속하는 배선이 형성되는 층은, 설계자가 적절히 설치하는 것이 가능하다. 단지, 같은 셀열 내의 모든 셀은, 같은 전원전압이 공급되는 것이 중요하기 때문에, 공통의 전원전압을 공급하기 위한 배선, 도 6a 내지 도 6d에서는, 배선(120, 121)을, 같은 셀열내의 모든 셀에서 공유한다.
이때, 상기 공정에서, 레이저광의 조사후 또는 결정화후의 반도체막을 하지막의 볼록부가 노출하는 정도로 식각한 후에, 500∼600℃로 1분에서 60분 정도 가열함으로써, 반도체막내에서 생기고 있는 응력을 완화할 수 있다.
또한, 본 실시예에서는, 볼록부를 제거하는 예에 대해서 설명하였지만, 볼록부를 식각하지 않고 남겨도 된다.
또한, 전열로를 사용한 열결정화방법, 적외광을 사용한 램프 어닐링 결정화법을 사용하여 반도체막을 결정화한 후, 레이저광을 사용하여 보다 결정성이 높아지도록 결정화시켜도 된다. 또한, 막두께방향에서 완전히 용해되지 않도록 낮은 에너지의 레이저광을 반도체막에 조사하여 결정화한 뒤, 막두께방향으로 완전히 용해 하는 것과 같은 높은 에너지의 레이저광을 조사하도록 해도 된다.
다음에, 각 셀의 구조와, 셀열의 배치에 대해서 설명한다.
본 발명에서 사용된 셀은, 그 일례를 도 6a 내지 도 6d에 나타내었지만, 레이저광의 주사방향과, 셀내의 모든 TFT의 채널길이 방향이 일치하고 있는 것이 매우 중요하다.
도 7에 본 발명에서 사용하는 셀의 블록도를 나타낸다. 본 발명에서 사용하는 셀(130)은, 각종의 신호(In1∼Ink)가 입력되는 배선과, 신호(Out)가 출력되는 배선을 가지고 있다. 더욱, 셀(130)은 전원전압 Vdd, Vss가 공급되는 배선을 가지고 있다. 이때, 도7에서 셀(130)은, 출력 Out용 배선을 1개 가지고 있지만, 출력용 배선을 복수개 가지고 있어도 괜찮다. 또한, 도 7에 나타낸 셀(130)은, 전원전압으로서 Vdd, Vss를 각각 공급하는 배선 2개를 가지고 있는 예를 나타내고 있지만, 전원전압을 공급하기 위한 배선은 이 수에 한정되지 않는다. 전원전압을 공급하는 배선의 수, 및 공급하는 전원전압의 높이는, 셀의 종류에 따라 달라도 된다. 그러나, 같은 셀열 내에 포함되는 셀은, 모두 같은 전원전압이 공급되는 배선을 가지고 있는 것이 바람직하다.
셀(130)내의 점선(131)으로 나타낸 영역에, TFT나 그 밖의 소자에 사용되는 섬 형상의 반도체막이 레이아웃되어 있다. 동일 셀내의 모든 섬 형상의 반도체막은, 뒤에 TFT로서 완성하였을 때에, 그 채널길이 방향과, 레이저광의 주사방향이 반드시 일치할 필요가 있다.
또한, 레이저광의 주사방향 및 채널길이 방향에 대하여, 수직 방향에서의 셀(130)의 폭(셀폭: Hc)은, 레이저광의 폭내로 설치되는 사이즈로 한다. 또, 셀폭 Hc은, 도 7에서는 전원전압 Vdd, Vss를 공급하는 배선이 레이아웃되어 있는 영역까지 포함시켜 정의하고 있지만, 반드시 포함시켜 설계할 필요는 없다. 셀폭 Hc은, 레이저광의 엣지가, 후에 섬 형상의 반도체막이 되는 부분과 겹치지 않도록 하기 위한 목표이며, 최저한 섬 형상의 반도체막이 되는 부분이 셀내에 포함되도록 정의해 두면 된다.
셀폭은, 전형적으로는 100㎛정도이며, 바람직하게는 30∼200㎛정도이지만, 서브미크론 단위로의 미세가공이 가능하게 된 경우는, 셀폭이 보다 작아질 가능성은 있다. 또한 레이저광의 폭이 큰 경우는, 셀폭을 보다 크게 하는 것도 가능하다.
이때, 도 7에서는 나타내고 있지 않지만, 하지막의 볼록부의 길이방향과, 레이저광의 주사방향 및 셀내의 TFT의 채널길이 방향과는 일치하고 있다.
그리고, 각 셀을, 레이저광의 주사방향과 셀내의 채널길이 방향이 일치하도록, 레이저광의 주사방향을 따라서, 스트라이프형으로 열을 이루도록 배치한다. 도 8a에, 셀을 셀열마다 레이아웃한 모양을 나타낸다. 도 8a에서는, 복수의 셀(130)을 셀열 방향을 따라서 열을 이루도록 레이아웃되어 있다. 이때, 도 8a에서는, 레이아웃되어 있는 모든 셀열 1∼h에서, 공통의 전원전압 Vdd, Vss가 공급되어 있지만, 본 발명은 이 구성에 한정되지 않는다.
또한, 같은 셀열내에, 반드시 같은 종류의 셀을 레이아웃할 필요는 없고, 셀폭이 일정한 범위, 보다 엄밀히 말하면 레이저광의 폭 내로 특정 범위를 초과하지 않는 셀이면 된다.
그리고, 각 셀열간에는, 각 셀의 전기적인 접속을 하기 위한 배선이 레이아웃되어 있다. 구체적으로는, 각 셀에 신호(In1∼Ink)가 입력되는 배선이나, 각 셀로부터의 출력신호(Out)에 대한 배선이 동작한다.
이 셀사이를 전기적으로 접속하는 배선의 레이아웃은, 셀열내에 포함되는 셀의 배치순서나, 각 셀열의 배치되는 위치에 따라서도 변한다. 이들은 설계자가 적절히 설치할 수 있다. 배선저항이나, 배선을 형성하는 층의 수를 고려하여, 배선의 레이아웃과, 셀 및 셀열의 레이아웃이 모두 가장 적절하게 되도록, 시뮬레이션 등에 의해 설계하는 것이 매우 중요하다.
또한, 셀열간의 간격은, 배선의 레이아웃을 고려하는 것뿐만 아니라, 레이저광의 폭도 고려해야 한다. 도 8b를 사용하여, 셀열의 간격과 폭의 간격의 관계에 대해서 설명한다. 이때, 도 8b에, 복수의 셀열이 레이아웃되어 있는 기판에 대하여, 레이저광을 주사하고 있는 모양을 나타내고 있지만, 실제로는 레이저광을 조사하고 있는 시점에서는 셀은 완성되어 있지 않고, 도 8b에서는, 후 공정에서 셀이 되는 영역을 편의상 나타내고 있다.
레이저광은, 그 엣지가 셀열과 겹치지 않도록 주사하는 것이 매우 중요하다. 따라서, 레이저광의 폭을 Hb로 하면, 셀폭 Hc은 레이저광의 폭 Hb을 초과하지 않는 범위인 것이 중요하다. 더욱이, 하나의 셀열에 대하여 레이저광을 주사하고 있을 때에, 인접한 셀열에, 레이저광의 엣지가 겹치지 않도록 배려할 필요가 있다. 따라서, 레이저광의 엣지가, 반드시 셀열사이에 존재하도록, 셀열사이의 폭을 레이저광의 폭 Hb에 맞춰서 설계해야 한다.
다음에, 기판전체의 레이저광의 주사방향에 대해서 설명한다. 도 9a에, 본 발명의 설계방법 또는 제조방법을 사용하여 제조된 집적회로의 일례인, 마이크로프로세서(3200)의 구성을 나타낸다. 마이크로프로세서(3200)는, 여러 가지 회로로 구성되어 있다. 도 9a에서는, CPU 코어(3201), 플래시 메모리(3204), 클록 콘트롤러(3203), 캐시 메모리(3202), 캐시 콘트롤러(3205), 시리얼 인터페이스(3206), I/O포트(3207) 등으로 구성된다. 물론, 도 9a에 나타낸 마이크로프로세서는, 간략화한 일례이며, 실제 마이크로프로세서는 그 용도에 따라서 다종 다양한 회로 설계가 행해진다.
각 회로에는, 각각 복수의 셀열이 배치되어 있고, 모두 레이저광의 주사방향과, 각 셀내의 셀열의 방향이 일치하도록 레이아웃되어 있다. 각 회로가 갖는 셀의 종류는 여러 가지이고, 각 회로에 레이아웃되어 있는 셀열은, 반드시 같은 셀폭을 가지고 있는 것은 아니다. 그러나, 모든 회로에서, 셀열의 셀폭이, 레이저광의 폭 이하로 설치되어 있고, 또한, 레이저광의 경로에 맞춰서 레이저광의 엣지가 각 회로의 셀열과 겹치지 않도록, 각 회로에서 셀열을 배치해야 한다.
도 9b는, 도 9a에 나타낸 마이크로프로세서(3200)가 형성되어 있는 기판에 대한 레이저광의 주사경로를 나타낸다. 실선으로 나타낸 화살표가, 레이저광의 주사경로이며, 해당경로에 따라서 각 회로의 셀열이 레이저광의 엣지에 겹치지 않도록 레이아웃되어 있다.
또한, 도 9b에서는, 기판에 대하여, 단일 방향으로 레이저광을 주사하고 있는 예에 대해서 나타내었지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면 기판상에 형성되어 있는 회로마다 레이저광의 주사방향을 바꾸도록 해도 된다. 그 경우에도, 반드시 각 회로에서 레이저광의 주사방향과, 셀열 방향을 일치시킬 필요가 있다.
또한, 도 9a에서는, 각 회로가 갖는 셀열이, 서로 독립하고 있는 예를 나타내고 있지만, 본 발명은 이 구성에 한정되지 않는다. 복수의 회로에서 하나의 셀열을 공유하고 있어도 된다.
본 발명에서는 상술한 것처럼, 셀내에서, 레이저광의 주사방향과, 각 TFT가 갖는 채널길이 방향을 일치시키고, 하지막의 오목부상의 반도체막을 활성층 또는 채널형성영역으로서 사용하도록, 셀의 종류마다 레이아웃을 정해 두고, 각종의 셀을 원하는 수만큼 셀열 방향으로 열을 이루도록 배치한다. 그리고, 셀열사이의 간격을 레이저광의 폭에 맞춰서 설치한다. 상기 구성에 의해, 반도체장치, 특히 집적회로를 설계하는 데에 있어서의 제약사항을 받아들이면서, 레이아웃의 번잡함을 경감시킬 수 있다.
본 발명의 제조방법에서, 마이크로프로세서 외에, 예를 들면 LSI를 사용한 CPU, 각종 로직회로의 기억소자(예를 들면, SRAM), 카운터회로, 분주회로로직, 반도체 표시장치의 구동회로 등을 형성할 수 있다. 본 발명은, 여러 가지 반도체장치에 적용시키는 것이 가능하다.
이하, 본 발명의 실시예에 대해서 설명한다.
(실시예 1)
본 실시예에서는, 섬 형상의 반도체막 전체가 오목부에만 존재하도록 하는 예에 대해서 설명한다.
우선, 실시형태에 나타낸 도 2a 내지 도 2b에 나타낸 상태까지 제조한다.
다음에, 반도체막(103)의 표면전체를 식각하여, 하지막(101)의 볼록부(101a)의 상면을 노출시킨다. 상기 공정에 의해, 하지막(101)의 오목부에만 존재하는 반도체막이 형성된다. 반도체막(103) 상면으로부터의 제거는, 어떠한 방법을 사용해 행해도 되고, 예를 들면 식각에 의해 행해도 좋으며, CMP법에 의해 행해도 된다.
이 상면에서의 제거에 의해, 볼록부(101a) 상의 입계가 존재하는 부분이 제거되고, 볼록부(101a)사이에 해당하는 오목부의 위에는, 후에 채널형성영역이 되는 결정성이 좋은 반도체막이 남겨진다.
계속해서 도 10a에 나타낸 바와 같이, 표면을 식각된 반도체막을 패터닝함으로써, 활성층이 되는 섬 형상의 반도체막(172)을 형성한다. 이때, 도 10b는, 도 10a의 점선 A-A'에서의 단면도에 해당한다. 섬 형상의 반도체막(172)은, 오목부상에만 존재하고 있고, 그 일부가 볼록부(101a)와 접하고 있다. 볼록부(101a)는, TFT의 채널길이, 채널폭을 고려하여, 그 레이아웃을 정하는 것이 바람직하다. 이때, 소스영역 또는 드레인영역이 되는 부분도 오목부상에 존재하는 반도체막으로 형성함으로써, 소스영역과 드레인영역의 저항을 하강시킬 수 있다.
이 섬 형상의 반도체막(172)을 사용하여, TFT를 제조할 수 있다.
이때, 평탄한 하지막 상에 섬 형상의 반도체막을 형성하고, 그 섬 형상의 반도체막 위에 형성된 절연막에 콘택홀을 형성할 때에, 콘택홀의 마스크가 변동하면, 섬 형상의 반도체막의 아래에 위치하는 하지막이 식각되어, 그 섬 형상의 반도체막 에 접하도록 형성된 전극의 단절을 발생시키는 경우가 있다. 본 발명에서는 섬 형상의 반도체막의, 특히 소스영역과 드레인영역이 되는 부분이, 볼록부와 접하도록 함으로써, 섬 형상의 반도체막의 아래에 위치하는 하지막 대신에, 볼록부의 일부가 식각되기 때문에, 소스영역 또는 드레인영역에 접하는 배선의 단절을 막을 수 있다. 따라서, 배선을 형성할 때의 디자인 룰이 완화되어, 섬 형상의 반도체막과 배선과의 접속부에서의 저항을 더 하강시킬 수 있다.
이때, 도 10a 및 도 10b에 나타낸 상태로부터, 볼록부(101a)를 제거해도 된다. 도 11a, 도 10에 나타낸 상태에서 볼록부(101a)를 제거한 모양을 나타낸다. 또 도 11b는, 도 11a의 점선 A-A'에서의 단면도에 해당한다. 볼록부(101a)를 제거함으로써, 후에 표면을 평탄화시키기 위한 절연막의 두께를 얇게 할 수 있고, 또한 평탄화용의 절연막의 두께가 부족해도, 평탄화용의 절연막형으로 형성되는 배선이나 화소전극이 요철에 의해 울퉁불퉁하거나, 단절을 발생시키거나 하는 것을 방지할 수 있다.
(실시예 2)
본 실시예에서는, 요철을 갖는 하지막의 형성방법에 대해서 설명한다. 이때, 본 실시예에서 나타낸 하지막은 단지 일례이고, 본 발명에서 사용되는 하지막은, 본 실시예에서 나타낸 구성으로 한정되지 않는다.
우선, 도 12a에 나타낸 바와 같이, 기판(250)상에 절연막으로 이루어진 제 1 하지막(251)을 형성한다. 제 1 하지막(251)은, 본 실시예에서는 산화질화실리콘을 사용하지만 이것에 한정되지 않고, 제 2 하지막과 식각에서의 선택비가 큰 절연막 이면 된다. 본 실시예에서는 제 1 하지막(251)을 CVD장치로 SiH4와 N2O를 사용하여 50∼200nm의 두께가 되도록 형성하였다. 이때, 제 1 하지막은 단층이어도, 복수의 절연막을 적층한 구조여도 된다.
다음에, 도 12b에 나타낸 바와 같이, 제 1 하지막(251)에 접하도록 절연막으로 이루어진 제 2 하지막(252)을 형성한다. 제 2 하지막(252)은, 후의 공정에서 패터닝하여 요철을 형성하였을 때에, 그 후에 막형성되는 반도체막의 표면에 요철이 나타나는 정도의 막두께로 할 필요가 있다. 본 실시예에서는, 제 2 하지막(252)으로서, 플라즈마 CVD법을 사용하여 30nm∼300nm의 산화실리콘을 형성한다.
다음에, 도 12c에 나타낸 바와 같이 마스크(253)를 형성하여 제 2 하지막(252)을 식각한다. 이때, 본 실시예에서는, 플루오르화수소암모늄(NH4HF2)을 7.13%와 플루오르화암모늄(NH4F)을 15.4% 포함하는 혼합용액(스텔라 케미파사 제조, 상품명 LAL500)을 에쳔트로 하고, 20℃에서 습식식각을 행한다. 이 식각에 의해, 직사각형의 볼록부(254)가 형성된다. 본 명세서에서는, 제 1 하지막(251)과 볼록부(253)를 합쳐서 하나의 하지막이라고 간주한다.
이때, 제 1 하지막(251)으로서 질화알루미늄, 질화산화알루미늄 또는 질화실리콘을 사용하며, 제 2 하지막(252)으로서 산화실리콘막을 사용하는 경우, RF스퍼터링법을 사용하여 제 2 하지막(252)을 패터닝하는 것이 바람직하다. 제 1 하지막(251)으로서 질화알루미늄, 질화산화알루미늄 또는 질화실리콘은 열전도도가 높기 때문에, 발생한 열을 빠르게 확산할 수 있어 TFT의 열화를 막을 수 있다.
다음으로, 제 1 하지막(251)과 볼록부(253)를 덮도록 반도체막을 형성한다. 본 실시예에서는, 볼록부의 두께가 30nm∼300nm이므로, 반도체막의 막두께를 50∼200nm으로 하는 것이 바람직하고, 여기서는 60nm으로 한다. 이때, 반도체막과 하지막과의 사이에 불순물이 혼입되면, 반도체막의 결정성에 악영향을 주고, 제조하는 TFT의 특성변동이나 임계값 전압의 변동을 증대시킬 가능성이 있기 때문에, 하지막과 반도체막과는 연속하여 막형성하는 것이 바람직하다. 그래서 본 실시예에서는, 제 1 하지막(251)과 볼록부(253)로 이루어진 하지막을 형성한 후에는, 산화실리콘막(255)을 얇게 그 하지막 상에 형성하고, 그 후 대기에 노출되지 않도록 연속하여 반도체막(256)을 형성한다. 산화실리콘막의 두께는, 설계자가 적절히 설치할 수 있지만, 본 실시예 2에서는 5nm∼30nm정도로 하였다.
다음에, 도 12와는 다른 하지막의 형성방법에 대해서 설명한다. 우선, 도 13a에 나타낸 바와 같이, 기판(260)상에 절연막으로 이루어진 제 1 하지막을 형성한다. 제 1 하지막은, 산화실리콘막, 질화실리콘막, 산화질화실리콘막 등으로 형성한다.
산화실리콘막을 사용하는 경우에는, 플라즈마 CVD법으로, 테트라에틸 오쏘실리케이트(Tetraethyl Orthosilicate:TEOS)와 O2를 혼합하고, 반응압력 40Pa, 기판온도 300∼400℃로 하고, 고주파(13.56 MHz) 전력밀도 0.5∼0.8W/cm2로 방전시켜 형성할 수 있다. 산화질화실리콘막을 사용하는 경우에는, 플라즈마 CVD법으로 SiH4, N2O, NH3으로 제조된 산화질화실리콘막, 또는 SiH4, N2O로 제조된 산화질화실리콘막으로 형성하면 된다. 이 경우의 제조조건은, 반응압력 20∼200Pa, 기판온도 300∼400℃로 하고, 고주파(60MHz) 전력밀도 0.1∼1.0 W/cm2로 형성할 수 있다. 또한, SiH4, N2O, H2로 제조된 산화질화수소화실리콘막을 적용해도 된다. 질화실리콘막도 마찬가지로 플라즈마 CVD법으로 SiH4, NH3으로 제조하는 것이 가능하다.
제 1 하지막은 20∼200nm(바람직하게는 30∼60nm)의 두께로 기판의 전면에 형성한 후, 도 13b에 나타낸 바와 같이, 포토리쏘그래피의 기술을 사용하여 마스크(262)를 형성한다. 그리고, 식각에 의해 불필요한 부분을 제거하여, 직사각형의 볼록부(263)를 형성한다. 제 1 하지막(261)에 대해서는 불소계의 가스를 사용한 건식식각법을 사용해도 되고, 불소계의 수용액을 사용한 습식식각법을 사용해도 된다. 후자의 방법을 선택하는 경우에는, 예를 들면, 플루오르화수소암모늄(NH4HF2)을 7.13%과 플루오르화암모늄(NH4F)을 15.4% 포함하는 혼합용액(스텔라 케미파사 제조, 상품명 LAL500)으로 식각하면 된다.
이어서, 볼록부(262) 및 기판(260)을 덮도록, 절연막으로 이루어진 제 2 하지막(264)을 형성한다. 이 층은 제 1 하지막(261)과 마찬가지로 산화실리콘막, 질화실리콘막, 산화질화실리콘막 등으로 50∼300nm(바람직하게는 100∼200nm)의 두께로 형성한다.
상기 제조공정에 의해서, 볼록부(262) 및 제 2 하지막(264)으로 이루어진 하지막이 형성된다. 이때, 제 2 하지막(264)을 형성한 후, 대기에 노출시키지 않도록 연속하여 반도체막을 막형성하도록 함으로써, 반도체막과 하지막 사이에 대기중의 불순물이 혼입하는 것을 막을 수 있다.
본 실시예 2는 실시예 1과 자유롭게 조합하여 실시하는 것이 가능하다.
(실시예 3)
본 발명의 제조방법을 사용하여 형성된 TFT는, 반도체 표시장치의 구동회로 및 반도체 표시장치가 갖는 그 밖의 회로에 사용할 수 있다. 본 실시예에서는, 본 발명의 제조방법을 사용하여 형성된 TFT를 사용한, 콘트롤러의 구성에 대해서 설명한다. 이때, 본 실시예에서는 반도체 표시장치의 하나인, OLED(Organic Light Emitting Device)를 사용한 발광장치의 콘트롤러의 구성에 대해서 설명하지만, 본 발명은 이것에 한정되지 않고, 액정표시장치의 콘트롤러여도 되고, 그 외의 반도체 표시장치의 콘트롤러여도 된다. 또한, 콘트롤러 이외의 구동회로이어도 되고, 표시장치 이외의 반도체장치여도 된다.
도 14에 본 실시예의 콘트롤러의 구성을 나타낸다. 콘트롤러는, 인터페이스(I/F)(650)와, 패널링크 리시버(Panel Link Receiver)(651)와, 위상 동기 루프(PLL:Phase Locked Loop)(652)와, 신호변환부(FPGA:Field Programmable Logic Device)(653)와, SDRAM(Synchronous Dynamic Random Access Memory)(654, 655)와, ROM(Read Only Memory)(657)와, 전압조정회로(658)와, 전원(659)을 가지고 있다. 또, 본 실시예에서는 SDRAM을 사용하고 있지만, SDRAM 대신에, 고속의 데이터 기록이나 판독이 가능하다면, DRAM(Dynamic Random Access Memory)이나, SRAM(Static Random Access Memory)도 사용하는 것이 가능하다.
인터페이스(650)를 통해 반도체 표시장치에 입력된 디지털비디오신호는, 패널링크 리시버(651)에서 병렬/직렬 변환되어 R, G, B의 각 색에 대응하는 디지털비디오신호로서 신호변환부(653)에 입력된다.
또한, 인터페이스(650)를 통해 반도체 표시장치에 입력된 각종 신호를 바탕으로, 패널링크 리시버(651)에서 Hsync신호, Vsync신호, 클록신호 CLK, 교류전압이 생성되어 신호변환부(653)에 입력된다.
위상 동기 루프(652)에서는, 반도체 표시장치에 입력되는 각종 신호의 주파수와, 신호변환부(653)의 동작주파수의 위상을 합치는 기능을 가지고 있다. 신호변환부(653)의 동작주파수는, 반도체 표시장치에 입력되는 각종 신호의 주파수와 반드시 같은 것은 아니지만, 서로 동기하도록 신호변환부(653)의 동작주파수를 위상 동기 루프(652)에서 조정한다.
ROM(657)은, 신호변환부(653)의 동작을 제어하는 프로그램이 기억되어 있고, 신호변환부(653)는 이 프로그램에 따라서 동작한다.
신호변환부(653)에 입력된 디지털비디오신호는, 일단 SDRAM(654, 655)에 기록되어 유지된다. 신호변환부(653)에서는, SDRAM(654)에 유지되어 있는 모든 비트의 디지털비디오신호 중, 전체 화소에 대응하는 디지털비디오신호를 1비트분씩 판독하여 신호선구동회로에 입력한다.
또한, 신호변환부(653)에서는, 각 비트에 대응하는, OLED의 발광기간의 길이에 관한 정보를 주사선구동회로에 입력한다.
또한, 전압조정회로(658)는, 각 화소의 OLED의 양극과 음극 사이의 전압을, 신호변환부(653)로부터 입력되는 신호에 동기하여 조정한다. 전원(659)은 일정한 높이의 전압을, 전압조정회로(658), 신호선구동회로(660), 주사선구동회로(661) 및 화소부(662)에 공급하고 있다.
콘트롤러가 갖는 여러 가지 회로 중, TFT를 사용하여 제조할 수 있는 회로, 예를 들면, CPU, 메모리, 각종 프로세서 등에 본 발명을 사용하는 것이 가능하다.
본 발명에서 사용되는 구동회로 및 콘트롤러는, 본 실시예에서 나타낸 구성으로 한정되지 않는다. 본 실시예는, 실시예 1 또는 2와 자유롭게 조합하여 실행하는 것이 가능하다.
(실시예 4)
본 실시예에서는, 본 발명의 반도체장치의 설계방법의 흐름에 대해서 설명한다.
도 15는 반도체장치의 설계방법의 흐름을 나타낸 흐름도를 나타낸다. 도 15에 나타낸 바와 같이, 우선, 목적으로 하는 반도체장치를 논리계산레벨로 설계한다. 이때, 목적으로 하는 반도체장치에 사용하는 각종 논리소자(셀)나, 그 수, 셀끼리의 접속관계를 파악할 수 있다.
여기서, 논리계산레벨에서의 시뮬레이션을 행하고, 회로가 목적으로 하는 동작을 할 수 있는지 어떤지를 확인해 두어도 된다. 동작을 확인할 수 없으면, 논리계산레벨에서의 설계를 다시 행한다.
다음에, 각 셀의 마스크의 설계를 행한다. 이때, 셀은, 입력조건과 그것에 대응한 출력값이 일정한 소자라면, 어떠한 소자여도 된다.
셀내의 마스크 설계시에 중요한 것은, 레이저광의 주사방향과, 모든 TFT의 채널길이 방향을 일치시키는 것과, 셀폭이 레이저광의 폭을 초과하지 않도록 하는 것이다.
각 셀의 마스크를 설계하면, 각 종류의 셀을 원하는 수만큼 조합하여 반도체장치의 레이아웃을 결정한다. 이때, 각 셀은, 레이저광의 주사방향을 따라, 열을 이루도록 배치한다. 셀열 방향과, 각 셀내의 채널길이 방향은, 반드시 일치하고 있다. 그리고 레이저광의 폭을 고려하여, 레이저광의 엣지가 각 셀열에 겹치지 않도록, 셀열의 간격을 결정한다.
그리고, 또한, 각 셀끼리를 접속하기 위한 배선의 레이아웃도 행한다. 배선의 레이아웃은, 셀열내에 포함되는 셀의 배치순서나, 각 셀열의 배치되는 위치에 따라서도 변한다. 이들은 설계자가 적절히 설치할 수 있다. 배선저항이나, 배선을 형성하는 층의 수를 고려하여, 배선의 레이아웃과, 셀 및 셀열의 레이아웃이 모두 알맞게 되도록, 시뮬레이션 등에 의해 설계하는 것이 매우 중요하다.
반도체장치의 레이아웃이 결정되면, 다시 시뮬레이션을 행하여 동작을 확인한다. 이때 목적으로 하는 동작이 행하여지지 않은 것 같으면, 각 셀의 마스크의 설계, 셀의 배치 및 셀사이의 배선의 레이아웃의 설계를 다시 행한다. 경우에 따라서는, 논리계산레벨까지 되돌아가 설계를 다시 할 수도 있다.
상기 시뮬레이션에 의해 동작을 확인할 수 있으면, 설계는 완료된다. 본 발명의 설계방법에 의해, 본 발명의 제조방법에 따르는 설계상의 제약사항을 받아들이면서 설계상의 번잡함을 경감시킬 수 있다.
본 실시예는, 실시예 1∼3과 자유롭게 조합하여 실시하는 것이 가능하다.
(실시예 5)
본 실시예에서는, 본 발명의 설계방법에서 사용되는 각종 셀의 구성에 대해서 설명한다.
도 16a 및 도 16b는, 도 6a 내지 6d에 나타낸 인버터의 셀과는 다른 구성을 갖는, 인버터의 셀의 구성을 나타낸다. 도 16a는 본 실시예의 인버터셀의 평면도이며, 도 16b는 그 등가회로도이다. 도면부호 501은 p채널형 TFT이고, 502는 n채널형 TFT이다. p채널형 TFT(501)와 n채널형 TFT(502)가 각각 갖는 섬 형상의 반도체막(503, 504)은, 레이저광의 주사방향과 채널길이 방향이 일치하고 있다.
그리고, 도 16a에 나타낸 셀은, 전원전압 Vdd, Vss이 공급되는 배선을, 같은 셀열에 포함되는 다른 셀과 공유하고 있다. 그리고, 셀폭 Hc은, 레이저광의 폭보다도 작다.
도 16a에 나타낸 인버터는, 도 6a와 다르고, 섬 형상의 반도체막(503, 504)이 볼록부(505)사이에만 존재하고 있다. 도 16a에서는, p채널형 TFT(501)와 n채널형 TFT(502)으로, 온 전류의 밸런스를 취하기 위해서, 채널폭을 바꾸고 있고, 그것에 맞춰서 오목부의 폭도 바꾸고 있다.
도 16a에서는. TFT의 활성층 전체가 오목부에만 존재하고 있는 예에 대해서 나타내었지만, 본 발명은 이것에 한정되지 않는다. 다중 채널형의 TFT를 사용해도 되고, 볼록부를 제거한 상태여도 된다.
다음에, 2입력 NOR의 셀의 구성에 대해서 설명한다. 도 17a에 2입력 NOR의 셀의 평면도를 나타낸다. 도 17b는, 도 17a에 나타낸 2입력 NOR의 등가회로도를 나타낸다.
도 17a에서는, 2개의 p채널형 TFT(511, 512)와, 2개의 n채널형 TFT(513, 514)가 형성되어 있다. 각 TFT(511∼514)가 각각 갖는 섬 형상의 반도체막(515∼518)은, 레이저광의 주사방향과 채널길이 방향이 일치하고 있다.
그리고, 도 17a에 나타낸 셀은, 전원전압 Vdd, Vss가 공급되는 배선을, 같은 셀열에 포함되는 다른 셀과 공유하고 있다. 그리고, 셀폭 Hc은, 레이저광의 폭보다도 작다.
도 17a에서는, 볼록부를 제거한 경우에 대해서 나타내고 있지만, 본 발명은 이것에 한정되지 않는다. 다중 채널형 TFT를 사용해도 되고, 볼록부가 잔존한 상태여도 된다.
이때, 본 발명의 셀은 인버터와 2입력 NOR에 한정되는 것이 아니라, 다른 각종 논리소자를 사용할 수 있다.
본 실시예는, 실시예 1∼4와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시예 6)
본 발명을 사용하여 제조된 TFT를 탑재한 반도체 표시장치는, 여러 가지 전자기기에의 적용이 가능하다. 그 일례는, 휴대정보단말(전자수첩, 모바일 컴퓨터, 휴대전화 등), 비디오 카메라, 디지털 카메라, 퍼스널 컴퓨터, 텔레비전 수상기, 휴대전화, 투영형 표시장치 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도 18a 내지 도 18h에 나타낸다.
도 18a는 표시장치로, 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오입력단자(2005) 등을 포함한다. 본 발명의 제조방법에 의해 제조된 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2003)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 표시장치가 완성한다. 이때, 표시장치는, 퍼스널 컴퓨터용, TV 방송수신용, 광고표시용 등의 모든 정보표시용 표시장치가 포함된다.
도 18b는 디지털 스틸 카메라로, 본체(2101), 표시부(2102), 화상 수신부(2103), 조작키(2104), 외부접속포트(2105), 셔터(2106) 등을 포함한다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2102)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 디지털 스틸 카메라가 완성된다.
도 18c는 노트형 퍼스널컴퓨터로, 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 외부접속포트(2205), 포인팅 마우스(2206) 등을 포함한다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2203)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 노트형 퍼스널 컴퓨터가 완성된다.
도 18d는 모바일 컴퓨터로, 본체(2301), 표시부(2302), 스위치(2303), 조작키(2304), 적외선포트(2305) 등을 포함한다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2302)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 모바일 컴퓨터가 완성된다.
도 18e는 기록매체를 구비한 휴대형의 화상재생장치(구체적으로는, DVD 재생장치)로, 본체(2401), 케이스(2402), 표시부A(2403), 표시부B(2404), 기록매체(DVD 등)판독부(2405), 조작키(2406), 스피커부(2407) 등을 포함한다. 표시부A(2403)는 주로 화상정보를 표시하며, 표시부B(2404)는 주로 문자정보를 표시한다. 이때, 기록매체를 구비한 화상재생장치에는 가정용 게임기기 등도 포함된다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종논리회로를, 표시부A(2403) 및 표시부B(2404)나 그 밖의 신호처리회로에 사용하는 것으로, 본 발명의 화상재생장치가 완성된다.
도 18f는 고글형 디스플레이(헤드 마운트 디스플레이)로, 본체(2501), 표시부(2502), 암부(2503)를 포함한다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2502)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 고글형 디스플레이가 완성된다.
도 18g는 비디오 카메라로, 본체(2601), 표시부(2602), 케이스(2603), 외부접속포트(2604), 리모콘 수신부(2605), 화상 수신부(2606), 배터리(2607), 음성입력부(2608), 조작키(2609) 등을 포함한다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2602)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 비디오 카메라가 완성된다.
도 18h는 휴대전화이로, 본체(2701), 케이스(2702), 표시부(2703), 음성입력부(2704), 음성출력부(2705), 조작키(2706), 외부접속포트(2707), 안테나(2708) 등을 포함한다. 이때, 표시부(2703)는 검은색 배경에 백색의 문자를 표시함으로써 휴 대전화의 소비전류를 억제할 수 있다. 본 발명의 제조방법에 의해 제조된, 표시장치의 구동회로나, CPU, 화상처리회로 등의 각종 논리회로를, 표시부(2703)나 그 밖의 신호처리회로에 사용함으로써, 본 발명의 휴대전화가 완성된다.
이상과 같이, 본 발명의 적용범위는 매우 넓으며, 모든 분야의 전자기기에 사용하는 것이 가능하다. 또한, 본 실시예는 실시예 1∼5에 나타낸 어느 구성과도 조합하여 실시하는 것이 가능하다.
(실시예 7)
본 실시예는 셀로부터 제조된 반도체장치의 마스크 그림을 나타낸 것이다.
도 25a는 다수의 셀로 이루어진 어레의 마스크 그림을 나타낸 것이다. 본 발명에서는, 셀이 정렬되어 있는 셀열(310)과, 서로 셀들을 전기적으로 접속하는 배선이 배치된 영역으로 마스크 그림이 나뉘어져 있다. 도 25b는 도 25a에 점선이 원으로 된 영역에 있는 하나의 셀(300)을 확대한 도면이다. 도 25c는 도 25b에 도시된 셀(300)의 등가회로도이다.
상기 셀(300)은, 인버터(301)와 NAND(302)를 갖는다. NAND(302)는, 3개의 입력(IN1, IN2 및 IN3)과 하나의 출력(OUT)을 갖는다. IN1만이 인버터(301)에 의해 반전된다.
NAND(302)로 이루어진 3개의 n 채널형 TFT를 도면부호 302a로 나타내고, NAND(302)로 이루어진 3개의 p 채널형 TFT를 도면부호 302b로 나타낸다. 도면부호 301a는, 인버터(301)의 n 채널형 TFT이고, 301b는 인버터(301)의 p 채널형 TFT이다.
(실시예 8)
본 실시예는, 도 26a 내지 도 26e를 참조하여 오목부와 볼록부를 갖는 하지막을 이용하여 형성된 TFT을 하지막을 따라 플라스틱 기판 상에 전송하는 제조방법을 설명한다. 본 실시예에서의 설명은, 반도체 소자의 일례로서 TFT를 사용한다. 하지만, 반도체 장치에 구비된 반도체 소자는, TFT로 한정되지 않고, 여러 가지 회로소자를 사용한다. 대표적으로는, 반도체 장치는, TFT이외에, 기억소자, 다이오드, 광전변환소자, 레지스터 소자, 코일, 커패시터 소자, 인덕터 등을 포함한다.
첫 번째 단계는, TFT(705)를 제조하는 공정에서 열처리에 견딜 수 있는 열저항을 갖는 제 1 기판(701)을 준비한다. 그 제 1 기판(701) 상에 금속막(702)을 형성하고, 그 금속막(702)의 표면을 산화시켜 수 nm 정도로 매우 얇은 금속 산화막(703)을 형성한다. 여기서, 상기 금속막(702)은, 텅스텐막이고, 그 두께는 10∼200nm, 바람직하게는 50∼75nm이다.
다음으로, 그 금속 산화막(703) 위에 오목부와 볼록부를 갖는 하지막(704)과 반도체막을 형성하여 적층구조를 형성한다. 이 하지막(704)은 단일층 또는 2층 이상의 적층이어도 된다.
그 후, 레이저광에 의해 상기 반도막을 결정화하여 패터닝하고 섬 형상의 반도체막을 형성한다. 이때, 채널형성영역으로서 작용하는 부분만을 상기 표면에서 식각하거나, 그 하지막(704)의 볼록부를 상기 결정화 후 식각하여 제거하여도 된다.
그래서, 상기 섬 형상의 반도체막으로부터 TFT(705)를 제조한다. 도 26a는 채널길이 방향에 수직한 방향으로 상기 TFT(705)의 채널형성영역(706)을 구비한 단면도이다. 하지막(704)의 볼록부 사이에 TFT(705)의 채널형성영역(706)이 있다. 이 TFT(705)는, 층간 절연막(708)에 의해 덮인다.
상기 층간 절연막(708)은 보호층(707)에 의해 덮인다. 상기 보호층(707)은, 제 2 기판이 나중에 접합된 후 박리될 경우 TFT(705)의 표면을 보호하는 기능을 한다. 제 2 기판을 박리한 후 제거될 수 있는 재료를 상기 보호층(707)으로 사용한다. 예를 들면, 물 또는 알코올에 녹기 쉬운 에폭시계, 아크릴레이트계, 또는 실리콘계 수지를 전체 표면에 도포하여 상기 보호층(707)을 건조한다(도 26a).
다음으로, 금속 산화막(703)을 결정화하여 나중의 박리를 용이하게 한다. 이 결정화에 의해, 상기 금속 산화막(703)은, 입계에서 쉽게 부서져서 그 연약성이 증가된다. 본 실시예에서는, 420∼550℃에서 0.5∼5시간 동안 열처리를 하여 금속 산화막을 결정화한다. 상기 금속 산화막을 결정화하는 열처리를 한 후 제 3 기판을 접합하거나 제 2 기판을 접합하여도 된다. 또한, 반도체 소자를 형성하기 위한 열처리는, 금속 산화막의 결정화의 2배로 하여도 된다.
다음 단계는, 상기 금속 산화막(703)과 하지막(703)간의 접착 또는 금속 산화막(703)과 금속막(702) 간의 접착을 부분적으로 낮게 하여 박리 시작점인 부분을 형성하는 처리이다. 특히, 국부화된 압력은, 박리되는 영역의 주변을 따라 외부로부터 인가되어 금속 산화막(703)의 층내 또는 금속 산화막(703)의 계면 근처의 일부를 손상시킨다. 이와 같이, 박리 시작점으로서 저접착부는, 박리하기 전에 형성된다. 이와 같이 하여, 후 박리단계에서의 결함이 감소되어, 생산량이 향상된다.
다음으로, 상기 보호층(707)에 양면 테이프 709의 일부를 사용하여 제 1 기판(710)을 부착한 후, 그 제 1 기판(701)에 양면 테이프 711의 일부를 사용하여 제 3 기판(712)을 부착한다(도 26b). 상기 양면 테이프 대신에 접착제를 사용하여도 된다. 예를 들면, 자외선에 의해 박리되는 접착제를 사용하는 경우, 제 2 기판이 박리될 경우 반도체 소자 상의 하중이 줄어들 수 있다. 제 3 기판(712)이 부착됨에 따라, 후의 박리단계에서 제 1 기판(701)으로의 손상이 일어나지 않는다. 제 1 기판(701)보다 큰 강성을 갖는 기판, 예를 들면, 석영 기판 또는 반도체 기판을 제 2 기판(710)과 제 3 기판(712)으로 바람직하다.
그 후, 금속막(702)과 하지막(704)은, 물리적으로 박리된다(도 26c). 금속 산화막(703)과 금속막(702) 또는 하지막(704)의 접착이 이전 단계에서 부분적으로 덜 되어 있는 역영을 먼저 박리한다. 이 박리에 의해, 어떤 부분은 금속막(702)과 금속 산화막(703)간에 격리되고, 다른 부분은 상기 하지막(704)과 금속 산화막(703)간에 격리되고, 또 다른 부분에 있는 금속 산화막(703)은 둘로 나뉜다. 상기 격리 후, TFT(705)는 제 2 기판(710) 측에 부착된 채로 유지한 반면에, 제 1 기판(701)과 금속막(702)은 제 3 기판(712) 측에 부착된 채로 유지한다. 상당히 작은 힘(예를 들면, 손, 노즐로부터 부는 가스의 압력 또는 초음파)으로 상기 박리를 할 수 있다.
다음으로, 접착제(713)를 사용하여 금속 산화막(703)이 부분적으로 고착되 하지막(704)과 플라스틱 기판(714)을 접합한다(도 26d). 상기 플라스틱 기판을 접합할 경우, 접착제(713)로서, 제 2 기판(710)과 보호층(707) 사이의 양면 테이프(709)에 의한 접착보다 상기 하지막(704)과 플라스틱 기판(714) 사이의 접착이 더 강하게 설치될 수 있는 재료를 선택하는 것이 중요하다.
금속 산화막(703)이 하지막(704)의 표면 상에 남아 있을 경우, 그 하지막이 플라스틱 기판(714)에의 접착이 약해지기도 한다. 이 때문에, 접착을 향상시키기 위해서, 나머지 금속 산화막을 식각 등으로 완전히 제거한 후 플라스틱 기판을 접합하여도 된다.
상기 접착제(713)로는, 반응 경화성 접착제, 열 경화성 접착제, 광 경화성 접착제(예: UV 경화성 접착제) 및 소기성 접착제를 포함하는 여러 가지 경화성 접착제로부터 선택된다. 상기 접착제(713)는, 은, 니켈, 알루미늄 또는 알루미늄 질화물 또는 충전제의 가루를 혼합하여 고 열전도성인 것이 바람직하다.
다음으로, 도 26d에 도시된 것처럼, 양면 테이프(709) 및 제 2 기판(710)은, 순서적으로 또는 동시에 보호층(707)을 박리한다. 접착제(713) 및 테이프로서 UV 경화성 접착제를 사용하거나 또는 자외선에 의해 박리되는 접착제를 양면 테이프(509)로 사용하는 경우, 그 양면 테이프(709)의 박리와 접착제(713)의 경화는, UV 조사에 의해 동시에 이루어진다.
그 후, 도 26e에 도시된 것처럼, 보호층(707)을 제거한다. 여기서, 보호층(707)은 수용성 수지이므로, 그것을 물에 용해시켜 제거한다. 잔여 보호층(707)으로 인한 결함은, 상기 제거 후 세척 또는 O2플라즈마 처리를 하여 제거할 수 있어, 잔여 보호층(707)의 일부를 제거할 수 있다.
본 실시예에서 상기 금속막(702)은, 텅스텐으로 형성되지만, 본 발명에서의 금속막의 재료는 이것으로 한정되지 않는다. 금속 산화막(703)이 그 표면상에 형성되고 금속 산화막(703)을 결정화시켜 기판을 박리할 수 있으면 금속을 함유하는 어떠한 재료도 사용할 수 있다. 예를 들면, TiN, WN 또는 Mo을 이용할 수 있다. 이들 금속의 합금을 금속막으로 사용하는 경우, 결정화를 위한 열처리의 최적의 온도는, 합금의 조성비에 따라 변화된다. 따라서, 조성비를 적절하게 조절하면, 열처리는, 반도체 소자 제조 공정을 저해하지 않는 온도에서 행해져, 반도체 소자의 공정 선택이 감소되지 않을 것이다.
플라스틱 기판으로는, 극성 원자단을 갖는 노르보난 수지로 이루어진 ARTON(JSR의 제품)을 사용할 수 있다. 또한, 이 플라스틱 기판은, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르 술폰(PES), 폴리에틸렌, 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르 에테르 케톤(PEEK), 폴리술폰(PSF), 폴리에테르 이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드 등으로 이루어져도 된다.
본 발명에서는, 셀 내에서, 레이저광의 주사방향과, 각 TFT가 갖는 채널길이 방향을 일치시켜, 하지막의 오목부상의 반도체막을 활성층 또는 채널형성영역으로서 사용하도록, 셀의 종류마다 레이아웃을 정해 두고, 각종 셀을 원하는 수만큼 셀열 방향으로 열을 이루도록 배치한다. 그리고, 셀열간의 간격을 레이저광의 폭에 에 따라서 설치한다. 상기 구성에 의해 반도체장치, 특히 집적회로를 설계하는 데 에서의 제약사항을 받아들이면서, 레이아웃의 번잡함을 경감시킬 수 있다.
본 발명에서는, 절연막의 오목부상에 위치하는 반도체막을, TFT의 활성층으로서 적극적으로 사용함으로써, TFT의 채널형성영역에 입계가 형성되는 것을 막을 수 있고, 입계에 의해서 TFT의 이동도가 현저히 저하하거나, 온 전류가 감소하거나, 오프전류가 증가하거나 하는 것을 막을 수 있다.
또한, 활성층의 결정성이 높아짐으로써, 활성층의 크기를 줄여도 원하는 값의 온 전류를 얻을 수 있기 때문에, 회로전체의 면적을 줄일 수 있고, 따라서 반도체장치의 크기를 줄일 수 있다.

Claims (26)

  1. 채널길이 방향이 동일한 복수의 TFT를 각각 갖는 복수의 셀을 구비한 반도체장치에 있어서,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 각 TFT의 섬 형상의 반도체막은, 상기 채널길이 방향으로 주사된 레이저광에 의해서 결정화되고,
    상기 섬 형상의 반도체막의 채널형성영역은, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부 위에, 상기 오목부의 길이방향과 상기 채널길이 방향이 일치하도록 설치되고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선은, 상기 복수의 열 사이에 형성된 것을 특징으로 하는 반도체장치.
  2. 채널길이 방향이 동일한 복수의 TFT를 각각 갖는 복수의 셀을 구비한 반도체장치에 있어서,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 각 TFT의 섬 형상의 반도체막은, 상기 채널길이 방향으로 주사된 레이저광에 의해서 결정화되고,
    상기 섬 형상의 반도체막은, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부 위에, 상기 오목부의 길이방향과 상기 채널길이 방향이 일치하도록 설치되고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선은, 상기 복수의 열 사이에 형성된 것을 특징으로 하는 반도체장치.
  3. 채널길이 방향이 동일한 복수의 TFT를 각각 갖는 복수의 셀을 구비한 반도체장치에 있어서,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 각 TFT의 섬 형상의 반도체막은, 상기 채널길이 방향으로 주사된 레이저광에 의해서 결정화되고,
    상기 섬 형상의 반도체막은, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부 위에만, 볼록부와 접하도록, 상기 오목부의 길이방향과 상기 채널길이 방향이 일치하도록 설치되고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선은, 상기 복수의 열 사이에 형성된 것을 특징으로 하는 반도체장치.
  4. 채널길이 방향이 동일한 복수의 TFT를 각각 갖는 복수의 셀을 구비한 반도체장치에 있어서,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 각 TFT의 섬 형상의 반도체막은, 상기 채널길이 방향으로 주사된 레이저광에 의해서 결정화되고,
    상기 섬 형상의 반도체막은, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부 위에, 상기 하지막의 볼록부와 일부 겹치도록, 상기 오목부의 길이방향과 상기 채널길이 방향이 일치하도록 설치되고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선은, 상기 복수의 열 사이에 형성된 것을 특징으로 하는 반도체장치.
  5. 채널길이 방향이 동일한 복수의 TFT를 각각 갖는 복수의 셀을 구비한 반도체장치에 있어서,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 각 TFT의 섬 형상의 반도체막은, 상기 채널길이 방향으로 주사된 레이저광에 의해서 결정화되고,
    상기 섬 형상의 반도체막은, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부 위에, 상기 하지막의 볼록부와 일부 겹치도록, 상기 오목부의 길이방향과 상기 채널길이 방향이 일치하도록 설치되고,
    상기 섬 형상의 반도체막은, 상기 섬 형상의 반도체막이 갖는 채널형성영역이, 상기 채널형성영역을 끼우고 있는 적어도 2개의 불순물영역보다도 막두께가 얇고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선은, 상기 복수의 열 사이에 형성된 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 복수의 각 셀의 상기 채널길이 방향에 대하여 수직한 방향으로의 폭은, 상기 레이저광의 주사방향에 대하여 수직한 방향으로의 폭보다도 짧은 것을 특징으로 하는 반도체장치.
  7. 제 2 항에 있어서,
    상기 복수의 각 셀의 상기 채널길이 방향에 대하여 수직한 방향으로의 폭은, 상기 레이저광의 주사방향에 대하여 수직한 방향으로의 폭보다도 짧은 것을 특징으로 하는 반도체장치.
  8. 제 3 항에 있어서,
    상기 복수의 각 셀의 상기 채널길이 방향에 대하여 수직한 방향으로의 폭은, 상기 레이저광의 주사방향에 대하여 수직한 방향으로의 폭보다도 짧은 것을 특징으로 하는 반도체장치.
  9. 제 4 항에 있어서,
    상기 복수의 각 셀의 상기 채널길이 방향에 대하여 수직한 방향으로의 폭은, 상기 레이저광의 주사방향에 대하여 수직한 방향으로의 폭보다도 짧은 것을 특징으로 하는 반도체장치.
  10. 제 5 항에 있어서,
    상기 복수의 각 셀의 상기 채널길이 방향에 대하여 수직한 방향으로의 폭은, 상기 레이저광의 주사방향에 대하여 수직한 방향으로의 폭보다도 짧은 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치.
  12. 제 2 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치.
  13. 제 3 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치.
  14. 제 4 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치.
  15. 제 5 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치.
  16. 직사각형 또는 스트라이프형의 요철을 갖는 하지막을 형성하는 단계와,
    상기 하지막 위에 반도체막을 형성하는 단계와,
    레이저광을, 상기 요철의 길이방향으로 상기 반도체막에 조사함으로써, 상기 반도체막의 결정성을 높이는 단계와,
    상기 결정성이 높아진 반도체막의 상면 전체를, 상기 요철의 복수의 볼록부의 일부가 노출되도록 식각하는 단계와,
    상기 식각된 반도체막을 패터닝함으로써, 상기 요철의 오목부에만 복수의 섬 형상의 반도체막을 형성하는 단계와,
    상기 복수의 볼록부를 제거하는 단계와,
    상기 복수의 각 섬 형상의 반도체막으로부터 복수의 TFT를 갖는 복수의 셀을 형성하는 단계를 포함하고,
    상기 복수의 TFT의 채널길이 방향은, 상기 요철의 길이방향 및 상기 레이저광의 주사방향과 일치하고,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선을, 상기 복수의 열 사이에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 1 기판의 표면 위에, 금속막, 금속 산화막, 직사각형 또는 스트라이프형의 요철을 갖는 하지막 및 반도체막을 이 순서로 형성하여 적층을 형성하는 단계와,
    레이저광을, 상기 요철의 길이방향으로 상기 반도체막에 조사함으로써, 상기 반도체막의 결정성을 높이는 단계와,
    상기 결정성이 높아진 반도체막의 상면 전체를, 상기 요철의 볼록부의 일부가 노출되도록 식각하는 단계와,
    상기 식각된 반도체막을 패터닝함으로써, 상기 요철의 오목부에 복수의 섬 형상의 반도체막을 형성하는 단계와,
    상기 복수의 섬 형상의 반도체막으로부터 복수의 TFT를 형성하는 단계와,
    제 1 접착제를 사용하여 제 2 기판이 상기 복수의 TFT를 거쳐 제 1 기판에 대향하도록 제 2 기판을 접합하는 단계와,
    상기 금속 산화막을 열처리에 의해 결정화하는 단계와,
    상기 금속 산화막을 금속막측과 하지막측으로 서로로부터 분리하여 상기 제 1 기판과 제 3 기판을 제거하는 단계와,
    상기 제 3 접착제를 사용하여 상기 금속 산화막의 일부를 접착하는 상기 하지막에 플라스틱 기판을 접합하는 단계와,
    상기 제 1 접착제를 제거하여 상기 제 2 기판을 제거하는 단계를 포함하고,
    상기 복수의 TFT는 복수의 셀을 형성하고
    상기 복수의 각 TFT의 채널길이 방향은, 상기 요철의 길이방향 및 상기 레이저광의 주사방향과 일치하고,
    상기 복수의 셀은, 상기 채널길이 방향을 따라서 복수의 열을 형성하고,
    상기 복수의 셀 끼리를 전기적으로 접속하는 복수의 배선을, 상기 복수의 열 사이에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 채널길이 방향에 대하여 수직한 방향으로의 상기 복수의 각 셀의 폭은, 상기 주사방향에 대하여 수직한 방향으로의 상기 레이저광의 폭보다도 짧은 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 채널길이 방향에 대하여 수직한 방향으로의 상기 복수의 각 셀의 폭은, 상기 주사방향에 대하여 수직한 방향으로의 상기 레이저광의 폭보다도 짧은 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 17 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치의 제조방법.
  22. 채널길이 방향이 동일한 복수의 TFT를 각각 갖는 복수의 셀을, 상기 채널길이 방향을 따라 열을 형성하도록 배치한 반도체장치의 설계방법에 있어서,
    상기 복수의 셀이 갖는 복수의 TFT는, 직사각형 또는 스트라이프형의 요철을 갖는 하지막의 오목부 위에, 상기 오목부의 길이방향과 상기 채널길이 방향이 일치하는 섬 형상의 반도체막을 각각 갖고,
    복수의 열 중 동일한 열에 있는 모든 셀은, 공통의 전원전압을 수신하고,
    복수의 열 중 동일한 열에 있는 모든 셀은, 상기 채널길이 방향에 대하여 수직한 방향으로의 폭이, 상기 복수의 각 TFT의 상기 섬 형상의 반도체막을 결정화하기 위한 주사방향에 대하여 수직한 방향으로의 레이저광의 폭보다도 짧고,
    상기 복수의 열 사이에, 상기 복수의 셀 끼리를 전기적으로 접속하기 위한 복수의 배선을 배치하는 것을 특징으로 하는 반도체장치의 설계방법.
  23. 직사각형 또는 스트라이프형의 요철을 갖는 하지막을 형성하는 단계와,
    상기 하지막 위에 반도체막을 형성하는 단계와,
    레이저광을, 상기 요철의 길이방향으로 상기 반도체막에 조사함으로써, 상기 반도체막의 결정성을 높이는 단계와,
    상기 결정성이 높아진 반도체막의 상면 전체를, 상기 요철의 복수의 볼록부의 일부가 노출되도록 식각하는 단계와,
    상기 식각된 반도체막을 패터닝함으로써, 상기 요철의 오목부에만 복수의 섬 형상의 반도체막을 형성하는 단계와,
    상기 복수의 볼록부를 제거하는 단계와,
    상기 복수의 섬 형상의 반도체막으로부터, 복수의 TFT로 이루어진 복수의 셀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 1 기판의 표면 위에, 금속막, 금속 산화막, 직사각형 또는 스트라이프형의 요철을 갖는 하지막 및 반도체막을 이 순서로 형성하여 적층을 형성하는 단계와,
    레이저광을, 상기 요철의 길이방향으로 상기 반도체막에 조사함으로써, 상기 반도체막의 결정성을 높이는 단계와,
    상기 결정성이 높아진 반도체막의 상면 전체를, 상기 요철의 볼록부의 일부가 노출되도록 식각하는 단계와,
    상기 식각된 반도체막을 패터닝함으로써, 상기 요철의 오목부에 복수의 섬 형상의 반도체막을 형성하는 단계와,
    상기 복수의 섬 형상의 반도체막으로부터 복수의 TFT를 형성하는 단계와,
    제 1 접착제를 사용하여 제 2 기판이 상기 복수의 TFT를 거쳐 제 1 기판에 대향하도록 제 2 기판을 접합하는 단계와,
    상기 금속 산화막을 열처리에 의해 결정화하는 단계와,
    상기 금속 산화막을 금속막측과 하지막측으로 서로로부터 분리하여 상기 제 1 기판과 제 3 기판을 제거하는 단계와,
    상기 제 3 접착제를 사용하여 상기 금속 산화막의 일부를 접착하는 상기 하지막에 플라스틱 기판을 접합하는 단계와,
    상기 제 1 접착제를 제거하여 상기 제 2 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    채널길이 방향에 대하여 수직한 방향으로의 상기 복수의 각 셀의 폭은, 주사방향에 대하여 수직한 방향으로의 상기 레이저 광의 폭보다도 짧은 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 23 항 또는 제 24 항에 있어서,
    상기 레이저광은 연속파 레이저광인 것을 특징으로 하는 반도체장치의 제조방법.
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