JP4526772B2 - 半導体装置及び半導体装置の作製方法 - Google Patents
半導体装置及び半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4526772B2 JP4526772B2 JP2003076995A JP2003076995A JP4526772B2 JP 4526772 B2 JP4526772 B2 JP 4526772B2 JP 2003076995 A JP2003076995 A JP 2003076995A JP 2003076995 A JP2003076995 A JP 2003076995A JP 4526772 B2 JP4526772 B2 JP 4526772B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- base film
- semiconductor film
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、レーザー光で結晶化させることにより絶縁表面上に得られる結晶質半導体膜を用いた、半導体装置、その作製方法及び設計方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の１つである半導体表示装置は、その駆動回路がシリコン基板上に形成されており、ＦＰＣ等を介してガラス基板上の画素部と接続されていた。しかしＩＣと、画素部が形成されたガラス基板とをＦＰＣ等で接続した場合、接続している部分が物理的な衝撃に弱いという問題があった。特にＦＰＣのピン数が多ければ多いほど、この傾向は強い。
【０００３】
そこで、半導体表示装置の駆動回路やコントローラを、画素部と同じガラス基板上に集積する技術（システムオングラス）が盛んに研究開発されている。システムオングラスの実現により、ＦＰＣのピン数を抑えて上述した問題を回避することができ、なおかつ、半導体表示装置自体の大きさを抑えることができる。また、ガラス基板は単結晶シリコン基板よりも単価が低いので、半導体装置のコストをも抑えることができる。
【０００４】
例えば半導体表示装置の１つであるアクティブマトリクス型の液晶表示装置の場合、画素部に設けられた複数の画素のうちの１つまたは幾つかを順に選択する走査線駆動回路と、選択された画素に画像情報を有する信号（ビデオ信号）を入力する信号線駆動回路とを同じガラス基板上に形成することで、液晶表示装置の物理的衝撃に対する耐性を高めることができ、液晶表示装置自体の大きさを抑えることができる。
【０００５】
さらに近年では、今までシリコン基板上に形成されてきたコントローラやＣＰＵ等も、駆動回路に加えて、ガラス基板上に一体形成することが試みられている。コントローラと駆動回路を、共に画素部と同じガラス基板上に一体形成することが可能になれば、半導体装置の大きさを飛躍的に抑えることができ、物理的衝撃に対する耐性をより高めることができる。
【０００６】
【発明が解決しようとする課題】
ところで、ガラス基板は耐熱性に劣り、熱変形しやすい。そのため、ガラス基板上に結晶質ＴＦＴを形成する場合において、半導体膜の結晶化にレーザーアニールを用いることは、ガラス基板の熱変形を避けるのに非常に有効である。レーザーアニールの特徴は、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないことなどが挙げられる。
【０００７】
なお、ここでいうレーザーアニール法とは、半導体基板又は半導体膜に形成された損傷層を再結晶化する技術や、非晶質半導体膜を結晶化させる技術を指している。また、半導体基板又は半導体膜の平坦化や表面改質に適用される技術も含んでいる。適用されるレーザー発振装置は、エキシマレーザーに代表される気体レーザー発振装置、ＹＡＧレーザーに代表される固体レーザー発振装置であり、レーザー光の照射によって半導体の表面層を数十ナノ〜数十マイクロ秒程度のごく短時間加熱して結晶化させるものとして知られている。
【０００８】
レーザーアニール法を用いて形成された結晶質半導体膜は、一般的に複数の結晶粒が集合して形成される。その結晶粒の位置と大きさはランダムなものであり、結晶粒の位置や大きさを指定して結晶質半導体膜を形成する事は難しい。そのため前記結晶質半導体膜を島状にパターニングすることで形成された活性層中には、結晶粒の界面（粒界）が存在することがある。
【０００９】
なお粒界とは、結晶粒界とも呼ばれる、面欠陥に分類される格子欠陥の１つである。面欠陥には粒界の他に、双晶面や積層欠陥などが含まれるが、本明細書ではダングリングボンドを有する電気的に活性な面欠陥、つまり粒界と積層欠陥をまとめて粒界と総称する。
【００１０】
結晶粒内と異なり、粒界には非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下することが知られている。よって、例えば半導体素子としてＴＦＴを形成する場合に、粒界が活性層、特にチャネル形成領域中に存在すると、ＴＦＴの移動度が著しく低下したり、オン電流が低減したり、また粒界において電流が流れるためにオフ電流が増加したりと、ＴＦＴの特性に重大な影響を及ぼす。また同じ特性が得られることを前提に作製された複数のＴＦＴにおいて、活性層中の粒界の有無によって特性がばらついたりする。
【００１１】
半導体膜にレーザー光を照射したときに、得られる結晶粒の位置と大きさがランダムになるのは、以下の理由による。レーザー光の照射によって完全溶融した液相の半導体膜中に固相核生成が発生するまでには、ある程度の時間が掛かる。そして時間の経過と共に、完全溶融領域において無数の結晶核が発生し、該結晶核からそれぞれ結晶が成長する。この結晶核の発生する位置は無作為であるため、不均一に結晶核が分布する。そして、互いの結晶粒がぶつかり合ったところで結晶成長が終了するため、結晶粒の位置と大きさは、ランダムなものとなる。
【００１２】
駆動回路やコントローラ、ＣＰＵ等の集積回路に用いるトランジスタには高速動作が要求されるが、上述したように粒界の存在しない単結晶珪素膜をレーザーアニール法で形成するのは難しく、レーザーアニール法を用いて結晶化された結晶質半導体膜を活性層とするＴＦＴで、単結晶シリコン基板に作製されるＭＯＳトランジスタの特性と同等なものは、今日まで得られていない。
【００１３】
本発明は上述した問題に鑑み、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぎ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができるレーザー結晶化法を用いた、半導体装置の作製方法及び該作製方法を用いて作製された半導体装置の提供を課題とする。さらには、上記結晶化法を用いた半導体装置の設計方法の提供を課題とする。
【００１４】
【課題を解決するための手段】
本発明者らは、凹凸を有する絶縁膜上に半導体膜を形成し、該半導体膜にレーザー光を照射すると、結晶化された半導体膜の、絶縁膜の凸部上に位置する部分において選択的に粒界が形成されることを見出した。
【００１５】
図１９に、凹凸を有する下地膜上に形成された１５０ｎｍの非晶質半導体膜に、凸部の長手方向に沿って、連続発振の出力エネルギー５．５Ｗのレーザー光を、走査速度が５０ｃｍ／ｓｅｃとなるように照射したときの試料を、上面から観たＴＥＭの像を示す。また、説明を分かり易くするために、図２０に、図１９に示したＴＥＭの像を模式的に示す。
【００１６】
図１９、図２０において、８００１に示す領域は、半導体膜のうち、凸部上に位置する部分に相当し、８００２に示す領域は、凹部上に位置する部分に相当する。凹部は、凸部が形成されていない窪んだ領域を意味する。凸部の幅は０．５μｍ、凹部の幅は０．５μｍ、凸部の厚さは２５０ｎｍである。図２０に示すとおり、凸部上の半導体膜８００１において、粒界８００３が形成されている。
【００１７】
図２１は、図１９において示した試料と同じ条件で作製された試料を、セコエッチした後の、レーザー光の走査方向に対して垂直な方向における断面の、ＴＥＭ像である。凹凸を有する下地膜は３層の絶縁膜から構成されており、窒化珪素からなる第１の絶縁膜上に、ストライプ状の酸化珪素からなる第２の絶縁膜を形成し、第１の絶縁膜と第２の絶縁膜を覆って酸化珪素からなる第３の絶縁膜が形成されている。
【００１８】
なおセコエッチは、Ｋ2Ｃｒ2Ｏ7とＨＦを混合した水溶液を用い、室温で７５秒行なった。
【００１９】
図２１に示すとおり、セコエッチにより凸部８００９上の粒界８００５が広がり、その位置がより明確になってる。なお、凸部８００９ 内に見える白い部分は、セコエッチにより、半導体膜の粒界が広がり、該粒界を通して酸化珪素がエッチングされてしまっている領域を示している。またレーザー光の照射により、半導体膜８００６の表面が平坦化されている。
【００２０】
図２２は、図１９、図２１において示した試料と同じ条件で作製された試料をセコエッチした後、上面から見たＴＥＭ像である。セコエッチの条件は図２１の場合と同じである。８５０１に示す領域は凸部上に位置する半導体膜に相当し、８５０２に示す領域は凹部上に位置する部分に相当する。凸部８５０１の上部に位置する部分において見える白い部分８５０３は、セコエッチにより、半導体膜の粒界がエッチングされて広がっている部分を示しており、粒界が凸部８５０１の上部に選択的に形成されていることが明確になっている。
【００２１】
このことから本発明者らは、レーザー光の照射により一時的に半導体膜が溶融することで、絶縁膜の上部に位置していた半導体膜が凹部の底部方向に向かって体積移動し、そのため凸部の上に位置する半導体膜が薄くなり、応力に耐えられなくなったことが、凸部上に粒界が生じた要因の１つではないかと考えた。
【００２２】
また図２３（Ａ）〜（Ｆ）に、凹凸を有する絶縁膜上に形成された半導体膜にレーザー光を照射した際の、半導体膜における温度分布の経時変化のシミュレーション結果を示す。グラフで下側の凹凸で示すライン８００８が、酸化膜で形成した下地膜とシリコンとの境界を表している。また、上側のライン８００９がシリコンと空気層の境界であり、レーザー光がライン８００９で示されるシリコンの表面に向かって照射される。酸化膜厚、シリコン凸部の厚さは、ともに２００ｎｍで、凹凸間隔は１μｍとなっている。レーザー光照射の条件はガウシアンでピークエネルギー密度４５０００Ｗ／ｃｍ2で、σ＝７×１０-5ｓｅｃで設定した。
【００２３】
図２３（Ａ）がレーザー光の照射直後の温度分布を示しており、以下図２３（Ｂ）〜図２３（Ｆ）は、それぞれ2.5μsec後毎の温度分布を示している。
【００２４】
色が濃く示されている領域が、最も温度が高いと考えられる部分であり、図２３（Ａ）から図２３（Ｆ）へ状態が移行するにつれて、色の濃い部分が少なくなっているのがわかる。特に、ライン８００８と８００９の間に示されているシリコンの温度は、ライン８００８で示される下地膜表面の凹部上の方が、凸部上よりも、時間の経過と共に先に温度が低下しているのがわかる。
【００２５】
図２４に、凹凸を有する絶縁膜上に形成された半導体膜にレーザー光を照射した際の、半導体膜の位置による温度の経時変化のシミュレーション結果を示す。
【００２６】
図２４に示すグラフは、縦軸が半導体膜の温度（Ｋ）を示しており、横軸が時間（秒）を示している。実線は凸部上に位置する半導体膜の温度を示しており、破線が凹部上に位置する半導体膜の温度を示している。図２４のシミュレーションでは、１６００Ｋにおいて相転移にともない温度降下が一次停止しているが、相転移の後、破線で示した凹部上の半導体膜が、凸部上の半導体膜に比べて先に温度降下が開始されており、早く相転移しているのがわかる。
【００２７】
凹部の方が凸部よりも、半導体膜に接する面積あたりの、所定の範囲内における絶縁膜の体積が大きいため、熱容量が大きい。そのため、逃げた熱がこもりにくく、効率的に放熱が行われるからだと考えられる。よって、レーザー光の照射により半導体膜が溶融した後、該半導体膜内の熱が絶縁膜に放熱されて固化する過程において、凹部近傍の方が凸部近傍よりも早く結晶核が出来やすい。
【００２８】
そして時間の経過と共に、凹部近傍において生成された結晶核から、凸部上に向かって結晶成長が進む。そして隣り合う凹部近傍から進んだ結晶成長が、互いにその中間付近である凸部上においてぶつかり合うことが、凸部上に粒界が生じた要因の１つではないかと考えた。
【００２９】
いずれにしろ、このように結晶化された半導体膜は、凸部上において粒界が選択的に形成される一方、凹部（点線で示す領域）上には比較的粒界が形成されにくく、結晶性が優れている。
【００３０】
そこで本発明者らは、レーザー光で結晶化された半導体膜のうち、粒界の比較的少ない凹部上の半導体膜を、ＴＦＴのチャネル形成領域に用いることを考えた。
【００３１】
レーザー光は、連続発振であることが最も好ましいが、パルス発振のレーザー光を用いても良い。なおレーザー光の走査方向に対して垂直な方向における凸部の断面は、矩形を含む四角形が好ましく、または三角形であっても良い。
【００３２】
上記構成により、レーザー光の照射による結晶化の際、半導体膜の凸部上において粒界が選択的に形成される。凹部上の半導体膜は比較的粒界が形成されにくく、結晶性が優れているが、必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても絶縁膜の凸部上に位置する半導体膜に比較すると、その結晶粒は大きく、結晶性が比較的優れたものであると言える。よって、絶縁膜の形状を設計した段階で、半導体膜の粒界の形成される位置をある程度予測することができる。つまり本発明では粒界が形成される位置を選択的に定めることができるので、活性層、より望ましくはチャネル形成領域に粒界がなるべく含まれないように、活性層をレイアウトすることが可能になる。
【００３３】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
【００３４】
また、活性層の結晶性が高められることで、活性層の大きさを抑えても所望の値のオン電流を得ることができるので、回路全体の面積を抑えることができ、よって半導体装置の大きさを抑えることができる。
【００３５】
なお、上述した方法によって結晶化された半導体膜を、半導体装置の１つである集積回路に用いる場合、設計上の制約事項が生じる。以下にその制約事項を示す。
▲１▼ レーザー光の走査方向と、各ＴＦＴが有するチャネル形成領域のキャリアの移動方向（チャネル長方向）とを揃える。
▲２▼ レーザー光のエッジと各ＴＦＴの活性層とが重ならないようにする。
▲３▼ 下地膜の凹部に活性層或いはチャネル形成領域をレイアウトする。
【００３６】
上記３つの制約事項を取り込みつつ、集積回路のレイアウトの煩雑さを軽減させるために、本発明では以下の設計方法を用いて集積回路を作製する。
【００３７】
まず本発明では、集積回路を設計する際に、論理計算の段階において、集積回路を構成する種々の論理素子（以下、セルと呼ぶ）と、その個数を割り出しておく。
【００３８】
そして、各セル内のマスクのレイアウトを決める。このとき、全てのＴＦＴのチャネル長方向を、レーザー光の走査方向に揃えるために、全て同じ方向に揃えることが肝要である。さらに、各セルにおいて、ＴＦＴの活性層或いはチャネル形成領域が、下地膜の凹部上に位置する半導体膜を用いて形成されるようにする。チャネル長方向を揃えることで、セル内のＴＦＴの特性のバラツキを抑えることができる。また凹部上の半導体膜を用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
【００３９】
そして、既にレイアウトが決まっている種々のセルを所望の数だけ組み合わせ、各セル間の電気的な接続を定めることで、目的とする集積回路のレイアウトを完成させることができる。このとき、集積回路を構成する種々のセルを、下地膜の凹凸の長手方向或いはレーザー光の走査方向に沿って、ストライプ状に列を成すように配置する。以下本明細書では、一列に配置されたセル群をセル列と呼び、セルが連なっている方向をセル列方向と呼ぶ。つまり、下地膜の凹凸の長手方向及びレーザー光の走査方向と、セル列方向とを同じ方向に設定する。そしてさらに、各セル内のチャネル長方向が、下地膜の凹凸の長手方向、レーザー光の走査方向及びセル列方向と同じ方向になるように、各セルを配置することが重要である。
【００４０】
同じセル列に配置されている各セルは、セル列方向に対して垂直な方向における幅（以下、セル幅と呼ぶ）が、全て一定の範囲内に収まるようにする。同じセル列に配置されている全てのセルは、供給される電源の電圧を全て共通にしても良いし、共通にしなくとも良い。
【００４１】
そして該セル幅は、レーザー光の、走査方向に対して垂直な方向における幅よりも、小さくなるように設計することが肝要である。より厳密には、レーザー光が照射されている領域のうち、均一なエネルギー密度を有する領域の、走査方向に対して垂直な方向における幅が、該セル幅よりも小さくなるように設計する必要がある。
【００４２】
レーザー光のエッジ近傍は、中央付近に比べて一般的にエネルギー密度が低く、結晶化された半導体膜の結晶性が、中央付近と比較して劣っている。そのためレーザー光を走査する際に、後にＴＦＴのチャネル形成領域、より望ましくは活性層となる部分と、その軌跡のエッジとが重ならないようにするのが望ましい。セル幅を、レーザー光の均一なエネルギー密度を有する領域の、走査方向に対して垂直な方向における幅に収まるように設計することで、セル内及びセル間において、半導体膜の結晶性を均一にすることができ、ＴＦＴの特性のバラツキを抑えることができる。
【００４３】
なお、エネルギー密度が均一である領域の、走査方向に対して垂直な方向における幅が広ければ広いほど、セル幅を広く確保することができ、セル内に配置されるＴＦＴのレイアウト上の制約が少なくなり、設計上の煩雑さを回避することができる。そのためには、レーザー光の断面形状を、矩形または線形等にすることが望ましい。
【００４４】
そして、全てのセルのレイアウトを決めてから、各セル列間に、各セルどうしを電気的に接続するための配線をレイアウトする。半導体膜をレーザー光で結晶化するときに、配線がレイアウトされる領域と、レーザー光のエッジが重なっていても、該領域における半導体膜は後の工程において除去され、回路素子として用いないので、何ら問題はない。
【００４５】
上記構成により、レーザー光のエッジ（継ぎ目）と、セルとが、重ならないようにするのを容易に成し遂げることができ、レイアウトの煩雑さを回避することができる。また、セル列を含む領域のみレーザー光を照射すれば良いので、セル列が形成されていない領域にレーザー光を照射する必要がない。つまり、必要不可欠な部分を最低限結晶化できるようにレーザー光を走査するのが容易になるので、レーザー光照射にかかる時間を短縮化することができ、よって基板の処理速度を向上させることができる。
【００４６】
このように、レイアウトが既に決まっている各種のセルを、所望の数だけ組み合わせてセル列を形成し、各セルどうしの接続を決め、目的とする集積回路を形成することで、上記▲１▼〜▲３▼の制約事項を取り込みつつ、集積回路の設計上の煩雑さを軽減し、効率の良くレイアウトすることができる。
【００４７】
なお、スリットを介し、レーザー光のうちエネルギー密度の低い部分を遮蔽するようにしても良い。スリットを用いることで、比較的均一なエネルギー密度のレーザー光をセル列に照射することができ、結晶化を均一に行うことができる。またスリットを設けることで、セル幅によって部分的にレーザー光の幅を変えることができ、チャネル形成領域、さらにはＴＦＴの活性層のレイアウトにおける制約を小さくすることができる。なおレーザー光の幅とは、走査方向と垂直な方向におけるレーザー光の照射領域の長さを意味する。
【００４８】
また複数のレーザー発振装置から発振されたレーザー光を合成することで得られた１つのレーザー光を、レーザー結晶化に用いても良い。上記構成により、各レーザー光のエネルギー密度の弱い部分を補い合うことができ、容易に線状または矩形状のレーザー光を得ることができる。
【００４９】
また半導体膜を成膜した後、大気に曝さないように（例えば希ガス、窒素、酸素等の特定されたガス雰囲気または減圧雰囲気にする）レーザー光の照射を行い、半導体膜を結晶化させても良い。上記構成により、クリーンルーム内における分子レベルでの汚染物質、例えば空気の清浄度を高めるためのフィルター内に含まれるボロン等が、レーザー光による結晶化の際に半導体膜に混入するのを防ぐことができる。
【００５０】
また、可撓性を有する基板を用いて半導体装置を形成する場合、下地膜の凸部の長手方向と、湾曲させた基板の母線の方向とを一致させることで、基板の曲率を高めていったときに下地膜に生じる応力を、ある程度分散させることができる。
【００５１】
【発明の実施の形態】
次に、本発明の半導体表示装置の作製方法について説明する。
【００５２】
まず、図１（Ａ）に示すように、矩形またはストライプ形状の凸部１０１ａを有する下地膜１０１を基板上に形成する。図１（Ａ）のＡ−Ａ’における断面図が図１（Ｂ）に相当する。
【００５３】
基板（図示せず）は、後の工程の処理温度に耐えうる材質であれば良く、例えば石英基板、シリコン基板、バリウムホウケイ酸ガラスまたはアルミノホウケイ酸ガラスなどのガラス基板、金属基板またはステンレス基板の表面に絶縁膜を形成した基板を用いることができる。また、処理温度に耐えうる程度に耐熱性を有するプラスチック基板を用いてもよい。
【００５４】
下地膜１０１の材料は、後の工程における熱処理に耐え得る材料で、なおかつＴＦＴの特性に悪影響を与えうるアルカリ金属が、後に形成される半導体膜に混入するのを防ぐことができ、凹凸を形成することができる絶縁膜であれば良い。また、後の工程において凸部のみを除去する必要がある場合は、下地膜の凸部とその他の部分とを、エッチングの際に選択比の取れる材料で形成することが重要である。なお、この凹凸の形成の仕方については、後段において詳しく説明する。また、単一の層からなる絶縁膜ではなく２層以上の絶縁膜の積層構造であってもよい。
【００５５】
次に、下地膜１０１を覆うように、半導体膜１０２を形成する。半導体膜１０２は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により成膜することができる。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い。また珪素だけではなくシリコンゲルマニウムを用いるようにしても良い。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。また、下地膜１０１を成膜した後、大気開放せずに連続的に成膜することで、半導体膜と下地膜との間に不純物が混入するのを防ぐことができる。
【００５６】
なお、凸部間の幅が大きすぎたり小さすぎたりすると、本発明の効果は得られない。また凸部の高さが高すぎると、後に形成される半導体膜が凸部のエッジ近傍において膜切れを起こす可能性が高くなる。また、低すぎても本発明の効果は得られない。凸部１０１ａの断面形状及びそのサイズついては、半導体膜の厚さと、レーザー光の照射条件との兼ね合いを考慮し、設計者が適宜設定することができる。凸部間の幅Ｗｓは０．０１μｍ〜２μｍ、より望ましくは０．１μｍ〜１μｍ程度にするのが好ましい。また、凸部の高さＷｈは０．０１μｍ〜３μｍ、より望ましくは０．１μｍ〜２μｍ程度にするのが好ましい。または凸部の高さを小さくし、Ｗｈを０．０１μｍ〜１μｍ、より望ましくは０．０５μｍ〜０．２μｍ程度にしても良い。
【００５７】
次に、図２（Ａ）に示すように、半導体膜１０２にレーザー光を照射する。なお、図２（Ｂ）は、図２（Ａ）の破線Ａ−Ａ’における断面図に相当する。
【００５８】
本実施の形態では、図２（Ａ）において矢印で示したように、走査方向を矩形状またはストライプ形状の凸部１０１ａの長手方向に揃えてレーザー光を照射する。レーザー光の照射により、半導体膜１０２は一次的に溶融し、図２（Ｂ）において示すように、凸部の上部から凹部に向かってその体積が移動する。そして表面が平坦化され、なおかつ結晶性が高められた半導体膜１０３が形成される。
【００５９】
本発明では公知のレーザーを用いることができる。レーザー光は連続発振であることが望ましいが、パルス発振であってもエネルギー密度や走査速度などの照射条件によって、ある程度本発明の効果を得ることができると考えられる。レーザーは、気体レーザーもしくは固体レーザーを用いることができる。気体レーザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレーザーなどがあり、固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザーなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザーが適用される。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【００６０】
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【００６１】
半導体膜１０３は、レーザー光の照射による体積移動により、下地膜１０１の凹部上において膜厚が厚くなり、逆に凸部１０１ａ上において膜厚が薄くなっている。そのため応力によって凸部１０１ａ上に粒界１０４が発生しやすく、逆に凹部上においては結晶性の良い状態が得られる。なお、凹部上において半導体膜１０３が必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても結晶粒が大きいので、結晶性は比較的優れている。
【００６２】
なお、半導体膜の結晶化に際し、レーザー光の照射の工程と、触媒を用いて半導体膜を結晶化させる工程とを組み合わせていても良い。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることができる。
【００６３】
次に、図３（Ａ）に示すように、半導体膜１０３の表面をエッチングしていき、下地膜１０１の凸部１０１ａの上面を露出させる。本実施の形態では、半導体膜のうち、ＴＦＴのソース領域またはドレイン領域となる部分はエッチングしないように、マスク１０５で覆ってエッチングを行なう。
【００６４】
図３（Ｂ）は、図３（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図３（Ｃ）は、図３（Ａ）の破線Ｂ−Ｂ’における断面図、図３（Ｄ）は、図３（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。上記工程により、凸部１０１ａの上面が露出することで、部分的に凹部上に分離されている半導体膜１０６が形成される。
【００６５】
この上面からの除去により、ＴＦＴのチャネル形成領域となる部分において、凸部１０１ａ上の粒界が存在する部分が除去され、凸部１０１ａ間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。
【００６６】
次に、図４（Ａ）に示すように半導体膜１０６をパターニングすることで、活性層となる島状の半導体膜１０７を形成する。なお、図４（Ｂ）は、図４（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図４（Ｃ）は、図４（Ａ）の破線Ｂ−Ｂ’における断面図、図４（Ｄ）は、図４（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。本実施の形態で形成されるＴＦＴは、所謂マルチチャネル型を有しており、チャネル形成領域の部分のみ分離したスリット状の島状の半導体膜１０７が形成される。具体的には、島状の半導体膜１０７のソース領域またはドレイン領域となる部分が、マスク１０５で覆われてエッチングされていない部分を用いており、凸部１０１ａ上に重なっている。さらに、互いに分離した複数のチャネル形成領域と、全ての複数のチャネル形成領域を間に挟んでいるソース領域及びドレイン領域とを有しており、全ての複数のチャネル形成領域が凸部１０１ａと重なっておらず、凹部上に存在している。なお、ソース領域またはドレイン領域となる部分はチャネル形成領域ほど半導体膜の結晶性によるＴＦＴの特性への影響が大きくない。そのため、ソース領域またはドレイン領域となる部分が、チャネル形成領域となる部分に比べて結晶性が芳しくなくても然程問題にはならない。
【００６７】
なお、本実施の形態ではマルチチャネル型のＴＦＴを示したが、本発明はこの構成に限定されず、チャネル形成領域を１つのみ有する単チャネル型のＴＦＴであっても良い。
【００６８】
凸部１０１ａのレイアウトは、ＴＦＴのチャネル形成領域のチャネル長、チャネル幅を考慮して定めるのが望ましい。
【００６９】
次に、図５（Ａ）に示すように、下地膜１０１の凸部１０１ａの一部を除去し、島状の半導体膜１０７のチャネル形成領域となる部分を露出する。なお、図５（Ｂ）は、図５（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図５（Ｃ）は、図５（Ａ）の破線Ｂ−Ｂ’における断面図、図５（Ｄ）は、図５（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。この凸部１０１ａの除去は、ドライエッチングでもウェットエッチングでも良く、凸部のみを除去できるように、下地膜の構成に適した方法を用いるのが望ましい。エッチングに際し、島状の半導体膜１０７の一部が除去されることもあり得るし、凸部の一部が残存することもあり得る。
【００７０】
なお、下地膜の凸部と、島状の半導体膜１０７とは、エッチングの際に選択比が取れる材料であることが重要である。例えば、下地膜を三つの下地膜で形成していて、窒化珪素からなる第１の下地膜上に矩形状の酸化珪素からなる第２の下地膜を形成し、第１及び第２の下地膜を覆うように、酸化珪素膜からなる第３の下地膜が形成されている場合、第２及び第３の下地膜を除去するために、ＣＨＦ3、ＣＦ3ガスを用いたドライエッチングか、またはフッ酸系のエッチャントを用いたウェットエッチングを用いるのが好ましい。ドライエッチングを用いた場合、島状の半導体膜の下に位置する下地膜が回り込みによりエッチングされることなく、なおかつ島状の半導体膜の側面をテーパー形状にすることができる。島状の半導体膜の側面がテーパー形状だと、後の工程において形成される絶縁膜やゲート電極が膜切れを起こすのを防ぐことができる。またウェットエッチングを用いた場合、島状の半導体膜の上面がエッチングされることなく下地膜の凸部を除去することができる。
【００７１】
凸部を除去した場合、マルチチャネル型のＴＦＴは、凹部上の結晶性の優れている部分のみをチャネル形成領域として用いることができ、なおかつチャネル形成領域のうち、ゲート絶縁膜を間に挟んでゲート電極と重なっている領域を広く取ることができるので、チャネル幅を長くすることができる。チャネル幅を長くすることでオン電流を確保しつつ、ＴＦＴを駆動させることで発生した熱を効率的に放熱することができる。
【００７２】
なお、本実施の形態では、下地膜の凸部のうち、島状の半導体膜１０７のソース領域又はドレイン領域となる部分に覆われている部分は、除去されずに残る。
【００７３】
上述した一連の工程によって得られた島状の半導体膜を、活性層として用い、ＴＦＴを作製する。互いに分離した複数のチャネル形成領域を有するＴＦＴの作製工程及びその具体的な構造は様々である。代表的には、島状の半導体膜に不純物を添加し、ソース領域とドレイン領域を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とが行われる。
【００７４】
なお、本実施の形態ではレーザー光で結晶化した半導体膜の表面を、凸部が露出する程度に除去する工程の後に、パターニングにより島状の半導体膜を形成する工程を行なっているが、本発明はこの構成に限定されない。パターニングにより島状の半導体膜を形成する工程の後に、凸部が露出する程度に島状の半導体膜の表面を除去する工程を行なっても良い。また、半導体膜をパターニングしてからレーザーで結晶化するようにしても良い。
【００７５】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層またはチャネル形成領域として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、ＴＦＴの特性のバラツキを抑えることができる。
【００７６】
そして、ＴＦＴを作製した後、目的とする回路の仕様に合わせて、各ＴＦＴのゲート電極、ソース領域、ドレイン領域を、配線で電気的に接続し、セルを形成する。図６に、上記ＴＦＴを用いてセルの１つであるインバーターを作製した例について説明する。
【００７７】
図６（Ａ）に、図５に示した島状の半導体膜１０７を用いて形成されたインバーターの上面図を示す。なお、図６（Ｂ）は、図６（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図６（Ｃ）は、図６（Ａ）の破線Ｂ−Ｂ’における断面図、図６（Ｄ）は、図６（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。
【００７８】
本実施の形態では、上述した一連の作製方法を用いて形成された島状の半導体膜１０７を用いて、ｐチャネル型ＴＦＴ１１０、ｎチャネル型ＴＦＴ１１１を形成する。これらのＴＦＴ１１０、１１１はそれぞれ、島状の半導体膜１０７に不純物を添加することで得られる活性層１１３、１１２と、ゲート絶縁膜１１４と、ゲート電極１１５とを少なくとも有している。そして各活性層１１３、１１２には、チャネル形成領域１１６と、該チャネル形成領域１１６を挟んでいるソース領域とドレイン領域１１７とが少なくとも設けられている。
【００７９】
なお、ソース領域またはドレイン領域となる不純物領域と、チャネル形成領域との間にＬＤＤ領域やオフセット領域を有していてもよい。
【００８０】
各ＴＦＴは、チャネル形成領域が凹部上にのみ存在してる。そして、配線１２０〜１２３によって、各ＴＦＴのソース領域、ドレイン領域またはゲート電極が接続されることで、インバーターを形成することができる。具体的には、ｎチャネル型ＴＦＴ１１１のソース領域に接続された配線１２２に電圧Ｖｓｓが印加されており、ｐチャネル型ＴＦＴ１１０のソース領域に接続された配線１２１に電圧Ｖｄｄが印加されている。ただし、Ｖｓｓ＜Ｖｄｄである。そして、ゲート電極１１５に入力された信号に同期して、該信号の逆の極性の電圧を有する信号が、ｐチャネル型ＴＦＴ１１０のドレイン領域及びｎチャネル型ＴＦＴ１１１のドレイン領域に接続された配線１２２を介して配線１２３から出力される。
【００８１】
なお、本明細書において電圧とは、特に記載のない限り、グラウンドの電位との電位差を意味する。
【００８２】
なお、本発明で用いるセルは、上記回路に限定されないことは言うまでもない。また、セル内の配線１２０〜１２３が形成される層は、図５に示した構成に限定されない。セル内の各ＴＦＴを接続する配線が形成される層は、設計者が適宜設定することが可能である。ただし、同じセル列内の全てのセルは、同じ電源電圧が供給されていることが重要であるため、共通の電源電圧を供給するための配線、図６では、配線１２０、１２１を、同じセル列内の全てのセルで共有する。
【００８３】
なお、上記工程において、レーザー光の照射後または結晶化後の半導体膜を下地膜の凸部が露出する程度にエッチングした後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
【００８４】
また、本実施の形態では、凸部を除去する例について説明したが、凸部をエッチングせずに残しても良い。
【００８５】
また、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法を用いて半導体膜を結晶化した後、レーザー光を用いてより結晶性が高められるように結晶化させても良い。また、膜厚方向において完全に溶解しないような低いエネルギーのレーザー光を半導体膜に照射して結晶化した後、膜厚方向において完全に溶解するような高いエネルギーのレーザー光を照射するようにしても良い。
【００８６】
次に、各セルの構造と、セル列の配置について説明する。
【００８７】
本発明で用いるセルは、その一例を図６に示したが、レーザー光の走査方向と、セル内の全てのＴＦＴのチャネル長方向とが一致していることが肝要である。
【００８８】
図７に本発明で用いるセルのブロック図を示す。本発明で用いるセル１３０は、各種の信号（Ｉｎ１〜Ｉｎｋ）が入力される配線と、信号（Ｏｕｔ）が出力される配線とを有している。さらに、セル１３０は電源電圧Ｖｄｄ、Ｖｓｓが供給される配線を有している。なお、図７においてセル１３０は、出力Ｏｕｔ用の配線を１本有しているが、出力用の配線を複数本有していても良い。また図７に示したセル１３０は、電源電圧としてＶｄｄ、Ｖｓｓをそれぞれ供給する配線２本を有している例を示しているが、電源電圧を供給するための配線はこの数に限定されない。電源電圧を供給する配線の数、及び供給する電源電圧の高さは、セルの種類によって異なっていても良い。しかし、同じセル列内に含まれるセルは、全て同じ電源電圧が供給される配線を有していることが望ましい。
【００８９】
セル１３０内の破線１３１で示す領域に、ＴＦＴやその他の素子に用いられる島状の半導体膜がレイアウトされている。同一セル内の全ての島状の半導体膜は、後にＴＦＴとして完成したときに、そのチャネル長方向と、レーザー光の走査方向とが必ず一致している必要がある。
【００９０】
また、レーザー光の走査方向及びチャネル長方向に対し、垂直の方向におけるセル１３０の幅（セル幅：Ｈｃ）は、レーザー光の幅に収まるサイズにする。なおセル幅Ｈｃは、図７では電源電圧Ｖｄｄ、Ｖｓｓを供給する配線がレイアウトされている領域まで含めて定義しているが、必ずしも含めて設計する必要はない。セル幅Ｈｃは、レーザー光のエッジが、後に島状の半導体膜となる部分と重ならないようにするための目安であり、最低限島状の半導体膜となる部分がセル内に含まれるように定義しておけば良い。
【００９１】
セル幅は、典型的には１００μｍ程度であり、好ましくは３０〜２００μｍ程度であるが、サブミクロン単位での微細加工が可能になった場合は、セル幅がより小さくなる可能性はある。またレーザー光の幅が大きい場合は、セル幅をより大きくすることも可能である。
【００９２】
なお、図７では示していないが、下地膜の凸部の長手方向と、レーザー光の走査方向及びセル内のＴＦＴのチャネル長方向とは、一致している。
【００９３】
そして各セルを、レーザー光の走査方向とセル内のチャネル長方向とが一致するように、レーザー光の走査方向に沿って、ストライプ状に列を成すように配置する。図８（Ａ）に、セルをセル列ごとにレイアウトした様子を示す。図８（Ａ）では、複数のセル１３０をセル列方向に沿って列をなすようにレイアウトされている。なお図８（Ａ）では、レイアウトされている全てのセル列１〜ｈにおいて、共通の電源電圧Ｖｄｄ、Ｖｓｓが供給されているが、本発明はこの構成に限定されない。
【００９４】
また同じセル列内に、必ずしも同じ種類のセルをレイアウトする必要はなく、セル幅が一定の範囲、より厳密に言うとレーザー光の幅に収まる範囲であるセルであれば良い。
【００９５】
そして各セル列間には、各セルの電気的な接続をするための配線がレイアウトされている。具体的には各セルへ信号（Ｉｎ１〜Ｉｎｋ）が入力される配線や、各セルからの信号（Ｏｕｔ）が出力配線が行き来している。
【００９６】
このセル間を電気的に接続する配線のレイアウトは、セル列内に含まれるセルの配置順序や、各セル列の配置される位置によっても変わってくる。これらは設計者が適宜設定することができる。配線抵抗や、配線を形成する層の数を考慮に入れ、配線のレイアウトと、セル及びセル列のレイアウトとが共に最適になるように、シミュレーション等により設計することが肝要である。
【００９７】
なおセル列間の間隔は、配線のレイアウトを考慮に入れるだけではなく、レーザー光の幅も考慮する必要がある。図８（Ｂ）を用いて、セル列の間隔とレーザ光の幅の関係について説明する。なお、図８（Ｂ）に、複数のセル列がレイアウトされている基板に対して、レーザー光を走査している様子を示しているが、実際にはレーザー光を照射している時点ではセルは完成しておらず、図８（Ｂ）では、後の工程においてセルとなる領域を便宜的に示している。
【００９８】
レーザー光は、そのエッジがセル列と重ならないように走査することが肝要である。よってレーザー光の幅をＨｂとすると、セル幅Ｈｃはレーザー光の幅Ｈｂに収まる範囲であることが重要である。さらに１つのセル列に対してレーザー光を走査しているときに、隣接するセル列に、レーザー光のエッジが重なることのないように配慮する必要がある。よって、レーザー光のエッジが、必ずセル列間に存在するように、セル列間の幅をレーザー光の幅Ｈｂに合わせて設計する必要がある。
【００９９】
次に、基板全体のレーザー光の走査方向について説明する。図９（Ａ）に、本発明の設計方法または作製方法を用いて作製された集積回路の一例である、マイクロプロセッサ３２００の構成を示す。マイクロプロセッサ３２００はさまざまな回路で構成されている。図９（Ａ）では、ＣＰＵコア３２０１、フラッシュメモリ３２０４、クロックコントローラ３２０３、キャッシュメモリ３２０２、キャッシュコントローラ３２０５、シリアルインターフェース３２０６、Ｉ／Ｏポート３２０７等から構成される。勿論、図９（Ａ）に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１００】
各回路には、それぞれ複数のセル列が配置されており、全てレーザー光の走査方向と、セル列の方向とが、一致するようにレイアウトされている。各回路が有するセルの種類は様々であり、各回路にレイアウトされているセル列は、必ずしも同じセル幅を有しているとは限らない。しかし、全ての回路において、セル列のセル幅が、レーザー光の幅以下に収められていて、なおかつ、レーザー光の経路に合わせて、レーザー光のエッジが各回路のセル列と重ならないように、各回路においてセル列を配置する必要がある。
【０１０１】
図９（Ｂ）に、図９（Ａ）に示したマイクロプロセッサ３２００が形成されている基板に対する、レーザー光の走査経路を示す。実線で示す矢印が、レーザー光の走査経路であり、該経路に従って、各回路のセル列が、レーザー光のエッジに重ならないようにレイアウトされている。
【０１０２】
なお図９（Ｂ）では、基板に対して、単一の方向にレーザー光を走査している例について示したが、本発明はこの構成に限定されない。例えば基板上に形成されている回路ごとにレーザー光の走査方向を変えるようにしても良い。その場合においても、必ず各回路においてレーザー光の走査方向と、セル列方向とを一致させる必要がある。
【０１０３】
また、図９（Ａ）では、各回路が有するセル列が、互いに独立している例を示しているが、本発明はこの構成に限定されない。複数の回路で１つのセル列を共有していても良い。
【０１０４】
本発明では上述したように、セル内において、レーザー光の走査方向と、各ＴＦＴが有するチャネル長方向とを揃え、下地膜の凹部上の半導体膜を活性層或いはチャネル形成領域として用いるように、セルの種類ごとにレイアウトを決めておき、各種のセルを所望の数だけセル列方向に列を成すよう配置する。そして、セル列間の間隔をレーザー光の幅に合わせて設定する。上記構成により、半導体装置、特に集積回路を設計する上での制約事項を取り込みつつ、レイアウトの煩雑さを軽減させることができる。
【０１０５】
本発明の作製方法で、マイクロプロセッサの他に、例えばＬＳＩを用いたＣＰＵ、各種ロジック回路の記憶素子（例えばＳＲＡＭ）、カウンタ回路、分周回路、半導体表示装置の駆動回路等を形成することができる。本発明は、様々な半導体装置に適用させることが可能である。
【０１０６】
【実施例】
以下、本発明の実施例について説明する。
【０１０７】
（実施例１）
本実施例では、島状の半導体膜全体が、凹部にのみ存在するようにする例について説明する。
【０１０８】
まず、実施の形態の図２に示した状態まで作製する。
【０１０９】
次に、半導体膜１０３の表面全体をエッチングしていき、下地膜１０１の凸部１０１ａの上面を露出させる。上記工程により、下地膜１０１の凹部にのみ存在する半導体膜が形成される。半導体膜１０３の上面からの除去は、どのような方法を用いて行っても良く、例えばエッチングにより行っても良いし、ＣＭＰ法により行っても良い。
【０１１０】
この上面からの除去により、凸部１０１ａ上の粒界が存在する部分が除去され、凸部１０１ａ間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。
【０１１１】
次に、図１０（Ａ）に示すように、表面をエッチングされた半導体膜をパターニングすることで、活性層となる島状の半導体膜１７２を形成する。なお、図１０（Ｂ）は、図１０（Ａ）の破線Ａ−Ａ’における断面図に相当する。島状の半導体膜１７２は、凹部上にのみ存在しており、その一部が凸部１０１ａと接している。凸部１０１ａは、ＴＦＴのチャネル長、チャネル幅を考慮して、そのレイアウトを定めるのが望ましい。なお、ソース領域またはドレイン領域となる部分をも凹部上に存在する半導体膜で形成することで、ソース領域とドレイン領域の抵抗を下げることができる。
【０１１２】
この島状の半導体膜１７２を用いて、ＴＦＴを作製することができる。
【０１１３】
なお、平坦な下地膜上に島状の半導体膜を形成し、該島状の半導体膜の上に形成された絶縁膜にコンタクトホールを形成する際に、コンタクトホールのマスクがずれると、島状の半導体膜の下に位置する下地膜がエッチングされて、該島状の半導体膜に接するように形成された電極が断切れを起こすことがある。本発明では島状の半導体膜の、特にソース領域とドレイン領域となる部分が、凸部と接するようにすることで、島状の半導体膜の下に位置する下地膜の代わりに、凸部の一部がエッチングされるので、ソース領域またはドレイン領域に接する配線の断切れを防ぐことができる。よって、配線を形成する際のデザインルールが緩くなり、さらに島状の半導体膜と配線との接続部における抵抗を下げることができる。
【０１１４】
なお、図１０に示した状態から、凸部１０１ａを除去しても良い。図１１（Ａ）、図１０に示した状態から凸部１０１ａを除去した様子を示す。なお図１１（Ｂ）は、図１１（Ａ）の破線Ａ−Ａ’における断面図に相当する。凸部１０１ａを除去することで、後に表面を平坦化させるための絶縁膜の厚さを薄くすることができ、また平坦化用の絶縁膜の厚さが足りなくとも、平坦化用の絶縁膜状に形成される配線や画素電極が凹凸によってうねったり、断切れを起こしたりするのを防ぐことができる。
【０１１５】
（実施例２）
本実施例では、凹凸を有する下地膜の形成の仕方について説明する。なお本実施例で示す下地膜はほんの一例であり、本発明で用いられる下地膜は、本実施例で示す構成に限定されない。
【０１１６】
まず、図１２（Ａ）に示すように、基板２５０上に絶縁膜からなる第１の下地膜２５１を成膜する。第１の下地膜２５１は本実施例では酸化窒化珪素を用いるがこれに限定されず、第２の下地膜とエッチングにおける選択比が大きい絶縁膜であれば良い。本実施例では第１の下地膜２５１をＣＶＤ装置でＳｉＨ4とＮ2Ｏを用いて５０〜２００nmの厚さになるように形成した。なお第１の下地膜は単層であっても、複数の絶縁膜を積層した構造であってもよい。
【０１１７】
次に、図１２（Ｂ）に示すように、第１の下地膜２５１に接するように絶縁膜からなる第２の下地膜２５２を形成する。第２の下地膜２５２は後の工程においてパターニングし、凹凸を形成したときに、その後に成膜される半導体膜の表面に凹凸が現れる程度の膜厚にする必要がある。本実施例では第２の下地膜２５２として、プラズマＣＶＤ法を用いて３０ｎｍ〜３００ｎｍの酸化珪素を形成する。
【０１１８】
次に、図１２（Ｃ）に示すようにマスク２５３を形成し、第２の下地膜２５２をエッチングする。なお本実施例では、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）をエッチャントとし、２０℃においてウエットエッチングを行う。このエッチングにより、矩形状の凸部２５４が形成される。本明細書では、第１の下地膜２５１と凸部２５４とを合わせて１つの下地膜とみなす。
【０１１９】
なお、第１の下地膜２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素を用い、第２の下地膜２５２として酸化珪素膜を用いる場合、ＲＦスパッタ法を用いて第２の下地膜２５２をパターニングすることが望ましい。第１の下地膜２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素は熱伝導度が高いので、発生した熱をすばやく拡散することができ、ＴＦＴの劣化を防ぐことができる。
【０１２０】
次に、第１の下地膜２５１と凸部２５３を覆うように半導体膜を形成する。本実施例では凸部の厚さが３０ｎｍ〜３００ｎｍであるので、半導体膜の膜厚を５０〜２００ｎｍとするのが望ましく、ここでは６０ｎｍとする。なお、半導体膜と下地膜との間に不純物が混入すると、半導体膜の結晶性に悪影響を与え、作製するＴＦＴの特性バラツキやしきい値電圧の変動を増大させる可能性があるため、下地膜と半導体膜とは連続して成膜するのが望ましい。そこで本実施例では、第１の下地膜２５１と凸部２５３とからなる下地膜を形成した後は、酸化珪素膜２５５を薄く該下地膜上に成膜し、その後大気にさらさないように連続して半導体膜２５６を成膜する。酸化珪素膜の厚さは設計者が適宜設定することができるが、本実施例では５ｎｍ〜３０ｎｍ程度とした。
【０１２１】
次に、図１２とは異なる下地膜の形成の仕方について説明する。まず図１３（Ａ）に示すように基板２６０上に絶縁膜からなる第１の下地膜を形成する。第１の下地膜は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで形成する。
【０１２２】
酸化珪素膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。酸化窒化珪素膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化珪素膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化珪素膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化珪素膜を適用しても良い。窒化珪素膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０１２３】
第１の下地膜は２０〜２００nm（好ましくは３０〜６０nm）の厚さに基板の全面に形成した後、図１３（Ｂ）に示すように、フォトリソグラフィーの技術を用いマスク２６２を形成する。そして、エッチングにより不要な部分を除去して、矩形状の凸部２６３を形成する。第１の下地膜２６１に対してはフッ素系のガスを用いたドライエッチング法を用いても良いし、フッ素系の水溶液を用いたウエットエッチング法を用いても良い。後者の方法を選択する場合には、例えば、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）でエッチングすると良い。
【０１２４】
次いで、凸部２６３及び基板２６０を覆うように、絶縁膜からなる第２の下地膜２６４を形成する。この層は第１の下地膜２６１と同様に酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで５０〜３００nm（好ましくは１００〜２００nm）の厚さに形成する。
【０１２５】
上記作製工程によって、凸部２６３及び第２の下地膜２６４からなる下地膜が形成される。なお、第２の下地膜２６４を形成した後、大気に曝さないように連続して半導体膜を成膜するようにすることで、半導体膜と下地膜の間に大気中の不純物が混入するのを防ぐことができる。
【０１２６】
本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０１２７】
（実施例３）
本発明の作製方法を用いて形成されたＴＦＴは、半導体表示装置の駆動回路及び半導体表示装置が有するその他の回路に用いることができる。本実施例では、本発明の作製方法を用いて形成されたＴＦＴを用いた、コントローラの構成について説明する。なお、本実施例では半導体表示装置の１つである、ＯＬＥＤ（Organic Light Emitting Device）を用いた発光装置のコントローラの構成について説明するが、本発明はこれに限定されず、液晶表示装置のコントローラであっても良いし、その他の半導体表示装置のコントローラであっても良い。また、コントローラ以外の駆動回路であっても良いし、表示装置以外の半導体装置であっても良い。
【０１２８】
図１４に本実施例のコントローラの構成を示す。コントローラは、インターフェース（I/F）６５０と、パネルリンクレシーバー（Panel Link Receiver）６５１と、位相ロックドループ（PLL：Phase Locked Loop）６５２と、信号変換部（FPGA：Field Programmable Logic Device）６５３と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）６５４、６５５と、ＲＯＭ（Read Only Memory）６５７と、電圧調整回路６５８と、電源６５９とを有している。なお本実施例ではＳＤＲＡＭを用いているが、ＳＤＲＡＭの代わりに、高速のデータの書き込みや読み出しが可能であるならば、ＤＲＡＭ（Dynamic Random Access Memory）や、ＳＲＡＭ（Static Random Access Memory）も用いることが可能である。
【０１２９】
インターフェース６５０を介して半導体表示装置に入力されたデジタルビデオ信号は、パネルリンクレシーバー６５１においてパラレル−シリアル変換されてＲ、Ｇ、Ｂの各色に対応するデジタルビデオ信号として信号変換部６５３に入力される。
【０１３０】
またインターフェース６５０を介して半導体表示装置に入力された各種信号をもとに、パネルリンクレシーバー６５１においてＨｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）が生成され、信号変換部６５３に入力される
【０１３１】
位相ロックドループ６５２では、半導体表示装置に入力される各種信号の周波数と、信号変換部６５３の動作周波数の位相とを合わせる機能を有している。信号変換部６５３の動作周波数は半導体表示装置に入力される各種信号の周波数と必ずしも同じではないが、互いに同期するように信号変換部６５３の動作周波数を位相ロックドループ６５２において調整する。
【０１３２】
ＲＯＭ６５７は、信号変換部６５３の動作を制御するプログラムが記憶されており、信号変換部６５３はこのプログラムに従って動作する。
【０１３３】
信号変換部６５３に入力されたデジタルビデオ信号は、一旦ＳＤＲＡＭ６５４、６５５に書き込まれ、保持される。信号変換部６５３では、ＳＤＲＡＭ６５４に保持されている全ビットのデジタルビデオ信号のうち、全画素に対応するデジタルビデオ信号を１ビット分づつ読み出し、信号線駆動回路に入力する。
【０１３４】
また信号変換部６５３では、各ビットに対応する、ＯＬＥＤの発光期間の長さに関する情報を走査線駆動回路に入力する。
【０１３５】
また電圧調整回路６５８は各画素のＯＬＥＤの陽極と陰極の間の電圧を、信号変換部６５３から入力される信号に同期して調整する。電源６５９は一定の高さの電圧を、電圧調整回路６５８、信号線駆動回路６６０、走査線駆動回路６６１及び画素部６６２に供給している。
【０１３６】
コントローラが有する種々の回路のうち、ＴＦＴを用いて作製することができる回路、例えばＣＰＵ、メモリ、各種プロセッサ等に、本発明を用いることが可能である。
【０１３７】
本発明において用いられる駆動回路及びコントローラは、本実施例で示した構成に限定されない。本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１３８】
（実施例４）
本実施例では、本発明の半導体装置の設計方法の流れについて説明する。
【０１３９】
図１５に、半導体装置の設計方法の流れを示すフローチャートを示す。図１５に示すように、まず目的とする半導体装置を論理計算レベルで設計する。このとき、目的とする半導体装置に用いる各種の論理素子（セル）や、その数、セルどうしの接続関係を把握することができる。
【０１４０】
ここで、論理計算レベルでのシミュレーションを行ない、回路が目的の動作をすることができるかどうかを確認しておいても良い。動作が確認できなければ、論理計算レベルでの設計を再び行なう。
【０１４１】
次に、各セルのマスクの設計を行なう。なお、セルは、入力条件とそれに対応した出力値が一定の素子であるならば、どのような素子であっても良い。
【０１４２】
セル内のマスク設計の際に重要なのは、レーザー光の走査方向と、全てのＴＦＴのチャネル長方向とを一致させることと、セル幅がレーザー光の幅以内に納まるようにすることである。
【０１４３】
各セルのマスクを設計したら、各種類のセルを所望の数だけ組み合わせて半導体装置のレイアウトを決める。このとき、各セルは、レーザー光の走査方向に沿って、列を成すように配置する。セル列方向と、各セル内のチャネル長方向は、必ず一致している。そしてレーザー光の幅を考慮し、レーザー光のエッジが各セル列に重ならないように、セル列の間隔を決める。
【０１４４】
そして、また、各セルどうしを接続するための配線のレイアウトも行なう。配線のレイアウトは、セル列内に含まれるセルの配置順序や、各セル列の配置される位置によっても変わってくる。これらは設計者が適宜設定することができる。配線抵抗や、配線を形成する層の数を考慮に入れ、配線のレイアウトと、セル及びセル列のレイアウトとが共に最適になるように、シミュレーション等により設計することが肝要である。
【０１４５】
半導体装置のレイアウトが決まったら、再びシミュレーションを行ない、動作を確認する。このとき目的とする動作が行なわれないようなら、各セルのマスクの設計、セルの配置及びセル間の配線のレイアウトの設計を再び行なう。場合によっては、論理計算レベルまで戻って設計をやり直すこともできる。
【０１４６】
上記シミュレーションにより動作を確認することができたら、設計は完了である。本発明の設計方法により、本発明の作製方法に伴う設計上の制約事項を取りこみつつ、設計上の煩雑さを軽減させることができる。
【０１４７】
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１４８】
（実施例５）
本実施例では、本発明の設計方法で用いられる各種のセルの構成について説明する。
【０１４９】
図１６に、図６に示したインバータのセルとは異なる構成を有する、インバータのセルの構成を示す。図１６（Ａ）は本実施例のインバータセルの上面図であり、図１６（Ｂ）はその等価回路図である。５０１はｐチャネル型ＴＦＴであり、５０２はｎチャネル型ＴＦＴである。ｐチャネル型ＴＦＴ５０１とｎチャネル型ＴＦＴ５０２がそれぞれ有する島状の半導体膜５０３、５０４は、レーザー光の走査方向とチャネル長方向が一致している。
【０１５０】
そして図１６（Ａ）に示すセルは、電源電圧Ｖｄｄ、Ｖｓｓが供給される配線を、同じセル列に含まれる他のセルと共有している。そしてセル幅Ｈｃは、レーザー光の幅よりも小さい。
【０１５１】
図１６（Ａ）に示したインバータは、図６（Ａ）と異なり、島状の半導体膜５０３、５０４が凸部５０５間にのみ存在している。図１６（Ａ）では、ｐチャネル型ＴＦＴ５０１とｎチャネル型ＴＦＴ５０２とで、オン電流のバランスを取るために、チャネル幅を変えており、それに合わせて凹部の幅も変えている。
【０１５２】
図１６（Ａ）では、ＴＦＴの活性層全体が凹部にのみ存在している例について示したが、本発明はこれに限定されない。マルチチャネル型のＴＦＴを用いていても良いし、凸部を除去した状態であっても良い。
【０１５３】
次に、２入力ＮＯＲのセルの構成について説明する。図１７（Ａ）に２入力ＮＯＲのセルの上面図を示す。図１７（Ｂ）に、図１７（Ａ）に示した２入力ＮＯＲの等価回路図を示す。
【０１５４】
図１７（Ａ）では、２つのｐチャネル型ＴＦＴ５１１、５１２と、２つのｎチャネル型ＴＦＴ５１３、５１４とが形成されている。各ＴＦＴ５１１〜５１４がそれぞれ有する島状の半導体膜５１５〜５１８は、レーザー光の走査方向とチャネル長方向が一致している。
【０１５５】
そして図１７（Ａ）に示すセルは、電源電圧Ｖｄｄ、Ｖｓｓが供給される配線を、同じセル列に含まれる他のセルと共有している。そしてセル幅Ｈｃは、レーザー光の幅よりも小さい。
【０１５６】
図１７（Ａ）では、凸部を除去した場合について示しているが、本発明はこれに限定されない。マルチチャネル型のＴＦＴを用いていても良いし、凸部が残存した状態であっても良い。
【０１５７】
なお、本発明のセルはインバータと２入力ＮＯＲに限定されるものではなく、他の各種の論理素子を用いることができる。
【０１５８】
本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１５９】
（実施例６）
本発明を用いて作製されるＴＦＴを搭載した半導体表示装置は、様々な電子機器への適用が可能である。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それら電子機器の具体例を図１４に示す。
【０１６０】
図１８（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２００３やその他の信号処理回路に用いることで、本発明の表示装置が完成する。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１６１】
図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２１０２やその他の信号処理回路に用いることで、本発明のデジタルスチルカメラが完成する。
【０１６２】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２２０３やその他の信号処理回路に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０１６３】
図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２３０２やその他の信号処理回路に用いることで、本発明のモバイルコンピュータが完成する。
【０１６４】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部Ａ２４０３、Ｂ、２４０４やその他の信号処理回路に用いることで、本発明の画像再生装置が完成する。
【０１６５】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２５０２やその他の信号処理回路に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０１６６】
図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２６０２やその他の信号処理回路に用いることで、本発明のビデオカメラが完成する。
【０１６７】
ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２７０３やその他の信号処理回路に用いることで、本発明の携帯電話が完成する。
【０１６８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は実施例１〜５に示したいずれの構成とも組み合わせて実施することが可能である。
【０１６９】
（実施例７）
本実施例では、セルを用いて作製された半導体装置のマスク図面について説明する。
【０１７０】
図２５（Ａ）に、多数のセルが配列しているマスク図面を示す。本発明では、マスク図面は、セルが配列しているセル列３１０と、セル間の電気的な接続をするための配線が配置されている領域とに分類される。図２５（Ａ）の破線で囲んだ領域に示したセル３００の拡大図を、図２５（Ｂ）に示す。また図２５（Ｃ）に、図２５（Ｂ）に示したセル３００の等価回路図を示す。
【０１７１】
セル３００は、１つのインバータ３０１とＮＡＮＤ３０２とを有しており、ＮＡＮＤ３０２は入力が３つ（ＩＮ１、ＩＮ２、ＩＮ３）であり、出力が１つ（ＯＵＴ）である。そして、ＩＮ１のみがインバータ３０１で反転している。
【０１７２】
３０２ａはＮＡＮＤ３０２が有する３つのｎチャネル型ＴＦＴに相当し、３０２ｂは同じくＮＡＮＤ３０２が有する３つのｐチャネル型ＴＦＴに相当する。また３０１ａはインバータ３０１が有するｎチャネル型ＴＦＴに相当し、３０１ｂは同じくインバータ３０１が有するｐチャネル型ＴＦＴに相当する。
【０１７３】
（実施例８）
本実施例では、凹凸を有する下地膜を利用して形成されたＴＦＴを、下地膜ごとプラスチック基板上に転写する作製方法について、図２６を用いて説明する。なお本実施例では、半導体素子としてＴＦＴを例に挙げて説明するが、半導体装置に含まれる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【０１７４】
まずＴＦＴ７０５の作製工程における熱処理に、耐え得るような耐熱性を有する第１の基板７０１を用意する。そして該第１の基板７０１上に金属膜７０２を成膜し、該金属膜７０２の表面を酸化することで数ｎｍの極薄い金属酸化膜７０３を成膜する。ここでは金属膜７０２にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
【０１７５】
次に該金属酸化膜７０３上に凹凸を有する下地膜７０４、半導体膜を順に積層するように成膜する。下地膜７０４は１層で構成されていても、２層以上の複数の層で構成されていても良い。
【０１７６】
次に該半導体膜をレーザ光で結晶化し、パターニングすることで島状の半導体膜を形成する。このときチャネル形成領域となる部分のみ、表面をエッチングするようにしても良いし、また結晶化後に下地膜７０４の凸部をエッチングで除去するようにしても良い。
【０１７７】
そして該島状の半導体膜を用いて、ＴＦＴ７０５を作製する。なお図２６（Ａ）は、チャネル長方向に対して垂直な方向における、ＴＦＴ７０５のチャネル形成領域７０６を含む断面図に相当する。ＴＦＴ７０５のチャネル形成領域７０６は、下地膜７０４の凸部間に存在している。そしてＴＦＴ７０５を各種層間絶縁膜７０８で覆う。
【０１７８】
そして層間絶縁膜７０８を覆うように保護層７０７を形成する。保護層７０７は、後に第２の基板を貼り合わせたり剥離したりする際に、ＴＦＴ７０５の表面を保護する機能を有しており、第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層７０７を形成することができる（図２６（Ａ））。
【０１７９】
次に、後の剥離を行ない易くするために、金属酸化膜７０３を結晶化させる。結晶化により、金属酸化膜７０３が粒界において割れやすくなり、脆性を高めることができる。本実施例では、４２０℃〜５５０℃、０．５〜５時間程度加熱処理を行ない、結晶化を行なった。なお、金属酸化膜を結晶化するための加熱処理は、第３の基板を貼り合わせる前であってもよいし、第２の基板を貼り合わせる前であってもよい。或いは、半導体素子を形成する工程において行なわれる熱処理が、この金属酸化膜の結晶化の工程を兼ねていても良い。
【０１８０】
次に、金属酸化膜７０３と下地膜７０４の間の密着性、または金属酸化膜７０３と金属膜７０２の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行う。具体的には、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜７０３の層内または界面近傍の一部に損傷を与える。このように、剥離を行う前に、剥離が開始されるきっかけとなるような、密着性の低下した部分を形成することで、後の剥離工程における不良を低減させることができ、歩留まり向上につながる。
【０１８１】
次いで、両面テープ７０９を用い、保護層７０７に第２の基板７１０を貼り付け、さらに両面テープ７１１を用い、第１の基板７０１に第３の基板７１２を貼り付ける（図２６（Ｂ））。なお両面テープではなく接着剤を用いてもよい。例えば紫外線によって剥離する接着剤を用いることで、第２の基板剥離の際に半導体素子にかかる負担を軽減させることができる。第３の基板７１２を貼り付けることで、後の剥離工程で第１の基板７０１が破損するのを防ぐことができる。第２の基板７１０および第３の基板７１２としては、第１の基板７０１よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【０１８２】
次いで、金属膜７０２と下地膜７０４とを物理的に引き剥がす（図２６（Ｃ））。引き剥がしは、先の工程において、金属酸化膜７０３の金属膜７０２または下地膜７０４に対する密着性が部分的に低下した領域から開始する。引き剥がしによって、金属膜７０２と金属酸化膜７０３の間で分離する部分と、下地膜７０４と金属酸化膜７０３の間で分離する部分と、金属酸化膜７０３自体が双方に分離する部分とが生じる。そして第２の基板７１０側にＴＦＴ７０５が、第３の基板７１２側に第１の基板７０１及び金属膜７０２が、それぞれ貼り付いたまま分離する。引き剥がしは比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で行なうことができる。
【０１８３】
次に接着剤７１３で、プラスチック基板７１４と、部分的に金属酸化膜７０３が付着している下地膜７０４とを接着する（図２６（Ｄ））。この接着の際に、両面テープ７０９による第２の基板７１０と保護層７０７との間の密着力よりも、接着剤７１３による下地膜７０４とプラスチック基板７１４との間の密着力の方が高くなるように、接着剤７１３の材料を選択することが重要である。
【０１８４】
なお、金属酸化膜７０３が下地膜７０４の表面に残存していると、プラスチック基板７１４との密着性が悪くなる場合があるので、完全にエッチング等で除去してからプラスチック基板に接着させ、密着性を高めるようにしても良い。
【０１８５】
接着剤７１３としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませて接着剤７１３も高い熱伝導性を備えていることが好ましい。
【０１８６】
次に図２６（Ｄ）に示すように、保護層７０７から両面テープ７０９と第２の基板７１０を順に、または同時に剥がす。なお、接着剤７１３として紫外線硬化型接着剤を用い、両面テープ７０９に紫外線によって剥離するテープまたは接着剤を用いることで、紫外線照射により両面テープ７０９の剥離と接着剤７１３の硬化を同時に行なうことができる。
【０１８７】
そして図２６（Ｅ）に示すように保護層７０７を除去する。ここでは保護層７０７に水溶性の樹脂が使われているので、水に溶かして除去する。保護層７０７が残留していると不良の原因となる場合は、除去後の表面に洗浄処理やＯ2プラズマ処理を施し、残留している保護層７０７の一部を除去することが好ましい。
【０１８８】
なお本実施例では、金属膜７０２としてタングステンを用いているが、本発明において金属膜はこの材料に限定されない。その表面に金属酸化膜７０３が形成され、該金属酸化膜７０３を結晶化することで基板を引き剥がすことができるような金属を含む材料であれば良い。例えば、ＴｉＮ、ＷＮ、Ｍｏ等を用いることができる。またこれらの合金を金属膜として用いる場合、その組成比によって結晶化の際の加熱処理の最適な温度が異なる。よって組成比を調整することで、半導体素子の作製工程にとって妨げとならない温度で加熱処理を行なうことができ、半導体素子のプロセスの選択肢が制限されにくい。
【０１８９】
プラスチック基板としては、極性基のついたノルボルネン樹脂からなるＡＲＴＯＮ：ＪＳＲ製を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどのプラスチック基板を用いることができる。
【０１９０】
【発明の効果】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
【０１９１】
また、活性層の結晶性が高められることで、活性層の大きさを抑えても所望の値のオン電流を得ることができるので、回路全体の面積を抑えることができ、よって半導体装置の大きさを抑えることができる。
【０１９２】
さらに本発明では、セル内において、レーザー光の走査方向と、各ＴＦＴが有するチャネル長方向とを揃え、下地膜の凹部上の半導体膜を活性層或いはチャネル形成領域として用いるように、セルの種類ごとにレイアウトを決めておき、各種のセルを所望の数だけセル列方向に列を成すよう配置する。そして、セル列間の間隔をレーザー光の幅に合わせて設定する。上記構成により、半導体装置、特に集積回路を設計する上での制約事項を取り込みつつ、レイアウトの煩雑さを軽減させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体表示装置の作製工程を示す図。
【図２】 本発明の半導体表示装置の作製工程を示す図。
【図３】 本発明の半導体表示装置の作製工程を示す図。
【図４】 本発明の半導体表示装置の作製工程を示す図。
【図５】 本発明の半導体表示装置の作製工程を示す図。
【図６】 本発明の作製方法を用いて形成されたインバーターの上面図及び断面図。
【図７】 本発明で用いるセルのブロック図。
【図８】 本発明におけるセルの配置を示す図。
【図９】 セル列で構成されたマイクロプロセッサ内の回路の配置を示す図及びレーザー光の走査経路を示す図。
【図１０】 本発明の半導体表示装置の作製工程を示す図。
【図１１】 本発明の半導体表示装置の作製工程を示す図。
【図１２】 凸部を有する下地膜の作製方法を示す図。
【図１３】 凸部を有する下地膜の作製方法を示す図。
【図１４】 本発明の半導体装置の１つである発光装置の、コントローラの構成を示すブロック図。
【図１５】 本発明の半導体装置の設計方法の流れを示すフローチャート。
【図１６】 本発明で用いられるインバータセルの構成を示す図。
【図１７】 本発明で用いられる２入力ＮＯＲセルの構成を示す図。
【図１８】 本発明の半導体表示装置を用いた電子機器の図。
【図１９】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させた後の、上面から見たＴＥＭの像。
【図２０】 図１９のＴＥＭの像の模式図。
【図２１】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させ、セコエッチした後の、断面から見たＴＥＭの像。
【図２２】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させ、セコエッチした後の、上面から見たＴＥＭの像。
【図２３】 凹凸を有する下地膜上に形成されたシリコンにレーザー光を照射したときの、温度分布の時間変化を示す図。
【図２４】 凹凸を有する下地膜上に形成されたシリコンにレーザー光を照射したときの、温度の時間変化を示す図。
【図２５】 セルのマスク図面。
【図２６】 本発明の半導体表示装置の作製工程を示す図。
【発明の属する技術分野】
本発明は、レーザー光で結晶化させることにより絶縁表面上に得られる結晶質半導体膜を用いた、半導体装置、その作製方法及び設計方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の１つである半導体表示装置は、その駆動回路がシリコン基板上に形成されており、ＦＰＣ等を介してガラス基板上の画素部と接続されていた。しかしＩＣと、画素部が形成されたガラス基板とをＦＰＣ等で接続した場合、接続している部分が物理的な衝撃に弱いという問題があった。特にＦＰＣのピン数が多ければ多いほど、この傾向は強い。
【０００３】
そこで、半導体表示装置の駆動回路やコントローラを、画素部と同じガラス基板上に集積する技術（システムオングラス）が盛んに研究開発されている。システムオングラスの実現により、ＦＰＣのピン数を抑えて上述した問題を回避することができ、なおかつ、半導体表示装置自体の大きさを抑えることができる。また、ガラス基板は単結晶シリコン基板よりも単価が低いので、半導体装置のコストをも抑えることができる。
【０００４】
例えば半導体表示装置の１つであるアクティブマトリクス型の液晶表示装置の場合、画素部に設けられた複数の画素のうちの１つまたは幾つかを順に選択する走査線駆動回路と、選択された画素に画像情報を有する信号（ビデオ信号）を入力する信号線駆動回路とを同じガラス基板上に形成することで、液晶表示装置の物理的衝撃に対する耐性を高めることができ、液晶表示装置自体の大きさを抑えることができる。
【０００５】
さらに近年では、今までシリコン基板上に形成されてきたコントローラやＣＰＵ等も、駆動回路に加えて、ガラス基板上に一体形成することが試みられている。コントローラと駆動回路を、共に画素部と同じガラス基板上に一体形成することが可能になれば、半導体装置の大きさを飛躍的に抑えることができ、物理的衝撃に対する耐性をより高めることができる。
【０００６】
【発明が解決しようとする課題】
ところで、ガラス基板は耐熱性に劣り、熱変形しやすい。そのため、ガラス基板上に結晶質ＴＦＴを形成する場合において、半導体膜の結晶化にレーザーアニールを用いることは、ガラス基板の熱変形を避けるのに非常に有効である。レーザーアニールの特徴は、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないことなどが挙げられる。
【０００７】
なお、ここでいうレーザーアニール法とは、半導体基板又は半導体膜に形成された損傷層を再結晶化する技術や、非晶質半導体膜を結晶化させる技術を指している。また、半導体基板又は半導体膜の平坦化や表面改質に適用される技術も含んでいる。適用されるレーザー発振装置は、エキシマレーザーに代表される気体レーザー発振装置、ＹＡＧレーザーに代表される固体レーザー発振装置であり、レーザー光の照射によって半導体の表面層を数十ナノ〜数十マイクロ秒程度のごく短時間加熱して結晶化させるものとして知られている。
【０００８】
レーザーアニール法を用いて形成された結晶質半導体膜は、一般的に複数の結晶粒が集合して形成される。その結晶粒の位置と大きさはランダムなものであり、結晶粒の位置や大きさを指定して結晶質半導体膜を形成する事は難しい。そのため前記結晶質半導体膜を島状にパターニングすることで形成された活性層中には、結晶粒の界面（粒界）が存在することがある。
【０００９】
なお粒界とは、結晶粒界とも呼ばれる、面欠陥に分類される格子欠陥の１つである。面欠陥には粒界の他に、双晶面や積層欠陥などが含まれるが、本明細書ではダングリングボンドを有する電気的に活性な面欠陥、つまり粒界と積層欠陥をまとめて粒界と総称する。
【００１０】
結晶粒内と異なり、粒界には非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下することが知られている。よって、例えば半導体素子としてＴＦＴを形成する場合に、粒界が活性層、特にチャネル形成領域中に存在すると、ＴＦＴの移動度が著しく低下したり、オン電流が低減したり、また粒界において電流が流れるためにオフ電流が増加したりと、ＴＦＴの特性に重大な影響を及ぼす。また同じ特性が得られることを前提に作製された複数のＴＦＴにおいて、活性層中の粒界の有無によって特性がばらついたりする。
【００１１】
半導体膜にレーザー光を照射したときに、得られる結晶粒の位置と大きさがランダムになるのは、以下の理由による。レーザー光の照射によって完全溶融した液相の半導体膜中に固相核生成が発生するまでには、ある程度の時間が掛かる。そして時間の経過と共に、完全溶融領域において無数の結晶核が発生し、該結晶核からそれぞれ結晶が成長する。この結晶核の発生する位置は無作為であるため、不均一に結晶核が分布する。そして、互いの結晶粒がぶつかり合ったところで結晶成長が終了するため、結晶粒の位置と大きさは、ランダムなものとなる。
【００１２】
駆動回路やコントローラ、ＣＰＵ等の集積回路に用いるトランジスタには高速動作が要求されるが、上述したように粒界の存在しない単結晶珪素膜をレーザーアニール法で形成するのは難しく、レーザーアニール法を用いて結晶化された結晶質半導体膜を活性層とするＴＦＴで、単結晶シリコン基板に作製されるＭＯＳトランジスタの特性と同等なものは、今日まで得られていない。
【００１３】
本発明は上述した問題に鑑み、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぎ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができるレーザー結晶化法を用いた、半導体装置の作製方法及び該作製方法を用いて作製された半導体装置の提供を課題とする。さらには、上記結晶化法を用いた半導体装置の設計方法の提供を課題とする。
【００１４】
【課題を解決するための手段】
本発明者らは、凹凸を有する絶縁膜上に半導体膜を形成し、該半導体膜にレーザー光を照射すると、結晶化された半導体膜の、絶縁膜の凸部上に位置する部分において選択的に粒界が形成されることを見出した。
【００１５】
図１９に、凹凸を有する下地膜上に形成された１５０ｎｍの非晶質半導体膜に、凸部の長手方向に沿って、連続発振の出力エネルギー５．５Ｗのレーザー光を、走査速度が５０ｃｍ／ｓｅｃとなるように照射したときの試料を、上面から観たＴＥＭの像を示す。また、説明を分かり易くするために、図２０に、図１９に示したＴＥＭの像を模式的に示す。
【００１６】
図１９、図２０において、８００１に示す領域は、半導体膜のうち、凸部上に位置する部分に相当し、８００２に示す領域は、凹部上に位置する部分に相当する。凹部は、凸部が形成されていない窪んだ領域を意味する。凸部の幅は０．５μｍ、凹部の幅は０．５μｍ、凸部の厚さは２５０ｎｍである。図２０に示すとおり、凸部上の半導体膜８００１において、粒界８００３が形成されている。
【００１７】
図２１は、図１９において示した試料と同じ条件で作製された試料を、セコエッチした後の、レーザー光の走査方向に対して垂直な方向における断面の、ＴＥＭ像である。凹凸を有する下地膜は３層の絶縁膜から構成されており、窒化珪素からなる第１の絶縁膜上に、ストライプ状の酸化珪素からなる第２の絶縁膜を形成し、第１の絶縁膜と第２の絶縁膜を覆って酸化珪素からなる第３の絶縁膜が形成されている。
【００１８】
なおセコエッチは、Ｋ2Ｃｒ2Ｏ7とＨＦを混合した水溶液を用い、室温で７５秒行なった。
【００１９】
図２１に示すとおり、セコエッチにより凸部８００９上の粒界８００５が広がり、その位置がより明確になってる。なお、凸部８００９ 内に見える白い部分は、セコエッチにより、半導体膜の粒界が広がり、該粒界を通して酸化珪素がエッチングされてしまっている領域を示している。またレーザー光の照射により、半導体膜８００６の表面が平坦化されている。
【００２０】
図２２は、図１９、図２１において示した試料と同じ条件で作製された試料をセコエッチした後、上面から見たＴＥＭ像である。セコエッチの条件は図２１の場合と同じである。８５０１に示す領域は凸部上に位置する半導体膜に相当し、８５０２に示す領域は凹部上に位置する部分に相当する。凸部８５０１の上部に位置する部分において見える白い部分８５０３は、セコエッチにより、半導体膜の粒界がエッチングされて広がっている部分を示しており、粒界が凸部８５０１の上部に選択的に形成されていることが明確になっている。
【００２１】
このことから本発明者らは、レーザー光の照射により一時的に半導体膜が溶融することで、絶縁膜の上部に位置していた半導体膜が凹部の底部方向に向かって体積移動し、そのため凸部の上に位置する半導体膜が薄くなり、応力に耐えられなくなったことが、凸部上に粒界が生じた要因の１つではないかと考えた。
【００２２】
また図２３（Ａ）〜（Ｆ）に、凹凸を有する絶縁膜上に形成された半導体膜にレーザー光を照射した際の、半導体膜における温度分布の経時変化のシミュレーション結果を示す。グラフで下側の凹凸で示すライン８００８が、酸化膜で形成した下地膜とシリコンとの境界を表している。また、上側のライン８００９がシリコンと空気層の境界であり、レーザー光がライン８００９で示されるシリコンの表面に向かって照射される。酸化膜厚、シリコン凸部の厚さは、ともに２００ｎｍで、凹凸間隔は１μｍとなっている。レーザー光照射の条件はガウシアンでピークエネルギー密度４５０００Ｗ／ｃｍ2で、σ＝７×１０-5ｓｅｃで設定した。
【００２３】
図２３（Ａ）がレーザー光の照射直後の温度分布を示しており、以下図２３（Ｂ）〜図２３（Ｆ）は、それぞれ2.5μsec後毎の温度分布を示している。
【００２４】
色が濃く示されている領域が、最も温度が高いと考えられる部分であり、図２３（Ａ）から図２３（Ｆ）へ状態が移行するにつれて、色の濃い部分が少なくなっているのがわかる。特に、ライン８００８と８００９の間に示されているシリコンの温度は、ライン８００８で示される下地膜表面の凹部上の方が、凸部上よりも、時間の経過と共に先に温度が低下しているのがわかる。
【００２５】
図２４に、凹凸を有する絶縁膜上に形成された半導体膜にレーザー光を照射した際の、半導体膜の位置による温度の経時変化のシミュレーション結果を示す。
【００２６】
図２４に示すグラフは、縦軸が半導体膜の温度（Ｋ）を示しており、横軸が時間（秒）を示している。実線は凸部上に位置する半導体膜の温度を示しており、破線が凹部上に位置する半導体膜の温度を示している。図２４のシミュレーションでは、１６００Ｋにおいて相転移にともない温度降下が一次停止しているが、相転移の後、破線で示した凹部上の半導体膜が、凸部上の半導体膜に比べて先に温度降下が開始されており、早く相転移しているのがわかる。
【００２７】
凹部の方が凸部よりも、半導体膜に接する面積あたりの、所定の範囲内における絶縁膜の体積が大きいため、熱容量が大きい。そのため、逃げた熱がこもりにくく、効率的に放熱が行われるからだと考えられる。よって、レーザー光の照射により半導体膜が溶融した後、該半導体膜内の熱が絶縁膜に放熱されて固化する過程において、凹部近傍の方が凸部近傍よりも早く結晶核が出来やすい。
【００２８】
そして時間の経過と共に、凹部近傍において生成された結晶核から、凸部上に向かって結晶成長が進む。そして隣り合う凹部近傍から進んだ結晶成長が、互いにその中間付近である凸部上においてぶつかり合うことが、凸部上に粒界が生じた要因の１つではないかと考えた。
【００２９】
いずれにしろ、このように結晶化された半導体膜は、凸部上において粒界が選択的に形成される一方、凹部（点線で示す領域）上には比較的粒界が形成されにくく、結晶性が優れている。
【００３０】
そこで本発明者らは、レーザー光で結晶化された半導体膜のうち、粒界の比較的少ない凹部上の半導体膜を、ＴＦＴのチャネル形成領域に用いることを考えた。
【００３１】
レーザー光は、連続発振であることが最も好ましいが、パルス発振のレーザー光を用いても良い。なおレーザー光の走査方向に対して垂直な方向における凸部の断面は、矩形を含む四角形が好ましく、または三角形であっても良い。
【００３２】
上記構成により、レーザー光の照射による結晶化の際、半導体膜の凸部上において粒界が選択的に形成される。凹部上の半導体膜は比較的粒界が形成されにくく、結晶性が優れているが、必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても絶縁膜の凸部上に位置する半導体膜に比較すると、その結晶粒は大きく、結晶性が比較的優れたものであると言える。よって、絶縁膜の形状を設計した段階で、半導体膜の粒界の形成される位置をある程度予測することができる。つまり本発明では粒界が形成される位置を選択的に定めることができるので、活性層、より望ましくはチャネル形成領域に粒界がなるべく含まれないように、活性層をレイアウトすることが可能になる。
【００３３】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
【００３４】
また、活性層の結晶性が高められることで、活性層の大きさを抑えても所望の値のオン電流を得ることができるので、回路全体の面積を抑えることができ、よって半導体装置の大きさを抑えることができる。
【００３５】
なお、上述した方法によって結晶化された半導体膜を、半導体装置の１つである集積回路に用いる場合、設計上の制約事項が生じる。以下にその制約事項を示す。
▲１▼ レーザー光の走査方向と、各ＴＦＴが有するチャネル形成領域のキャリアの移動方向（チャネル長方向）とを揃える。
▲２▼ レーザー光のエッジと各ＴＦＴの活性層とが重ならないようにする。
▲３▼ 下地膜の凹部に活性層或いはチャネル形成領域をレイアウトする。
【００３６】
上記３つの制約事項を取り込みつつ、集積回路のレイアウトの煩雑さを軽減させるために、本発明では以下の設計方法を用いて集積回路を作製する。
【００３７】
まず本発明では、集積回路を設計する際に、論理計算の段階において、集積回路を構成する種々の論理素子（以下、セルと呼ぶ）と、その個数を割り出しておく。
【００３８】
そして、各セル内のマスクのレイアウトを決める。このとき、全てのＴＦＴのチャネル長方向を、レーザー光の走査方向に揃えるために、全て同じ方向に揃えることが肝要である。さらに、各セルにおいて、ＴＦＴの活性層或いはチャネル形成領域が、下地膜の凹部上に位置する半導体膜を用いて形成されるようにする。チャネル長方向を揃えることで、セル内のＴＦＴの特性のバラツキを抑えることができる。また凹部上の半導体膜を用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
【００３９】
そして、既にレイアウトが決まっている種々のセルを所望の数だけ組み合わせ、各セル間の電気的な接続を定めることで、目的とする集積回路のレイアウトを完成させることができる。このとき、集積回路を構成する種々のセルを、下地膜の凹凸の長手方向或いはレーザー光の走査方向に沿って、ストライプ状に列を成すように配置する。以下本明細書では、一列に配置されたセル群をセル列と呼び、セルが連なっている方向をセル列方向と呼ぶ。つまり、下地膜の凹凸の長手方向及びレーザー光の走査方向と、セル列方向とを同じ方向に設定する。そしてさらに、各セル内のチャネル長方向が、下地膜の凹凸の長手方向、レーザー光の走査方向及びセル列方向と同じ方向になるように、各セルを配置することが重要である。
【００４０】
同じセル列に配置されている各セルは、セル列方向に対して垂直な方向における幅（以下、セル幅と呼ぶ）が、全て一定の範囲内に収まるようにする。同じセル列に配置されている全てのセルは、供給される電源の電圧を全て共通にしても良いし、共通にしなくとも良い。
【００４１】
そして該セル幅は、レーザー光の、走査方向に対して垂直な方向における幅よりも、小さくなるように設計することが肝要である。より厳密には、レーザー光が照射されている領域のうち、均一なエネルギー密度を有する領域の、走査方向に対して垂直な方向における幅が、該セル幅よりも小さくなるように設計する必要がある。
【００４２】
レーザー光のエッジ近傍は、中央付近に比べて一般的にエネルギー密度が低く、結晶化された半導体膜の結晶性が、中央付近と比較して劣っている。そのためレーザー光を走査する際に、後にＴＦＴのチャネル形成領域、より望ましくは活性層となる部分と、その軌跡のエッジとが重ならないようにするのが望ましい。セル幅を、レーザー光の均一なエネルギー密度を有する領域の、走査方向に対して垂直な方向における幅に収まるように設計することで、セル内及びセル間において、半導体膜の結晶性を均一にすることができ、ＴＦＴの特性のバラツキを抑えることができる。
【００４３】
なお、エネルギー密度が均一である領域の、走査方向に対して垂直な方向における幅が広ければ広いほど、セル幅を広く確保することができ、セル内に配置されるＴＦＴのレイアウト上の制約が少なくなり、設計上の煩雑さを回避することができる。そのためには、レーザー光の断面形状を、矩形または線形等にすることが望ましい。
【００４４】
そして、全てのセルのレイアウトを決めてから、各セル列間に、各セルどうしを電気的に接続するための配線をレイアウトする。半導体膜をレーザー光で結晶化するときに、配線がレイアウトされる領域と、レーザー光のエッジが重なっていても、該領域における半導体膜は後の工程において除去され、回路素子として用いないので、何ら問題はない。
【００４５】
上記構成により、レーザー光のエッジ（継ぎ目）と、セルとが、重ならないようにするのを容易に成し遂げることができ、レイアウトの煩雑さを回避することができる。また、セル列を含む領域のみレーザー光を照射すれば良いので、セル列が形成されていない領域にレーザー光を照射する必要がない。つまり、必要不可欠な部分を最低限結晶化できるようにレーザー光を走査するのが容易になるので、レーザー光照射にかかる時間を短縮化することができ、よって基板の処理速度を向上させることができる。
【００４６】
このように、レイアウトが既に決まっている各種のセルを、所望の数だけ組み合わせてセル列を形成し、各セルどうしの接続を決め、目的とする集積回路を形成することで、上記▲１▼〜▲３▼の制約事項を取り込みつつ、集積回路の設計上の煩雑さを軽減し、効率の良くレイアウトすることができる。
【００４７】
なお、スリットを介し、レーザー光のうちエネルギー密度の低い部分を遮蔽するようにしても良い。スリットを用いることで、比較的均一なエネルギー密度のレーザー光をセル列に照射することができ、結晶化を均一に行うことができる。またスリットを設けることで、セル幅によって部分的にレーザー光の幅を変えることができ、チャネル形成領域、さらにはＴＦＴの活性層のレイアウトにおける制約を小さくすることができる。なおレーザー光の幅とは、走査方向と垂直な方向におけるレーザー光の照射領域の長さを意味する。
【００４８】
また複数のレーザー発振装置から発振されたレーザー光を合成することで得られた１つのレーザー光を、レーザー結晶化に用いても良い。上記構成により、各レーザー光のエネルギー密度の弱い部分を補い合うことができ、容易に線状または矩形状のレーザー光を得ることができる。
【００４９】
また半導体膜を成膜した後、大気に曝さないように（例えば希ガス、窒素、酸素等の特定されたガス雰囲気または減圧雰囲気にする）レーザー光の照射を行い、半導体膜を結晶化させても良い。上記構成により、クリーンルーム内における分子レベルでの汚染物質、例えば空気の清浄度を高めるためのフィルター内に含まれるボロン等が、レーザー光による結晶化の際に半導体膜に混入するのを防ぐことができる。
【００５０】
また、可撓性を有する基板を用いて半導体装置を形成する場合、下地膜の凸部の長手方向と、湾曲させた基板の母線の方向とを一致させることで、基板の曲率を高めていったときに下地膜に生じる応力を、ある程度分散させることができる。
【００５１】
【発明の実施の形態】
次に、本発明の半導体表示装置の作製方法について説明する。
【００５２】
まず、図１（Ａ）に示すように、矩形またはストライプ形状の凸部１０１ａを有する下地膜１０１を基板上に形成する。図１（Ａ）のＡ−Ａ’における断面図が図１（Ｂ）に相当する。
【００５３】
基板（図示せず）は、後の工程の処理温度に耐えうる材質であれば良く、例えば石英基板、シリコン基板、バリウムホウケイ酸ガラスまたはアルミノホウケイ酸ガラスなどのガラス基板、金属基板またはステンレス基板の表面に絶縁膜を形成した基板を用いることができる。また、処理温度に耐えうる程度に耐熱性を有するプラスチック基板を用いてもよい。
【００５４】
下地膜１０１の材料は、後の工程における熱処理に耐え得る材料で、なおかつＴＦＴの特性に悪影響を与えうるアルカリ金属が、後に形成される半導体膜に混入するのを防ぐことができ、凹凸を形成することができる絶縁膜であれば良い。また、後の工程において凸部のみを除去する必要がある場合は、下地膜の凸部とその他の部分とを、エッチングの際に選択比の取れる材料で形成することが重要である。なお、この凹凸の形成の仕方については、後段において詳しく説明する。また、単一の層からなる絶縁膜ではなく２層以上の絶縁膜の積層構造であってもよい。
【００５５】
次に、下地膜１０１を覆うように、半導体膜１０２を形成する。半導体膜１０２は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により成膜することができる。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜、結晶質半導体膜であっても良い。また珪素だけではなくシリコンゲルマニウムを用いるようにしても良い。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。また、下地膜１０１を成膜した後、大気開放せずに連続的に成膜することで、半導体膜と下地膜との間に不純物が混入するのを防ぐことができる。
【００５６】
なお、凸部間の幅が大きすぎたり小さすぎたりすると、本発明の効果は得られない。また凸部の高さが高すぎると、後に形成される半導体膜が凸部のエッジ近傍において膜切れを起こす可能性が高くなる。また、低すぎても本発明の効果は得られない。凸部１０１ａの断面形状及びそのサイズついては、半導体膜の厚さと、レーザー光の照射条件との兼ね合いを考慮し、設計者が適宜設定することができる。凸部間の幅Ｗｓは０．０１μｍ〜２μｍ、より望ましくは０．１μｍ〜１μｍ程度にするのが好ましい。また、凸部の高さＷｈは０．０１μｍ〜３μｍ、より望ましくは０．１μｍ〜２μｍ程度にするのが好ましい。または凸部の高さを小さくし、Ｗｈを０．０１μｍ〜１μｍ、より望ましくは０．０５μｍ〜０．２μｍ程度にしても良い。
【００５７】
次に、図２（Ａ）に示すように、半導体膜１０２にレーザー光を照射する。なお、図２（Ｂ）は、図２（Ａ）の破線Ａ−Ａ’における断面図に相当する。
【００５８】
本実施の形態では、図２（Ａ）において矢印で示したように、走査方向を矩形状またはストライプ形状の凸部１０１ａの長手方向に揃えてレーザー光を照射する。レーザー光の照射により、半導体膜１０２は一次的に溶融し、図２（Ｂ）において示すように、凸部の上部から凹部に向かってその体積が移動する。そして表面が平坦化され、なおかつ結晶性が高められた半導体膜１０３が形成される。
【００５９】
本発明では公知のレーザーを用いることができる。レーザー光は連続発振であることが望ましいが、パルス発振であってもエネルギー密度や走査速度などの照射条件によって、ある程度本発明の効果を得ることができると考えられる。レーザーは、気体レーザーもしくは固体レーザーを用いることができる。気体レーザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレーザーなどがあり、固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザーなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザーが適用される。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【００６０】
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【００６１】
半導体膜１０３は、レーザー光の照射による体積移動により、下地膜１０１の凹部上において膜厚が厚くなり、逆に凸部１０１ａ上において膜厚が薄くなっている。そのため応力によって凸部１０１ａ上に粒界１０４が発生しやすく、逆に凹部上においては結晶性の良い状態が得られる。なお、凹部上において半導体膜１０３が必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても結晶粒が大きいので、結晶性は比較的優れている。
【００６２】
なお、半導体膜の結晶化に際し、レーザー光の照射の工程と、触媒を用いて半導体膜を結晶化させる工程とを組み合わせていても良い。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることができる。
【００６３】
次に、図３（Ａ）に示すように、半導体膜１０３の表面をエッチングしていき、下地膜１０１の凸部１０１ａの上面を露出させる。本実施の形態では、半導体膜のうち、ＴＦＴのソース領域またはドレイン領域となる部分はエッチングしないように、マスク１０５で覆ってエッチングを行なう。
【００６４】
図３（Ｂ）は、図３（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図３（Ｃ）は、図３（Ａ）の破線Ｂ−Ｂ’における断面図、図３（Ｄ）は、図３（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。上記工程により、凸部１０１ａの上面が露出することで、部分的に凹部上に分離されている半導体膜１０６が形成される。
【００６５】
この上面からの除去により、ＴＦＴのチャネル形成領域となる部分において、凸部１０１ａ上の粒界が存在する部分が除去され、凸部１０１ａ間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。
【００６６】
次に、図４（Ａ）に示すように半導体膜１０６をパターニングすることで、活性層となる島状の半導体膜１０７を形成する。なお、図４（Ｂ）は、図４（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図４（Ｃ）は、図４（Ａ）の破線Ｂ−Ｂ’における断面図、図４（Ｄ）は、図４（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。本実施の形態で形成されるＴＦＴは、所謂マルチチャネル型を有しており、チャネル形成領域の部分のみ分離したスリット状の島状の半導体膜１０７が形成される。具体的には、島状の半導体膜１０７のソース領域またはドレイン領域となる部分が、マスク１０５で覆われてエッチングされていない部分を用いており、凸部１０１ａ上に重なっている。さらに、互いに分離した複数のチャネル形成領域と、全ての複数のチャネル形成領域を間に挟んでいるソース領域及びドレイン領域とを有しており、全ての複数のチャネル形成領域が凸部１０１ａと重なっておらず、凹部上に存在している。なお、ソース領域またはドレイン領域となる部分はチャネル形成領域ほど半導体膜の結晶性によるＴＦＴの特性への影響が大きくない。そのため、ソース領域またはドレイン領域となる部分が、チャネル形成領域となる部分に比べて結晶性が芳しくなくても然程問題にはならない。
【００６７】
なお、本実施の形態ではマルチチャネル型のＴＦＴを示したが、本発明はこの構成に限定されず、チャネル形成領域を１つのみ有する単チャネル型のＴＦＴであっても良い。
【００６８】
凸部１０１ａのレイアウトは、ＴＦＴのチャネル形成領域のチャネル長、チャネル幅を考慮して定めるのが望ましい。
【００６９】
次に、図５（Ａ）に示すように、下地膜１０１の凸部１０１ａの一部を除去し、島状の半導体膜１０７のチャネル形成領域となる部分を露出する。なお、図５（Ｂ）は、図５（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図５（Ｃ）は、図５（Ａ）の破線Ｂ−Ｂ’における断面図、図５（Ｄ）は、図５（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。この凸部１０１ａの除去は、ドライエッチングでもウェットエッチングでも良く、凸部のみを除去できるように、下地膜の構成に適した方法を用いるのが望ましい。エッチングに際し、島状の半導体膜１０７の一部が除去されることもあり得るし、凸部の一部が残存することもあり得る。
【００７０】
なお、下地膜の凸部と、島状の半導体膜１０７とは、エッチングの際に選択比が取れる材料であることが重要である。例えば、下地膜を三つの下地膜で形成していて、窒化珪素からなる第１の下地膜上に矩形状の酸化珪素からなる第２の下地膜を形成し、第１及び第２の下地膜を覆うように、酸化珪素膜からなる第３の下地膜が形成されている場合、第２及び第３の下地膜を除去するために、ＣＨＦ3、ＣＦ3ガスを用いたドライエッチングか、またはフッ酸系のエッチャントを用いたウェットエッチングを用いるのが好ましい。ドライエッチングを用いた場合、島状の半導体膜の下に位置する下地膜が回り込みによりエッチングされることなく、なおかつ島状の半導体膜の側面をテーパー形状にすることができる。島状の半導体膜の側面がテーパー形状だと、後の工程において形成される絶縁膜やゲート電極が膜切れを起こすのを防ぐことができる。またウェットエッチングを用いた場合、島状の半導体膜の上面がエッチングされることなく下地膜の凸部を除去することができる。
【００７１】
凸部を除去した場合、マルチチャネル型のＴＦＴは、凹部上の結晶性の優れている部分のみをチャネル形成領域として用いることができ、なおかつチャネル形成領域のうち、ゲート絶縁膜を間に挟んでゲート電極と重なっている領域を広く取ることができるので、チャネル幅を長くすることができる。チャネル幅を長くすることでオン電流を確保しつつ、ＴＦＴを駆動させることで発生した熱を効率的に放熱することができる。
【００７２】
なお、本実施の形態では、下地膜の凸部のうち、島状の半導体膜１０７のソース領域又はドレイン領域となる部分に覆われている部分は、除去されずに残る。
【００７３】
上述した一連の工程によって得られた島状の半導体膜を、活性層として用い、ＴＦＴを作製する。互いに分離した複数のチャネル形成領域を有するＴＦＴの作製工程及びその具体的な構造は様々である。代表的には、島状の半導体膜に不純物を添加し、ソース領域とドレイン領域を形成する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とが行われる。
【００７４】
なお、本実施の形態ではレーザー光で結晶化した半導体膜の表面を、凸部が露出する程度に除去する工程の後に、パターニングにより島状の半導体膜を形成する工程を行なっているが、本発明はこの構成に限定されない。パターニングにより島状の半導体膜を形成する工程の後に、凸部が露出する程度に島状の半導体膜の表面を除去する工程を行なっても良い。また、半導体膜をパターニングしてからレーザーで結晶化するようにしても良い。
【００７５】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層またはチャネル形成領域として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、ＴＦＴの特性のバラツキを抑えることができる。
【００７６】
そして、ＴＦＴを作製した後、目的とする回路の仕様に合わせて、各ＴＦＴのゲート電極、ソース領域、ドレイン領域を、配線で電気的に接続し、セルを形成する。図６に、上記ＴＦＴを用いてセルの１つであるインバーターを作製した例について説明する。
【００７７】
図６（Ａ）に、図５に示した島状の半導体膜１０７を用いて形成されたインバーターの上面図を示す。なお、図６（Ｂ）は、図６（Ａ）の破線Ａ−Ａ’における断面図に相当する。また図６（Ｃ）は、図６（Ａ）の破線Ｂ−Ｂ’における断面図、図６（Ｄ）は、図６（Ａ）の破線Ｃ−Ｃ’における断面図に相当する。
【００７８】
本実施の形態では、上述した一連の作製方法を用いて形成された島状の半導体膜１０７を用いて、ｐチャネル型ＴＦＴ１１０、ｎチャネル型ＴＦＴ１１１を形成する。これらのＴＦＴ１１０、１１１はそれぞれ、島状の半導体膜１０７に不純物を添加することで得られる活性層１１３、１１２と、ゲート絶縁膜１１４と、ゲート電極１１５とを少なくとも有している。そして各活性層１１３、１１２には、チャネル形成領域１１６と、該チャネル形成領域１１６を挟んでいるソース領域とドレイン領域１１７とが少なくとも設けられている。
【００７９】
なお、ソース領域またはドレイン領域となる不純物領域と、チャネル形成領域との間にＬＤＤ領域やオフセット領域を有していてもよい。
【００８０】
各ＴＦＴは、チャネル形成領域が凹部上にのみ存在してる。そして、配線１２０〜１２３によって、各ＴＦＴのソース領域、ドレイン領域またはゲート電極が接続されることで、インバーターを形成することができる。具体的には、ｎチャネル型ＴＦＴ１１１のソース領域に接続された配線１２２に電圧Ｖｓｓが印加されており、ｐチャネル型ＴＦＴ１１０のソース領域に接続された配線１２１に電圧Ｖｄｄが印加されている。ただし、Ｖｓｓ＜Ｖｄｄである。そして、ゲート電極１１５に入力された信号に同期して、該信号の逆の極性の電圧を有する信号が、ｐチャネル型ＴＦＴ１１０のドレイン領域及びｎチャネル型ＴＦＴ１１１のドレイン領域に接続された配線１２２を介して配線１２３から出力される。
【００８１】
なお、本明細書において電圧とは、特に記載のない限り、グラウンドの電位との電位差を意味する。
【００８２】
なお、本発明で用いるセルは、上記回路に限定されないことは言うまでもない。また、セル内の配線１２０〜１２３が形成される層は、図５に示した構成に限定されない。セル内の各ＴＦＴを接続する配線が形成される層は、設計者が適宜設定することが可能である。ただし、同じセル列内の全てのセルは、同じ電源電圧が供給されていることが重要であるため、共通の電源電圧を供給するための配線、図６では、配線１２０、１２１を、同じセル列内の全てのセルで共有する。
【００８３】
なお、上記工程において、レーザー光の照射後または結晶化後の半導体膜を下地膜の凸部が露出する程度にエッチングした後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
【００８４】
また、本実施の形態では、凸部を除去する例について説明したが、凸部をエッチングせずに残しても良い。
【００８５】
また、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法を用いて半導体膜を結晶化した後、レーザー光を用いてより結晶性が高められるように結晶化させても良い。また、膜厚方向において完全に溶解しないような低いエネルギーのレーザー光を半導体膜に照射して結晶化した後、膜厚方向において完全に溶解するような高いエネルギーのレーザー光を照射するようにしても良い。
【００８６】
次に、各セルの構造と、セル列の配置について説明する。
【００８７】
本発明で用いるセルは、その一例を図６に示したが、レーザー光の走査方向と、セル内の全てのＴＦＴのチャネル長方向とが一致していることが肝要である。
【００８８】
図７に本発明で用いるセルのブロック図を示す。本発明で用いるセル１３０は、各種の信号（Ｉｎ１〜Ｉｎｋ）が入力される配線と、信号（Ｏｕｔ）が出力される配線とを有している。さらに、セル１３０は電源電圧Ｖｄｄ、Ｖｓｓが供給される配線を有している。なお、図７においてセル１３０は、出力Ｏｕｔ用の配線を１本有しているが、出力用の配線を複数本有していても良い。また図７に示したセル１３０は、電源電圧としてＶｄｄ、Ｖｓｓをそれぞれ供給する配線２本を有している例を示しているが、電源電圧を供給するための配線はこの数に限定されない。電源電圧を供給する配線の数、及び供給する電源電圧の高さは、セルの種類によって異なっていても良い。しかし、同じセル列内に含まれるセルは、全て同じ電源電圧が供給される配線を有していることが望ましい。
【００８９】
セル１３０内の破線１３１で示す領域に、ＴＦＴやその他の素子に用いられる島状の半導体膜がレイアウトされている。同一セル内の全ての島状の半導体膜は、後にＴＦＴとして完成したときに、そのチャネル長方向と、レーザー光の走査方向とが必ず一致している必要がある。
【００９０】
また、レーザー光の走査方向及びチャネル長方向に対し、垂直の方向におけるセル１３０の幅（セル幅：Ｈｃ）は、レーザー光の幅に収まるサイズにする。なおセル幅Ｈｃは、図７では電源電圧Ｖｄｄ、Ｖｓｓを供給する配線がレイアウトされている領域まで含めて定義しているが、必ずしも含めて設計する必要はない。セル幅Ｈｃは、レーザー光のエッジが、後に島状の半導体膜となる部分と重ならないようにするための目安であり、最低限島状の半導体膜となる部分がセル内に含まれるように定義しておけば良い。
【００９１】
セル幅は、典型的には１００μｍ程度であり、好ましくは３０〜２００μｍ程度であるが、サブミクロン単位での微細加工が可能になった場合は、セル幅がより小さくなる可能性はある。またレーザー光の幅が大きい場合は、セル幅をより大きくすることも可能である。
【００９２】
なお、図７では示していないが、下地膜の凸部の長手方向と、レーザー光の走査方向及びセル内のＴＦＴのチャネル長方向とは、一致している。
【００９３】
そして各セルを、レーザー光の走査方向とセル内のチャネル長方向とが一致するように、レーザー光の走査方向に沿って、ストライプ状に列を成すように配置する。図８（Ａ）に、セルをセル列ごとにレイアウトした様子を示す。図８（Ａ）では、複数のセル１３０をセル列方向に沿って列をなすようにレイアウトされている。なお図８（Ａ）では、レイアウトされている全てのセル列１〜ｈにおいて、共通の電源電圧Ｖｄｄ、Ｖｓｓが供給されているが、本発明はこの構成に限定されない。
【００９４】
また同じセル列内に、必ずしも同じ種類のセルをレイアウトする必要はなく、セル幅が一定の範囲、より厳密に言うとレーザー光の幅に収まる範囲であるセルであれば良い。
【００９５】
そして各セル列間には、各セルの電気的な接続をするための配線がレイアウトされている。具体的には各セルへ信号（Ｉｎ１〜Ｉｎｋ）が入力される配線や、各セルからの信号（Ｏｕｔ）が出力配線が行き来している。
【００９６】
このセル間を電気的に接続する配線のレイアウトは、セル列内に含まれるセルの配置順序や、各セル列の配置される位置によっても変わってくる。これらは設計者が適宜設定することができる。配線抵抗や、配線を形成する層の数を考慮に入れ、配線のレイアウトと、セル及びセル列のレイアウトとが共に最適になるように、シミュレーション等により設計することが肝要である。
【００９７】
なおセル列間の間隔は、配線のレイアウトを考慮に入れるだけではなく、レーザー光の幅も考慮する必要がある。図８（Ｂ）を用いて、セル列の間隔とレーザ光の幅の関係について説明する。なお、図８（Ｂ）に、複数のセル列がレイアウトされている基板に対して、レーザー光を走査している様子を示しているが、実際にはレーザー光を照射している時点ではセルは完成しておらず、図８（Ｂ）では、後の工程においてセルとなる領域を便宜的に示している。
【００９８】
レーザー光は、そのエッジがセル列と重ならないように走査することが肝要である。よってレーザー光の幅をＨｂとすると、セル幅Ｈｃはレーザー光の幅Ｈｂに収まる範囲であることが重要である。さらに１つのセル列に対してレーザー光を走査しているときに、隣接するセル列に、レーザー光のエッジが重なることのないように配慮する必要がある。よって、レーザー光のエッジが、必ずセル列間に存在するように、セル列間の幅をレーザー光の幅Ｈｂに合わせて設計する必要がある。
【００９９】
次に、基板全体のレーザー光の走査方向について説明する。図９（Ａ）に、本発明の設計方法または作製方法を用いて作製された集積回路の一例である、マイクロプロセッサ３２００の構成を示す。マイクロプロセッサ３２００はさまざまな回路で構成されている。図９（Ａ）では、ＣＰＵコア３２０１、フラッシュメモリ３２０４、クロックコントローラ３２０３、キャッシュメモリ３２０２、キャッシュコントローラ３２０５、シリアルインターフェース３２０６、Ｉ／Ｏポート３２０７等から構成される。勿論、図９（Ａ）に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１００】
各回路には、それぞれ複数のセル列が配置されており、全てレーザー光の走査方向と、セル列の方向とが、一致するようにレイアウトされている。各回路が有するセルの種類は様々であり、各回路にレイアウトされているセル列は、必ずしも同じセル幅を有しているとは限らない。しかし、全ての回路において、セル列のセル幅が、レーザー光の幅以下に収められていて、なおかつ、レーザー光の経路に合わせて、レーザー光のエッジが各回路のセル列と重ならないように、各回路においてセル列を配置する必要がある。
【０１０１】
図９（Ｂ）に、図９（Ａ）に示したマイクロプロセッサ３２００が形成されている基板に対する、レーザー光の走査経路を示す。実線で示す矢印が、レーザー光の走査経路であり、該経路に従って、各回路のセル列が、レーザー光のエッジに重ならないようにレイアウトされている。
【０１０２】
なお図９（Ｂ）では、基板に対して、単一の方向にレーザー光を走査している例について示したが、本発明はこの構成に限定されない。例えば基板上に形成されている回路ごとにレーザー光の走査方向を変えるようにしても良い。その場合においても、必ず各回路においてレーザー光の走査方向と、セル列方向とを一致させる必要がある。
【０１０３】
また、図９（Ａ）では、各回路が有するセル列が、互いに独立している例を示しているが、本発明はこの構成に限定されない。複数の回路で１つのセル列を共有していても良い。
【０１０４】
本発明では上述したように、セル内において、レーザー光の走査方向と、各ＴＦＴが有するチャネル長方向とを揃え、下地膜の凹部上の半導体膜を活性層或いはチャネル形成領域として用いるように、セルの種類ごとにレイアウトを決めておき、各種のセルを所望の数だけセル列方向に列を成すよう配置する。そして、セル列間の間隔をレーザー光の幅に合わせて設定する。上記構成により、半導体装置、特に集積回路を設計する上での制約事項を取り込みつつ、レイアウトの煩雑さを軽減させることができる。
【０１０５】
本発明の作製方法で、マイクロプロセッサの他に、例えばＬＳＩを用いたＣＰＵ、各種ロジック回路の記憶素子（例えばＳＲＡＭ）、カウンタ回路、分周回路、半導体表示装置の駆動回路等を形成することができる。本発明は、様々な半導体装置に適用させることが可能である。
【０１０６】
【実施例】
以下、本発明の実施例について説明する。
【０１０７】
（実施例１）
本実施例では、島状の半導体膜全体が、凹部にのみ存在するようにする例について説明する。
【０１０８】
まず、実施の形態の図２に示した状態まで作製する。
【０１０９】
次に、半導体膜１０３の表面全体をエッチングしていき、下地膜１０１の凸部１０１ａの上面を露出させる。上記工程により、下地膜１０１の凹部にのみ存在する半導体膜が形成される。半導体膜１０３の上面からの除去は、どのような方法を用いて行っても良く、例えばエッチングにより行っても良いし、ＣＭＰ法により行っても良い。
【０１１０】
この上面からの除去により、凸部１０１ａ上の粒界が存在する部分が除去され、凸部１０１ａ間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。
【０１１１】
次に、図１０（Ａ）に示すように、表面をエッチングされた半導体膜をパターニングすることで、活性層となる島状の半導体膜１７２を形成する。なお、図１０（Ｂ）は、図１０（Ａ）の破線Ａ−Ａ’における断面図に相当する。島状の半導体膜１７２は、凹部上にのみ存在しており、その一部が凸部１０１ａと接している。凸部１０１ａは、ＴＦＴのチャネル長、チャネル幅を考慮して、そのレイアウトを定めるのが望ましい。なお、ソース領域またはドレイン領域となる部分をも凹部上に存在する半導体膜で形成することで、ソース領域とドレイン領域の抵抗を下げることができる。
【０１１２】
この島状の半導体膜１７２を用いて、ＴＦＴを作製することができる。
【０１１３】
なお、平坦な下地膜上に島状の半導体膜を形成し、該島状の半導体膜の上に形成された絶縁膜にコンタクトホールを形成する際に、コンタクトホールのマスクがずれると、島状の半導体膜の下に位置する下地膜がエッチングされて、該島状の半導体膜に接するように形成された電極が断切れを起こすことがある。本発明では島状の半導体膜の、特にソース領域とドレイン領域となる部分が、凸部と接するようにすることで、島状の半導体膜の下に位置する下地膜の代わりに、凸部の一部がエッチングされるので、ソース領域またはドレイン領域に接する配線の断切れを防ぐことができる。よって、配線を形成する際のデザインルールが緩くなり、さらに島状の半導体膜と配線との接続部における抵抗を下げることができる。
【０１１４】
なお、図１０に示した状態から、凸部１０１ａを除去しても良い。図１１（Ａ）、図１０に示した状態から凸部１０１ａを除去した様子を示す。なお図１１（Ｂ）は、図１１（Ａ）の破線Ａ−Ａ’における断面図に相当する。凸部１０１ａを除去することで、後に表面を平坦化させるための絶縁膜の厚さを薄くすることができ、また平坦化用の絶縁膜の厚さが足りなくとも、平坦化用の絶縁膜状に形成される配線や画素電極が凹凸によってうねったり、断切れを起こしたりするのを防ぐことができる。
【０１１５】
（実施例２）
本実施例では、凹凸を有する下地膜の形成の仕方について説明する。なお本実施例で示す下地膜はほんの一例であり、本発明で用いられる下地膜は、本実施例で示す構成に限定されない。
【０１１６】
まず、図１２（Ａ）に示すように、基板２５０上に絶縁膜からなる第１の下地膜２５１を成膜する。第１の下地膜２５１は本実施例では酸化窒化珪素を用いるがこれに限定されず、第２の下地膜とエッチングにおける選択比が大きい絶縁膜であれば良い。本実施例では第１の下地膜２５１をＣＶＤ装置でＳｉＨ4とＮ2Ｏを用いて５０〜２００nmの厚さになるように形成した。なお第１の下地膜は単層であっても、複数の絶縁膜を積層した構造であってもよい。
【０１１７】
次に、図１２（Ｂ）に示すように、第１の下地膜２５１に接するように絶縁膜からなる第２の下地膜２５２を形成する。第２の下地膜２５２は後の工程においてパターニングし、凹凸を形成したときに、その後に成膜される半導体膜の表面に凹凸が現れる程度の膜厚にする必要がある。本実施例では第２の下地膜２５２として、プラズマＣＶＤ法を用いて３０ｎｍ〜３００ｎｍの酸化珪素を形成する。
【０１１８】
次に、図１２（Ｃ）に示すようにマスク２５３を形成し、第２の下地膜２５２をエッチングする。なお本実施例では、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）をエッチャントとし、２０℃においてウエットエッチングを行う。このエッチングにより、矩形状の凸部２５４が形成される。本明細書では、第１の下地膜２５１と凸部２５４とを合わせて１つの下地膜とみなす。
【０１１９】
なお、第１の下地膜２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素を用い、第２の下地膜２５２として酸化珪素膜を用いる場合、ＲＦスパッタ法を用いて第２の下地膜２５２をパターニングすることが望ましい。第１の下地膜２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素は熱伝導度が高いので、発生した熱をすばやく拡散することができ、ＴＦＴの劣化を防ぐことができる。
【０１２０】
次に、第１の下地膜２５１と凸部２５３を覆うように半導体膜を形成する。本実施例では凸部の厚さが３０ｎｍ〜３００ｎｍであるので、半導体膜の膜厚を５０〜２００ｎｍとするのが望ましく、ここでは６０ｎｍとする。なお、半導体膜と下地膜との間に不純物が混入すると、半導体膜の結晶性に悪影響を与え、作製するＴＦＴの特性バラツキやしきい値電圧の変動を増大させる可能性があるため、下地膜と半導体膜とは連続して成膜するのが望ましい。そこで本実施例では、第１の下地膜２５１と凸部２５３とからなる下地膜を形成した後は、酸化珪素膜２５５を薄く該下地膜上に成膜し、その後大気にさらさないように連続して半導体膜２５６を成膜する。酸化珪素膜の厚さは設計者が適宜設定することができるが、本実施例では５ｎｍ〜３０ｎｍ程度とした。
【０１２１】
次に、図１２とは異なる下地膜の形成の仕方について説明する。まず図１３（Ａ）に示すように基板２６０上に絶縁膜からなる第１の下地膜を形成する。第１の下地膜は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで形成する。
【０１２２】
酸化珪素膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。酸化窒化珪素膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化珪素膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化珪素膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化珪素膜を適用しても良い。窒化珪素膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０１２３】
第１の下地膜は２０〜２００nm（好ましくは３０〜６０nm）の厚さに基板の全面に形成した後、図１３（Ｂ）に示すように、フォトリソグラフィーの技術を用いマスク２６２を形成する。そして、エッチングにより不要な部分を除去して、矩形状の凸部２６３を形成する。第１の下地膜２６１に対してはフッ素系のガスを用いたドライエッチング法を用いても良いし、フッ素系の水溶液を用いたウエットエッチング法を用いても良い。後者の方法を選択する場合には、例えば、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）でエッチングすると良い。
【０１２４】
次いで、凸部２６３及び基板２６０を覆うように、絶縁膜からなる第２の下地膜２６４を形成する。この層は第１の下地膜２６１と同様に酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで５０〜３００nm（好ましくは１００〜２００nm）の厚さに形成する。
【０１２５】
上記作製工程によって、凸部２６３及び第２の下地膜２６４からなる下地膜が形成される。なお、第２の下地膜２６４を形成した後、大気に曝さないように連続して半導体膜を成膜するようにすることで、半導体膜と下地膜の間に大気中の不純物が混入するのを防ぐことができる。
【０１２６】
本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０１２７】
（実施例３）
本発明の作製方法を用いて形成されたＴＦＴは、半導体表示装置の駆動回路及び半導体表示装置が有するその他の回路に用いることができる。本実施例では、本発明の作製方法を用いて形成されたＴＦＴを用いた、コントローラの構成について説明する。なお、本実施例では半導体表示装置の１つである、ＯＬＥＤ（Organic Light Emitting Device）を用いた発光装置のコントローラの構成について説明するが、本発明はこれに限定されず、液晶表示装置のコントローラであっても良いし、その他の半導体表示装置のコントローラであっても良い。また、コントローラ以外の駆動回路であっても良いし、表示装置以外の半導体装置であっても良い。
【０１２８】
図１４に本実施例のコントローラの構成を示す。コントローラは、インターフェース（I/F）６５０と、パネルリンクレシーバー（Panel Link Receiver）６５１と、位相ロックドループ（PLL：Phase Locked Loop）６５２と、信号変換部（FPGA：Field Programmable Logic Device）６５３と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）６５４、６５５と、ＲＯＭ（Read Only Memory）６５７と、電圧調整回路６５８と、電源６５９とを有している。なお本実施例ではＳＤＲＡＭを用いているが、ＳＤＲＡＭの代わりに、高速のデータの書き込みや読み出しが可能であるならば、ＤＲＡＭ（Dynamic Random Access Memory）や、ＳＲＡＭ（Static Random Access Memory）も用いることが可能である。
【０１２９】
インターフェース６５０を介して半導体表示装置に入力されたデジタルビデオ信号は、パネルリンクレシーバー６５１においてパラレル−シリアル変換されてＲ、Ｇ、Ｂの各色に対応するデジタルビデオ信号として信号変換部６５３に入力される。
【０１３０】
またインターフェース６５０を介して半導体表示装置に入力された各種信号をもとに、パネルリンクレシーバー６５１においてＨｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）が生成され、信号変換部６５３に入力される
【０１３１】
位相ロックドループ６５２では、半導体表示装置に入力される各種信号の周波数と、信号変換部６５３の動作周波数の位相とを合わせる機能を有している。信号変換部６５３の動作周波数は半導体表示装置に入力される各種信号の周波数と必ずしも同じではないが、互いに同期するように信号変換部６５３の動作周波数を位相ロックドループ６５２において調整する。
【０１３２】
ＲＯＭ６５７は、信号変換部６５３の動作を制御するプログラムが記憶されており、信号変換部６５３はこのプログラムに従って動作する。
【０１３３】
信号変換部６５３に入力されたデジタルビデオ信号は、一旦ＳＤＲＡＭ６５４、６５５に書き込まれ、保持される。信号変換部６５３では、ＳＤＲＡＭ６５４に保持されている全ビットのデジタルビデオ信号のうち、全画素に対応するデジタルビデオ信号を１ビット分づつ読み出し、信号線駆動回路に入力する。
【０１３４】
また信号変換部６５３では、各ビットに対応する、ＯＬＥＤの発光期間の長さに関する情報を走査線駆動回路に入力する。
【０１３５】
また電圧調整回路６５８は各画素のＯＬＥＤの陽極と陰極の間の電圧を、信号変換部６５３から入力される信号に同期して調整する。電源６５９は一定の高さの電圧を、電圧調整回路６５８、信号線駆動回路６６０、走査線駆動回路６６１及び画素部６６２に供給している。
【０１３６】
コントローラが有する種々の回路のうち、ＴＦＴを用いて作製することができる回路、例えばＣＰＵ、メモリ、各種プロセッサ等に、本発明を用いることが可能である。
【０１３７】
本発明において用いられる駆動回路及びコントローラは、本実施例で示した構成に限定されない。本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１３８】
（実施例４）
本実施例では、本発明の半導体装置の設計方法の流れについて説明する。
【０１３９】
図１５に、半導体装置の設計方法の流れを示すフローチャートを示す。図１５に示すように、まず目的とする半導体装置を論理計算レベルで設計する。このとき、目的とする半導体装置に用いる各種の論理素子（セル）や、その数、セルどうしの接続関係を把握することができる。
【０１４０】
ここで、論理計算レベルでのシミュレーションを行ない、回路が目的の動作をすることができるかどうかを確認しておいても良い。動作が確認できなければ、論理計算レベルでの設計を再び行なう。
【０１４１】
次に、各セルのマスクの設計を行なう。なお、セルは、入力条件とそれに対応した出力値が一定の素子であるならば、どのような素子であっても良い。
【０１４２】
セル内のマスク設計の際に重要なのは、レーザー光の走査方向と、全てのＴＦＴのチャネル長方向とを一致させることと、セル幅がレーザー光の幅以内に納まるようにすることである。
【０１４３】
各セルのマスクを設計したら、各種類のセルを所望の数だけ組み合わせて半導体装置のレイアウトを決める。このとき、各セルは、レーザー光の走査方向に沿って、列を成すように配置する。セル列方向と、各セル内のチャネル長方向は、必ず一致している。そしてレーザー光の幅を考慮し、レーザー光のエッジが各セル列に重ならないように、セル列の間隔を決める。
【０１４４】
そして、また、各セルどうしを接続するための配線のレイアウトも行なう。配線のレイアウトは、セル列内に含まれるセルの配置順序や、各セル列の配置される位置によっても変わってくる。これらは設計者が適宜設定することができる。配線抵抗や、配線を形成する層の数を考慮に入れ、配線のレイアウトと、セル及びセル列のレイアウトとが共に最適になるように、シミュレーション等により設計することが肝要である。
【０１４５】
半導体装置のレイアウトが決まったら、再びシミュレーションを行ない、動作を確認する。このとき目的とする動作が行なわれないようなら、各セルのマスクの設計、セルの配置及びセル間の配線のレイアウトの設計を再び行なう。場合によっては、論理計算レベルまで戻って設計をやり直すこともできる。
【０１４６】
上記シミュレーションにより動作を確認することができたら、設計は完了である。本発明の設計方法により、本発明の作製方法に伴う設計上の制約事項を取りこみつつ、設計上の煩雑さを軽減させることができる。
【０１４７】
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１４８】
（実施例５）
本実施例では、本発明の設計方法で用いられる各種のセルの構成について説明する。
【０１４９】
図１６に、図６に示したインバータのセルとは異なる構成を有する、インバータのセルの構成を示す。図１６（Ａ）は本実施例のインバータセルの上面図であり、図１６（Ｂ）はその等価回路図である。５０１はｐチャネル型ＴＦＴであり、５０２はｎチャネル型ＴＦＴである。ｐチャネル型ＴＦＴ５０１とｎチャネル型ＴＦＴ５０２がそれぞれ有する島状の半導体膜５０３、５０４は、レーザー光の走査方向とチャネル長方向が一致している。
【０１５０】
そして図１６（Ａ）に示すセルは、電源電圧Ｖｄｄ、Ｖｓｓが供給される配線を、同じセル列に含まれる他のセルと共有している。そしてセル幅Ｈｃは、レーザー光の幅よりも小さい。
【０１５１】
図１６（Ａ）に示したインバータは、図６（Ａ）と異なり、島状の半導体膜５０３、５０４が凸部５０５間にのみ存在している。図１６（Ａ）では、ｐチャネル型ＴＦＴ５０１とｎチャネル型ＴＦＴ５０２とで、オン電流のバランスを取るために、チャネル幅を変えており、それに合わせて凹部の幅も変えている。
【０１５２】
図１６（Ａ）では、ＴＦＴの活性層全体が凹部にのみ存在している例について示したが、本発明はこれに限定されない。マルチチャネル型のＴＦＴを用いていても良いし、凸部を除去した状態であっても良い。
【０１５３】
次に、２入力ＮＯＲのセルの構成について説明する。図１７（Ａ）に２入力ＮＯＲのセルの上面図を示す。図１７（Ｂ）に、図１７（Ａ）に示した２入力ＮＯＲの等価回路図を示す。
【０１５４】
図１７（Ａ）では、２つのｐチャネル型ＴＦＴ５１１、５１２と、２つのｎチャネル型ＴＦＴ５１３、５１４とが形成されている。各ＴＦＴ５１１〜５１４がそれぞれ有する島状の半導体膜５１５〜５１８は、レーザー光の走査方向とチャネル長方向が一致している。
【０１５５】
そして図１７（Ａ）に示すセルは、電源電圧Ｖｄｄ、Ｖｓｓが供給される配線を、同じセル列に含まれる他のセルと共有している。そしてセル幅Ｈｃは、レーザー光の幅よりも小さい。
【０１５６】
図１７（Ａ）では、凸部を除去した場合について示しているが、本発明はこれに限定されない。マルチチャネル型のＴＦＴを用いていても良いし、凸部が残存した状態であっても良い。
【０１５７】
なお、本発明のセルはインバータと２入力ＮＯＲに限定されるものではなく、他の各種の論理素子を用いることができる。
【０１５８】
本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１５９】
（実施例６）
本発明を用いて作製されるＴＦＴを搭載した半導体表示装置は、様々な電子機器への適用が可能である。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それら電子機器の具体例を図１４に示す。
【０１６０】
図１８（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２００３やその他の信号処理回路に用いることで、本発明の表示装置が完成する。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１６１】
図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２１０２やその他の信号処理回路に用いることで、本発明のデジタルスチルカメラが完成する。
【０１６２】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２２０３やその他の信号処理回路に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０１６３】
図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２３０２やその他の信号処理回路に用いることで、本発明のモバイルコンピュータが完成する。
【０１６４】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部Ａ２４０３、Ｂ、２４０４やその他の信号処理回路に用いることで、本発明の画像再生装置が完成する。
【０１６５】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２５０２やその他の信号処理回路に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０１６６】
図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２６０２やその他の信号処理回路に用いることで、本発明のビデオカメラが完成する。
【０１６７】
ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の作製方法により作製された、表示装置の駆動回路や、ＣＰＵ、画像処理回路等の各種論理回路を、表示部２７０３やその他の信号処理回路に用いることで、本発明の携帯電話が完成する。
【０１６８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は実施例１〜５に示したいずれの構成とも組み合わせて実施することが可能である。
【０１６９】
（実施例７）
本実施例では、セルを用いて作製された半導体装置のマスク図面について説明する。
【０１７０】
図２５（Ａ）に、多数のセルが配列しているマスク図面を示す。本発明では、マスク図面は、セルが配列しているセル列３１０と、セル間の電気的な接続をするための配線が配置されている領域とに分類される。図２５（Ａ）の破線で囲んだ領域に示したセル３００の拡大図を、図２５（Ｂ）に示す。また図２５（Ｃ）に、図２５（Ｂ）に示したセル３００の等価回路図を示す。
【０１７１】
セル３００は、１つのインバータ３０１とＮＡＮＤ３０２とを有しており、ＮＡＮＤ３０２は入力が３つ（ＩＮ１、ＩＮ２、ＩＮ３）であり、出力が１つ（ＯＵＴ）である。そして、ＩＮ１のみがインバータ３０１で反転している。
【０１７２】
３０２ａはＮＡＮＤ３０２が有する３つのｎチャネル型ＴＦＴに相当し、３０２ｂは同じくＮＡＮＤ３０２が有する３つのｐチャネル型ＴＦＴに相当する。また３０１ａはインバータ３０１が有するｎチャネル型ＴＦＴに相当し、３０１ｂは同じくインバータ３０１が有するｐチャネル型ＴＦＴに相当する。
【０１７３】
（実施例８）
本実施例では、凹凸を有する下地膜を利用して形成されたＴＦＴを、下地膜ごとプラスチック基板上に転写する作製方法について、図２６を用いて説明する。なお本実施例では、半導体素子としてＴＦＴを例に挙げて説明するが、半導体装置に含まれる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【０１７４】
まずＴＦＴ７０５の作製工程における熱処理に、耐え得るような耐熱性を有する第１の基板７０１を用意する。そして該第１の基板７０１上に金属膜７０２を成膜し、該金属膜７０２の表面を酸化することで数ｎｍの極薄い金属酸化膜７０３を成膜する。ここでは金属膜７０２にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
【０１７５】
次に該金属酸化膜７０３上に凹凸を有する下地膜７０４、半導体膜を順に積層するように成膜する。下地膜７０４は１層で構成されていても、２層以上の複数の層で構成されていても良い。
【０１７６】
次に該半導体膜をレーザ光で結晶化し、パターニングすることで島状の半導体膜を形成する。このときチャネル形成領域となる部分のみ、表面をエッチングするようにしても良いし、また結晶化後に下地膜７０４の凸部をエッチングで除去するようにしても良い。
【０１７７】
そして該島状の半導体膜を用いて、ＴＦＴ７０５を作製する。なお図２６（Ａ）は、チャネル長方向に対して垂直な方向における、ＴＦＴ７０５のチャネル形成領域７０６を含む断面図に相当する。ＴＦＴ７０５のチャネル形成領域７０６は、下地膜７０４の凸部間に存在している。そしてＴＦＴ７０５を各種層間絶縁膜７０８で覆う。
【０１７８】
そして層間絶縁膜７０８を覆うように保護層７０７を形成する。保護層７０７は、後に第２の基板を貼り合わせたり剥離したりする際に、ＴＦＴ７０５の表面を保護する機能を有しており、第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層７０７を形成することができる（図２６（Ａ））。
【０１７９】
次に、後の剥離を行ない易くするために、金属酸化膜７０３を結晶化させる。結晶化により、金属酸化膜７０３が粒界において割れやすくなり、脆性を高めることができる。本実施例では、４２０℃〜５５０℃、０．５〜５時間程度加熱処理を行ない、結晶化を行なった。なお、金属酸化膜を結晶化するための加熱処理は、第３の基板を貼り合わせる前であってもよいし、第２の基板を貼り合わせる前であってもよい。或いは、半導体素子を形成する工程において行なわれる熱処理が、この金属酸化膜の結晶化の工程を兼ねていても良い。
【０１８０】
次に、金属酸化膜７０３と下地膜７０４の間の密着性、または金属酸化膜７０３と金属膜７０２の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行う。具体的には、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜７０３の層内または界面近傍の一部に損傷を与える。このように、剥離を行う前に、剥離が開始されるきっかけとなるような、密着性の低下した部分を形成することで、後の剥離工程における不良を低減させることができ、歩留まり向上につながる。
【０１８１】
次いで、両面テープ７０９を用い、保護層７０７に第２の基板７１０を貼り付け、さらに両面テープ７１１を用い、第１の基板７０１に第３の基板７１２を貼り付ける（図２６（Ｂ））。なお両面テープではなく接着剤を用いてもよい。例えば紫外線によって剥離する接着剤を用いることで、第２の基板剥離の際に半導体素子にかかる負担を軽減させることができる。第３の基板７１２を貼り付けることで、後の剥離工程で第１の基板７０１が破損するのを防ぐことができる。第２の基板７１０および第３の基板７１２としては、第１の基板７０１よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【０１８２】
次いで、金属膜７０２と下地膜７０４とを物理的に引き剥がす（図２６（Ｃ））。引き剥がしは、先の工程において、金属酸化膜７０３の金属膜７０２または下地膜７０４に対する密着性が部分的に低下した領域から開始する。引き剥がしによって、金属膜７０２と金属酸化膜７０３の間で分離する部分と、下地膜７０４と金属酸化膜７０３の間で分離する部分と、金属酸化膜７０３自体が双方に分離する部分とが生じる。そして第２の基板７１０側にＴＦＴ７０５が、第３の基板７１２側に第１の基板７０１及び金属膜７０２が、それぞれ貼り付いたまま分離する。引き剥がしは比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で行なうことができる。
【０１８３】
次に接着剤７１３で、プラスチック基板７１４と、部分的に金属酸化膜７０３が付着している下地膜７０４とを接着する（図２６（Ｄ））。この接着の際に、両面テープ７０９による第２の基板７１０と保護層７０７との間の密着力よりも、接着剤７１３による下地膜７０４とプラスチック基板７１４との間の密着力の方が高くなるように、接着剤７１３の材料を選択することが重要である。
【０１８４】
なお、金属酸化膜７０３が下地膜７０４の表面に残存していると、プラスチック基板７１４との密着性が悪くなる場合があるので、完全にエッチング等で除去してからプラスチック基板に接着させ、密着性を高めるようにしても良い。
【０１８５】
接着剤７１３としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませて接着剤７１３も高い熱伝導性を備えていることが好ましい。
【０１８６】
次に図２６（Ｄ）に示すように、保護層７０７から両面テープ７０９と第２の基板７１０を順に、または同時に剥がす。なお、接着剤７１３として紫外線硬化型接着剤を用い、両面テープ７０９に紫外線によって剥離するテープまたは接着剤を用いることで、紫外線照射により両面テープ７０９の剥離と接着剤７１３の硬化を同時に行なうことができる。
【０１８７】
そして図２６（Ｅ）に示すように保護層７０７を除去する。ここでは保護層７０７に水溶性の樹脂が使われているので、水に溶かして除去する。保護層７０７が残留していると不良の原因となる場合は、除去後の表面に洗浄処理やＯ2プラズマ処理を施し、残留している保護層７０７の一部を除去することが好ましい。
【０１８８】
なお本実施例では、金属膜７０２としてタングステンを用いているが、本発明において金属膜はこの材料に限定されない。その表面に金属酸化膜７０３が形成され、該金属酸化膜７０３を結晶化することで基板を引き剥がすことができるような金属を含む材料であれば良い。例えば、ＴｉＮ、ＷＮ、Ｍｏ等を用いることができる。またこれらの合金を金属膜として用いる場合、その組成比によって結晶化の際の加熱処理の最適な温度が異なる。よって組成比を調整することで、半導体素子の作製工程にとって妨げとならない温度で加熱処理を行なうことができ、半導体素子のプロセスの選択肢が制限されにくい。
【０１８９】
プラスチック基板としては、極性基のついたノルボルネン樹脂からなるＡＲＴＯＮ：ＪＳＲ製を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどのプラスチック基板を用いることができる。
【０１９０】
【発明の効果】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
【０１９１】
また、活性層の結晶性が高められることで、活性層の大きさを抑えても所望の値のオン電流を得ることができるので、回路全体の面積を抑えることができ、よって半導体装置の大きさを抑えることができる。
【０１９２】
さらに本発明では、セル内において、レーザー光の走査方向と、各ＴＦＴが有するチャネル長方向とを揃え、下地膜の凹部上の半導体膜を活性層或いはチャネル形成領域として用いるように、セルの種類ごとにレイアウトを決めておき、各種のセルを所望の数だけセル列方向に列を成すよう配置する。そして、セル列間の間隔をレーザー光の幅に合わせて設定する。上記構成により、半導体装置、特に集積回路を設計する上での制約事項を取り込みつつ、レイアウトの煩雑さを軽減させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体表示装置の作製工程を示す図。
【図２】 本発明の半導体表示装置の作製工程を示す図。
【図３】 本発明の半導体表示装置の作製工程を示す図。
【図４】 本発明の半導体表示装置の作製工程を示す図。
【図５】 本発明の半導体表示装置の作製工程を示す図。
【図６】 本発明の作製方法を用いて形成されたインバーターの上面図及び断面図。
【図７】 本発明で用いるセルのブロック図。
【図８】 本発明におけるセルの配置を示す図。
【図９】 セル列で構成されたマイクロプロセッサ内の回路の配置を示す図及びレーザー光の走査経路を示す図。
【図１０】 本発明の半導体表示装置の作製工程を示す図。
【図１１】 本発明の半導体表示装置の作製工程を示す図。
【図１２】 凸部を有する下地膜の作製方法を示す図。
【図１３】 凸部を有する下地膜の作製方法を示す図。
【図１４】 本発明の半導体装置の１つである発光装置の、コントローラの構成を示すブロック図。
【図１５】 本発明の半導体装置の設計方法の流れを示すフローチャート。
【図１６】 本発明で用いられるインバータセルの構成を示す図。
【図１７】 本発明で用いられる２入力ＮＯＲセルの構成を示す図。
【図１８】 本発明の半導体表示装置を用いた電子機器の図。
【図１９】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させた後の、上面から見たＴＥＭの像。
【図２０】 図１９のＴＥＭの像の模式図。
【図２１】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させ、セコエッチした後の、断面から見たＴＥＭの像。
【図２２】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させ、セコエッチした後の、上面から見たＴＥＭの像。
【図２３】 凹凸を有する下地膜上に形成されたシリコンにレーザー光を照射したときの、温度分布の時間変化を示す図。
【図２４】 凹凸を有する下地膜上に形成されたシリコンにレーザー光を照射したときの、温度の時間変化を示す図。
【図２５】 セルのマスク図面。
【図２６】 本発明の半導体表示装置の作製工程を示す図。
Claims (13)
- 複数のセルはそれぞれ複数の半導体膜を有し、
前記半導体膜は、チャネル長方向に走査されたレーザー光によって結晶化されており、
前記半導体膜の不純物領域は、矩形状またはストライプ状の凹凸を有する下地膜の複数の凹部及び凸部にわたって設けられ、
前記半導体膜の一つのチャネル形成領域は、前記不純物領域よりも膜厚が薄く、前記凹部の長手方向と前記チャネル長方向とが一致するように、前記下地膜の複数の凹部上に設けられ、
前記複数のセルは、前記チャネル長方向に沿って列を成しており、
前記複数のセルどうしを電気的に接続する複数の配線は、前記複数のセルの列の間にそれぞれ設けられていることを特徴とする半導体装置。 - 請求項１において、
前記チャネル形成領域は、前記下地膜の凹部上のみに設けられ、且つ前記下地膜の凸部と接するように設けられていることを特徴とする半導体装置。 - 請求項１または請求項２において、
前記半導体膜は、前記下地膜の凹部上に設けられ、且つ前記凸部と一部重なるように設けられていることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記セルの、前記チャネル長方向に対して垂直な方向における幅は、前記レーザー光の幅よりも短いことを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記レーザー光は連続発振されたレーザー光であることを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一において、
前記下地膜は窒化酸化アルミニウムからなることを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一において、
前記下地膜の凸部の高さは０．０１μｍから３μｍであることを特徴とする半導体装置。 - 矩形状またはストライプ状の凹凸を有する下地膜を形成し、
前記下地膜上に半導体膜を形成し、
レーザー光を、前記凹凸の長手方向に走査して前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜の上面を、前記凹凸の凸部の一部が露出されるようにエッチングし、
前記エッチングされた半導体膜を、島状の半導体膜となるようにパターニングし、
前記パターニングによって露出された前記凹凸の凸部を除去し、
複数の前記島状の半導体膜を有するセルを複数形成する半導体装置の作製方法であって、
複数の前記島状の半導体膜は不純物領域及びチャネル形成領域を有し、
前記不純物領域は、前記下地膜の複数の凹部及び凸部にわたって形成し、
前記チャネル形成領域は、前記不純物領域よりも膜厚が薄く、前記凹部の長手方向とチャネル長方向とが一致するように、前記下地膜の複数の凹部上に形成し、
前記複数のセルは、前記チャネル長方向に沿って列を成し、
前記複数のセルどうしを電気的に接続する複数の配線を、前記複数のセルの列の間に形成することを特徴とする半導体装置の作製方法。 - 第１の基板の表側に金属膜と、金属酸化膜と、矩形状またはストライプ状の凹凸を有する下地膜と、半導体膜とを順に積層するように形成し、
レーザー光を、前記凹凸の長手方向に走査して前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜の上面を、前記凹凸の凸部の一部が露出されるようにエッチングし、
前記エッチングされた半導体膜を、島状の半導体膜となるようにパターニングし、
複数の前記島状の半導体膜を有するセルを複数形成し、
前記複数のセルを間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜の脆性を高め、
前記金属酸化膜を前記金属膜側と前記下地膜側とに分離させることで、前記第１の基板を取り除き、
前記金属酸化膜の一部が付着した前記下地膜に第２の接着剤を用いてプラスチック基板を貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除く半導体装置の作製方法であって、
複数の前記島状の半導体膜は不純物領域及びチャネル形成領域を有し、
前記不純物領域は、前記下地膜の複数の凹部及び凸部にわたって形成し、
前記チャネル形成領域は、前記不純物領域よりも膜厚が薄く、前記凹部の長手方向とチャネル長方向とが一致するように、前記下地膜の複数の凹部上に形成し、
前記複数のセルは、前記チャネル長方向に沿って列を成し、
前記複数のセルどうしを電気的に接続する複数の配線を、前記複数のセルの列の間に形成することを特徴とする半導体装置の作製方法。 - 請求項８または請求項９において、
前記セルの、前記チャネル長方向に対して垂直な方向における幅は、前記レーザー光の幅よりも短いことを特徴とする半導体装置の作製方法。 - 請求項８乃至請求項１０のいずれか一において、前記レーザー光は連続発振されたレーザー光であることを特徴とする半導体装置の作製方法。
- 請求項８乃至請求項１１のいずれか一において、
前記下地膜は窒化酸化アルミニウムからなることを特徴とする半導体装置の作製方法。 - 請求項８乃至請求項１２のいずれか一において、
前記下地膜の凸部の高さは０．０１μｍから３μｍであることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003076995A JP4526772B2 (ja) | 2002-03-26 | 2003-03-20 | 半導体装置及び半導体装置の作製方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002085807 | 2002-03-26 | ||
| JP2003076995A JP4526772B2 (ja) | 2002-03-26 | 2003-03-20 | 半導体装置及び半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004006725A JP2004006725A (ja) | 2004-01-08 |
| JP2004006725A5 JP2004006725A5 (ja) | 2006-05-11 |
| JP4526772B2 true JP4526772B2 (ja) | 2010-08-18 |
Family
ID=30445999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003076995A Expired - Fee Related JP4526772B2 (ja) | 2002-03-26 | 2003-03-20 | 半導体装置及び半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4526772B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005122280A1 (en) | 2004-06-14 | 2005-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and communication system |
| JP5072196B2 (ja) * | 2004-06-14 | 2012-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP2001047A1 (en) * | 2007-06-07 | 2008-12-10 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| US8309474B1 (en) * | 2011-06-07 | 2012-11-13 | Ultratech, Inc. | Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication |
| US9117149B2 (en) | 2011-10-07 | 2015-08-25 | Industrial Technology Research Institute | Optical registration carrier |
| JP6086394B2 (ja) | 2015-03-11 | 2017-03-01 | 株式会社ブイ・テクノロジー | 薄膜トランジスタ基板、表示パネル、レーザーアニール方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184517A (ja) * | 1983-04-05 | 1984-10-19 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| JPH11121753A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-03-20 JP JP2003076995A patent/JP4526772B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004006725A (ja) | 2004-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7344925B2 (en) | Semiconductor device, method of manufacturing the same, and method of designing the same | |
| JP5235169B2 (ja) | 表示装置 | |
| US7326961B2 (en) | Semiconductor device and manufacturing method therefor | |
| US7547593B2 (en) | Method of fabricating semiconductor device | |
| US8236633B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP4526772B2 (ja) | 半導体装置及び半導体装置の作製方法 | |
| JP2006269518A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| US7902002B2 (en) | Semiconductor device | |
| JP4397439B2 (ja) | 半導体装置 | |
| JP4137459B2 (ja) | 半導体装置及びその作製方法 | |
| JP4338988B2 (ja) | 半導体装置の作製方法 | |
| JP4141292B2 (ja) | 半導体装置 | |
| JP2004266079A (ja) | 半導体装置及びその作製方法、並びに電子機器 | |
| JP4421202B2 (ja) | 表示装置の作製方法 | |
| JP2004006728A (ja) | 半導体装置の作製方法 | |
| JP4141307B2 (ja) | 半導体装置の作製方法 | |
| WO2006027912A1 (en) | Semiconductor device | |
| JP4330926B2 (ja) | 半導体装置およびその作製方法 | |
| JP2008113012A (ja) | 相補型薄膜トランジスタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060315 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100601 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100602 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |