KR101018766B1 - 메모리 시스템 - Google Patents

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히데노리 마츠자키
고스케 하츠다
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가부시끼가이샤 도시바
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Abstract

컨트롤러는 섹터 단위의 복수의 데이터를 제1 기억 영역에 기입하는 제1 처리와, 상기 제1 기억 영역에 저장된 데이터를 상기 섹터 단위의 2 이상의 자연수배인 제1 관리 단위로 제1 입력 버퍼에 플러시하는 제2 처리와, 제1 기억 영역에 저장된 데이터를 상기 제1 관리 단위의 2 이상의 자연수배인 제2 관리 단위로 제2 입력 버퍼에 플러시하는 제3 처리와, 모든 페이지가 상기 제1 입력 버퍼에 기입되어 있는 논리 블록을 제2 기억 영역에 재배치하는 제4 처리와, 모든 페이지가 상기 2 입력 버퍼에 기입되어 있는 논리 블록을 제3 기억 영역에 재배치하는 제5 처리와, 상기 제2 기억 영역에 저장된 복수의 데이터를 상기 제2 관리 단위로 제2 입력 버퍼에 플러시하는 제6 처리를 실행한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 비휘발성 반도체 메모리를 포함하는 메모리 시스템에 관한 것이다.
컴퓨터 시스템에 이용된 외부 기억 장치로서, NAND형 플래시 메모리와 같은 비휘발성 반도체 메모리가 탑재된 SSD(Solid State Drive)가 주목받고 있다. 플래시 메모리는 자기 디스크 장치와 비교해서 고속성, 경량성 등의 장점이 있다.
SSD는, 복수의 플래시 메모리 칩과, 호스트 기기로부터의 요청에 응답하여 각각의 플래시 메모리 칩에 대해 판독/기입(read/write) 제어를 수행하는 컨트롤러와, 각각의 플래시 메모리 칩과 호스트 기기 간의 데이터 전송을 수행하는 버퍼 메모리와, 전원 회로와, 호스트 기기에 대한 접속 인터페이스를 포함한다(예컨대, 특허문헌 1 참조).
비휘발성 반도체 메모리의 예로는, NAND형 플래시 메모리와 같은 방식으로 데이터 저장 시 블록 단위로 데이터를 한번 소거한 다음 기입을 수행하는 비휘발성 반도체 메모리와, 페이지 단위로 기입 및 판독을 수행하는 비휘발성 반도체 메모리와 같이, 소거, 기입 및 판독 단위가 고정되어 있는 비휘발성 반도체 메모리가 있다.
한편, 개인용 컴퓨터 등의 호스트 기기가 하드 디스크 등의 보조 기억 장치에 대해 데이터를 기입 및 판독하는 단위를 섹터라고 부른다. 섹터는 반도체 기억 장치의 소거, 기입, 판독 단위와 독립적으로 설정된다.
예컨대, 비휘발성 반도체 메모리의 한 블록의 사이즈(블록 사이즈)가 512 kB이고, 한 페이지의 사이즈(페이지 사이즈)는 4 kB이며, 호스트 기기의 한 섹터의 사이즈(섹터 사이즈)는 512 B로 설정된다.
이런 식으로, 비휘발성 반도체 메모리의 소거, 기입, 판독 단위는 호스트 기기의 기입, 판독 단위보다 클 수 있다.
이에, 하드 디스크 등의, 개인용 컴퓨터의 보조 기억 장치를 비휘발성 반도체 메모리를 이용하여 구성할 경우, 소형 사이즈를 비휘발성 반도체 메모리의 블록 사이즈 및 페이지 사이즈에 적합하게 하여 호스트 기기인 개인용 컴퓨터로부터 그 사이즈를 갖는 데이터를 기입해야 한다.
개인용 컴퓨터 등의 호스트 기기에 의해 기록된 데이터는 시간적 국소성성(temporal locality) 및 공간적 국소성(spatial locality) 모두를 갖는다(예컨대, 비특허문헌 1 참조). 그렇기 때문에, 데이터를 기록할 경우, 데이터가 외부로부터 지정된 어드레스로 직접 기록되면, 재기입 즉 소거 처리가 특정 영역에 일시적으로 집중되어 소거 횟수의 편중이 증가한다. 이에, NAND형 플래시 메모리에서는 데이터 업데이트 섹션을 동등하게 분배하기 위한 웨어 레벨링(wear leveling)이라고 부르는 처리가 수행된다.
웨어 레벨링 처리에서는, 예컨대 호스트 기기가 지정한 논리 어드레스를, 데 이터 업데이트 섹션이 동등하게 분배되어 있는 비휘발성 반도체 메모리의 물리 어드레스로 변환한다.
플래시 메모리와 호스트 기기 사이에 캐시 메모리를 개재하고 플래시 메모리에서의 기입 횟수(소거 횟수)를 줄이도록 구성된 SSD가 개시되어 있다(예컨대 특허문헌 2 참조). 호스트 기기로부터 캐시 메모리에의 기입이 수행될 경우, 캐시 메모리가 충만 상태이면, 캐시 메모리로부터 플래시 메모리로 데이터가 플러시된 후에 그 캐시 메모리에 데이터가 기입된다.
전술한 바와 같이, 데이터 소거 단위(블록)와 데이터 관리 단위가 상이한 경우에, 플래시 메모리의 재기입 과정에 따라, 무효(비최신) 데이터에 의해 블록이 빈 상태가 된다. 그러한 빈 상태의 블록이 증가할 경우, 실질적으로 가용 블록이 감소하고 플래시 메모리의 기억 영역을 효율적으로 이용할 수 없다. 그렇기 때문에, 유효 최신 데이터를 수집하여 그 데이터를 상이한 블록에 재기입하는 컴팩션이라고 불리는 처리가 수행된다(예컨대 특허문헌 3 참조).
캐시 메모리로부터 플래시 메모리에의 데이터 플러시가 이런 식으로 수행될 경우, 플래시 메모리가 빈 상태이면, 플래시 메모리의 기억 영역을 만족한 상태로 바꾸기 위해, 컴팩션과 같은 처리를 수행한 후에 캐시 메모리로부터 플래시 메모리에의 데이터 플러시를 수행하는 것을 생각할 수 있다. 그러나, 컴팩션 처리 등은 시간이 걸리기 때문에, 캐시 메모리로부터 플러시 메모리에의 데이터 플러시는 대기 상태에 있어야 한다. 이러한 문제를 해결하기 위한 효과적인 방법이 필요하다.
[특허문헌 1] 일본 특허 제3688835호
[특허문헌 2] PCT 특허출원의 공개된 일문 번역문 제2007-528079호
[특허문헌 3] 일본 특허 출원 공개 제2005-222550호
[비특허문헌 1] David A. Patterson과 John L. Hennessy의 "Computer Organization and Design: The Hardware/Software Interface", [Morgan Kaufmann Pub, 2004/8/31]
본 발명은 캐시 메모리로부터 플래시 메모리에의 데이터 플러시에 대한 처리 시간을 단축할 수 있는 메모리 시스템을 제공한다.
본 발명의 일 양태에 따라 제공되는 메모리 시스템은, 휘발성 반도체 메모리에 포함되는 캐시 메모리로서의 제1 기억 영역과, 비휘발성 반도체 메모리에 포함되며, 페이지 단위로 데이터 판독 및 기입이 이루어지고 상기 페이지 단위의 2 이상의 자연수배인 블록 단위로 데이터 소거가 이루어지는 제2 및 제3 기억 영역과, 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제2 기억 영역 사이에서 버퍼링하도록 구성된 제1 입력 버퍼와, 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제3 기억 영역 사이에서 버퍼링하도록 구성된 제2 입력 버퍼와, 상기 비휘발성 반도체 메모리의 기억 영역을 1 이상의 블록과 연관된 논리 블록 단위로 상기 제2 및 제3 기억 영역, 그리고 상기 제1 및 제2 입력 버퍼에 할당하는 컨트롤러를 포함하고,
상기 컨트롤러는 섹터 단위의 복수의 데이터를 상기 제1 기억 영역에 기입하는 제1 처리와, 상기 제1 기억 영역에 저장된 데이터를 상기 섹터 단위의 2 이상의 자연수배인 제1 관리 단위로 상기 제1 입력 버퍼에 플러시하는 제2 처리와, 상기 제1 기억 영역에 저장된 데이터를 상기 제1 관리 단위의 2 이상의 자연수배인 제2 관리 단위로 상기 제2 입력 버퍼에 플러시하는 제3 처리와, 상기 제1 입력 버퍼에 모든 페이지가 기입되어 있는 논리 블록을 상기 제2 기억 영역에 재배치하는 제4 처리와, 상기 제2 입력 버퍼에 모든 페이지가 기입되어 있는 논리 블록을 상기 제3 기억 영역에 재배치하는 제5 처리와, 상기 제2 기억 영역에 저장된 복수의 데이터를 상기 제2 관리 단위로 상기 제2 입력 버퍼에 플러시하는 제6 처리를 실행하는 것이다.
도 1은 SSD의 구성예를 나타내는 블록도이다.
도 2는 NAND 메모리 칩에 포함된 1 블록의 구성예를 나타내는 블록도로서, 4치 데이터 기억 시스템의 임계 분포를 나타내는 도면이다.
도 3은 구동 제어 회로의 하드웨어 내부 구성예를 나타내는 블록도이다.
도 4는 프로세서의 기능 구성예를 나타내는 블록도이다.
도 5는 NAND 메모리와 DRAM에 형성된 기능 구성을 나타내는 블록도이다.
도 6은 WC로부터 NAND 메모리에의 기입 처리에 관련된 상세 기능 블록도이다.
도 7은 LBA 논리 어드레스를 나타내는 도면이다.
도 8은 데이터 관리 유닛의 관리 테이블의 구성예를 나타내는 도면이다.
도 9는 RC 클러스터 관리 테이블의 예를 나타내는 도면이다.
도 10은 WC 클러스터 관리 테이블의 예를 나타내는 도면이다.
도 11은 WC 트랙 관리 테이블의 예를 나타내는 도면이다.
도 12는 트랙 관리 테이블의 예를 나타내는 도면이다.
도 13은 FS/IS 관리 테이블의 예를 나타내는 도면이다.
도 14는 MS 논리 블록 관리 테이블의 예를 나타내는 도면이다.
도 15는 FS/IS 논리 블록 관리 테이블의 예를 나타내는 도면이다.
도 16은 FS/IS 내부의 클러스터 관리 테이블의 예를 나타내는 도면이다.
도 17은 논리-물리 변환 테이블의 예를 나타내는 도면이다.
도 18은 판독 처리의 동작예의 흐름도이다.
도 19는 기입 처리의 동작예의 흐름도이다.
도 20은 구성요소들 간의 데이터 흐름에 있어서 입력과 출력의 조합 및 그 흐름의 발생을 나타내는 도면이다.
도 21은 WC로부터 NAND 메모리에의 기입 처리에 관련된 더욱 상세한 기능 블록도이다.
도 22는 데이터 관리 유닛의 관리 테이블의 또 다른 구성예를 나타내는 도면이다.
도 23은 병렬 동작 요소, 플레인(plane), 채널 간의 관계를 나타내는 도면이다.
도 24는 논리-물리 변환 테이블의 다른 예를 나타내는 도면이다.
도 25는 BB 관리 테이블의 예를 나타내는 도면이다.
도 26은 FB 관리 테이블의 내부 구성예를 나타내는 도면이다.
도 27은 NAND 메모리의 논리 블록과 물리 블록 간의 대응 관계를 나타내는 도면이다.
도 28은 MS 구조 관리 테이블의 예를 나타내는 도면이다.
도 29는 FS/IS 구조 관리 테이블의 예를 나타내는 도면이다.
도 30은 기입 처리의 동작예의 상세 흐름도이다.
도 31은 IS의 플러시 동작예의 흐름도이다.
본 발명에 따른 메모리 시스템의 최상의 구현 모드에 대해서 첨부 도면들을 참조하여 이하에 상세히 설명한다.
(실시형태)
이하, 도면을 참조하여 본 발명의 실시형태에 대해 설명한다. 이하의 설명에서, 동일 기능 및 구성을 갖는 구성요소에는 동일한 참조번호 및 부호를 부여한다. 이들 구성요소에 대한 중복 설명은 필요할 경우에만 한다.
먼저, 본 명세서에 사용하는 용어들을 정의한다.
물리 페이지: NAND 메모리 칩에서 집합적으로 기입 및 판독될 수 있는 단위. 물리 페이지 사이즈는 예컨대 4 kB이다. 그러나, SSD에서는 메인 데이터(사용자 데이터 등)에 부가된 에러 정정 코드 등의 용장 비트가 포함되지 않는다. 보통, 4 kB + 용장 비트(예컨대, 수십 B)가 메모리 셀에 동시에 기입된 단위이다. 그러나, 설명의 편의상 물리 페이지는 전술한 바와 같이 정의한다.
논리 페이지: SSD에 설정된 기입 및 판독 단위. 논리 페이지는 1 이상의 물리 페이지와 연관된다. 논리 페이지 사이즈는 예컨대 8비트 일반 모드(normal mode)에서는 4 kB이고, 32비트 배속 모드(double speed mode)에서는 32 kB이다. 그러나, 용장 비트는 포함되지 않는다.
물리 블록: NAND 메모리 칩에서 독립적으로 소거될 수 있는 최소 단위. 물리 블록은 복수의 논리 페이지를 포함한다. 물리 블록 사이즈는 예컨대 512 kB이다. 그러나, SSD에서는 메인 데이터에 부가된 에러 정정 코드 등의 용장 비트가 포함되지 않는다. 보통, 512 kB + 용장 비트(예컨대, 수십 kB)가 동시 소거 단위이다. 그러나, 설명의 편의상 물리 블록은 전술한 바와 같이 정의한다.
논리 블록: SSD에 설정된 소거 단위. 논리 블록은 1 이상의 물리 블록에 연관된다. 논리 블록 사이즈는 예컨대 8비트 일반 모드에서는 512 kB이고, 32비트 배속 모드에서는 4 MB이다. 그러나, 용장 비트는 포함되지 않는다.
섹터: 호스트로부터의 최소 액세스 단위. 섹터 사이즈는 예컨대 512 B이다.
클러스터: SSD에서 "소형 데이터[미립 데이터(fine grained data)]"를 관리하기 위한 관리 단위. 예컨대, 클러스터 사이즈는 섹터 사이즈와 같거나 더 크며, 예컨대 클러스터 사이즈의 2 이상의 자연수배의 사이즈가 논리 페이지 사이즈이도록 설정된다.
트랙: SSD에서 "대형 데이터[조립 데이터(coarse grained data)]"를 관리하기 위한 관리 단위. 예컨대, 트랙 사이즈는 클러스터 사이즈의 2 이상의 자연수배의 사이즈가 트랙 사이즈이도록, 그리고 예컨대 트랙 사이즈의 2 이상의 자연수배 의 사이즈가 논리 블록 사이즈이도록 설정된다.
자유 블록(FB): 사용이 할당되지 않은 NAND형 플래시 메모리 상의 논리 블록. 자유 블록에 사용이 할당될 경우, 자유 블록은 소거후 사용된다.
불량 블록(BB): 다수의 에러로 기억 영역으로서 사용할 수 없는 NAND형 플래시 메모리 상의 물리 블록. 예컨대, 소거 동작이 통상 종료되지 않은 물리 블록이 불량 블록(BB)으로서 등록된다.
기입 효율: 미리 정해진 기간에 호스트로부터 기입된 데이터량에 대한 논리 블록의 소거량의 통계치. 기입 효율이 작을수록 NAND형 플래시 메모리의 소모도가 작아진다.
유효 클러스터: 최신 데이터를 기억하는 클러스터.
무효 클러스터: 비최신 데이터를 기억하는 클러스터.
유효 트랙: 최신 데이터를 기억하는 트랙.
무효 트랙: 비최신 데이터를 기억하는 트랙.
컴팩션(compaction): 관리 대상의 논리 블록으로부터 유효 클러스터와 유효 트랙만 추출하여 그 유효 클러스터와 유효 트랙을 새로운 논리 블록에 재기입하는 것.
[제1 실시형태]
도 1은 SSD(Solid State Drive)(100)의 구성예를 나타내는 블록도이다. SSD(100)는 ATA 인터페이스(ATA I/F)(2) 등의 메모리 접속 인터페이스를 통해 개인용 컴퓨터 또는 CPU 코어 등의 호스트 기기(1)에 접속되며, 호스트 기기(1)의 외부 기억 장치로서 기능한다. SSD(100)는 RS232C 인터페이스(RS232C I/F) 등의 통신 인터페이스(3)를 통해, 디버깅 및 제조 검사용 기기(200)에 대해 데이터를 송신 및 수신할 수 있다. SSD(100)는, 비휘발성 반도체 메모리로서 NAND형 플래시 메모리(이하, NAND 메모리라고 함)(10)와, 컨트롤러로서 구동 제어 회로(4)와, 휘발성 반도체 메모리로서 DRAM(20)과, 전원 회로(5)와, 상태 표시용 LED(6)와, 구동시 온도를 검출하는 온도 센서(7)와, 퓨즈(8)를 포함한다.
전원 회로(5)는 호스트 기기(1)측에 있는 전원 회로로부터 공급된 외부 DC 전력으로부터 복수의 상이한 내부 DC 전원 전압을 생성하여 이들 내부 DC 전원 전압을 SSD(100) 내의 각 회로에 공급한다. 전원 회로(5)는 외부 전원의 상승 엣지를 검출하여, 파워온 리셋 신호를 생성하고 그 파워온 리셋 신호를 구동 제어 회로(4)에 공급한다. 호스트 기기(1)측에 있는 전원 회로와 SSD(100)에 있는 전원 회로(5) 사이에는 퓨즈(8)가 설치된다. 외부 전원 회로로부터 과전류가 공급될 경우, 내부 회로의 오동작을 막기 위해 퓨즈(8)가 절선된다.
이 경우, NAND 메모리(10)는 4 병렬 동작을 수행하는 4개의 병렬 동작 요소(10a∼10d)를 구비한다. 1 병렬 동작 요소는 2 (카피)NAND 메모리 패키지를 갖는다. 각각의 NAND 메모리 패키지는 복수의 적층형 NAND 메모리 칩(예컨대, 1 칩 = 2 GB)을 포함한다. 도 1의 경우, 각각의 NAND 메모리 패키지는 적층된 4개의 NAND 메모리 칩을 포함한다. NAND 메모리(10)의 용량은 64 GB이다. 각 NAND 메모리 패키지가 적층된 8개의 NAND 메모리 칩을 포함할 경우, NAND 메모리(10)의 용량은 128 GB이다.
DRAM(20)은 호스트 기기(1)와 NAND 메모리(10) 간의 데이터 전송을 위한 캐시로서, 그리고 작업 영역용 메모리로서 기능한다. DRAM(20) 대신에 FeRAM를 사용할 수도 있다. 구동 제어 회로(4)는 DRAM(20)을 통해 호스트 기기(1)와 NAND 메모리(10) 간의 데이터 전송 제어를 수행하고 SSD(100) 내의 각 구성요소를 제어한다. 구동 제어 회로(4)는 상태 표시용 LED(6)에 상태 표시 신호를 공급한다. 또한, 구동 제어 회로(4)는 전원 회로(5)로부터 파워온 리셋 신호를 수신하고 리셋 신호와 클록 신호를 SSD(100) 및 그 구동 제어 회로의 각 유닛에 공급하는 기능을 갖는다.
각각의 NAND 메모리 칩은 데이터 소거 단위로서 복수의 물리 블록을 배열함으로써 구성되어 있다. 도 2의 (a)는 NAND 메모리 칩에 포함된 1 물리 블록의 구성예를 나타내는 회로도이다. 각각의 물리 블록은 X 방향을 따라 순서대로 배열된 (p+1)개의 NAND 스트링을 포함한다(p는 0보다 큰 정수). (p+1)개의 NAND 스트링 각각에 포함된 선택 트랜지스터(ST1)의 드레인은 비트선(BL0∼BLp)에 접속되고, 게이트는 선택 게이트선(SGD)에 공통 접속된다. 선택 트랜지스터(ST2)의 소스는 소스선(SL)에 공통 접속되고, 게이트는 선택 게이트선(SGS)에 공통 접속된다.
각각의 메모리 셀 트랜지스터(MT)는 반도체 기판 상에 형성된 적층형 게이트 구조를 포함하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 구비한다. 적층형 게이트 구조는 게이트 절연막을 통해 반도체 기판 상에 형성된 전하 저장층(부유 게이트 전극)과, 게이트간 절연막을 통해 전하 저장층 상에 형성된 제어 게이트 전극을 포함한다. 임계 전압은 부유 게이트 전극에 축적된 전자 수에 따라 변한다. 메모리 셀 트랜지스터(MT)는 임계 전압차에 따라 데이터를 기억한 다. 메모리 셀 트랜지스터(MT)는 1 비트를 기억하도록 구성될 수도 있고 다치(2비트 이상의 데이터)를 기억하도록 구성될 수도 있다.
메모리 셀 트랜지스터(MT)는 부유 게이트 전극을 구비한 구조에 한정되지 않으며, 전하 저장층으로서 질화물 막 계면으로 전자를 트랩하게 함으로써 임계값을 조정할 수 있는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon)형 등의 구조일 수도 있다. 마찬가지로, MONOS 구조의 메모리 셀 트랜지스터(MT)도 1 비트를 기억하도록 구성될 수 있거나 다치(2비트 이상의 데이터)를 기억하도록 구성될 수도 있다.
각각의 NAND 스트링에서, (q+1)개의 메모리 셀 트랜지스터(MT)는 선택 트랜지스터(ST1)의 소스와 선택 트랜지스터(ST2)의 드레인 사이에서 그 전류 경로가 직렬로 접속되도록 배열되어 있다. 다시 말해, 메모리 셀 트랜지스터(MT)는 그 메모리 셀 트랜지스터(MT) 중 인접한 것들이 확산 영역(소스 영역 또는 드레인 영역)을 공유하도록 Y 방향으로 직렬 접속되어 있다.
메모리 셀 트랜지스터들(MT)의 제어 게이트 전극들은 최상위 드레인측에 위치한 메모리 셀 트랜지스터(MT)부터 순서대로 워드선(WL0∼WLq)에 각각 접속된다. 이에, 워드선(WL0)에 접속된 메모리 셀 트랜지스터(MT)의 드레인은 선택 트랜지스터(ST1)의 소스에 접속된다. 워드선(WLq)에 접속된 메모리 셀 트랜지스터(MT)의 소스는 선택 트랜지스터(ST2)의 드레인에 접속된다.
워드선(WL0∼WLq)은 물리 블록 내의 NAND 스트링들 사이에서 메모리 셀 트랜지스터들(MT)의 제어 게이트 전극들을 공통으로 연결한다. 다시 말해, 블록 내의 동일 로우에 존재하는 메모리 셀 트랜지스터들(MT)의 제어 게이트들은 동일 워드 선(WL)에 접속된다. 동일 워드선(WL)에 연결된 (p+1)개의 메모리 셀 트랜지스터(MT)는 1 페이지(물리 페이지)로서 취급된다. 데이터 기입 및 데이터 판독은 매 물리 페이지씩 수행된다.
비트선(BL0∼BLp)는 블록들 사이에서 선택 트랜지스터(ST1)의 드레인을 공통으로 연결한다. 다시 말해, 복수의 블록 내의 동일 컬럼에 존재하는 NAND 스트링들도 동일 비트선(BL)에 접속된다.
도 2의 (b)는 예컨대 1 메모리 셀 트랜지스터(MT)에 2 비트를 저장하는 4치 데이터 기억 모드에서의 임계 분포를 나타내는 개략도이다. 4치 데이터 기억 모드에서는 상위 페이지 데이터 "x"와 하위 페이지 데이터 "y"에 의해 규정되는 4치 데이터 "xy" 중 임의의 것이 메모리 셀 트랜지스터(MT)에 저장될 수 있다.
4치 데이터 "xy"로서, 예컨대 "11", "01", "00", "10"이 메모리 셀 트랜지스터(MT)의 임계 전압 순으로 할당된다. 데이터 "11"은 메모리 셀 트랜지스터(MT)의 임계 전압이 네거티브인 소거 상태이다.
하위 페이지 기입 동작에서, 데이터 "10"는 하위 비트 데이터 "y"의 기입에 따라 (소거 상태에서) 데이터 "11"을 갖는 메모리 셀 트랜지스터(MT)에 선택적으로 기입된다. 상위 페이지 기입 전의 데이터 "10"의 임계 분포는 상위 페이지 기입 후 데이터 "01"와 데이터 "00"의 임계 분포의 중간 부근에 위치하며, 상위 페이지 기입 후의 임계 분포보다 더 확장될 수 있다. 상위 페이지 기입 동작에서, 상위 비트 데이터 "x"의 기입은 데이터 "11"의 메모리 셀과 데이터 "10"의 메모리 셀에 선택적으로 적용된다. 데이터 "01"과 데이터 "00"이 메모리 셀에 기입된다.
도 3은 구동 제어 회로(4)의 하드웨어 내부 구성예를 나타내는 블록도이다. 구동 제어 회로(4)는 데이터 액세스 버스(101), 제1 회로 제어 버스(102), 제2 회로 제어 버스(103)를 포함한다. 구동 제어 회로(4) 전체를 제어하는 프로세서(104)는 제1 회로 제어 버스(102)에 접속된다. NAND 메모리(10)에 저장된 각각의 관리 프로그램(FW: 펌웨어)을 부팅하기 위한 부트 프로그램이 저장되어 있는 부트 ROM(105)은 ROM 컨트롤러(106)를 통해 제1 회로 제어 버스(102)에 접속된다. 도 1에 도시한 전원 회로(5)로부터의 파워온 리셋 신호를 수신하고 리셋 신호와 클록 신호를 각각의 유닛에 공급하는 클록 컨트롤러(107)는 제1 회로 제어 버스(102)에 접속된다.
제2 회로 제어 버스(103)는 제1 회로 제어 버스(102)에 접속된다. 도 1에 도시한 온도 센서(7)로부터 데이터를 수신하는 I2C 회로(108)와, 상태 표시용 LED(6)에 상태 표시 신호를 공급하는 병렬 IO(PIO) 회로(109)와, RS232C I/F(3)를 제어하는 직렬 IO(SIO) 회로(110)는 제2 회로 제어 버스(103)에 접속된다.
ATA 인터페이스 컨트롤러(ATA 컨트롤러)(111), 제1 ECC(Error Checking and Correction) 회로(112), NAND 컨트롤러(113), DRAM 컨트롤러(114)는 데이터 액세스 버스(101)와 제1 회로 제어 버스(102) 쌍방에 접속된다. ATA 컨트롤러(111)는 ATA 인터페이스(2)를 통해 호스트 기기(1)에 대해 데이터를 송신 및 수신한다. 데이터 작업 영역 및 펌웨어 확장 영역으로서 사용된 SRAM(115)은 SRAM 컨트롤러(116)를 통해 데이터 액세스 버스(101)에 접속된다. NAND 메모리(10)에 저장된 펌웨어가 개 시되면, 펌웨어는 부프 ROM(105)에 저장된 부트 프로그램에 의해 SRAM(115)에 전송된다.
NAND 컨트롤러(113)는 NAND 메모리(10)와의 인터페이스를 위해 인터페이스 처리를 수행하는 NAND I/F(117)와, 제2 ECC 회로(118)와, NAND 메모리(10)와 DRAM(20) 간의 액세스 제어를 수행하는 DMA 전송 제어용 DMA 컨트롤러(119)를 포함한다. 제2 ECC 회로(118)는 제2 에러 정정 코드의 인코딩을 수행하고, 제1 에러 정정 코드의 인코딩 및 디코딩을 수행한다. 제1 ECC 회로(112)는 제2 에러 정정 코드의 디코딩을 수행한다. 제1 에러 정정 코드와 제2 에러 정정 코드는 예컨대 해밍 코드, BCH(Bose Chaudhuri Hocquenghem) 코드, RS(Reed Solomon) 코드, 또는 LDPC(Low Density Parity Check) 코드이다. 제2 에러 정정 코드의 정정 능력이 제1 에러 정정 코드의 정정 능력보다 높다.
도 1과 도 3에 도시하는 바와 같이, NAND 메모리(10)에서, 4개의 병렬 동작 요소(10a∼10d)는 4개의 8비트 채널(4 ch)을 통해 구동 제어 회로(4) 내의 NAND 컨트롤러(113)에 병렬로 접속된다. 4개의 병렬 동작 요소(10a∼10d)가 독립적으로 작동하는지 병렬로 작동하는지의 여부와 NAND 메모리 칩에 제공된 2배속 모드(Multi Page Program/Multi Page Read/Multi Block Erase)의 사용 여부와의 조합에 따라, 후술하는 3가지 액세스 모드가 제공된다.
(1) 8비트 일반 모드
8비트 일반 모드는 한 채널만 활성화하고 데이터 전송을 8비트 단위로 수행하는 모드이다. 기입 및 판독은 물리 페이지 사이즈(4 kB)로 이루어진다. 소거는 물리 블록 사이즈(512 kB)로 이루어진다. 1 논리 블록이 1 물리 블록에 연관되고, 논리 블록 사이즈는 512 kB이다.
(2) 32비트 일반 모드
32비트 일반 모드는 4 채널을 병렬로 활성화하고 데이터 전송을 32비트 단위로 수행하는 모드이다. 기입 및 판독은 물리 페이지 사이즈×4(16 kB)로 이루어진다. 소거는 물리 블록 사이즈×4(2 MB)로 이루어진다. 1 논리 블록이 4 물리 블록에 연관되고, 논리 블록 사이즈는 2 MB이다.
(3) 32비트 배속 모드
32비트 배속 모드는 4 채널을 병렬로 활성화하고 NAND 메모리 칩의 배속 모드를 이용하여 기입 및 판독을 수행하는 모드이다. 기입 및 판독은 물리 페이지 사이즈×4×2(32 kB)로 이루어진다. 소거는 물리 블록 사이즈×4×2(4 MB)로 이루어진다. 1 논리 블록이 8 물리 블록에 연관되고, 논리 블록 사이즈는 4 MB이다.
4 채널을 병렬로 활성화하는 32비트 일반 모드 또는 32비트 배속 모드에서는, 병렬로 동작하는 4 또는 8 물리 블록이 NAND 메모리(10)의 소거 단위이며, 병렬로 동작하는 4 또는 8 물리 페이지가 NAND 메모리(10)의 기입 단위 및 판독 단위이다. 후술하는 동작에서는 기본적으로 32비트 배속 모드가 이용된다. 예컨대, 1 논리 블록 = 4 MB = 2i 트랙 = 2j 페이지 = 2k 클러스터 = 2l 섹터(i, j, k, l은 자연수이고, i<j<k<l의 관계가 유지된다)라고 상정한다.
32비트 배속 모드에서 액세스된 논리 블록은 4 MB 단위로 액세스된다. 8(2× 4ch) 물리 블록(1 물리 블록 = 512 kB)이 그 논리 블록에 연관된다. 물리 블록 단위로 관리된 불량 블록(BB)이 검출될 경우, 그 불량 블록(BB)은 이용할 수 없다. 그렇기 때문에. 이 경우, 논리 블록에 연관된 8 물리 블록의 조합은 불량 블록(BB)을 포함하지 않도록 변경된다.
도 4는 프로세서(104)에 의해 실현되는 펌웨어의 기능 구성예를 나타내는 블록도이다. 프로세서(104)에 의해 실현되는 펌웨어의 기능은 대략 데이터 관리 유닛(120), ATA 커맨드 처리 유닛(121), 부트 로더(123), 보안 관리 유닛(122), 초기화 관리 유닛(124), 및 디버그 지원 유닛(125)으로 분류된다.
데이터 관리 유닛(120)은 NAND 컨트롤러(113)와 제1 ECC 회로(112)를 통해, NAND 메모리(10)와 DRAM(20) 간의 데이터 전송과, NAND 메모리(10)와 관계된 다양한 기능을 제어한다. ATA 커맨드 처리 유닛(121)은 ATA 컨트롤러(111)와 DRAM 컨트롤러(114)를 통해 데이터 관리 유닛(120)과 협동하여, DRAM(20)과 호스트 기기(1) 간의 데이터 전송 처리를 수행한다. 보안 관리 유닛(122)은 데이터 관리 유닛(120) 및 ATA 커맨드 처리 유닛(121)과 협동하여, 다양한 종류의 보안 정보를 관리한다.
전원이 턴온되면, 부트 로더(123)는 NAND 메모리(10)로부터 SRAM(115)에 관리 프로그램(펌웨어)를 로딩한다. 초기화 관리 유닛(124)은 구동 제어 회로(4) 내의 각각의 컨트롤러 및 회로의 초기화를 수행한다. 디버그 지원 유닛(125)은 RS232C 인터페이스를 통해 외부로부터 공급된 디버그용 데이터를 처리한다. 데이터 관리 유닛(120), ATA 커맨드 처리 유닛(121), 보안 관리 유닛(122)은 주로, SRAM(115)에 저장된 관리 프로그램을 실행하는 프로세서(104)에 의해 실현되는 기 능 유닛들이다.
본 실시형태에서는, 데이터 관리 유닛(120)에 의해 실현되는 기능에 대해 주로 설명한다. 데이터 관리 유닛(120)은, 예컨대 ATA 커맨드 처리 유닛(112)이 (호스트 기기로부터의 기입 요청, 캐시 플러시 요청 및 판독 요청 등의 다양한 커맨드에 응답해서) 기억 장치인 NAND 메모리(10)와 DRAM(20)에 요청하여 제공하게 하는 기능의 제공, 어드레스 영역과 NAND 메모리(10) 간의 대응 관계의 관리, 관리 정보의 보호, DRAM(20)과 NAND 메모리(10)를 이용한 고속 및 고효율의 데이터 판독 및 기입 기능의 제공을 수행하여, NAND 메모리(10)의 신뢰성을 확실하게 한다.
도 5는 NAND 메모리(10) 및 DRAM(20)에 형성된 기능 블록을 나타내는 도면이다. DRAM(20) 상에 구성된 기입 캐시(WC)(21)와 판독 캐시(RC)(22)가 호스트(1)와 NAND 메모리(10) 사이에 개재되어 있다. WC(21)는 호스트 기기(1)로부터의 기입 데이터를 일시적으로 저장한다. RC(22)는 NAND 메모리(10)로부터의 판독 데이터를 일시적으로 저장한다. 기입 시에 NAND 메모리(10)에 대한 소거량을 감축하기 위하여 NAND 메모리(10)의 논리 블록은, 데이터 관리 유닛(120)에 의해 전단 기억 영역(FS: Front Storage)(12), 중간단 기억 영역(IS: Intermediate Storage)(13), 메인 기억 영역(MS: Main Storage)(11)의 각각의 관리 영역에 할당된다. FS(12)는 WC(21)로부터의 데이터를 클러스터 단위, 즉 "소형 단위"로 관리하고 소형 데이터를 단기간 저장한다. IS(13)는 FS(12)로부터 오버플로잉된 데이터를 클러스트 단위, 즉 "소형 단위"로 관리하고 소형 데이터를 장기간 저장한다. MS(11)는 WC(21), FS(12) 및 IS(13)으로부터의 데이터를 트랙 단위, 즉 "대형 단위"로 관리하고, 대 형 데이터(조립 데이터)를 장기간 저장한다. 예컨대, 저장 용량은 MS>IS이고 FS>WC의 관계를 갖는다.
소형 관리 단위가 NAND 메모리(10)의 모든 기억 영역에 적용될 경우, 후술하는 관리 테이블의 사이즈는 대형화되어 DRAM(20)에 적합하지 않는다. 이에, NAND 메모리(10)의 각 스토리지는 그 NAND 메모리(10)에 있어서 최근에 기입된 데이터만 그리고 기입 효율이 낮은 소형 데이터만 소형 관리 단위로 관리하도록 구성되어 있다.
도 6은 WC(21)로부터 NAND 메모리(10)에의 기입 처리(WR 처리)에 관한 더욱 상세한 기능 블록도이다. WC(21)로부터의 데이터를 버퍼링하는 FS 입력 버퍼(FSIB)(12a)가 FS(12)의 전단에 설치된다. WC(21), FS(12) 또는 IS(13)로부터의 데이터를 버퍼링하는 MS 입력 버퍼(MSIB)(11a)가 MS(11)의 전단에 설치된다. 트랙 전단 기억 영역(TFS)(11b)은 MS(11) 내에 설치된다. TFS(11b)는 MSIB(11a)와 MS(11) 사이에 개재되는 FIFO(선입선출) 구조를 갖는 버퍼이다. TFS(11b)에 기록된 데이터는 MSIB(11a)로부터 MS(11)에 직접 기입된 데이터보다 업데이트 빈도가 높은 데이터이다. NAND 메모리(10) 내의 논리 블록 중 임의의 것이 MS(11), MSIB(11a), TFS(11b), FS(12), FSIB(12a), IS(13)에 할당된다.
도 5와 도 6에 도시한 각 구성요소의 특정 기능 구성에 대해 상세하게 설명한다. 호스트 기기(1)가 SSD(100)에 대해 판독 또는 기입을 수행할 경우, 호스트 기기(1)는 ATA 인터페이스를 통해 논리 어드레스로서 LBA(Logical Block Addressing)을 입력한다. 도 7에 도시하는 바와 같이, LBA는 섹터(사이즈: 512 B) 에 0부터 일련 번호가 부여되는 논리 어드레스이다. 본 실시형태에서는, 도 5에 도시한 구성요소인 WC(21), RC(22), FS(12), IS(13), MS(11)에 대한 관리 단위로서, LBA의 하위 (l-k+1)번째 비트와 같거나 높은 순의 비트 스트링 또는 LBA의 (l-i+1)번째 비트와 같거나 높은 순의 비트 스트링으로 형성된 논리 클러스터 어드레스가 정의된다. 1 클러스터 = 2(l-k) 섹터이고 1 트랙 = 2(k-i) 클러스터이다.
판독 캐시(RC)(22)
RC(22)에 대해 설명한다. RC(22)는 ATA 커맨드 처리 유닛(121)으로부터의 판독 요청에 응답하여, NAND 메모리(10)[FS(12), IS(13), MS(11)]로부터의 판독 데이터를 일시적으로 저장하는 영역이다. 본 실시형태에서, RC(22)는 m라인/ n웨이(m은 2(k-i) 이상의 자연수이고, n은 2 이상의 자연수이다) 세트 연관 시스템(set associative system)으로 관리되며 1 클러스터분의 데이터를 1 엔트리에 저장할 수 있다. 라인은 논리 클러스터 어드레스의 LSB (k-i) 비트에 의해 결정된다. RC(22)는 완전 연관 시스템(full-associative system)으로 관리될 수 있거나 간단한 FIFO 시스템으로 관리될 수 있다.
기입 캐시(WC)(21)
WC(21)에 대해 설명한다. WC(21)는 ATA 커맨드 처리 유닛(121)으로부터의 기입 요청에 응답하여, 호스트 기기(1)로부터의 기입 데이터를 일시적으로 저장하는 영역이다. WC(21)는 m라인/n웨이(m은 2(k-i) 이상의 자연수이고, n은 2 이상의 자연수이다) 세트 연관 시스템으로 관리되며 1 클러스터분의 데이터를 1 엔트리에 저장 할 수 있다. 라인은 논리 클러스터 어드레스의 LSB (k-i) 비트에 의해 결정된다. 예컨대, 기입 가능 웨이를 웨이 1부터 웨이 n까지 순서대로 검색한다. WC(21)에 등록된 트랙은 가장 먼저 이루어진 업데이트의 순서가 공지되는 방식으로, 후술하는 WC 트랙 관리 테이블(24)의 FIFO 구조에 의해 LRU(Least Recently Used)로 관리된다. WC(21)는 완전 연관 시스템으로 관리될 수 있다. WC(21)는 라인 개수와 웨이 개수가 RS(22)와 다를 수도 있다.
기입 요청에 따라 기입된 데이터는 일단 WC(21)에 저장된다. WC(21)로부터 NAND(10)에 플러시될 데이터의 결정 방법은 후술하는 규칙에 따른다.
(i) 태그에 의해 결정된 라인에서의 기입 가능한 웨이가 마지막(본 실시형태에서는 n번째) 자유 웨이인 경우, 즉 그 마지막 자유 웨이를 이용할 경우, 그 라인에 등록된 트랙들 중 LRU에 기초하여 가장 먼저 업데이트된 트랙을 플러시하기로 결정한다.
(ii) WC(21)에 등록된 상이한 트랙들의 개수가 미리 정해진 수를 초과할 경우, WC에서 미리 정해진 수보다 작은 개수의 클러스트를 갖는 트랙을 LRU 순서로 플러시하기로 결정한다.
플러시될 트랙은 전술한 정책에 따라 결정된다. 트랙 플러시 시에, 동일 트랙에 포함된 모든 데이터가 플러시된다. 플러시될 데이터량이 예컨대 트랙 사이즈의 50%를 초과할 경우에 데이터는 MS(11)로 플러시된다. 플러시될 데이터가 예컨대 트랙 사이즈의 50%를 초과하지 않는다면 데이터는 FS(12)로 플러시된다.
트랙 플러시가 조건 (i) 하에서 수행되고 데이터가 MS(11)로 플러시될 경우, 플러시될 데이터량이 트랙 사이즈의 50%를 초과하는 조건을 만족하는 트랙을 WC(21) 내의 트랙들 중에서 선택하여, 플러시될 트랙 개수가 2i에 도달할 때까지(트랙 개수가 시작부터 2i 이상인 경우, 트랙 개수가 2i+1에 도달할 때까지) 정책 (i)에 따라 플러시 후보에 추가한다. 다시 말해, 플러시될 트랙의 개수가 2i보다 작다면, 2(k-i-1)보다 많은 유효 클러스터를 갖는 트랙은 WC에서 가장 오래된 트랙부터 순서대로 선택되어, 트랙의 개수가 2i에 도달할 때까지 플러시 후보에 추가된다.
조건 (i) 하에서 트랙 플러시가 수행되고 트랙이 FS(12)로 플러시될 경우, 플러시될 데이터량이 트랙 사이즈의 50%를 초과하지 않는다는 조건을 만족하는 트랙을 WC(21) 내의 트랙 중에서 LRU 순서로 선택하고 그 트랙의 클러스터는 플러시될 클러스터 개수가 2k에 도달할 때까지 플러시 후보에 추가한다. 다시 말해, WC 내의 트랙들을 가장 오래된 것부터 순서대로 찾아내어 2(k-i-1) 이하의 유효 클러스터를 갖는 트랙으로부터 클러스터를 추출하고, 유효 클러스터의 수가 2k에 도달할 경우 클러스터를 논리 블록 단위로 FSIB(12a)에 플러시한다. 그러나, 2k개의 유효 클러스터를 찾지 못할 경우, 클러스터는 논리 페이지 단위로 FSIB(12a)에 플러시된다. FS(12)에의 플러시가 논리 블록 단위로 또는 논리 페이지 단위로 이루어지는지를 결정하는 유효 클러스터의 개수는 1 논리 블록분의 값, 즉 2k에 한정되지 않으며, 1 논리 블록분의 값보다 약간 작은 값일 수도 있다.
ATA 커맨드 처리 유닛(121)으로부터의 캐시 플러시 요청 시, WC(21)의 모든 내용은 전술한 바와 같은 조건[플러시될 데이터량이 트랙 사이즈의 50%를 초과할 경우, 데이터는 MS(11)로 플러시되고, 플러시될 데이터량이 트랙 사이즈의 50%를 초과하지 않으면, 데이터는 FS(12)로 플러시된다] 하에서 FS(12) 또는 MS(11)로 플러시된다.
전단 기억 영역(FS)(12)
FS(12)에 대해 설명한다. FS(12)는 데이터가 클러스터 단위로 관리되는 논리 블록 단위의 FIFO 구조를 채용한다. FS(12)는 그 FS(12)를 통과하는 데이터가 그 후단인 IS(13)에서보다 높은 업데이트 빈도를 갖는 것으로 간주되는 버퍼이다. 다시 말해, FS(12)의 FIFO 구조의 경우, FIFO를 통과하는 유효 클러스터(최신 클러스터)는 호스트로부터의 동일 어드레스로의 재기입이 수행되면 무효화된다. 그렇기 때문에, FS(12)를 통과하는 클러스터는 FS(12)로부터 IS(13)에 또는 MS(11)에 플러시된 클러스트보다 업데이트 빈도가 높은 것으로 간주될 수 있다.
FS(12)를 제공함으로써, 그 후단인 IS(13)에서 컴팩션 처리 시에 업데이트 빈도가 높은 데이터의 혼합 가능성이 줄어든다. 오래된 클러스터를 저장하는 논리 블록의 유효 클러스터 개수를 무효화에 의해 0으로 줄이는 경우, 논리 블록은 해제되어 자유 블록(FB)으로 할당된다. 논리 블록이 무효화될 경우, 새로운 자유 블록(FB)이 취득되어 FS(12)에 할당된다.
WC(21)로부터 FS(12)로의 클러스터 데이터의 이동이 수행되면, FSIB(12a)에 할당된 논리 블록에 클러스터가 기입된다. 모든 페이지의 기입이 완료되는 논리 블록이 FSIB(12a)에 존재할 경우, 그 논리 블록은 후술하는 CIB 처리에 의해 FSIB(12a)로부터 FS(12)에 이동한다. FSIB(12a)로부터 FS(12)에의 논리 블록 이동 시에, FS(12)의 논리 블록 개수가 FS(12)에 허용된 미리 정해진 상한값을 초과할 경우, 가장 오래된 논리 블록이 FS(12)로부터 IS(13)에 또는 MS(11)에 플러시된다. 예를 들면, 트랙 내 유효 클러스트의 비율이 50% 이상인 트랙은 MS(11)[TFS(11b)]에 기입되고, 유효 클러스터가 남아있는 논리 블록은 IS(13)로 이동한다.
NAND 메모리(10) 내의 구성요소들 간의 데이터 이동으로서, 2가지 방식, 즉 이동(Move)과 카피(Copy)가 있다. 이동은 후술하는 관리 테이블의 포인터의 재배치를 간단하게 수행하며 실제 데이터의 재기입은 수행하지 않는 방법이다. 카피는 한 구성요소에 저장된 데이터를 다른 구성요소에 페이지 단위, 트랙 단위 또는 블록 단위로 실제로 재기입하는 방법이다.
중간단 기억 영역(IS)(13)
IS(13)에 대해 설명한다. IS(13)에서는 데이터 관리가 FS(12)에서와 같은 식으로 클러스터 단위로 이루어진다. IS(13)에 저장된 데이터는 업데이트 빈도가 낮은 데이터로 간주될 수 있다. FS(12)로부터 IS(13)로의 논리 블록의 이동(Move), 즉 FS(12)로부터의 논리 블록의 플러시가 이루어질 경우, 이전에 FS(12)의 관리 대상인 플러시 대상으로서의 논리 블록은 포인터의 재배치에 의해 IS(13)의 관리 대상으로 변한다. FS(12)로부터 IS(13)로의 논리 블록의 이동에 따라, IS(13)의 논리 블록 개수가 IS(13)에 허용된 미리 정해진 상한값을 초과할 경우, 즉 IS 내의 기입 가능한 자유 블록(FB) 개수가 임계값 미만으로 감소할 경우, IS(13)로부터 MS(11)로의 데이터 플러시 및 컴팩션 처리가 실행된다. IS(13)의 블록 개수는 지정값으로 복귀된다.
IS(13)은 트랙 내의 유효 클러스터 개수를 이용하여 후술하는 플러시 처리 및 컴팩션 처리를 실행한다.
트랙은 유효 클러스터의 개수×유효 클러스터 계수[MS(11)에서 무효 트랙이 존재하는 논리 블록 내에 트랙이 존재하는 여부에 따라 가중되는 수로서, 이 수는 무효 트랙이 존재하지 않는 경우보다 무효 트랙이 존재하는 경우에 더 크다]의 순으로 정렬된다. 그 곱한 값이 큰 2i+1개의 트랙(2 논리 블록분)이 수집되고 논리 블록 사이즈의 자연수배만큼이도록 증가되어 MSIB(11a)로 플러시된다.
최소 개수의 유효 클러스터를 갖는 2 논리 블록의 유효 클러스터의 총 개수가 예컨대 미리 정해진 설정값인 2k(1 논리 블록분) 이상인 경우, 전술한 단계를 반복한다[IS에서 2 논리 블록으로부터 자유 블록(FB)이 생성될 수 있을 때까지 단계를 수행한다].
최소 개수의 유효 클러스터를 갖는 논리 블록부터 순서대로 2k개의 클러스터를 수집하고 IS에서 컴팩션을 수행한다.
여기서, 최소 개수의 유효 클러스터를 갖는 2 논리 블록이 선택된다. 그러나, 그 수가 2에 한정되지는 않지만 2 이상의 수이어야 한다. 미리 정해진 설정값은 선택된 논리 블록의 개수보다 1만큼 작은 논리 블록 개수로 저장될 수 있는 클 러스터 수 이하이어야 한다.
메인 기억 영역(MS)(11)
MS(11)에 대해 설명한다. MS(11)에서는 데이터의 관리가 트랙 단위로 이루어진다. MS(11)에 저장된 데이터는 업데이트 빈도가 낮은 것으로서 간주될 수 있다. WC(21), FS(12), 또는 IS(13)로부터 MS(11)로의 트랙의 카피 또는 이동이 수행될 경우, MSIB(11a)에 할당된 논리 블록에 트랙이 기입된다. 한편, 트랙의 일부에 있는 데이터(클러스터)만이 WC으로부터 기입될 경우, 존재하는 MS의 트랙 데이터와 새로운 데이터를 병합하여 새로운 트랙 데이터를 생성한 다음, 그 생성된 트랙 데이터를 MSIB(11a)에 기입하는 후술하는 패시브 병합(passive merge)이 수행된다. 무효 트랙이 MS(11)에 축적되고 그 MS(11)에 할당된 논리 블록 개수가 MS(11)에 허용된 블록 개수의 상한을 초과할 경우, 컴팩션 처리가 수행되어 무효 자유 블록(FB)이 생성된다.
MS(11)의 컴팩션 처리로서, 예컨대 후술하는 논리 블록 내의 유효 트랙 개수에만 주목하는 방법이 수행된다.
무효 트랙을 조합하여 무효 자유 블록(FB)이 생성될 때까지 논리 블록은 최소 개수의 유효 트랙을 갖는 것부터 선택된다.
선택된 논리 블록에 저장된 트랙을 WC(21), FS(12) 또는 IS(13) 내의 데이터와 통합하는 패시브 병합이 수행되면서 컴팩션이 실행된다.
2i개 트랙이 통합될 수 있는 논리 블록이 TFS(11b)에 출력되고(2i 트랙 MS 컴팩션), 개수가 2i 미만인 트랙은 MSIB(11a)에 출력되어(2i 미만 트랙 컴팩션) 더 많은 수의 자유 블록(FB)이 생성된다.
TFB(11b)은 데이터를 트랙 단위로 관리하는 FIFO이다. TFS(11b)는 그 TFS(11b)를 통과하는 데이터가 그 전단인 MS(11)에서보다 업데이트 빈도가 높은 것으로 간주되는 버퍼이다. 다시 말해, TFS(11b)의 FIFO 구조에서, FIFO를 통과하는 유효 트랙(최신 트랙)은 호스트로부터의 동일한 어드레스로의 재기입이 수행될 경우 무효화된다. 그렇기 때문에, TFS(11b)를 통과하는 트랙은 TFS(11b)로부터 MS(11)로 플러시된 트랙보다 업데이트 빈도가 더 높은 것으로 간주될 수 있다.
도 8은 도 5와 도 6에 도시한 각각의 구성요소를 제어 및 관리하는 데이터 관리 유닛(120)의 관리 테이블을 나타내는 도면이다. 데이터 관리 유닛(120)은 전술한 바와 같이, ATA 커맨드 처리 유닛(121)과 NAND 메모리(10)를 이어주는 기능을 갖고, DRAM(20)에 저장된 데이터의 관리를 수행하는 DRAM층 관리 유닛(120a)과, NAND 메모리(10)에 저장된 데이터의 관리를 수행하는 논리 NAND층 관리 유닛(120b)과, 물리적 기억 장치로서의 NAND 메모리(10)를 관리하는 물리 NAND층 관리 유닛(120c)을 포함한다. RC 클러스터 관리 테이블(23), WC 트랙 관리 테이블(24), 및 WC 클러스터 관리 테이블(25)은 DRAM층 관리 유닛(120a)에 의해 제어된다. 트랙 관리 테이블(30), FS/IS 관리 테이블(40), MS 논리 블록 관리 테이블(35), FS/IS 논리 블록 관리 테이블(42), FS/IS 내부의 클러스터 관리 테이블(44)은 논리 NAND층 관리 유닛(120b)에 의해 관리된다. 논리-물리 변환 테이블(50)은 물리 NAND층 관리 유닛(120c)에 의해 관리된다.
RC(22)는 리버스(reverse) 룩업 테이블인 RC 클러스터 관리 테이블(23)에 의해 관리된다. 리버스 룩업 테이블에서는, 기억 장치의 위치로부터, 그 위치에 저장된 논리 어드레스가 검색될 수 있다. WC(21)는 리버스 룩업 테이블인 WC 클러스터 관리 테이블(25)과, 포워드(forward) 룩업 테이블인 WC 트랙 관리 테이블(24)에 의해 관리된다. 포워드 룩업 테이블에서는, 논리 어드레스로부터, 그 논리 어드레스에 대응하는 데이터가 존재하는 기억 장치의 위치가 검색될 수 있다.
NAND 메모리(10)에 있는 FS(12)[FSIB(12a)], IS(13), MS(11)[TFS(11b)와 MSIB(11a)]의 논리 어드레스는 트랙 관리 테이블(30), FS/IS 관리 테이블(40), MS 논리 블록 관리 테이블(35), FS/IS 논리 블록 관리 테이블(42), FS/IS 내부의 클러스터 관리 테이블(44)에 의해 관리된다. NAND 메모리(10)의 FS(12)[FSIB(12a)], IS(13), MS(11)[TFS(11b)와 MSIB(11a)]에서, 논리 어드레스와 물리 어드레스의 변환은 논리-물리 변환 테이블(50)에 의해 수행된다. 이들 관리 테이블은 NAND 메모리(10) 상의 영역에 저장되고 SSD(100)의 초기화 시에 NAND 메모리로부터 DRAM(20)에 판독되어 사용된다.
RS 클러스터 관리 테이블(23)(리버스 룩업)
도 9를 참조하여 RC 클러스터 관리 테이블(23)에 대해 설명한다. 전술한 바와 같이, RC(22)는 논리 클러스터 어드레스 LSB (k-i) 비트에 의해 인덱스되는 n웨이 세트 연관 시스템으로 관리된다. RC 클러스터 관리 테이블(23)은 RC(클러스터 사이즈 × m라인 × n웨이)(22)의 각각의 엔트리의 태그를 관리하는 테이블이다. 각각의 태그는 복수의 비트를 포함하는 상태 플래그(23a)와, 논리 트랙 어드레스(23b)를 포함한다. 상태 플래그(23a)는 엔트리를 이용할 수 있는지의 여부(유효/무효)를 나타내는 유효 비트 외에도, 예컨대 엔트리가 NAND 메모리(10)로부터의 판독 대기중인지를 나타내는 비트, 엔트리가 ATA 커맨드 처리 유닛(121)에의 판독 대기중인지를 나타내는 비트를 포함한다. RC 클러스터 관리 테이블(23)은 DRAM(20) 상의 태그 기억 위치로부터 LBA와 일치하는 논리 트랙 어드레스를 검색하기 위한 리버스 룩업 테이블로서 기능한다.
WC 클러스터 관리 테이블(25)(리버스 룩업)
도 10을 참조하여 WC 클러스터 관리 테이블(25)에 대해 설명한다. 전술한 바와 같이, WC(21)는 논리 클러스터 어드레스 LSB (k-i) 비트에 의해 인덱스되는 n웨이 세트 연관 시스템으로 관리된다. WC 클러스터 관리 테이블(25)은 WC(클러스터 사이즈 × m라인 × n웨이)(21)의 각각의 엔트리의 태그를 관리하는 테이블이다. 각각의 태그는 복수의 비트로 된 상태 플래그(25a)와, 섹터 위치 비트맵(25b)과, 논리 트랙 어드레스(25c)를 포함한다.
상태 플래그(25a)는 엔트리를 이용할 수 있는지의 여부(유효/무효)를 나타내는 유효 비트 외에도, 예컨대 엔트리가 NAND 메모리(10)에의 플러시 대기중인지를 나타내는 비트, 엔트리가 ATA 커맨드 처리 유닛(121)으로부터의 기입 대기중인지를 나타내는 비트를 포함한다. 섹터 위치 비트맵(25b)은 2(l-k)개 섹터를 2(l-k)개 비트로 확장하여 1 클러스터에 포함된 2(l-k) 섹터 중 어느 것이 유효 데이터를 기억하는지 를 나타낸다. 섹터 위치 비트맵(25b)으로, LBA와 동일한 섹터 단위의 관리가 WC(21)에서 이루어질 수 있다. WC 클러스터 관리 테이블(25)은 DRAM(20) 상의 태그 기억 위치로부터 LBA와 일치하는 논리 트랙 어드레스를 검색하기 위한 리버스 룩업 테이블로서 기능한다.
WC 트랙 관리 테이블(24)(포워드 룩업)
도 11을 참조하여 WC 트랙 관리 테이블(24)에 대해 설명한다. WC 트랙 관리 테이블(24)은 WC(21) 상에 저장된 클러스터가 트랙 단위로 수집되는 정보를 관리하는 테이블이며, FIFO식 기능을 갖는 링크드 리스트(linked list)를 이용하여 트랙들 사이에서 WC(21) 내의 등록 순서(LRU)를 나타낸다. LRU는 WC(21)에서 마지막으로 업데이트된 순서로 나타낼 수 있다. 각 리스트의 엔트리는 논리 트랙 어드레스(24a), 논리 트랙 어드레스에 포함된 WC(21) 내의 유효 클러스터(24b)의 개수, 웨이-라인 비트맵(24c), 다음 엔트리에의 포인터를 나타내는 넥스트 포인터(24d)를 포함한다. WC 트랙 관리 테이블(24)은 필요한 정보를 논리 트랙 어드레스(24a)로부터 얻기 때문에 포워드 룩업 테이블로서 기능한다.
웨이-라인 비트맵(24c)은 WC(21)의 m×n개의 엔트리 중, WC(21) 내의 논리 트랙 어드레스에 포함된 유효 클러스터가 저장되어 있는 것을 나타내는 맵 정보이다. 유효 비트는 유효 클러스터가 저장되어 있는 엔트리에서 "1"이다. 웨이-라인 비트맵(24c)은 예컨대 (1 비트(유효) + log2n 비트 (n웨이)) × m 비트 (m라인)를 포함한다. WC 트랙 관리 테이블(24)은 링크드 리스트 구조를 갖는다. WC(21)에 존 재하는 논리 트랙 어드레스에 관계된 정보만이 입력된다.
트랙 관리 테이블(30)(포워드 룩업)
도 12를 참조하여 트랙 관리 테이블(30)에 대해 설명한다. 트랙 관리 테이블(30)은 논리 트랙 어드레스 단위로 MS(11) 상의 논리 데이터 위치를 관리하는 테이블이다. 데이터가 클러스터 단위로 FS(12) 또는 IS(13)에 저장되는 경우, 트랙 관리 테이블(30)은 그 데이터에 관계된 기본 정보와, 상세한 정보에의 포인터를 저장한다. 트랙 관리 테이블(30)은 인덱스로서 논리 트랙 어드레스(30a)를 갖는 어레이 포맷으로 구성되어 있다. 인덱스로서 논리 트랙 어드레스(30a)를 갖는 각각의 엔트리는 클러스터 비트맵(30b), 논리 블록 ID(30c) + 논리 블록 내부의 트랙 위치(30d), 클러스터 테이블 포인터(30e), FS 클러스터의 개수(30f), IS 클러스터의 개수(30g) 등의 정보를 포함한다. 트랙 관리 테이블(30)은 인덱스로서 논리 트랙 어드레스를 이용하여, 그 논리 트랙 어드레스에 대응하는 트랙이 저장되어 있는 (기억 장치 위치에 대응하는)논리 블록 ID 등의 필요한 정보를 얻기 때문에, 포워드 룩업 테이블로서 기능한다.
클러스터 비트맵(30b)은 1 논리 트랙 어드레스 범위에 속하는 2(k-i) 클러스터를 예컨대 클러스터 어드레스의 오름차순으로 8개로 분할하여 얻은 비트맵이다. 8비트의 각각은 2(k-i-3) 클러스터 어드레스에 대응하는 클러스터가 MS(11)에 존재하는지 FS(12)나 IS(13)에 존재하는지의 여부를 나타낸다. 그 비트가 "0"인 경우, 이것은 검색 대상인 클러스터가 MS(11)에 확실히 존재하는 것을 나타낸다. 그 비트가 "1"인 경우, 이것은 그 클러스터가 FS(12)나 IS(13)에 존재할 가능성을 나타낸다.
논리 블록 ID(30c)는 논리 트랙 어드레스에 대응하는 논리 트랙이 저장되어 있는 논리 블록 ID를 식별하기 위한 정보이다. 논리 블록 내부의 트랙 위치(30d)는 논리 블록 ID(30c)가 지정한 논리 블록 내의 논리 트랙 어드레스(30a)에 대응하는 트랙의 기억 위치를 나타낸다. 1 블록이 최대 2i개의 유효 트랙을 포함하기 때문에, 논리 블록 내부의 트랙 위치(30d)는 i 비트를 이용하여 2i개의 트랙 위치를 식별한다.
클러스터 테이블 포인터(30e)는 링크드 리스트 구조를 갖는 FS/IS 관리 테이블(40)의 각 리스트의 최상위 엔트리에 대한 포인터이다. 클러스터 비트맵(30b)의 검색에서, 클러스터가 FS(12)나 IS(13)에 존재할 가능성이 있음을 나타내는 경우, 클러스터 테이블 포인터(30e)를 이용해서 FS/IS 관리 테이블(40)의 검색이 실행된다. FS 클러스터의 개수(30f)는 FS(12)에 존재하는 유효 클러스터의 개수를 나타낸다. IS 클러스터의 개수(30g)는 IS(13)에 존재하는 유효 클러스터의 개수를 나타낸다.
FS/IS 관리 테이블(40)(포워드 룩업)
도 13을 참조하여 FS/IS 관리 테이블(40)에 대해 설명한다. FS/IS 관리 테이블(40)은 FS(12)[FSIB(12a)를 포함] 또는 IS(13)에 저장된 데이터의 위치를 논리 클러스터 어드레스로 관리하는 테이블이다. 도 13에 도시하는 바와 같이, FS/IS 관리 테이블(40)은 논리 트랙 어드레스마다 독립 링크드 리스트 포맷으로 형성되어 있다. 전술한 바와 같이, 각 리스트의 최상위 엔트리에의 포인터는 트랙 관리 테이블(30)의 클러스터 테이블 포인터(30e) 필드에 저장된다. 도 13에는 2 논리 트랙 어드레스에 대한 링크드 리스트가 도시된다. 각각의 엔트리는 논리 클러스터 어드레스(40a), 논리 블록 ID(40b), 논리 블록 내부의 클러스터 위치(40c), FS/IS 블록 ID(40d), 넥스트 포인터(40e)를 포함한다. FS/IS 관리 테이블(40)은 논리 클러스터 어드레스(40a)에 대응하는 논리 클러스터가 저장되어 있는 (기억 장치 위치에 대응하는)논리 블록 내부의 클러스터 위치(40c) 및 논리 블록 ID(40b) 등의 필요한 정보를 논리 클러스터 어드레스(40a)로부터 얻기 때문에 포워드 룩업 테이블로서 기능한다.
논리 블록 ID(40b)는 논리 클러스터 어드레스(40a)에 대응하는 논리 클러스터가 저장되어 있는 논리 블록 ID를 식별하기 위한 정보이다. 논리 블록 내부의 클러스터 위치(40c)는 논리 블록 ID(40b)가 지정한 논리 블록에서의 그 논리 클러스터 어드레스(40a)에 대응하는 클러스터의 기억 위치를 나타낸다. 1 논리 블록이 최대 2k개의 유효 클러스터를 포함하기 때문에, 논리 블록 내부의 클러스터 위치(40c)는 k 비트를 이용하여 2k개의 위치를 식별한다. 후술하는 FS/IS 논리 블록 관리 테이블(42)의 인덱스인 FS/IS 블록 ID는 FS/IS 블록 ID(40d)에 등록된다. FS/IS 블록 ID는 FS(12) 또는 IS(13)에 속하는 논리 블록을 식별하기 위한 정보이다. FS/IS 관리 테이블(40)에서의 FS/IS 블록 ID(40d)는 후술하는 FS/IS 논리 블록 관리 테이블(42)에의 링크를 위해 등록된다. 넥스트 포인터(40e)는 논리 트랙 어드레스마다 링크된 동일 리스트에서 다음 엔트리에의 포인터를 나타낸다.
MS 논리 블록 관리 테이블(35)(리버스 룩업)
도 14를 참조하여 MS 논리 블록 관리 테이블(35)에 대해 설명한다. MS 논리 블록 관리 테이블(35)은 MS(11)에 이용된 논리 블록에 관계된 정보[예컨대, 어떤 트랙이 저장되어 있는지, 트랙 위치가 추기(追記) 가능한지의 여부]를 유일하게 관리하는 테이블이다. MS 논리 블록 관리 테이블(35)에는 FS(12)[FSIB(12a)를 포함]와 IS(13)에 속한 논리 블록에 관계된 정보도 등록된다. MS 논리 관리 테이블(35)은 인덱스로서 논리 블록 ID(35a)를 갖는 어레이 포맷으로 형성되어 있다. 엔트리 개수는 128 GB NAND 메모리(10)의 경우 최대 32 K 엔트리일 수 있다. 각각의 엔트리는 2i개의 트랙에 대한 트랙 관리 포인터(35b), 유효 트랙의 개수(35c), 기입 가능한 최상위 트랙(35d), 유효 플래그(35e)를 포함한다. MS 논리 블록 관리 테이블(35)은 논리 블록에 저장된 논리 트랙 어드레스 등의 필요한 정보를, 기억 장치 위치에 대응하는 논리 블록 ID(35e)로부터 얻기 때문에 리버스 룩업 테이블로서 기능한다.
트랙 관리 포인터(35b)는 논리 블록 ID(35a)가 지정한 논리 블록에서 2i 개의 트랙 위치 각각에 대응하는 논리 트랙 어드레스를 저장한다. 논리 트랙 어드레스를 이용하여, 인덱스로서 논리 트랙 어드레스를 갖는 트랙 관리 테이블(30)을 검색하는 것이 가능하다. 유효 트랙의 개수(35c)는 논리 블록 ID(35a)가 지정한 논리 블록에 저장된 트랙들 중 유효 트랙의 개수(최대 2i 개)를 나타낸다. 기입 가능한 최상위 트랙 위치(35d)는 논리 블록 ID(35a)가 지정한 논리 블록이 추기되는 블록인 경우 추기 가능한 최상위 위치(0 내지 2i-1, 추기 완료 시 2i)를 나타낸다. 유효 플래그(35e)는 논리 블록 엔트리가 MS(11)[MSIB(11a)를 포함]로서 관리될 경우에 "1"이다.
FS/IS 논리 블록 관리 테이블(42)(리버스 룩업)
도 15를 참조하여 FS/IS 논리 블록 관리 테이블(42)에 대해 설명한다. FS/IS 논리 블록 관리 테이블(42)은 인덱스로서 FS/IS 블록 ID(42a)를 갖는 어레이 포맷으로 형성되어 있다. FS/IS 논리 블록 관리 테이블(42)은 FS(12)나 IS(13)로서 이용된 논리 블록에 관계된 정보[논리 블록 ID와의 대응관계, FS/IS 내부의 클러스터 관리 테이블(44)에 대한 인덱스, 논리 블록의 추기 가능성의 여부 등]을 관리하는 테이블이다. FS/IS 논리 블록 관리 테이블(42)에는 주로 FS/IS 관리 테이블(40)의 FS/IS 블록 ID(40d)를 이용하여 액세스된다. 각 엔트리는 논리 블록 ID(42b), 블록 내부의 클러스터 테이블(42c), 유효 클러스터의 개수(42d), 기입 가능한 최상위 페이지(42e), 유효 플래그(42f)를 포함한다. FS/IS 논리 블록 관리 테이블(42)은 논리 블록에 저장된 논리 클러스터 등의 필요한 정보를 기억 장치 위치에 대응하는 FS/IS 블록 ID(42a)로부터 얻기 때문에 리버스 룩업 테이블로서 기능한다.
MS 논리 블록 관리 테이블(35)에 등록된 논리 블록 중, FS(12)[FSIB(12a)를 포함] 및 IS(13)에 속하는 논리 블록에 대응하는 논리 블록 ID는 논리 블록 ID(42b)에 등록된다. 논리 블록 내의 각 클러스터 위치에 등록되어 있는 논리 클러 스터 어드레스에 의해 지정된 논리 클러스터를 나타내는 후술하는 FS/IS 내부의 클러스터 관리 테이블(44)에 대한 인덱스는 블록 내부의 클러스터 테이블(42c)에 등록된다. 유효 클러스터의 개수(42d)는 FS/IS 블록 ID(42a)가 지정한 논리 블록에 저장된 클러스터 중, 유효 클러스터 개수(최대 2k개)를 나타낸다. 기입 가능한 최상위 페이지 위치(42e)는 FS/IS 블록 ID(42a)가 지정한 논리 블록이 추기될 블록인 경우 추기 가능한 최상위 페이지 위치(0 내지 2j-1, 추기 완료 시 2j)를 나타낸다. 유효 플래그(42f)는 논리 블록 엔트리가 FS(12)[FSIB(12a)를 포함]나 IS(13)로서 관리될 경우에 "1"이다.
FS/IS 내부의 클러스터 관리 테이블(44)(리버스 룩업)
도 16을 참조하여 FS/IS 내부의 클러스터 관리 테이블(44)에 대해 설명한다. FS/IS 내부의 클러스터 관리 테이블(44)은 FS(12) 또는 IS(13)로서 이용된 논리 블록 내의 각 클러스터 위치에 어떤 논리 클러스터가 기록되어 있는지를 나타내는 테이블이다. FS/IS 내부의 클러스터 관리 테이블(44)은 1 논리 블록마다 2j 페이지 × 2(k-j) 클러스터 = 2k 엔트리를 갖는다. 논리 블록 내의 클러스터 위치 중에서 0번째∼2k-1번째 클러스터 위치에 대응하는 정보가 연속 영역에 배열된다. 2k개 부분의 정보를 포함하는 테이블은 FS(12)와 IS(13)에 속하는 논리 블록 개수(P)와 같은 수로 저장된다. FS/IS 논리 블록 관리 테이블(42)의 블록 내부의 클러스터 테이블(42c)은 P개의 테이블에 대한 위치 정보(포인터)이다. 연속 영역에 배열된 각 엔 트리(44a)의 위치는 1 논리 블록 내의 클러스터 위치를 나타낸다. 엔트리(44a)의 내용으로서, FS/IS 관리 테이블(40)에 의해 관리되는 논리 클러스터 어드레스를 포함하는 리스트에의 포인터는, 클러스터 위치에 어떤 논리 클러스터가 저장되어 있는지를 식별할 수 있도록 등록된다. 다시 말해, 엔트리(44a)는 링크드 리스트의 최상위를 나타내지 않는다. 링크드 리스트 내의 논리 클러스터 어드레스를 포함하는 하나의 리스트에의 포인트가 그 엔트리(44a)에 등록된다.
논리-물리 변환 테이블(50)(포워드 룩업)
도 17을 참조하여 논리-물리 변환 테이블(50)에 대해 설명한다. 논리-물리 변환 테이블(50)은 인덱스로서 논리 블록 ID(50a)를 갖는 어레이 포맷으로 형성되어 있다. 엔트리의 개수는 128 GB NAND 메모리(10)의 경우 최대 32 K 엔트리일 수 있다. 논리-물리 변환 테이블(50)은 논리 블록 ID와 물리 블록 ID 간의 변환 및 그 수명과 관계된 정보를 관리하는 테이블이다. 각각의 엔트리는 물리 블록 어드레스(50b), 소거 횟수(50c), 판독 횟수(50d)를 포함한다. 논리-물리 변환 테이블(50)은 물리 블록 ID(물리 블록 어드레스) 등의 필요한 정보를 논리 블록 ID로부터 얻기 때문에 포워드 룩업 테이블로서 기능한다.
물리 블록 어드레스(50b)는 1 논리 블록 ID(50a)에 속하는 8개의 물리 블록 ID(물리 블록 어드레스)를 나타낸다. 소거 횟수(50c)는 논리 블록 ID의 소거 횟수를 나타낸다. 불량 블록(BB)은 물리 블록(512 KB) 단위로 관리된다. 그러나, 32비트 배속 모드에서는 소거 횟수가 1 논리 블록(4 MB) 단위로 관리된다. 판독 횟수(50d)는 논리 블록 ID의 판독 횟수를 나타낸다. 소거 횟수(50c)는 예컨대 NAND형 플래시 메모리의 재기입 횟수를 레벨링하는 웨어 레벨링 처리에 이용될 수 있다. 판독 횟수(50d)는 보존 특성이 악화된 물리 블록에 저장된 데이터를 재기입하는 리프레시 처리에 이용될 수 있다.
도 8에 나타낸 관리 테이블은 후술하는 바와 같은 관리 대상에 의해 추려진다.
RC 관리: RC 클러스터 관리 테이블
WC 관리: WC 클러스터 관리 테이블과 WC 트랙 관리 테이블
MS 관리: 트랙 관리 테이블(30)과 MS 논리 블록 관리 테이블(35)
FS/IS 관리: 트랙 관리 테이블(30), FS/IS 관리 테이블(40), MS 논리 블록 관리 테이블(35), FS/IS 논리 블록 관리 테이블(42), FS/IS 내부의 클러스터 관리 테이블(44)
MS(11), MSIB(11a), TFS(11b)를 포함하는 MS 영역의 구조는 MS 구조 관리 테이블(도시 생략)에서 관리된다. 구체적으로, MS(11), MSIB(11a), TFS(11b)에 할당된 논리 블록 등이 관리된다. FS(12), FSIB(12a), IS(13)을 포함하는 FS/IS 영역의 구조는 FS/IS 구조 관리 테이블(도시 생략)에서 관리된다. 구체적으로, FS(12), FSIB(12a), IS(13)에 할당된 논리 블록 등이 관리된다.
판독 처리
도 18에 나타낸 흐름도를 참조하여 판독 처리에 대해 설명한다. 판독(Read) 커맨드와, 판독 어드레스로서 LBA가 ATA 커맨드 처리 유닛(121)으로부터 입력될 경우, 데이터 관리 유닛(120)은 도 9에 도시한 RC 클러스터 관리 테이블(23)과 도 10 에 도시한 WC 클러스터 관리 테이블(25)을 검색한다(단계 S100). 구체적으로, 데이터 관리 유닛(120)은 RC 클러스터 관리 테이블(23)과 WC 클러스터 관리 테이블(25)로부터 LBA의 클러스터 어드레스의 LSB (k-i) 비트(도 7 참조)에 대응하는 라인을 선택하고, 선택된 라인의 각각의 웨이에 입력된 논리 트랙 어드레스(23b와 25c)를 그 LBA의 논리 트랙 어드레스와 비교한다(단계 S110). 본래 입력된 논리 트랙 어드레스가 LBA의 논리 트랙 어드레스와 일치하는 웨이가 존재할 경우, 데이터 관리 유닛(120)은 이것을 캐시 히트(cache hit)로서 간주한다. 데이터 관리 유닛(120)은 RC 클러스터 관리 테이블(23) 또는 WC 클러스터 관리 테이블(25)의 히트 라인 및 웨이에 대응하는 WC(21) 또는 RC(22)의 데이터를 판독하여 그 데이터를 ATA 커맨드 처리 유닛(121)에 보낸다(단계 S115).
RC(22) 또는 WC(21)에서 히트가 없다면(단계 S110), 데이터 관리 유닛(120)은 검색 대상 클러스터가 저장되어 있는 NAND 메모리(10)의 부분을 검색한다. 먼저, 데이터 관리 유닛(120)은 도 12에 도시한 트랙 관리 테이블(30)을 검색한다(단계 S120). 트랙 관리 테이블(30)은 논리 트랙 어드레스(30a)에 의해 인덱스된다. 그렇기 때문에, 데이터 관리 유닛(120)은 LBA에 의해 지정된 논리 트랙 어드레스와 일치하는 논리 트랙 어드레스(30a)의 엔트리만 체크한다.
데이터 관리 유닛(120)은 체크하기로 결정한 LBA의 논리 클러스터 어드레스에 기초하여 클러스터 비트맵(30b)으로부터 대응하는 비트를 선택한다. 대응 비트가 "0"을 나타내는 경우, 이것은 클러스터의 최신 데이터가 확실히 MS에 존재하는 것을 의미한다(단계 S130). 이 경우, 데이터 관리 유닛(120)은 논리 트랙 어드레 스(30a)의 같은 엔트리에 있는 논리 블록 ID(30c)와 논리 블록 내부의 트랙 위치(30d)로부터 트랙이 존재하는 트랙 위치와, 논리 블록 ID를 얻는다. 데이터 관리 유닛(120)은 LBA의 클러스터 어드레스의 LSB (k-i) 비트를 이용하여 그 트랙 위치로부터의 오프셋을 계산한다. 그 결과, 데이터 관리 유닛(120)은 NAND 메모리(10)에서의 클러스터 어드레스에 대응하는 클러스터 데이터가 저장되어 있는 위치를 계산할 수 있다. 구체적으로, 논리 NAND층 관리 유닛(120b)은 전술한 바와 같이 트랙 관리 테이블(30) 및 LBA의 논리 클러스터 어드레스의 LSB (k-i) 비트로부터 취득된 논리 블록 ID(30c)와 논리 블록 내부의 위치(30d)를 물리 NAND층 관리 유닛(120c)에 제공한다.
물리 NAND층 관리 유닛(120c)은 인덱스로서 논리 블록 ID를 갖는 도 17에 도시한 논리-물리 변환 테이블(50)로부터 논리 블록 ID(30c)에 대응하는 물리 블록 어드레스(물리 블록 ID)를 취득한다(단계 S160). 데이터 관리 유닛(120)은 논리 블록 내부의 트랙 위치(30d)로부터, 그 취득한 물리 블록 ID에서의 트랙 위치(트랙 최상위 위치)를 계산하고, LBA의 클러스터 어드레스의 LSB (k-i) 비트로부터, 그 물리 블록 ID에서의 계산된 트랙 최상위 위치로부터의 오프셋을 추가 계산한다. 그 결과, 데이터 관리 유닛(120)은 물리 블록에서 클러스터 데이터를 취득할 수 있다. 데이터 관리 유닛(120)은 NAND 메모리(10)의 MS(11)로부터 취득된 클러스터 데이터를 RS(22)를 통해 ATA 커맨드 처리 유닛(121)으로 보낸다(단계 S180).
한편, LBA의 클러스터 어드레스에 기초한 클러스터 비트맵(30b)의 검색 시에, 대응 비트가 "1"을 나타내는 경우, 클러스터가 FS(12) 또는 IS(13)에 저장될 가능성이 있다(단계 S130). 이 경우, 데이터 관리 유닛(120)은 트랙 관리 테이블(30) 내의 논리 트랙 어드레스(30a)의 관련 엔트리 중, 클러스터 테이블 포인터(30e)의 엔트리를 추출하고, 후속하여 이 포인터를 이용해서 FS/IS 관리 테이블(40)의 관련 논리 트랙 어드레스에 대응하는 링크드 리스트를 검색한다(단계 S140). 구체적으로, 데이터 관리 유닛(120)은 관련 논리 트랙 어드레스의 링크드 리스트에서 LBA의 논리 클러스터 어드레스와 일치하는 논리 클러스터 어드레스(40a)의 엔트리에 대해 검색한다. 일치하는 논리 클러스터 어드레스(40a)의 엔트리가 존재하는 경우(단계 S150), 데이터 관리 유닛(120)은 일치하는 리스트에서 논리 블록 ID(40b)와 논리 블록 내부의 클러스터 위치(40c)를 취득한다. 전술한 바와 같은 방식으로, 데이터 관리 유닛(120)은 논리-물리 변환 테이블(50)을 이용하여 물리 블록에서 클러스터 데이터를 취득한다(단계 S160과 단계 S180). 구체적으로, 데이터 관리 유닛(120)은 논리-물리 변환 테이블(50)로부터, 그 취득된 논리 블록 ID에 대응하는 물리 블록 어드레스(물리 블록 ID)를 취득하고(단계 S160), 논리 블록 내부의 클러스터 위치(40c)의 엔트리로부터 취득된 논리 블록 내부의 클러스터 위치로부터, 그 취득된 물리 블록 ID의 클러스터 위치를 계산한다. 그 결과, 데이터 관리 유닛(120)은 물리 블록에서 클러스터 데이터를 취득할 수 있다. 데이터 관리 유닛(120)은 NAND 메모리(10)의 FS(12) 또는 IS(13)로부터 취득된 클러스터 데이터를 RC(22)를 통해 ATA 커맨드 처리 유닛(121)으로 보낸다(단계 S180).
FS/IS 관리 테이블(40)의 검색에서 검색 대상 클러스터가 존재하지 않는 경우(단계 S150), 데이터 관리 유닛(120)은 트랙 관리 테이블(30)의 엔트리를 재검색 하여 MS(11) 상에서의 위치를 결정한다(단계 S170).
기입 처리
도 19를 참조하여 기입 처리에 대해 설명한다. (DRAM 캐시를 바이패스하여 NAND에 직접 기입을 수행하는)FUA에 대한 것이 아닌 기입(Write) 커맨드에 의해 기입된 데이터는 항상 WC(21)에 한번 저장된다. 그런 후에, 그 데이터는 조건에 따라 NAND 메모리(10)에 기입된다. 기입 처리에서는 플러시 처리 및 컴팩션 처리가 수행될 가능성이 있다. 본 실시형태에서, 기입 처리는 대략 기입 캐시 플러시(Write Cache Flush) 처리(이하, WCF 처리)와 크린 입력 버퍼(Clean Input Buffer) 처리(이하, CIB 처리)의 2 단계로 나누어진다. 단계 S300∼S320은 ATA 커맨드 처리 유닛(121)의 기입 요청으로부터 WCF 처리까지의 처리를 나타낸다. 단계 S330부터 마지막 단계까지는 CIB 처리를 나타낸다.
WCF 처리는 WC(21)의 데이터를 NAND 메모리(10)[FS(12)의 FSIB(12a) 또는 MS(11)의 MSIB(11a)]로 카피하는 처리이다. ATA 커맨드 처리 유닛(121) 단독으로부터의 기입 요청 또는 캐시 플러시(Cache Flush) 요청은 이 처리에 의해서만 완료될 수 있다. 이에, ATA 커맨드 처리 유닛(121)의 기입 요청의 시작 처리 시의 지연을, 최대 WC(21)의 용량과 동등한 NAND 메모리(10) 내의 대기 시간으로 한정하는 것이 가능하다.
CIB 처리는 WCF 처리에 의해 기입된 FSIB(12a) 내의 데이터를 FS(12)으로 이동시키는 처리와, WCF 처리에 의해 기입된 MSIB(11a) 내의 데이터를 MS(11)로 이동시키는 처리를 포함한다. CIB 처리가 시작되면, NAND 메모리의 구성요소들[FS(12), IS(13), MS(11) 등] 간의 데이터 이동 및 컴팩션 처리가 연쇄 반응 방식(chain-reacting manner)으로 수행될 가능성이 있다. 전체 처리에 소요되는 시간은 상태에 따라 실질적으로 변한다.
먼저, WCF 처리의 상세 내용에 대해 설명한다. 기입 커맨드 및 기입 어드레스로서의 LBA가 ATA 커맨드 처리 유닛(121)으로부터 입력되면, DRAM층 관리 유닛(120a)은 도 10에 도시된 WC 클러스터 관리 테이블(25)을 검색한다(단계 S300과 단계 S305). WC(21)의 상태는 도 10에 도시한 WC 클러스터 관리 테이블(25)의 상태 플래그(25a)(예컨대, 3 비트)에 의해 정의된다. 대부분, 상태 플래그(25a)의 상태는 무효(가용)→ATA로부터의 기입 대기→유효(무용)→NAND에의 플러시 대기→무효(가용)의 순으로 천이된다. 먼저, 기입 목적지에서의 라인이 LBA의 논리 클러스터 어드레스의 LSB (k-i) 비트로부터 결정되고, 결정된 라인의 n 웨이가 검색된다. 입력 LBA와 동일한 논리 트랙 어드레스(25c)가 그 결정된 라인의 n 웨이에 저장되면(단계 S305), DRAM층 관리 유닛(120a)은 이 엔트리가 덮여쓰기될 것이기 때문에, 이 엔트리를, 클러스터를 기입하기 위한 엔트리[유효(무용)→ATA로부터의 기입 대기]로서 확보한다.
DRAM층 관리 유닛(120a)은 ATA 커맨드 처리 유닛(121)에 그 엔트리에 대응하는 DRAM 어드레스를 통지한다. ATA 커맨드 처리 유닛(121)에 의한 기입이 종료될 경우, 데이터 관리 유닛(120)은 그 엔트리의 상태 플래그(25a)를 유효(무용)로 변경하고, 섹터 위치 비트맵(25b)과 논리 트랙 어드레스(25c)의 공간에 필요한 데이터를 등록한다. 데이터 관리 유닛(120)은 WC 트랙 관리 테이블(24)을 업데이트한 다. 구체적으로, WC 트랙 관리 테이블(24)의 리스트에 이미 등록된 논리 트랙 어드레스(24a)와 동일한 LBA 어드레스가 입력될 경우, 데이터 관리 유닛(120)은 관련 리스트가 최신 리스트가 되도록 그 리스트의 WC 클러스터의 개수(24b) 및 웨이-라인 비트맵(24c)을 업데이트하고 넥스트 포인트(24d)를 변경한다. WC 트랙 관리 테이블(24)의 리스트에 등록된 논리 트랙 어드레스(24a)와 상이한 LBA 어드레스가 입력되면, 데이터 관리 유닛(120)은 논리 트랙 어드레스(24a), WC 클러스터의 개수(24b), 웨이-라인 비트맵(24c), 넥스트 포인터(24d)의 엔트리를 갖는 새로운 리스트를 작성하여 그 리스트를 최신 리스트로서 등록한다. 데이터 관리 유닛(120)은 전술한 테이블 업데이트를 수행하여 기입 처리를 완료한다(단계 S320).
한편, 입력 LBA와 동일한 논리 트랙 어드레스(25c)가 그 결정된 라인의 n 웨이에 저장되지 않는 경우, 데이터 관리 유닛(120)은 NAND 메모리(10)에의 플러시가 필요한지의 여부를 판정한다(단계 S305). 먼저, 데이터 관리 유닛(120)은 결정된 라인에 있는 기입 가능 웨이가 마지막 n번째 웨이인지의 여부를 판정한다. 기입 가능한 웨이는 무효(가용)의 상태 플래그(25a)를 갖는 웨이이거나, 유효(무용) 및 NAND에의 플러시 대기의 상태 플래그(25a)를 갖는 웨이이다. 상태 플래그(25a)가 NAND에의 플러시 대기인 경우, 이것은 플러시가 시작되고 엔트리가 그 플러시의 종료 대기임을 의미한다. 기입 가능한 웨이가 마지막 n번째 웨이가 아니고 기입 가능한 웨이가 무효(가용)의 상태 플래그(25a)를 갖는 웨이인 경우, 데이터 관리 유닛(120)은 이 엔트리를 클러스터 기입 엔트리[무효(가용)→ATA로부터의 기입 대기]로서 확보한다. 데이터 관리 유닛(120)은 ATA 커맨드 처리 유닛(121)에 그 엔트리 에 대응하는 DRAM 어드레스를 통보하고, ATA 커맨드 처리 유닛(121)으로 기입을 실행하게 한다. 전술한 바와 동일한 방식으로, 데이터 관리 유닛(120)은 WC 클러스터 관리 테이블(25)과 WC 트랙 관리 테이블(24)을 업데이트한다(단계 S320).
기입 가능한 웨이가 마지막 n번째 웨이가 아닌 경우 그리고 기입 가능한 웨이가 유효(무용) 및 NAND에의 플러시 대기의 상태 플래그(25a)를 갖는 웨이인 경우, 데이터 관리 유닛(120)은 이 엔트리를 클러스터 기입 엔트리[유효(무용) 및 NAND에의 플러시 대기→유효(무용) 및 NAND로부터의 플러시 대기, ATA로부터의 기입 대기]로서 확보한다. 플러시가 종료되면, 데이터 관리 유닛(120)은 상태 플래그(25a)를 ATA로부터의 기입 대기로 변경하며, ATA 커맨드 처리 유닛(121)에 그 엔트리에 대응하는 DRAM 어드레스를 통보하고, ATA 커맨드 처리 유닛(121)으로 기입을 실행하게 한다. 전술한 바와 동일한 방식으로, 데이터 관리 유닛(120)은 WC 클러스터 관리 테이블(25)과 WC 트랙 관리 테이블(24)을 업데이트한다(단계 S320).
전술한 처리는 ATA 커맨드 처리 유닛(121)으로부터의 기입 요청이 입력될 때에 플러시 처리가 트리거되어서는 안 될 경우에 수행된다. 한편, 후술하는 처리는 기입 요청이 입력된 후에 플러시 처리가 트리거될 경우에 수행된다. 단계 S305에서, 결정된 라인에 있는 기입 가능한 웨이가 마지막 n번째 웨이인 경우, 데이터 관리 유닛(120)은, WC(21)로부터 NAND 메모리(10)로 플러시될 데이터를 결정하는 방법의 (i)에서 설명하는 조건, 즉
(i) 태그에 의해 결정되는 기입 가능한 웨이가 마지막(본 실시형태에서는 n번째) 자유 웨이인 경우, 즉 그 마지막 자유 웨이를 이용할 경우, 그 라인에 등록 된 트랙 중 LRU에 기초해서 가장 먼저 업데이트된 트랙을 플러시하기로 결정한다 - 에 기초하여, 플러시될 트랙을, 즉 WC(21) 내의 엔트리를 선택한다.
플러시될 그 트랙이 전술한 정책에 따라 결정될 경우, 전술한 바와 같이, 동일 논리 트랙 어드레스에 포함된 WC(21) 내의 모든 클러스터가 플러시되어야 하고 플러시될 클러스터량이 트랙 사이즈의 50%를 초과한다면, 즉 WC 내의 유효 클러스터의 개수가 플러시되기로 결정된 트랙에서 2(k-i-1)개 이상이라면 DRAM층 관리 유닛(120a)은 MSIB(11a)에의 플러시를 수행한다(단계 S310). 클러스터량이 트랙 사이즈의 50%를 초과하지 않는다면, 즉 WC 내의 유효 클러스터의 개수가 플러시되기로 결정된 트랙에서 2(k-i-1)개보다 작다면 DRAM층 관리 유닛(120a)은 FSIB(12a)에 트랙을 플러시한다(단계 S315). WC(21)로부터 MSIB(11a)에의 플러시와 WC(21)로부터 FSIB(21a)에의 플러시의 상세한 내용은 후술한다. 선택된 플러시 엔트리의 상태 플래그(25a)는 유효(무용)에서 NAND 메모리(10)에의 플러시 대기로 천이된다.
이 플러시 목적지에 대한 판정은 WC 트랙 관리 테이블(24)을 이용해서 실행된다. 유효 클러스터의 개수를 나타내는 WC 클러스터의 개수(24b)의 엔트리는 각 논리 트랙 어드레스마다 WC 트랙 관리 테이블(24)에 등록된다. 데이터 관리 유닛(120)은 WC 클러스터의 개수(24b)의 엔트리를 참조하여 FSIB(12a)와 MSIB(11a) 중 어느 것이 WC(21)로부터의 플러시 목적지로서 설정되어야 하는지를 결정한다. 논리 트랙 어드레스에 속하는 모든 클러스터는 웨이-라인 비트맵(24c)에 비트맵 포맷으로 등록된다. 그렇기 때문에, 플러시 수행에 있어서, 데이터 관리 유닛(120)은 웨이-라인 비트맵(24c)을 참조하여, 플러시되어야 하는 클러스터 각각의 WC(21)에서의 기억 위치를 용이하게 알 수 있다.
기입 처리 동안에 또는 기입 처리 후에, 데이터 관리 유닛(120)은 이하의 조건,
(ii) WC(21)에 등록된 트랙의 개수가 미리 정해진 수를 초과한다 - 이 만족할 경우 동일한 방법으로 NAND 메모리(10)에의 플러시 처리를 수행할 수도 있다.
WC→MSIB (카피)
유효 클러스터의 개수에 기초한 판정[유효 클러스터의 개수는 2(k-i-1) 이상임]에 따라 WC(21)로부터 MSIB(11a)에의 플러시가 수행될 경우, 데이터 관리 유닛(120)은 전술한 바와 같이 후술하는 프로시저를 실행한다(단계 S310).
1. WC 클러스터 관리 테이블(25)을 참조하고 플러시될 클러스터에 대응하는 태그의 섹터 위치 비트맵(25b)을 참조하여, 모든 섹터 위치 비트맵(25b)이 “1"이 아닐 경우, 데이터 관리 유닛(120)은 NAND 메모리(10)에 포함된 동일 클러스터 내의 섹터와 병합하는 후술하는 트랙 내부 섹터 패딩을 수행한다. 또한, 데이터 관리 유닛(120)은 NAND 메모리(10)로부터의 트랙에서 WC(21)에 존재하지 않는 클러스터를 판독하여 그 클러스터를 병합하는 패시브 병합 처리도 실행한다.
2. 플러시되기로 결정된 트랙의 개수가 2i 미만이라면, 데이터 관리 유닛(120)은 플러시되기로 결정된 트랙 개수가 WC(21) 내의 가장 오래된 것부터 2i에 도달할 때까지 유효 클러스터가 2(k-i-1)개 이상인 플러시되기로 결정된 트랙을 추가한다.
3. 카피될 트랙이 2i개 이상인 경우, 데이터 관리 유닛(120)은 각각 2i개 트랙을 세트로서 갖는 논리 블록 단위로 MSIB(11a)에 기입을 수행한다.
4. 데이터 관리 유닛(120)은 2i개 트랙의 세트를 형성할 수 없는 트랙을 MSIB(11a)에 트랙 단위로 기입한다.
5. 데이터 관리 유닛(120)은 카피가 종료된 후에 이미 FS, IS, MS에 존재하는 것들 중에서 카피된 트랙에 속하는 클러스터와 트랙을 무효화한다.
WC(21)로부터 MSIB(11a)에의 카피 처리에 수반된 각각의 관리 테이블에 대한 업데이트 처리에 대해 설명한다. 데이터 관리 유닛(120)은 WC 클러스터 관리 테이블(25)에 있어서 플러시된 트랙에 속하는 WC(21) 내의 모든 클러스터에 대응하는 엔트리의 상태 플래그(25a)를 무효로 설정한다. 그런 다음에 이들 엔트리에서의 기입이 가능하다. WC 트랙 관리 테이블(24)에서의 플러시된 트랙에 대응하는 리스트에 관계하여, 데이터 관리 유닛(120)은 예컨대 직전 리스트의 넥스트 포인터(24d)를 변경하거나 삭제하고 그 리스트를 무효화한다.
한편, WC(21)로부터 MSIB(11a)에의 트랙 플러시가 수행될 경우, 데이터 관리 유닛(120)은 트랙 이동에 따라 트랙 관리 테이블(30)과 MS 논리 블록 관리 테이블(35)을 업데이트한다. 먼저, 데이터 관리 유닛(120)은 플러시된 트랙에 대응하는 논리 트랙 어드레스(30a)가 이미 등록되어 있는지의 여부를 판정하기 위해, 트랙 관리 테이블(30)의 인덱스로서 논리 트랙 어드레스(30a)에 대해 검색한다. 논리 트랙 어드레스(30a)가 이미 등록되어 있는 경우, 데이터 관리 유닛(120)은 그 인덱스의 클러스터 비트맵(30b)[트랙이 MS(11)측에 플러시되기 때문에, 모든 관련 비트는 “0”으로 설정된다]과 논리 블록 ID(30c) + 논리 블록 내부의 트랙 위치(30d) 필드를 업데이트한다. 플러시된 트랙에 대응하는 논리 트랙 어드레스(30a)가 등록되지 않은 경우, 데이터 관리 유닛(120)은 관련 논리 트랙 어드레스(30a)의 엔트리에 클러스터 비트맵(30b)과 논리 블록 ID(30c) + 논리 블록 내부의 트랙 위치(30d)를 등록한다. 데이터 관리 유닛(120)은 트랙 관리 테이블(30)의 변경에 따라, 필요하다면 MS 논리 블록 관리 테이블(35)에서 논리 트랙 ID(35a), 트랙 관리 포인터(35b), 유효 트랙의 개수(35c), 기입 가능한 최상위 트랙(35d) 등의 엔트리를 업데이트한다.
다른 영역[FS(12)와 IS(13)] 등으로부터 MS(11)에의 트랙 기입이 수행될 경우 또는 MS(11)에서의 컴팩션 처리에 의해 MS 내부의 트랙 기입이 수행될 경우, 기입 대상으로서 트랙에 포함된 WC(21) 내의 유효 클러스터는 동시에 MS(11)에 기입된다. 그러한 패시브 병합은 WC(21)로부터 MS(11)에 기입할 때 이루어진다. 그러한 패시브 병합이 수행될 경우, WC(21)로부터 클러스터가 삭제된다(무효화된다).
WC→FSIB (카피)
유효 클러스터의 개수에 기초한 판정[유효 클러스터의 개수는 2(k-i-1) 이상임]에 따라 WC(21)로부터 FSIB(12a)에의 플러시가 수행될 경우, 전술한 바와 같이 데이터 관리 유닛(120)은 후술하는 프로시저를 실행한다.
1. 플러시될 클러스터에 대응하는 태그의 섹터 위치 비트맵(25b)을 참조하여, 모든 섹터 위치 비트맵(25b)이 “1"이 아닐 경우, 데이터 관리 유닛(120)은 NAND 메모리(10)에 포함된 동일 클러스터 내의 섹터와 병합하는 클러스터 내부의 섹터 패딩을 수행한다.
2. 데이터 관리 유닛(120)은 WC 내의 트랙을 가장 오래 것부터 순서대로 찾아서 2(k-i-1) 미만의 유효 클러스터만 갖는 트랙으로부터 클러스터를 추출하고, 그 유효 클러스터 개수가 2k에 도달하면, 모든 클러스터를 논리 블록 단위로 FSIB(12a)에 기입한다.
3. 2k개의 유효 클러스터를 찾지 못하면, 데이터 관리 유닛(120)은 2(k-i-1) 미만의 유효 클러스터를 갖는 모든 트랙을 논리 페이지 개수와 동등한 수만큼 FSIB(12a)에 기입한다.
4. 데이터 관리 유닛(120)은 카피가 종료된 후에 FS(12)와 IS(13) 상에 이미 존재한 것들 중에서 카피된 것과 동일한 클러스터를 무효화한다.
WC(21)로부터 FSIB(12a)에의 그러한 카피 처리에 수반된 각각의 관리 테이블에 대한 업데이트 처리에 대해 설명한다. 데이터 관리 유닛(120)은 WC 클러스터 관리 테이블(25)에 있어서 플러시된 트랙에 속하는 WC(21) 내의 모든 클러스터에 대응하는 엔트리의 상태 플래그(25a)를 무효로 설정한다. 그런 다음에 이들 엔트리에의 기입이 가능하다. WC 트랙 관리 테이블(24)에서의 플러시된 트랙에 대응하는 리 스트에 관계하여, 데이터 관리 유닛(120)은 예컨대 직전 리스트의 넥스트 포인터(24d)를 변경하거나 삭제하고 그 리스트를 무효화한다.
한편, WC(21)로부터 FSIB(12a)에의 클러스터 이동이 수행될 경우, 데이터 관리 유닛(120)은 클러스터 이동에 따라 트랙 관리 테이블(30)의 클러스터 테이블 포인터(30e), FS 클러스터의 개수(30f) 등을 업데이트한다. 또한, 데이터 관리 유닛(120)은 FS/IS 관리 테이블(40)의 논리 블록 ID(40b), 논리 블록 내부의 클러스터 위치(40c) 등을 업데이트한다. 원래 FS(12)에 존재하지 않은 클러스터에 관계하여, 데이터 관리 유닛(120)은 FS/IS 관리 테이블(40)의 링크드 리스트에 리스트를 추가한다. 그 업데이트에 따라, 데이터 관리 유닛(120)은 MS 논리 블록 관리 테이블(35), FS/IS 논리 블록 관리 테이블(42), FS/IS 내부의 클러스터 관리 테이블(44)의 관련 섹션들을 업데이트한다.
CIB 처리
전술한 WCF 처리가 종료될 경우, 논리 NAND층 관리 유닛(120b)은 WCF 처리에 의해 기입된 FSIB(12a) 내의 데이터를 FS(12)에 이동시키는 처리 및 WCF 처리에 의해 기입된 MSIB(11a) 내의 데이터를 MS(11)에 이동시키는 처리를 포함하는 CIB 처리를 실행한다. CIB 처리가 시작되면, 전술한 바와 같이, 블록 간의 데이터 이동 및 컴팩션 처리가 연쇄 반응 방식으로 수행될 가능성이 있다. 전체 처리에 소요되는 시간은 상태에 따라 실질적으로 변한다. CIB 처리에서는 기본적으로 먼저 MS(11)에서의 CIB 처리가 수행되고(단계 S330), 후속하여 FS(12)에서의 CIB 처리가 수행되며(단계 S340), 다시 MS(11)에서의 CIB 처리가 수행되고(단계 S350), IS(13) 에서의 CIB 처리가 수행되며(단계 S360), 마지막으로 MS(11)에서의 CIB 처리가 다시 수행된다(단계 S370). FS(12)로부터 MSIB(11a)에의 플러시 처리, FS(12)로부터 IS(13)에의 플러시 처리, 또는 IS(13)로부터 MSIB(11a)에의 플러시 처리에 있어서, 프로시저 중 루프가 발생할 경우, 처리는 순서대로 수행될 수 없다. MS(11)에서의 CIB 처리, FS(12)에서의 CIB 처리, IS(13)에서의 CIB 처리에 대해 개별적으로 설명한다.
MS(11)에서의 CIB 처리
먼저, MS(11)에서의 CIB 처리(단계 S330)에 대해 설명한다. WC(21), FS(12), IS(13)로부터 MS(11)에의 트랙 데이터의 이동이 수행될 경우, 트랙 데이터는 MSIB(11a)에 기입된다. 전술한 바와 같이, MSIB(11a)에의 기입 완료 시에, 전술한 바와 같이 트랙 관리 테이블(30)은 업데이트되고, 트랙이 배열되어 있는 논리 블록 ID(30c), 블록 내부의 트랙 위치(30d) 등이 변경된다(이동). 새로운 트랙이 MSIB(11a)에 기입될 경우, 시작부터 MS(11) 또는 TBS(11b)에 존재한 트랙은 무효화된다. 이 무효화 처리는 오래된 트랙 정보가 MS 논리 블록 관리 테이블(35)에 저장되어 있는 논리 블록의 엔트리로부터 트랙을 무효화함으로써 실현된다. 구체적으로, MS 논리 블록 관리 테이블(35)의 엔트리에 있어서 트랙 관리 포인터(35b) 필드에서 관련 트랙의 포인터는 삭제되고 유효 트랙 개수는 1씩 감소한다. 1 논리 블록 내의 모든 트랙이 이 트랙 무효화에 의해 무효화될 경우 유효 플래그(35e)는 무효화된다. 무효 트랙을 포함하는 MS(11)의 블록은 이러한 무효화 등에 의해 생성된다. 이것이 반복될 경우, 논리 블록의 이용 효율이 떨어져 가용 논리 블록의 부족 을 초래할 수 있다.
그러한 상황이 발생하고 MS(11)에 할당된 논리 블록 개수가 MS(11)에 허용된 블록 개수의 상한을 초과할 경우, 데이터 관리 유닛(120)은 자유 블록(FB)을 생성하기 위한 컴팩션 처리를 수행한다. 자유 블록(FB)은 물리 NAND층 관리 유닛(120c)에 반환된다. 논리 NAND층 관리 유닛(120b)은 MS(11)에 할당된 논리 블록 개수를 감소시킨 다음, 물리 NAND층 관리 유닛(120c)으로부터 기입 가능한 자유 블록(FB)을 다시 취득한다. 컴팩션 처리는 새로운 논리 블록에서 캠팩션 대상으로서 논리 블록의 유효 클러스터를 수집하거나, 컴팩션 대상으로서 논리 블록 내의 유효 트랙을 다른 논리 블록에 카피하여, 물리 NAND층 관리 유닛(120c)에 반환된 무효 자유 블록(FB)을 생성하고 논리 블록의 이용 효율을 높이기 위한 처리이다. 컴팩션 수행에 있어서, WC, FS, IS 상의 유효 클러스터가 존재하는 경우, 데이터 관리 유닛(120)은 컴팩션 대상으로서 트랙 영역 내의 모든 유효 클러스터를 병합하는 패시지 병합을 실행한다. TFS(11b)에 등록된 논리 블록은 컴팩션 대상에 포함되지 않는다.
조건으로서 설정된 MSIB(11a)에 충만(full) 블록이 존재할 경우에 MSIB(11a)로부터 MS(11) 또는 TFS(11b)에의 플러시 및 컴팩션 처리의 예에 대해 구체적으로 설명한다,
1. MS 논리 블록 관리 테이블(35)의 유효 플래그(35e)를 참조하여, 무효화된 논리 블록이 MS(11)에 존재할 경우, 데이터 관리 유닛(120)은 그 논리 블록을 무효 자유 블록(FB)으로서 설정한다.
2. 데이터 관리 유닛(120)은 MSIB(11a)의 충만 논리 블록을 MS(11)에 이동시킨다. 구체적으로, 데이터 관리 유닛(120)은 전술한 MS 구조 관리 테이블(도시 생략)을 업데이트하고 그 논리 블록을 MSIB하의 관리에서 MS하의 관리로 옮긴다.
3. 데이터 관리 유닛(120)은 MS(11)에 할당된 논리 블록의 개수가 MS(11)에 허용된 블록 개수의 상한을 초과한지의 여부를 판정한다. 논리 블록의 개수가 상한을 초과할 경우, 데이터 관리 유닛(120)은 후술하는 MS 컴팩션을 실행한다.
4. MS 논리 블록 관리 테이블(35)의 유효 트랙의 개수(35c) 필드 등을 참조하여, 데이터 관리 유닛(120)은 TFS(11b)에 포함되지 않은 논리 블록들 중 무효화된 트랙을 갖는 논리 블록을 유효 트랙의 개수에 따라 정렬한다.
5. 데이터 관리 유닛(120)은 유효 트랙 개수가 작은 논리 블록으로부터 트랙을 수집하고 트랙 컴팩션을 실행한다. 컴팩션을 실행함에 있어서, 먼저, 트랙이 매 논리 블록마다 카피되어(한번에 2i개의 트랙이 카피된다) 컴팩션이 실행된다. 컴팩션 대상 트랙이 WC(21), FS(12), IS(13)에서 유효 클러스터를 갖는 경우, 데이터 관리 유닛(120)은 유효 클러스터도 병합한다.
6. 데이터 관리 유닛(120)은 컴팩션 소스에 있는 논리 블록을 자유 블록(FB)으로서 설정한다.
7. 컴팩션이 수행되고 1 논리 블록이 유효 2i개의 트랙을 포함하는 경우, 데이터 관리 유닛(120)은 그 논리 블록을 TBS(11b)의 최상위로 이동시킨다.
8. 논리 블록 내의 유효 트랙을 또 다른 논리 블록에 카피함으로써 무효 자 유 블록(FB)이 생성될 수 있는 경우, 데이터 관리 유닛(120)은 개수가 2i 미만인 유효 트랙을 트랙 단위로 MSIB(11a)에 추기한다.
9. 데이터 관리 유닛(120)은 컴팩션 소스에 있는 논리 블록을 자유 블록(FB)으로서 설정한다.
10. MS(11)에 할당된 논리 블록의 개수가 MS(11)에 허용된 블록의 개수의 상한 미만으로 떨어질 경우, 데이터 관리 유닛(120)은 MS 컴팩션 처리를 종료한다.
FS(12)에서의 CIB 처리
FS(12)에서의 CIB 처리(단계 S340)에 대해 설명한다. 모든 논리 페이지가 기입되어 있는 논리 블록이, WC(21)로부터 FSIB(12a)에의 클러스트 기입 처리에 의해 FSIB(12a)에 생성될 경우, FSIB(12a) 내의 논리 블록은 FSIB(12a)로부터 FS(12)에 이동한다. 이 이동에 따라, 오래된 논리 블록은 복수의 논리 블록에 의해 구성된 FIFO 구조의 FS(12)로부터 플러시된다.
FSIB(12a)로부터 FS(12)에의 플러시와 FS(12)로부터의 블록 플러시는 후술하는 바와 같이 구체적으로 실현된다.
1. FS/IS 논리 블록 관리 테이블(42)의 유효 플래그(35e) 등을 참조하여, 무효화된 논리 블록이 FS(12)에 존재할 경우, 데이터 관리 유닛(120)은 그 블록을 무효 자유 블록(FB)으로서 설정한다.
2. 데이터 관리 유닛(120)은 FSIB(12a) 내의 충만 블록을 FS(12)에 플러시한다. 구체적으로, 데이터 관리 유닛(120)은 FS/IS 구조 관리 테이블(도시 생략)을 업데이트하고 블록을 FSIB(12a)하의 관리로부터 FS(12)하의 관리로 옮긴다.
3. 데이터 관리 유닛(120)은 FS(12)에 할당된 논리 블록의 개수가 FS(12)에 허용된 블록의 개수의 상한을 초과하는지의 여부를 판정한다. 논리 블록 개수가 상한을 초과할 경우, 데이터 관리 유닛(120)은 후술하는 플러시를 실행한다.
4. 먼저, 데이터 관리 유닛(120)은 플러시 대상으로서 가장 오래된 논리 블록에 있는 클러스터 데이터 중에서, IS(13)에 이동하지 않고 MS(11)에 직접 이동되어야 하는 클러스터 데이터를 결정한다[실제로, MS(11)의 관리 단위가 트랙이기 때문에, 클러스터 데이터는 트랙 단위로 결정된다].
(A) 데이터 관리 유닛(120)은 플러시 대상인 논리 블록에 있는 유효 클러스터를 논리 페이지의 최상위부터 순서대로 스캔한다.
(B) 데이터 관리 유닛(120)은 트랙 관리 테이블(30)의 FS 클러스터의 개수(30f) 필드를 참조하여, FS(12)에 있어서 클러스터가 속하는 트랙에 얼마나 많은 유효 클러스터가 있는지를 찾는다.
(C) 트랙에 있는 유효 클러스터의 개수가 미리 정해진 임계값(예컨대, 2k-1의 50%) 이상인 경우, 데이터 관리 유닛(120)은 그 트랙을 MS(11)에의 플러시 후보로서 설정한다.
5. 데이터 관리 유닛(120)은 MS(11)로 플러시되어야 하는 트랙을 MSIB(11a)에 기입한다.
6. 플러시 트랙이 남아있는 경우, 데이터 관리 유닛(120)은 MSIB(11a)에의 플러시를 추가 실행한다.
7. 전술한 2번부터 4번의 처리 후에도 플러시 대상으로서 논리 블록 내에 유효 클러스터가 존재하는 경우, 데이터 관리 유닛(120)은 그 논리 블록을 IS(13)에 이동시킨다.
FS(12)로부터 MSIB(11a)에의 플러시가 수행될 경우, 플러시 직후에, 데이터 관리 유닛(120)은 MS(11)에서의 CIB 처리를 실행한다(단계 S350).
IS(13)에서의 CIB 처리
IS(13)에서의 CIB 처리(단계 360)에 대해 설명한다. FS(12)로부터 IS(13)에의 이동에 따라 논리 블록이 IS(13)에 추가된다. 그러나, 논리 블록의 추가에 따라, 그 논리 블록의 개수는 복수의 논리 블록으로 형성된 IS(13)에서 관리될 수 있는 블록 개수의 상한을 초과한다. 그 논리 블록의 개수가 상한을 초과하는 경우, IS(13)에서, 먼저 데이터 관리 유닛(120)은 하나 내지 복수의 논리 블록의 MS(11)에의 플러시를 수행한 다음 IS 컴팩션을 실행한다. 구체적으로, 데이터 관리 유닛(120)은 이하의 프로시저를 실행한다.
1. 데이터 관리 유닛(120)은 IS(13)에 포함된 트랙을 그 트랙 내의 유효 클러스터의 개수 × 유효 클러스터 계수에 따라 정렬하고, 그 곱한 값이 큰 2i+1개의 트랙(2 논리 블록분)을 수집하여 그 트랙을 MSIB(11a)에 플러시한다.
2. 유효 클러스터의 개수가 최소인 2i+1개의 논리 블록의 총 유효 클러스터의 개수가 예컨대 미리 정해진 설정값인 2k(1 논리 블록분) 이상인 경우, 데이터 관리 유닛(120)은 전술한 단계를 반복한다.
3. 플러시를 수행한 후, 데이터 관리 유닛(120)은 유효 클러스터의 개수가 최소인 논리 블록부터 순서대로 2k개의 클러스터를 수집하고 IS(13)에서 컴팩션을 수행한다.
4. 데이터 관리 유닛(120)은 컴팩션 소스에 있는 논리 블록 중 유효 클러스터를 포함하지 않는 논리 블록을 무효 자유 블록(FB)으로서 해제한다.
IS(13)으로부터 MSIB(11a)에의 플러시가 수행되는 경우, 플러시 직후, 데이터 관리 유닛(120)은 MS(11)에서의 CIB 처리를 실행한다(단계 S370).
도 20은 구성요소들 간의 데이터 흐름에 있어서 입력 및 출력의 조합을 나타내는 도면이며, 트리거로서 데이터의 흐름을 일으키는 것을 나타내고 있다. 기본적으로, WC(21)로부터의 클러스터 이동에 따라 데이터가 FS(12)에 기입된다. 그러나, WC(21)로부터 FS(12)에의 플러시에 부수적으로 클러스터 내부의 섹터 패딩(클러스터 패딩)이 필요한 경우, FS(12), IS(13), MS(11)로부터의 데이터가 카피된다. WC(21)에서, WC 클러스터 관리 테이블(25)의 태그에 있어서 섹터 위치 비트맵(25b)을 이용하여 관련 클러스터 어드레스에서 2(l-k) 섹터의 존재 여부를 식별함으로써 섹터(512 B) 단위로 관리를 수행하는 것이 가능하다. 한편, NAND 메모리(10)의 기능적 구성요소인 FS(12)와 IS(13)의 관리 단위는 클러스터이고, MS(11)의 관리 단위는 트랙이다. 이런 식으로, NAND 메모리(10)의 관리 단위는 섹터보다 크다. 이에, WC(21)로부터 NAND 메모리(10)에의 데이터 기입에 있어서, 기입될 데이터와 동 일한 클러스터 어드레스를 갖는 데이터가 NAND 메모리(10)에 존재할 경우, WC(21)로부터 NAND 메모리(10)에 기입된 클러스터에서의 섹터와, NAND 메모리(10)에 존재하는 동일 논리 클러스터 어드레스에서의 섹터를 병합한 후, NAND 메모리(10)에 데이터를 기입해야 한다.
이 처리가 도 20에 나타낸 클러스터 내부의 섹터 패딩 처리(클러스터 패딩)과 트랙 내부의 섹터 패딩(트랙 패딩)이다. 이러한 종류의 처리를 수행하지 않으면, 정확한 데이터를 판독할 수 없다. 따라서, WC(21)로부터 FSIB(12a)에 또는 MSIB(11a)에 데이터가 플러시될 경우, WC 클러스터 관리 테이블(25)이 참조되고, 플러시될 클러스터에 대응하는 태그에 있어서 섹터 위치 비트맵(25b)이 참조된다.모든 섹터 위치 비트맵(25b)이 "1"이 아닌 경우, NAND 메모리(10)에 포함된 동일 트랙 또는 동일 클러스터에서의 섹터와 병합하는 트랙 내부의 섹터 패딩 또는 클러스터 내부의 섹터 패딩이 수행된다. DRAM(20)의 작업 영역을 이 처리에 이용한다. 데이터는 DRAM(20)의 작업 영역으로부터 MSIB(11a)에 기입되거나 FSIB(12a)에 기입된다.
IS(13)에서, 기본적으로 데이터는 FS(12)로부터의 블록 플러시(이동)에 따라 기입되거나 IS에서의 컴팩션에 따라 기입된다. MS(11)에는 데이터가 모든 섹션으로부터 기입될 수 있다. 데이터가 기입될 경우, MS(11)에서는, 데이터가 트랙 단위로만 기입될 수 있기 때문에, MS 자체의 데이터로 인한 패딩이 발생할 수 있다. 그 데이터가 트랙 단위로 기입될 경우, 다른 블록에 있는 단편화된 데이터도 패시브 병합에 따라 기입될 수 있다. 또한 MS(11)에서는 데이터가 MS 컴팩션에 따라 기입 된다. 패시브 병합에서는, WC(21), FS(12) 또는 IS(13)의 3개의 구성 요소 중 하나로부터 MS(11)에의 트랙 플러시 또는 논리 블록 플러시(2i 트랙분 플러시)가 수행될 경우, 플러시 대상으로서 트랙(또는 논리 블록)에 포함된 2개의 구성요소에 있는 유효 클러스터 및 MS(11)에 있는 유효 클러스터는 DRAM(20)의 작업 영역에서 수집되어 그 DRAM(20)의 작업 영역으로부터 MSIB(11a)에 1 트랙분의 데이터로서 기입된다.
본 실시형태에 대해 보다 상세하게 설명한다. 도 21은 도 6에 도시한 NAND 메모리(10)의 기입 처리에 관련된 상세한 기능 구성을 나타내는 도면이다. 중복 설명은 생략한다.
FS 구성
FS 유닛(12Q)은 FSIB(12a)와 FS(12)를 포함한다. FS(12)는 다수의 논리 블록분의 용량을 갖는다. FIFO 구조는 논리 블록 단위로 관리된다. WC(21)로부터 플러시된 데이터가 입력되는 FS 입력 버퍼(FSIB)(12a)는 FS(12)의 전단에 제공된다. FSIB(12a)는 FS 충만 블록 버퍼(FSFB)(12aa)와 FS 추기 버퍼(FS 추기 IB)(12ab)를 포함한다. FSFB(12aa)는 하나 내지 복수의 논리 블록분의 용량을 갖는다. FS 추기 IB(12ab)도 하나 내지 복수의 논리 블록분의 용량을 갖는다. WC(21)로부터 플러시된 데이터가 1 논리 블록분의 데이터인 경우, 논리 블록 단위로 FSFB(12aa)에의 데이터 카피가 수행된다. 데이터가 1 논리 블록분의 데이터가 아닌 경우, 논리 페이지 단위로 FS 추기 IB(12ab)에의 추기가 수행된다.
IS 구성
IS 유닛(13Q)은 IS(13), IS 입력 버퍼(ISIB)(13a), IS 컴팩션 버퍼(13c)를 포함한다. ISIB(13a)는 하나 내지 복수의 논리 블록분의 용량을 갖고, IS 컴팩션 버퍼(13c)는 예컨대 1 논리 블록분의 용량을 가지며, IS(13)는 다수의 논리 블록분의 용량을 갖는다. IS(13)에서는, FS(12)와 마찬가지로, 논리 블록 단위로 FIFO 구조가 관리된다. IS 컴팩션 버퍼(13c)는 IS 유닛(13Q)에서 컴팩션을 수행하기 위한 버퍼이다.
전술한 바와 같이, IS 유닛(13Q)은 FS 유닛(12Q)과 마찬가지로 클러스터 단위로 데이터의 관리를 수행한다. FS 유닛(12Q)으로부터 IS 유닛(13Q)에의 논리 블록의 이동, 즉 FS(12)로부터의 플러시가 수행될 경우, FS 유닛(12Q)의 이전 관리 대상인 플러시 대상 논리 블록은 포인터의 재배치에 따라 IS 유닛(13Q)[구체적으로는 ISIB(13a)]의 관리 대상으로 변경된다. FS 유닛(12Q)으로부터 IS 유닛(13Q)에의 논리 블록의 이동에 따라, IS(13)의 블록 개수가 미리 정해진 상한을 초과하는 경우, IS(13)로부터 MS 유닛(11Q)에의 데이터 플러시 및 IS 컴팩션 처리가 실행되고, IS 유닛(13Q)의 블록 개수는 지정값으로 복귀된다.
MS 구성
MS 유닛(11Q)은 MSIB(11a), 트랙 전단 버퍼(TFS)(11b), MS(11)를 포함한다. MSIB(11a)는 하나 내지 복수의(본 실시형태에서는 4개) MS 충만 블록 입력 버퍼(이하, MSFB)(11aa)와, 하나 내지 복수의(본 실시형태에서는 2개) 추기 입력 버퍼(이하, MS 추기 IB)(11ab)을 포함한다. 1 MSFB(11aa)는 1 논리 블록분의 용량을 갖는 다. MSFB(11aa)는 논리 블록 단위로 기입하는데 이용된다. 1 MS 추기 IB(11ab)는 1 논리 블록분의 용량을 갖는다. MS 추기 IB(11ab)는 트랙 단위로 추가 기입하는데 이용된다.
WC(21)로부터 플러시된 논리 블록, FS(12)로부터 플러시된 논리 블록, 또는 IS(13)으로부터 플러시된 논리 블록은 MSFB(11aa)에 카피된다. 하나의 MSFB(11aa)에 카피된 논리 블록은 TFS(11b)를 통과하지 않고 MS(11)에 직접 이동한다. 논리 블록이 MS(11)에 이동한 후, 자유 블록(BB)이 MSFB(11aa)으로서 할당된다.
WC(21)로부터 플러시된 트랙 또는 FS(12)로부터 플러시된 트랙은 추기 방식으로 MS 추기 IB(11ab)에 카피된다. 트랙 단위로 추기된 그러한 MS 추기 IB(11ab) 내의 충만 논리 블록은 TFS(11b)에 이동한다. 논리 블록이 TFS(11b)에 이동한 후, 자유 블록(FB)이 MS 추기 IB(11ab)로서 할당된다.
전술한 바와 같이, TFS(11b)는 다수의 논리 블록분의 용량을 갖는 버퍼이고, MS 추기 IB(11ab)와 MS(11) 사이에 개재된 FIFO 구조를 갖는다. MS 추기 IB(11ab) 내의 충만 논리 블록은 FIFO 구조를 갖는 TFS(11b)의 입력측에 이동한다. MS(11)에서의 컴팩션 처리에 따라 형성된 유효 데이터를 갖는 논리 블록은 MS 컴팩션 버퍼(11c)로부터 이동한다. MS 컴팩션 버퍼(11c)는 MS(11)에서 컴팩션을 수행하는 버퍼이다. MS 내의 트랙이 MS(11)에서의 컴팩션 처리에 따라 MS 컴팩션 버퍼(11c)에 기입될 경우, 기입 대상으로서, 트랙에 포함되는 WC(21), FS 유닛(12Q), IS 유닛(13Q) 내의 유효 클러스터를 DRAM(20)의 작업 영역을 통해 MS 컴팩션 버퍼(11c)에 기입하는 패시지 병합이 수행된다. 본 실시형태에서는, MSIB(11a)와 TFS(11b)에 등록된 논리 블록은 컴팩션 대상에 포함되지 않는다.
도 22는 데이터 관리 유닛(120)의 보다 상세한 기능 구성을 나타내는 도면이다. 전술한 바와 같이, 데이터 관리 유닛(120)은 DRAM(20)에 저장된 데이터를 관리하는 DRAM층 관리 유닛(120a)과, NAND 메모리(10)에 저장된 데이터를 관리하는 논리 NAND층 관리 유닛(120b)과, 물리적 기억 장치로서 NAND 메모리(10)를 관리하는 물리 NAND층 관리 유닛(120c)을 포함한다.
DRAM층 관리 유닛(120a)은 RC 클러스터 관리 테이블(23), WC 클러스터 관리 테이블(25), WC 트랙 관리 테이블(24)을 포함하고, 이들 관리 테이블에 기초하여 DRAM층의 관리를 수행한다. 논리 NAND층 관리 유닛(120b)은, 트랙 관리 테이블(30) 외에도, MS 블록 관리 테이블(35), FS/IS 관리 테이블(40), FS/IS 논리 블록 관리 테이블(42), FS/IS 내부의 클러스터 관리 테이블(44), MS 구조 관리 테이블(60), FS/IS 구조 관리 테이블(65)을 포함하고, 이들 관리 테이블에 기초하여 NAND 메모리(10)의 논리 NAND층의 관리를 수행한다. 물리 NAND층 관리 유닛(120c)은 논리-물리 변환 테이블(50) 외에도, 불량 블록 관리 테이블(BB 관리 테이블)(200), 예약 블록 관리 테이블(RB 블록 관리 테이블)(210), 자유 블록 관리 테이블(FB 관리 테이블)(220), 활성 블록 관리 테이블(AB 관리 테이블)(230)을 포함하고, 이들 관리 테이블에 기초하여 NAND 메모리(10)의 물리 NAND층의 관리를 수행한다
물리 NAND층
먼저, 물리 NAND층에 대해 설명한다. 전술한 바와 같이, 32배속 모드에서, 4개의 채널(ch0, ch1, ch2, ch3)이 병렬로 활성화되고, NAND 메모리 칩의 배속 모드 를 이용하여 소거, 기입, 판독이 수행된다. 도 23에 도시하는 바와 같이, 4개의 병렬 동작 요소(10a∼10d)에서의 각 NAND 메모리 칩은 예컨대 플레인 0과 플레인 1의 2개의 구역으로 분할된다. 분할 수는 2에 한정되지 않는다. 플레인 0과 플레인 1은 서로 독립된 주변 회로(예컨대, 로우 디코더, 컬럼 디코더, 페이지 버퍼, 데이터 캐시)를 포함하고, NAND 컨트롤러(112)로부터 입력된 커맨드에 기초하여 동시에 소거, 기입, 판독을 수행할 수 있다. NAND 메모리 칩의 배속 모드에서는, 플레인 0과 플레인 1을 병렬로 제어함으로써 고속 기입이 실현된다.
물리 블록 사이즈는 512 kB이다. 따라서, 32비트 배속 모드에서는, 물리 블록의 소거 단위가 4개 채널의 병렬 동작 및 2개 플레인에의 동시 액세스에 따라 512 kB×4×2 = 4 MB로 증가한다. 그 결과, 32배속 모드에서는 8개의 플레인이 병렬로 동작한다.
도 24는 논리-물리 변환 테이블(50)의 또 다른 예를 나타내는 도면이다. 도 24에 도시하는 논리-물리 변환 테이블(50)에서는, 논리 블록 ID(50a)에 대응하는 논리 블록이 소거된 시간을 나타내는 소거 시간(50e) 필드가 도 17에 도시한 논리-물리 테이블(50)에 추가된다. 소거 시간(50e)으로서, 예컨대 소거 동작이 NAND 메모리 칩의 논리 블록에 적용된 횟수 또는 NAND 컨트롤러(112)의 통전 시간을 측정하여 얻은 값만 이용되어야 한다. 소거 시간(50e)은 후술하는 FB 관리 테이블(220)에서의 자유 블록(FB) 관리에 이용된다.
BB 관리 테이블(200)은 물리 블록(512 kB) 단위로 불량 블록(BB)을 관리하는 테이블이다. 도 25에 도시하는 바와 같이, BB 관리 테이블(200)은 매 4 (채널)× 2(플레인/채널)개의 채널 내부의 플레인마다 (물리 블록/플레인의 개수)×(NAND 메모리 칩의 개수/1 병렬 동작 요소)분의 물리 블록에 관계된 정보를 갖는 2차원 어레이 포맷으로 형성된다. BB 관리 테이블(200)의 각각의 엔트리에 있어서 물리 블록마다 물리 블록 ID(200a)가 저장된다.
본 실시형태의 경우, 1 NAND 메모리 칩은 2 GB 사이즈를 갖는다. 물리 블록 ID "0" 내지 "2047"은 제1칩의 플레인 0에 할당된다. 물리 블록 ID "2048" 내지 "4095"은 제1칩의 플레인 1에 할당된다. 이용 중에 생성되는 블량 블록(BB)이 BB 관리 테이블(200)에 등록되어 있는 경우, 물리 NAND층 관리 유닛(120c)은 불량 블록(BB)을 정렬하지 않고 대응하는 채널 내부의 ID(ID#0 내지 ID#7)의 마지막 유효 엔트리 바로 뒤에 불량 블록(BB)을 추가한다.
RB 관리 테이블(210)은 4 MB 논리 블록이 8 물리 블록 단위(512 kB)로 형성되는 경우에 남아있는 블록[예약 블록(RB)]을 관리하기 위한 테이블이다. RB 관리 테이블(210)은 BB 관리 테이블(200)과 같은 포맷으로 관리된다. 대응하는 채널 내부의 플레인 ID마다 FIFO로 블록을 관리함으로써, 가장 먼저 등록된 것부터 순서대로 예약 블록(RB)이 바람직하게 이용된다.
FB 관리 테이블(220)은 현재 애플리케이션에 할당되지 않은 자유 블록(FB)을 4 MB 논리 블록 단위로 관리하기 위한 테이블이며, 자유 블록(FB)의 생성 순으로 정렬된 FIFO 포맷으로 된 리스트이다. 논리 블록 ID는 각 엔트리에 저장된다. 컴팩션 처리 등에 따라 FB 관리 테이블(220)에 반환된 자유 블록(FB)은 리스트의 말단에 추가된다. 자유 블록(FB) 할당은 리스트의 최상위 블록을 반환함으로써 수행된 다.
도 26에 도시하는 바와 같이, FB 관리 테이블은 반환 FIFO 리스트(220a)와 할당 리스트(220b)의 2단으로 구성된다. 반환 FIFO 리스트(220a)는 소거 시간(50e)의 순으로 정렬된다. 할당 리스트(220b)에서는, 소거 횟수(50c)가 작은 논리 블록일수록 리스트의 최상위에 가깝게 배치된다. 이것은 소거 동작이 짧은 시간 간격으로 반복되는 것을 방지하기 위한 구성이다. FB 관리 테이블(220)에 반환된 불필요한 논리 블록은 반환 FIFO 리스트(220a)의 말단에 추가되어 정해진 기간 동안 거기에 저장된다.
반환 FIFO 리스트(220a)로부터 푸쉬된 논리 블록은 논리 블록의 소거 횟수(50c)에 따라 할당 리스트(220b)의 어딘가에 삽입된다. 자유 블록(FB)의 할당이 논리 NAND층 관리 유닛(120b)으로부터 요청될 경우, 논리 NAND층 관리 유닛(120b)은 할당 리스트(220b)의 최상위로부터 자유 블록(FB)을 추출하여 그 자유 블록(FB)을 할당한다.
FB 관리 테이블에 의해, 소거될 논리 블록을, 모든 논리 블록의 소거 횟수 및 소거 간격이 전체적으로 같도록 균등하게 분배하는 것(웨어 레벨링 처리)이 가능하다. NAND형 플래시 메모리의 수명은 소거 횟수 외에도 소거 처리의 간격에도 종속되며, 그 간격이 길어질수록 보존 특성은 더 좋아지고 수명이 길어지는 것으로 알려져 있다. 이것은 또한, 소거 간격이 짧으면, 보존 특성이 나쁘고 수명이 줄어드는 것을 나타낸다. 또한, 기입이 짧은 간격으로 수행될지라도, 적절한 장기간의 소거가 수행되지 않는다면 보존 특성이 회복되는 것으로 알려져 있다.
AB 관리 테이블(230)은 자유 블록(FB)으로부터 할당된, 애플리케이션이 할당되는 논리 블록[활성 블록(AB)]의 리스트이다. FB 관리 테이블(220)에서처럼, AB 관리 테이블(230)에서는 매 엔트리에 논리 블록 ID가 저장된다. 등록 순서가 빠른 논리 블록일수록 최상위에 더 가깝게 위치한다. AB 관리 테이블은 예컨대 리프레시 처리에 이용된다.
리프레시 처리는 SSD(110)의 에러 정정 능력을 능가한 에러가, 판독 처리에 수반된 데이터 파손인, 판독 장해 및 기입 데이터의 경년 열화의 영향으로 인해 발생하는 것을 막는 기술이다. 구체적으로, 예컨대 에러 정정 능력을 능가한 에러가 발생하기 전에, 저장된 데이터를 판독하여 에러 정정을 수행한 다음, 그 데이터를 NAND형 플래시 메모리에 재기입하는 것이 수행된다. 예컨대, 판독 횟수(50d)가 많은 블록, AB 관리 테이블(230)의 최상위 블록 등이 리프레시 처리의 감시 대상으로서 설정될 수 있다.
물리 NAND형 관리 유닛(120c)은 후술하는 논리 블록/물리 블록 관리를 수행한다. 먼저, 도 27을 참조하여 논리-물리 변환 테이블(50)에서 논리 블록 ID와 8개의 물리 블록 ID 간의 대응 관계에 대해 설명한다.
전술한 바와 같이, 논리-물리 변환 테이블(50)의 인덱스로서 논리 블록 ID(50a)와 연관된 8개의 물리 블록 ID가 논리-물리 변환 테이블(50)의 물리 블록 ID(50b) 필드에 등록된다. 도 27은 NAND 메모리(10)의 논리 블록 ID와 물리 블록 ID 간의 대응 관계를 나타내는 도면이다. 1 섹션은 1 물리 블록을 나타낸다. 물리 블록 ID는 물리 블록 각각에 할당된다. 논리 블록(L0)은, 예컨대 제1 로우와 제3 컬럼, 제2 로우와 제2 컬럼, 제3 로우와 제2 컬럼, 제4 로우와 제2 컬럼, 제5 로우와 제2 컬럼, 제6 로우와 제2 컬럼, 제7 로우와 제2 컬럼, 제8 로우와 제3 컬럼에 있는 8개의 물리 블록을 포함한다. 점선(BL1)으로 둘러싸인 논리 블록(L1)은, 예컨대 제1 로우와 제4 컬럼, 제2 로우와 제3 컬럼, 제3 로우와 제3 컬럼, 제4 로우와 제3 컬럼, 제5 로우와 제3 컬럼, 제6 로우와 제3 컬럼, 제7 로우와 제3 컬럼, 제8 로우와 제4 컬럼에 있는 8개의 물리 블록을 포함한다.
그 후, 예컨대 논리 블록(L1)의 제4 로우와 제3 컬럼에 있는 물리 블록이 BB 관리 테이블(200)에 기억 영역으로서 사용될 수 없는 불량 블록(BB)으로서 등록되어 있는 것으로 상정한다. 물리 NAND층 관리 유닛(120c)은 그 등록을 검출하고, 불량 블록(BB)에 대한 교체 후보로서, RB 관리 테이블(210)로부터 불량 블록(BB)으로서 등록된 물리 블록과 동일한 채널 및 플레인의 예약 블록(RB)을 선택한다. 도 27의 경우, 불량 블록(BB)에 인접한 제4 로우와 제4 컬럼에 있는 물리 블록[예약 블록(RB)]을 제4 로우와 제3 컬럼에 있는 불량 블록(BB)의 교체 후보로서 선택한다.
물리 NAND층 관리 유닛(120c)은 논리-물리 변환 테이블(50)의 논리 블록(L1)에 대응하는 논리 블록 ID(50a)의 엔트리를 검색하고, 그 엔트리에 있어서 물리 블록 ID(50b) 필드에 포함된 8개의 물리 블록 ID 중에서 제4 로우와 제3 컬럼에 대응하는 불량 블록(BB)의 물리 블록 ID를, RB 관리 테이블(210)로부터 선택된 제4 로우와 제4 컬럼에 있는 예약 블록(RB)에 대응하는 물리 어드레스 ID로 변경한다. 결과적으로, 그 후에, 논리 블록(L1)은, 장선과 단선이 교호하는 점선으로 둘러싸인 제1 로우와 제4 컬럼, 제2 로우와 제3 컬럼, 제3 로우와 제3 컬럼, 제4 로우와 제4 컬럼, 제5 로우와 제3 컬럼, 제6 로우와 제3 컬럼, 제7 로우와 제3 컬럼, 제8 로우와 제4 컬럼에 있는 8개의 새로운 물리 블록의 조합을 포함한다. 논리 블록(L1)의 논리 블록 ID를 "L1"라고 상정한다.
그 후에, 물리 NAND층 관리 유닛(120c)은 FB 관리 테이블(220)로부터 새로운 자유 블록(FB)을 확보한다. 확보된 자유 블록(FB)의 논리 블록 ID를 "L3"이라고 상정한다. 물리 NAND층 관리 유닛(120c)은 논리-물리 변환 테이블(50)을 이용하여 논리 블록 ID의 교체를 실행한다. 구체적으로, 물리 NAND층 관리 유닛(120c)은 논리 블록 ID "L3"을 갖는 새로운 자유 블록(FB)과 연관되는 8개의 물리 블록을 논리 블록 ID "L1"에 연관시키고, 장선과 단선이 교호하는 점선으로 둘러싸인 제1 로우와 제4 컬럼, 제2 로우와 제3 컬럼, 제3 로우와 제3 컬럼, 제4 로우와 제4 컬럼, 제5 로우와 제3 컬럼, 제6 로우와 제3 컬럼, 제7 로우와 제3 컬럼, 제8 로우와 제4 컬럼에 있는 8개의 물리 블록을 논리 블록 ID "L3"에 연관시킨다. 소거 횟수(50c), 판독 횟수(50d), 소거 시간(50e)도 논리 블록 ID의 업데이트에 따라 교체된다. 그리고, 물리 NAND층 관리 유닛(120c)은 논리 블록 ID "L3"을 FB 관리 테이블(220)에 등록한다.
한편, 불량 블록(BB)과 교체될 수 있는 예약 블록(RB)이 존재하지 않는 경우, 물리 NAND층 관리 유닛(120c)은 후술하는 처리를 수행한다. 예를 들어, 제4 로우와 제3 컬럼에 있는 물리 블록이 불량 블록(BB)으로서 BB 관리 테이블(200)에 등록되어 있고 그 불량 블록(BB)에 대해 동일 채널 및 동일 플레인에 예약 블록(RB)이 존재하지 않는다고 상정한다. 이 경우, 먼저, 물리 NAND층 관리 유닛(120c)은 논리 블록(L1)에서 제4 로우와 제3 컬럼을 제외한, 제1 로우와 제4 컬럼, 제2 로우와 제3 컬럼, 제3 로우와 제3 컬럼, 제5 로우와 제3 컬럼, 제6 로우와 제3 컬럼, 제7 로우와 제3 컬럼, 제8 로우와 제4 컬럼에 있는 7개의 물리 블록을 RB 관리 테이블(210)에 등록한다. 그리고, 전술한 바와 마찬가지로, 물리 NAND층 관리 유닛(120c)은 FB 관리 테이블(220)로부터 새로운 자유 블록(FB)을 확보하고 전술한 바와 같이 논리 블록 ID의 교체를 실행한 다음, FB 관리 테이블(220)로부터 취득된 논리 블록 ID를 무용으로 설정한다.
이런 식으로, 불량 블록(BB)이 생성될지라도, 물리 NAND층 관리 유닛(120c)은 논리 블록 ID의 교체를 실행한다. 따라서, 논리 NAND층 관리 유닛(120b)에서 이용된 논리 블록 ID는 불량 블록(BB)의 생성 전후에 바뀌지 않는다. 그렇기 때문에, 복수의 물리 블록 중 적어도 하나가 불량 블록으로서 등록될지라도, LBA 논리 어드레스와 논리 블록 간의 대응 관계는 변하지 않는다. 논리 NAND층 관리 유닛(120b)에서 관리 테이블의 재기입의 오버헤드를 막을 수 있다.
32비트 배속 모드에서의 소거 처리에 대해 설명한다. 물리 NAND층 관리 유닛(120c)은 그 NAND 메모리(10) 내의 데이터가 논리 블록 단위로 소거될 때마다, 도 24에 도시한 논리-물리 변환 테이블(50)의 소거 논리 블록에 대응하는 논리 블록 ID에서의 소거 횟수(50c) 필드를 1씩 카운트업하고 소거 시간(50e)을 최신 데이터로 업데이트한다.
논리 NAND층
논리 NAND층의 관리에 이용된 MS 구조 관리 테이블(60) 및 FS/IS 구조 관리 테이블(65)에 대해 도 28과 도 29를 참조하여 설명한다. 도 28에 도시하는 MS 구조 관리 테이블(60)은 MS 유닛(11Q)의 구조를 관리하기 위한 영역과, 상태 정보를 저장하기 위한 영역을 포함한다. MS 구조 관리 테이블(60)은 MSFB(11aa), MS 추기 IB(11ab), TFS(11b)로서 할당된 논리 블록 ID를 관리하기 위한 MS 버퍼 관리 테이블(61)과, MS 컴팩션 시에 정렬 처리의 속도를 높이기 위하여 유효 트랙의 개수가 작은 논리 블록 ID를 저장하기 위한 것으로서 유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)와, 논리 블록의 최대 개수(MBL)와 유효 논리 블록의 개수(VBL)를 상태 정보로서 관리하기 위한 영역(63과 64)을 포함한다.
MS 구조 관리 테이블(60)에서, 필요한 개수의 엔트리를 갖는 고정 필드(61a∼61c)가 MSFB(11aa), MS 추기 IB(11ab), TFS(11b)에 대해 준비된다. 논리 블록 ID가 그 고정 필드(61a∼61c)에 기록된다. TFS(11b)에 대한 필드(61c)는 링크드 리스트 구조를 갖는다. FIFO 구조를 갖는 TFS(11b)을 위한 FIFO식 관리가 수행된다.
유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)에서는 1 유효 트랙을 갖는 논리 블록에 대해 필요한 개수의 엔트리가 준비되고, 2개의 유효 트랙을 갖는 논리 블록에 대해 필요한 개수의 엔트리가 준비되며, ..., 2i-1개의 유효 트랙을 갖는 논리 블록에 대해 필요한 개수의 엔트리가 준비된다. 논리 블록 ID가 엔트리 각각에 기록된다. MS 논리 블록 관리 테이블(35)의 유효 트랙의 개수(35c) 필드가 검색될 경우, 유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)는 항상 최신 상태로 데이트된다. MS 버퍼 관리 테이블(61)에 MSIF(11a) 및 TFS(11b)로서 등록된 논리 블록은 유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)에 입력되지 않는다.
상태 정보로서 논리 블록의 최대 개수(MBL)에 대한 고정 필드(63)에는, MS 유닛(11Q)에 취득하기로 허용되는 논리 블록의 개수로서 논리 블록의 최대 개수(MBL)가 등록된다. 상태 정보로서 유효 논리 블록의 개수(VBL)에 대한 고정 필드(64)에는, MS 유닛(11Q)으로서 현재 관리된 논리 블록의 개수로서 유효 논리 블록의 개수(VBL)가 등록된다.
도 29에 도시하는 FS/IS 구조 관리 테이블(65)은 FS 유닛(12Q)과 IS 유닛(13Q)의 구조를 관리하기 위한 영역을 갖는다. FS/IS 구조 관리 테이블(65)은 FSIB(12a)와 FS 추기 IB(12ab)로서 할당된 논리 블록 ID를 관리하기 위한 FS 입력 버퍼 관리 테이블(66)과, FS(12)의 FIFO 구조를 관리하기 위한 FS FIFO 관리 테이블(67)과, ISIB(13a)로서 할당된 논리 블록 ID를 관리하기 위한 IS 입력 버퍼 관리 테이블(68)과, IS(13)의 FIFO 구조를 관리하기 위한 IS FIFO 관리 테이블(69)을 포함한다.
FS 입력 버퍼 관리 테이블(66)에는 필요한 개수의 엔트리를 갖는 고정 필드(66a와 66b)가 FSFB(12aa)와 FS 추기 IB(12ab)마다 준비된다. FS/IS 논리 블록 관리 테이블(42)의 인덱스로서 FS/IS 블록 ID(42a)가 그 고정 필드(66a와 66b)에 등록된다. IS 입력 버퍼 관리 테이블(68)에는 필요한 개수의 엔트리를 갖는 고정 필드가 ISIB(13a)에 대해 준비된다. FS/IS 블록 ID(42a)가 고정 필드에 등록된다. FS FIFO 관리 테이블(67)에는 FS(12)의 FIFO 구조를 형성하는 논리 블록의 개수에 대한 엔트리가 고정 필드로 준비된다. FS/IS 블록 ID(42a)가 FS FIFO 관리 테이 블(67)의 고정 필드에 등록된다. IS FIFO 관리 테이블(69)에는 IS(13)의 FIFO 구조를 형성하는 논리 블록의 개수에 대한 엔트리가 고정 필드로 준비된다. FS/IS 블록 ID(42a)가 고정 필드에 등록된다.
도 19를 참조하여 설명한 2 단계로 나누어진 기입 처리(WCF 처리와 CIB 처리)를 실행함에 있어서 WC(21)로부터 MSIB(11a)에의 카피 처리에 수반된 관리 테이블의 업데이트 처리에 대해 설명한다. 여기서, WC(21)로부터 MS 추기 IB(11ab)에의 트랙 단위의 카피가 수행된다. DRAM층 관리 유닛(120a)은 플러시되기로 결정된 트랙에 대응하는 논리 트랙 어드레스(24a)가 등록되어 있는 트랙 엔트리에서 웨이-라인 비트맵(24c)을 참조하여, WC 트랙 관리 테이블(24)을 최상위부터 순서대로 체크하고, 웨이-라인 비트맵(24c)의 m×n개의 엔트리 중 유효 비트가 "1"인 엔트리에 대응하는 WC 클러스터 관리 테이블(25)의 엔트리에서의 상태 플래그(25a)를 유효에서 NAND에의 플러시 대기로 변경하여, 논리 NAND층 관리 유닛(12b)에 플러시 요청을 통보한다.
한편, 논리 NAND층 관리 유닛(120b)은 도 28에 도시한 MS 구조 관리 테이블(60)의 MS 버퍼 관리 테이블(61) 및 도 14에 도시한 MS 논리 블록 관리 테이블(35)을 참조하여 MS 추기 IB(11ab)의 상태를 체크한다. MS 버퍼 관리 테이블(61)의 MS 추기 IB에 대한 필드(61b)로부터 MS 추기 IB(11ab)가 이미 존재한다고 판정될 경우, 논리 NAND층 관리 유닛(120b)은 MS 논리 블록 관리 테이블(35)의 유효 트랙의 개수(35c) 필드로부터 MS 추기 IB 필드(61b)에 등록된 논리 블록 ID에 대한 기입 가능한 트랙의 개수에 관한 정보를 취득하고, DRAM층 관리 유닛(120a)에 그 취득한 기입 가능한 트랙의 개수를 통보한다.
MS 버퍼 관리 테이블(61)의 MS 추기 IB에 대한 필드(61b)로부터, MS 추기 IB(11ab)가 존재하지 않는다고 판정되면, 논리 NAND층 관리 유닛(120b)은 자유 블록(FB) 취득 요청을 물리 NAND층 관리 유닛(120c)에 발행하고, 자유 블록(FB)으로서 할당된 논리 블록 ID와 함께, 자유 블록(FB)을 취득한다. 논리 NAND층 관리 유닛(120b)은 취득된 자유 블록(FB)의 기입 가능한 트랙의 개수 2i를 DRAM층 관리 유닛(120a)에 통보한다.
DRAM층 관리 유닛(120a)은 논리 NAND층 관리 유닛(120b)으로부터 통보받은 기입 가능한 트랙의 수만큼 WC 트랙 관리 테이블(24)로부터 트랙을 선택하고, 트랙 내부의 섹터 패딩 및 패시브 병합의 수행 여부를 판정한다. 여기서, 트랙 내부의 섹터 패딩을 수행하는 것은 불필요하다고 상정한다. 플러시될 트랙이 NAND 메모리(10)에 존재하는지의 여부를 체크하고 패시브 병합의 수행 여부를 알기 위하여, DRAM층 관리 유닛(120a)은 플러시될 논리 트랙 어드레스 등의 필요한 정보를 논리 NAND층 관리 유닛(120b)에 통보한다.
논리 NAND층 관리 유닛(120b)은 이 통보를 수신하면, 트랙 관리 테이블(30)의 인덱스로서 논리 트랙 어드레스(30a)를 검색하고, 필요하다면, FS/IS 관리 테이블(40)을 추가 검색하며, 플러시될 논리 트랙 어드레스와 동일한 논리 트랙이 NAND 메모리(10)측에 존재하는지의 여부를 검색하고, 그 검색 결과를 물리 NAND층 관리 유닛(120c)에 통보한다. 그 결과, 물리 NAND층 관리 유닛(120c)은 패시브 병합을 수반하거나 패시브 병합을 수반하지 않고 WC(12)로부터 MS 추기 IB(11ab)에의 플러시를 수행한다.
WC(21)로부터 MS 추기 IB(11ab)에의 플러시의 종료를 물리 NAND층 관리 유닛(120c)으로부터 통보받은 경우, 새로운 자유 블록(FB)을 MS 추기 IB(11ab)로서 물리 NAND층 관리 유닛(120c)으로부터 취득하면, 논리 NAND층 관리 유닛(120b)은 물리 NAND층 관리 유닛(120c)으로부터 제공된 자유 블록(FB)의 논리 블록 ID에 대응하는 MS 논리 블록 관리 테이블(35)의 엔트리의 유효 플래그(35e)를 유효로 설정하고, 논리 블록 ID를 MS 버퍼 관리 테이블(61)의 MS 추기 IB에 대한 필드(61b)에 등록하며, MS 구조 관리 테이블(60)의 유효 논리 블록의 개수(VBL)를 증가시킨다.
논리 NAND층 관리 유닛(120b)은 트랙 관리 테이블(30)을 업데이트한다. 다시 말해, 논리 NAND층 관리 유닛(120b)은 클러스터 비트맵(30b), 논리 블록 ID(30c), 논리 블록 내부의 트랙 위치(30d) 등의 필요한 정보를, WC(21)로부터 MS 추기 IB(11ab)에 플러시된 트랙에 대응하는 논리 트랙 어드레스(30a)의 엔트리에 등록한다.
패시브 병합이 수행되지 않은 경우, 전술한 바와 같이, 논리 NAND층 관리 유닛(120b)은 필요한 정보를 트랙 관리 테이블(30)의 대응하는 논리 트랙 엔트리에 등록한다. 논리 NAND층 관리 유닛(120b)은 WC(21)로부터 플러시된 새로운 트랙에 관계된 데이터를, MS 논리 블록 관리 테이블(35)의 기입된 논리 블록 ID에 대응하는 엔트리에 등록한다. MS 논리 블록 관리 테이블(35)에의 등록으로서, 예컨대 MS 논리 블록에 저장된 트랙에 대응하는 트랙 관리 테이블(30)의 인덱스로서 논리 트 랙 어드레스[트랙 관리 포인터(35b)]의 업데이트와, 유효 트랙의 개수(35c)의 업데이트와, 기입 가능한 최상위 트랙(35d)의 업데이트가 있다.
WC(21) 및 MS(11)의 패시브 병합이 수행된다고 상정할 경우, 트랙 관리 테이블(30) 내의 병합 소스 트랙에 대응하는 논리 트랙 어드레스(30a)의 엔트리에 있어서 논리 블록 ID(30c)와 논리 블록 내부의 트랙 위치(30d) 등의 필요한 정보가 업데이트된다. 구체적으로, 논리 블록 ID(30c)는 그 논리 블록 ID(30c)가 MS(11)에 존재할 때의 논리 블록 ID로부터, MS 추기 IB(11ab)에 대응하는 논리 블록 ID로 변경된다. 논리 블록 내부의 트랙 위치(30d)는 추기 상태에 따라 변한다.
또한, 데이터 관리 유닛(120)은 MS 논리 블록 관리 테이블(35)에서 병합 소스에 있는 논리 블록에 대응하는 엔트리에 있어서 트랙 관리 포인터(35b) 필드의 관련 섹션을 삭제하고, 유효 트랙의 개수(35c)를 감소시키며, MS 구조 관리 테이블(60)의 유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)를 업데이트한다. 병합 소스에 있는 논리 블록에 대응하는 엔트리에 있어서 유효 트랙의 개수(35c)가 그 감소로 0으로 줄어들면, 데이터 관리 유닛(120)은 MS 구조 관리 테이블(60)의 유효 논리 블록의 개수(VBL)를 감소시키고 이 기입 불능 무효 자유 블록(FB)을 물리 NAND층 관리 유닛(120c)에 반환한다. 데이터 관리 유닛(120)은 반환된 논리 블록에 대응하는 엔트리의 유효 플래그(35e)를 무효로 설정한다. 또한, 전술한 바와 마찬가지로, 데이터 관리 유닛(120)은 WC(21)로부터 플러시된 새로운 트랙에 관계된 데이터를 MS 논리 블록 관리 테이블(35)에 등록한다.
WC(21)로부터 MS 추기 IB(11ab)에의 플러시의 종료를 물리 NAND층 관리 유 닛(120c)으로부터 통보받은 경우, 논리 NAND층 관리 유닛(120b)은 플러시 종료를 DRAM층 관리 유닛(120a)에 통보한다. DRAM층 관리 유닛(120a)은 그 통보를 수신하고 WC 클러스터 관리 테이블(25)에서 플러시된 트랙에 속하는 모든 클러스터에 대응하는 엔트리의 상태 플래그(25a)를 무효(가용)로 설정한다. 그 후, 엔트리에의 기입이 가능하다. WC 트랙 관리 테이블(24)에서의 플러시된 트랙에 대응하는 리스트와 관련하여, 예컨대 직전 리스트의 넥스트 포인터(24d)가 변경되거나 삭제되고 그 리스트는 무효화된다.
CIB 처리에 대해 설명한다. WCF 처리가 종료될 경우, WCF 처리에 의해 기입된 FSIB(12a)의 데이터를 FS(12)로 이동시키는 처리와, WCF 처리에 의해 기입된 MSIB(11a)의 데이터를 MS(11) 또는 TFS(11b)로 이동시키는 처리를 포함하는 CIB 처리가 실행된다. CIB 처리의 상세한 프로시저에 대해서는 도 30에 나타내는 흐름도를 참조하여 후술한다.
MS 유닛(11Q)에서의 CIB 처리
먼저, 도 19의 단계 S330에서 설명한 MS 유닛(11Q)에서의 최초의 CIB 처리에 대해서 상세하게 설명한다. 논리 NAND층 관리 유닛(120b)은 MS 논리 블록 관리 테이블(35)의 유효 트랙의 개수(35c) 필드로부터, MS 구조 관리 테이블(60)의 MS 버퍼 관리 테이블(61)의 MSFB에 대한 필드(61a) 및 MS 추기 IB에 대한 필드(61b)에 등록된 논리 블록 ID에 관한 유효 트랙 개수의 정보를 취득한다. 논리 NAND층 관리 유닛(120b)은 모든 트랙이 기입되어 있는 하나 이상의 충만 논리 블록이 MSIB(11a)의 MSFB(11aa) 또는 MS 추기 IB(11ab)에 존재하는지의 여부를 체크한다(단계 S400). 하나 이상의 충만 논리 블록이 MSIB(11a)에 존재하는 경우, 논리 NAND층 관리 유닛(120b)은 후술하는 처리를 수행한다. 단계 S400에서의 판정이 NO인 경우에 프로시저는 단계 S440으로 이행된다.
단계 S400에서의 판정이 YES인 경우에 논리 NAND층 관리 유닛(120b)은 MS 논리 블록 관리 테이블(35)의 유효 트랙의 개수(35c)를 참조하여 MS에서 무효 논리 블록의 존재 여부, 즉 유효 트랙의 개수(35c)가 0인 것이 있는지를 체크한다. MS에 무효 논리 블록이 존재할 경우, 논리 NAND층 관리 유닛(120b)은 무효 논리 블록을 물리 NAND층 관리 유닛(120c)에 반환한다(단계 S405). 반환된 무효 논리 블록에 대응하는 MS 논리 블록 관리 테이블(35)의 엔트리에 있어서, 유효 플래그(35e)는 무효로 설정되고, MS 구조 관리 테이블(60)의 유효 논리 블록의 개수(VBL)는 감소된다. 논리 NAND층 관리 유닛(120b)은 MSFB(11aa) 내의 충만 논리 블록을 MS(11)에 직접 이동하고, MS 추기 IB(11ab) 내의 충만 논리 블록을 TFS(11b)에 이동시킨다(단계 S407). 이 이동 처리는 MS 구조 관리 테이블(60)의 MS 버퍼 관리 테이블(61)의 MSFB에 대한 필드(61a)와 MS 추기 IB에 대한 필드(61b)에 등록된 관련 논리 블록 ID만 삭제하는 처리이다.
논리 NAND층 관리 유닛(120b)은 MS 구조 관리 테이블(60)의 상태 정보인 유효 논리 블록의 개수(VBL)를 논리 블록의 최대 개수(MBL)와 비교한다(단계 S410). 비교 결과, 유효 논리 블록의 개수(VBL)가 논리 블록의 최대 개수(MBL)를 초과할 경우, 논리 NAND층 관리 유닛(120b)은 자유 블록(FB)이 부족하다고 판정하고, 후술하는 MS 컴팩션 처리를 블록 단위로 실행하며, 전체가 무효 트랙으로 구성된 물리 NAND층 관리 유닛(120c)에 반환되어야 하는 무효 논리 블록을 증가시키고, 유효 논리 블록의 개수(VBL)를 논리 블록의 최대 개수(MBL)보다 작게 감소시킨다(단계 S420). 단계 S410의 판정에 있어서 자유 블록(FB)이 부족할 경우, 프로시저는 단계 S440으로 이행된다.
MS 컴팩션 처리로서, 전술한 바와 같이, 2가지 타입, 즉 2i 트랙 MS 컴팩션과 2i 미만 트랙 MS 컴팩션이 있다. 2i 트랙 MS 컴팩션에서는 MS 컴팩션 버퍼(11c)가 이용된다. 컴팩션 후에 논리 블록은 TFS(11b)의 최상위로 이동한다. 2i 미만 트랙 MS 컴팩션에서는 논리 블록이 트랙 단위로 MS 추기 IB(11ab)에 카피된다.
먼저, 논리 NAND층 관리 유닛(120b)은 MS 구조 관리 테이블(60)의 유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)를 참조하여, 유효 트랙 개수가 작은 논리 블록으로부터 2i 트랙을 수집하고 그 수집된 2i 트랙을 재기입 가능한 자유 블록(FB)으로서 물리 NAND층 관리 유닛(120c)으로부터 취득된 MS 컴팩션 버퍼(11c)에 카피하는 2i 트랙 MS 컴팩션을 실행한다.
구체적으로, 논리 NAND층 관리 유닛(120b)은 자유 블록(FB) 취득 요청을 물리 NAND층 관리 유닛(120c)에 발행하고 자유 블록(FB)으로서 할당된 논리 블록 ID와 함께 자유 블록(FB)을 취득한다. 논리 NAND층 관리 유닛(120b)은 컴팩션 대상으로서 선택된 복수의 트랙을 자유 블록(FB)에 카피할 것을 물리 NAND층 관리 유닛(120c)에 요청한다. 컴팩션 대상으로서의 트랙이 WC(21), FS 유닛(12Q), IS 유 닛(13Q)에서 유효 트랙을 갖는 경우, 논리 NAND층 관리 유닛(120b)은 MS 컴팩션 버퍼(11c)에서 유효 클러스터를 병합하고 그 유효 클러스터를 수집하는 패시브 병합을 실행한다.
컴팩션 완료를 물리 NAND층 관리 유닛(120c)으로부터 통보받은 경우, 논리 NAND층 관리 유닛(120b)은 트랙 관리 테이블(30)의 컴팩션이 행해진 트랙에 대응하는 논리 트랙 어드레스(30a)를 갖는 엔트리에서 논리 블록 ID(30c)를 물리 NAND층 관리 유닛(120c)으로부터 취득된 자유 블록(FB)의 논리 블록 ID로 업데이트하고, 논리 블록 내부의 트랙 위치(30d)를 업데이트한다.
논리 NAND층 관리 유닛(120b)은 물리 NAND층 관리 유닛(120c)으로부터 취득되며 MS 컴팩션 버퍼(11c)로서 이용되는 자유 블록(FB)의 논리 블록 ID를 새로운 엔트리로서 MS 논리 블록 관리 테이블(35)에 등록하고, 필요한 정보를 그 엔트리의 각각의 필드에 등록한다. 등록으로서, 트랙 관리 포인터(35b)의 업데이트, 유효 트랙의 개수의 업데이트, 기입 가능한 최상위 트랙(35d) 등의 업데이트가 있다.
데이터 관리 유닛(120)은 MS 컴팩션 버퍼(11c)로서 이용된 논리 블록 ID를, MS 구조 관리 테이블(60)의 MS 버퍼 관리 테이블(61)의 TFS에 대한 필드(61c)의 FIFO 구조(링크드 리스트)의 최상위에 등록하여, MS 컴팩션의 결과에 따라 유효 2i 트랙을 포함하는 1 논리 블록으로 구성되는 MS 컴팩션 버퍼(11c)를 TFS(11b)의 최상위(가장 오래된 위치)에 이동하게 한다. TFS(11b)가 충만 상태인 경우, 최상위에서 가장 오래된 블록은 MS(11)로 이동한다.
이어서, 데이터 관리 유닛(120)은 MS(11) 내의 컴팩션 소스에 있는 오래된 트랙을 무효화한다. 구체적으로, 데이터 관리 유닛(120)은 MS 논리 블록 관리 테이블(35)에서 컴팩션 소스에 있는 논리 블록에 대응하는 엔트리의 트랙 관리 포인터(35b) 필드의 관련 섹션을 삭제하고, 유효 트랙의 개수(35c)를 감소시키며, MS 구조 관리 테이블(60)의 유효 트랙의 개수에 따른 논리 블록 ID 리스트(62)를 업데이트한다. 유효 트랙의 개수(35c)가 그 감소로 0으로 줄어들면, 데이터 관리 유닛(120)은 MS 구조 관리 테이블(60)의 유효 논리 블록의 개수(VBL)를 감소시키고 이 무효 논리 블록을 물리 NAND층 관리 유닛(120c)에 반환한다. 그 반환된 논리 블록에 대응하는 MS 논리 블록 관리 테이블(35)의 엔트리의 유효 플래그(35e)는 무효로 설정된다.
그러한 컴팩션 처리 및 무효 논리 블록(FB) 반환 처리가 종료되면, 논리 NAND층 관리 유닛(120b)은 유효 논리 블록의 개수(VBL)를 논리 블록의 최대 개수(MBL)와 비교한다. 유효 논리 블록의 개수(VBL)가 논리 블록의 최대 개수(MBL)를 초과할 경우, 논리 NAND층 관리 유닛(120b)은 2i 유효 트랙을 수집하는 2i 트랙 MS 컴팩션을 다시 실행한다. 2i 유효 트랙을 수집하는 2i 트랙 MS 컴팩션이, 유효 논리 블록의 개수(VBL)가 논리 블록의 최대 개수(MBL)를 초과하는 상태에서 불가능할 경우, 논리 NAND층 관리 유닛(120b)은 2i 미만 트랙 MS 컴팩션을 실행한다.
2i 미만 트랙 MS 컴팩션에 있어서, 논리 NAND층 관리 유닛(120b)은 컴팩션 대상으로서 2i 미만 개의 트랙을 MS 추기 IB(11ab)에 카피하여 무효 2i 트랙으로 형성된 무효 논리 블록이 생성되게 한다. 논리 NAND층 관리 유닛(120b)은 그 생성된 무효 논리 블록을 물리 NAND층 관리 유닛(120c)에 반환하여 유효 논리 블록의 개수(VBL)를 줄인다. 2i 미만 트랙 MS 컴팩션을 위한 관리 테이블의 업데이트에 대한 설명은 생략한다.
FS(12)에서의 CIB 처리
도 19의 단계 S340에서 설명한 FS(12)에서의 CIB 처리에 대해 상세하게 설명한다. 논리 NAND층 관리 유닛(120b)은 FS/IS 논리 블록 관리 테이블(42)의 유효 클러스터의 개수(42d) 필드로부터, FS/IS 구조 관리 테이블(65)의 FS 입력 버퍼 관리 테이블(66)의 FSFB에 대한 필드(66a) 및 FS 추기 IB에 대한 필드(66b)에 등록된 논리 블록 ID에 관계된 유효 클러스터 개수의 정보를 취득한다. 논리 NAND층 관리 유닛(120b)은 모든 페이지(모든 클러스터)가 기입되어 있는 하나 이상의 충만 논리 블록이 FSIB(12a)의 FSFB(12aa) 또는 FS 추기 IB(12ab)에 존재하는지의 여부를 체크한다(단계 S440). 하나 이상의 충만 논리 블록이 FSIB(12a)에 존재하는 경우, 논리 NAND층 관리 유닛(120b)은 후술하는 처리를 수행한다. 단계 S440에서의 판정이 NO인 경우에 플리시저는 여기에서 종료된다.
단계 S440에서의 판정이 YES인 경우에 논리 NAND층 관리 유닛(120b)은 FS/IS 구조 관리 테이블(65) 및 FS/IS 논리 블록 관리 테이블(42)의 유효 클러스터의 개수(42d)를 참조하여, FS 유닛(12Q)에서 무효 논리 블록의 존재 여부, 즉 유효 클러 스터의 개수(42d)가 0인 것의 존재 여부를 체크한다. 무효 논리 블록이 FS 유닛(12Q)에 존재하는 경우, 논리 NAND층 관리 유닛(120b)은 무효 논리 블록을 물리 NAND층 관리 유닛(120c)에 반환한다(단계 S445).
반환된 논리 블록의 엔트리는 MS 논리 블록 관리 테이블(35) 및 FS/IS 논리 블록 관리 테이블(42)에서 삭제된다. 논리 NAND층 관리 유닛(120b)은 FSFB(12aa) 내의 충만 논리 블록을 FS(12)로 이동하고, FS 추기 IB(12ab) 내의 충만 논리 블록을 FS(12)로 이동시킨다(단계 S447). 구체적으로, 이동 처리는 FS/IS 구조 관리 테이블(65)의 FS 입력 버퍼 관리 테이블(66)의 FSFB에 대한 필드(66a)와 FS 추기 IB에 대한 필드(66b)에 등록된 관련 논리 블록 ID만 삭제하는 처리이다.
논리 NAND층 관리 유닛(120b)은 FIFO 구조를 갖는 FS(12)의 논리 블록의 개수가 FS(12)에 허용된 논리 블록의 미리 정해진 최대 개수(BLfsmax)를 초과하는지의 여부를 판정한다(단계 S450). 구체적으로, 논리 NAND층 관리 유닛(120b)은 FS FIFO 관리 테이블(67)로부터 계산된 논리 블록의 개수가 미리 설정된 논리 블록의 최대 개수(BLfsmax)를 초과하는지의 여부를 판정한다.
이 비교의 결과, 계산된 논리 블록의 개수가 논리 블록의 최대 개수(BLfsmax)를 초과할 경우, 논리 NAND층 관리 유닛(120b)은 기입 가능 자유 블록(FB)이 부족하다고 판정한다. 논리 NAND층 관리 유닛(120b)은 그 시점의 상태에 따라, 예컨대 MS(11)에의 한번에 2 논리 블록분의 플러시 처리(단계 S460)와, IS(13)에의 1 논리 블록분의 플러시 처리(단계 S500)를 실행한다. 단계 S450의 판정에서 FS(12)가 충만 상태가 아닌 경우, 논리 NAND층 관리 유닛(12b)은 FS(12)로 부터 MSIB(11a)에의 플러시 처리 및 FS(12)로부터 ISIB(13a)에의 플러시 처리를 수행하지 않고 여기에서 처리를 종료한다.
FS(12)로부터 MSIB(11a)에의 플러시 처리에 있어서, 먼저 논리 NAND층 관리 유닛(120b)은, 논리 블록이 FS(12)로부터 IS 유닛(13Q)을 통해 이동하지 않고 직접 MSIB(11a)에 이동한 논리 블록이 있는지의 여부를 판정한다(단계 S455). 구체적으로, 논리 NAND층 관리 유닛(120b)은 FS(12)의 FIFO의 최상위에 있는 가장 오래된 논리 블록 내의 클러스터를 하나씩 순서대로 체크하고, 트랙 관리 테이블(30)의 FS 클러스터의 개수(30f) 필드를 참조하여 FS 유닛(12Q)에 있어서 클러스터가 속하는 트랙에 얼마나 많은 유효 클러스터가 있는지를 검색한다. 트랙 내의 유효 클러스터의 개수가 미리 정해진 임계값(예컨대, 2k-i-1) 이상인 경우, 논리 NAND층 관리 유닛(120b)은 그 논리 트랙을 MSIB(11a)에 플러시되기로 결정된 트랙으로서 설정한다.
검색은 후술하는 바와 같은 방식을 통해 수행된다.
1. 논리 NAND층 관리 유닛(120b)은 FS/IS 구조 관리 테이블(65)의 FS FIFO 관리 테이블(67)로부터 FIFO의 최상위에서 가장 오래된 FS/IS 블록 ID를 취득한다.
2. 논리 NAND층 관리 유닛(120b)은 FS/IS 블록 ID에 대응하는 FS/IS 논리 블록 관리 테이블(42)의 엔트리에 있어서 블록 내부의 클러스터 테이블(42c) 필드로부터 FS/IS 내부의 클러스터 관리 테이블(44)에 대한 인덱스를 취득한다.
3. 논리 NAND층 관리 유닛(120b)은 FS/IS 내부의 클러스터 관리 테이블(44) 에서 취득한 인덱스가 지정하는 1 논리 블록의 각 엔트리로부터 FS/IS 관리 테이블(40)에의 1 포인터를 취득하여 FS/IS 관리 테이블(40)의 관련 링크로 점프한다.
4. 논리 NAND층 관리 유닛(120b)은 점프 목적지에 있는 링크가 속하는 관련 논리 트랙 어드레스를 취득한다.
5. 논리 NAND층 관리 유닛(120b)은 취득된 논리 트랙 어드레스를 이용하여 트랙 관리 테이블(30)의 관련 엔트리에 있어서 FS 클러스터의 개수(30f) 필드를 체크한다.
6. 논리 NAND층 관리 유닛(120b)은 전술한 3∼5번을 반복한다.
FS(12)로부터 MS(11)에의 플러시는 예컨대 한번에 2 논리 블록분 수행된다. 다시 말해, 논리 NAND층 관리 유닛(120b)은 트랙 내부의 유효 클러스터의 개수가 미리 정해진 임계값(예컨대, 2k-i-1) 이상인 트랙을 2 논리 블록분 수집하고 그 수집된 2 논리 블록분 트랙을 MSIB(11a)의 MSFB(11aa)에 플러시한다(단계 S460). 그 플러시에 있어서, 플러시된 트랙에서 FS(12)에 존재하지 않는 클러스터에 관계하여, 논리 NAND층 관리 유닛(120b)은 WC(21), IS 유닛(13Q), MS(11)로부터 클러스터를 판독하여 그 클러스터를 병합하는 패시브 병합을 실행한다
그러나, MSIB(11a)에 플러시되기로 결정된 트랙이 2 논리 블록분만큼 존재하지 않는 경우, 논리 NAND층 관리 유닛(120b)은 1 논리 블록을 MSIB(11a)의 MSFB(11aa)에 플러시하고, 1 논리 블록분에 충분하지 않은 트랙을 MS 추기 IB(11ab)에 트랙 단위로 추기한다(단계 S460). 마찬가지로, MSIB(11a)에 플러시되 기로 결정된 트랙이 1 논리 블록분만큼 존재하지 않는 경우, 논리 NAND층 관리 유닛(120b)은 1 논리 블록분에 충분하지 않은 트랙을 MS 추기 IB(11ab)에 트랙 단위로 추기한다(단계 S460). 이에, FIFO 구조의 FS(12)의 최상위 논리 블록에 남아있는 유효 클러스터가 없다면, 논리 NAND층 관리 유닛(120b)은 최상위 논리 블록을 물리 NAND층 관리 유닛(120c)에 무효 논리 블록으로서 반환한다.
MS(11)에서의 CIB 처리(도 19의 단계 S350)
FS(12)로부터 MSIB(11a)에의 플러시가 이런 식으로 수행될 경우, MS 유닛(11Q)에서의 CIB 처리가 다시 실행된다(단계 S480). 단계 S480의 MS 유닛(11Q)에서의 CIB 처리는 MS 유닛(11Q)에서의 첫번째 CIB 처리와 같다(단계 S400∼S420). 이에 중복 설명은 생략한다. MS 유닛(11Q)에서의 CIB 처리 후에, 논리 NAND층 관리 유닛(120b)은 전술한 바와 마찬가지로, FS(12)로부터 MSIB(11a)에의 플러시 조건이 만족하는지의 여부를 체크한다(단계 S455). 플러시 조건이 만족하면, FS(12)로부터 MSIB(11a)에의 매 2 논리 블록분의 플러시 및 전술한 MS(11)에서의 CIB 처리가 다시 실행된다. 그러한 처리는 단계 S455에서의 판정이 NO일 때까지 반복된다.
FS(12)에서의 CIB 처리
단계 S455에서의 판정이 NO인 경우, 논리 NAND층 관리 유닛(120b)은 FS(12)로부터 ISIB(13a)에의 플러시 조건이 만족하는지의 여부를 판정한다(단계 S490). 구체적으로, FS(12)로부터 MSIB(11a)에의 플러시 처리에 있어서, FIFO 구조를 갖는 충만 상태에서 FS(12)의 체크된 최상의 논리 블록에 유효 클러스터가 남아 있는 경우, 논리 NAND층 관리 유닛(120b)은 단계 S490에서 FS(12)로부터 ISIB(13a)에의 플 러시 조건이 만족한다고 상정하여 FS(12)로부터 ISIB(13a)에의 플러시를 실행한다.
그 조건이 단계 S490에서 만족하면, 논리 NAND층 관리 유닛(120b)은 MSIB(11a)에 플러시된 트랙에 포함되지 않는 클러스터만 포함하는 최상위 논리 블록을 ISIB(13a)로 이동시킨다(단계 S500). 단계 S500에서, 논리 NAND층 관리 유닛(120b)은 예컨대 1 논리 블록의 플러시를 수행한다. 그리고, 상태에 따라, 단계 S520 내지 S585에서 프로시저를 수행한 후에, 논리 NAND층 관리 유닛(120b)은 단계 S590에서의 판정에 따라 단계 S500에서 FS(12)로부터 ISIB(13a)에의 플러시를 다시 수행할 수 있다.
단계 S500에서 플러시가 다시 수행되는 상태는, 예컨대 복수의 충만 논리 블록을 갖는 버퍼[FSFB(12aa) 또는 FS 추기 IB(12ab)]가 FSIB(12a)에 존재하는 경우, FIFO 구조를 갖는 FS(12)가 충만 상태이면, FSIB(12a)로부터 FS(12)에의 충만 논리 블록의 이동에 따라, FS(12)로부터 MSIB(11a) 또는 ISIB(13a)에의 복수 블록의 플러시가 수행되는 상태이다. 그러한 조건 하에서는, FS(12)로부터 ISIB(13a)에의 복수의 논리 블록의 플러시가 수행될 가능성이 있다.
IS에서의 CIB 처리(도 19의 단계 S360)
단계 S490에서의 조건이 만족할 때 IS(13)에서 수행된 플러시 처리 및 컴팩션 처리의 상세 내용에 대해서, 도 30 외에도 도 31에 나타낸 흐름도를 참조하여 설명한다. 먼저, 전술한 바와 동일한 방식으로, 논리 NAND층 관리 유닛(120b)은 무효 논리 블록이 IS 유닛(12Q)에 존재하는지의 여부를 체크하고, 무효 논리 블록이 IS 유닛(13Q)에 존재할 경우, 무효 논리 블록을 물리 NAND층 관리 유닛(120c)에 반 환한다(단계 S520). 반환된 논리 블록의 엔트리에 대응하는 FS/IS 논리 블록 관리 테이블(42) 및 MS 논리 블록 관리 테이블(35)의 엔트리에 있어서, 유효 플래그(35e, 42f)가 무효로 설정된다.
논리 NAND층 관리 유닛(120b)은 FIFO 구조를 갖는 IS(13)의 논리 블록의 개수가 IS(13)에 허용된 논리 블록의 미리 정해진 최대 개수(BLismax)를 초과하는지의 여부를 판정한다(단계 S530). 구체적으로, 논리 NAND층 관리 유닛(120b)은 IS FIFO 관리 테이블(69)로부터 계산된 논리 블록의 개수가 미리 설정된 논리 블록의 최대 개수(BLismax)를 초과하는지의 여부를 판정한다.
컴팩션의 결과로서, 계산된 논리 블록의 개수가 논리 블록의 최대 개수(BLismax)를 초과하는 경우, 논리 NAND층 관리 유닛(120b)은 기입 가능 자유 블록(FB)이 부족하다고 판정하고, IS(13)으로부터 MSIB(11a)의 MSFB(11aa)로 한번에 예컨대 2 논리 블록분의 트랙을 플러시한다(단계 S540). 단계 S530의 판정에서 IS(13)가 충만 상태가 아닌 경우, 논리 NAND층 관리 유닛(120b)은 MSIB(11a)에의 플러시 처리를 수행하지 않고 ISIB(13a) 내의 충만 논리 블록을 IS(13b)에 이동시킨다(단계 S585).
단계 S540에서의 플러시에 있어서, 논리 NAND층 관리 유닛(120b)은 도 12에 도시된 트랙 관리 테이블(30) 등을 이용하여 도 31에 도시되는 플러시될 트랙을 선택하기 위한 처리를 실행한다. 도 31에서, 논리 NAND층 관리 유닛(120b)은 선택 처리(순환 검색 처리, 이하에서는 간단하게 검색 처리라고 함)를 시작한다(단계 S700). 논리 NAND층 관리 유닛(120b)은 마지막 검색에서 최종 검색된 트랙으로서 단계 S740에서 저장된 트랙 관리 테이블(30)의 인덱스인 논리 트랙 어드레스(30a)의 다음 논리 트랙 어드레스부터 검색을 시작한다(단계 S710).
그 검색이 최초의 검색(제1 사이클)이라면, 논리 NAND층 관리 유닛(120b)은 트랙 관리 테이블(30)의 첫번째 엔트리부터 검색을 시작한다(단계 S710). 단계 S740에서 저장된 검색 트랙이 트랙 관리 테이블(30)의 최종 엔트리(도 12의 트랙 n)인 경우, 단계 S710의 다음 트랙 검색에서, 논리 NAND층 관리 유닛(120b)은 최상위 엔트리에 돌아간다(도 12의 트랙 0).
이 검색에서, 트랙 관리 테이블(30)의 엔트리에서 IS 클러스터의 개수(30g) 필드(관련 논리 트랙에서 유효 클러스터의 개수)를 참조하면, 유효 클러스터가 IS(13)의 엔트리에 저장될 경우, 논리 NAND층 관리 유닛(120b)은 도시되지 않은 새롭게 검색된 트랙 리스트에 그 엔트리의 논리 트랙 어드레스를 등록한다(단계 S720). 논리 NAND층 관리 유닛(120b)은 새롭게 검색된 트랙 리스트에 등록된 트랙의 개수를 미리 정해진 임계값(L)과 비교한다. 등록된 트랙의 개수가 임계값(L)보다 작은 경우, 논리 NAND층 관리 유닛(120b)은 프로시저를 단계 S710로 이행시키고, 전술한 바와 같은 방식으로 트랙 관리 테이블(30)의 다음 엔트리를 체크한다.
그러한 처리를 반복함으로써, 논리 NAND층 관리 유닛(120b)은 임계값(L)에 대한 논리 트랙 어드레스를 새롭게 검색된 트랙 리스트에 등록한다(단계 S730에서 "Yes"). 논리 NAND층 관리 유닛(120b)은 그 새롭게 검색된 트랙 리스트에 마지막으로 등록된 논리 트랙 어드레스에 대응하는 트랙 관리 테이블(30)의 엔트리(인덱스)를 검색된 마지막 트랙으로서 저장하고 현 사이클에서의 검색을 종료한다(단계 S740).
논리 NAND층 관리 유닛(120b)은 마지막에 선택되지 못한 논리 트랙이 목록화되어 있는 미선택 트랙 리스트(도시 생략)가 존재하는지의 여부를 판정한다(단계 S750). 제1 사이클의 경우, 미선택 트랙 리스트가 존재하지 않기 때문에, 논리 NAND층 관리 유닛(120b)은 2개의 리스트, 즉 새롭게 검색된 트랙 리스트와, 새롭게 추가된 블록 내부의 트랙 리스트(도시 생략)에 기초하여 2i+1개의 논리 트랙을 선택한다(단계 S760). 새롭게 추가된 블록 내부의 트랙 리스트는 도 30의 단계 S500에서 FS(12)로부터 IS 유닛(13Q)에 플러시된[FS/IS 구조 관리 테이블(65)의 IS 입력 버퍼 관리 테이블(68)에 입력된]논리 블록에 포함된 트랙에 관계된 리스트이다.
제1 사이클에서, 논리 NAND층 관리 유닛(120b)은 그러한 2개의 리스트를 이용하여 플러시 후보로서 2i+1개의 트랙을 선택한다. 선택 시, 전술한 바와 같이, 트랙 내의 유효 클러스터의 개수와 유효 클러스터 계수를 이용하여 얻은 선택 참조값(스코어 값)(S)이 이용된다.
스코어 값(S) = 트랙 내의 유효 클러스터의 개수 × 유효 클러스터 계수
유효 클러스터 계수는 MS 유닛(11Q)에서 무효 트랙이 존재하는 논리 블록 내에 트랙이 존재하는지의 여부에 따라 가중되는 수이다. 그 수는 트랙이 존재하지 않는 경우보다 존재할 경우에 더 크다.
유효 클러스터의 개수는 트랙 관리 테이블(30)의 IS 클러스터의 개수(30g) 필드를 확인함으로써 취득될 수 있다. 유효 클러스터 계수는 트랙 관리 포인 터(35b) 필드에 의해 트랙 관리 테이블(30)에 링크된 MS 논리 블록 관리 테이블(35)의 유효 트랙의 개수(35c) 필드를 확인함으로써 취득될 수 있다.
논리 NAND층 관리 유닛(120b)은 새롭게 추가된 블록 내부의 트랙 리스트에 포함된 복수의 트랙으로부터 스코어 값(S)이 큰 M개(미리 정해진 설정값)의 트랙을 선택한다. 논리 NAND층 관리 유닛(120b)은 선행 검색에 의해 새롭게 검색된 트랙 리스트에 등록된 L개의 트랙을 선택된 M개의 트랙에 추가하고, MS(11)에 플러시될 트랙으로서 L+M개의 트랙으로부터 스코어 값(S)이 높은 2i+1개의 트랙을 선택한다. 논리 NAND층 관리 유닛(120b)은 L+M개의 트랙 중에서 그 선택된 2i+1개의 트랙 외의 트랙을 미선택 트랙 리스트에 등록한다.
제2 또는 후속 사이클에서, 논리 NAND층 관리 유닛(120b)은 3개의 리스트, 즉 미선택 트랙 리스트, 새롭게 검색된 트랙 리스트, 및 새롭게 추가된 블록 내부의 트랙 리스트에 기초하여 2i+1개의 트랙을 선택한다(단계 S770). 도 30의 단계 S570에서의 판정에 따라, 후술하는 제2 또는 후속회의 플러시가 수행되어야 하는지의 여부가 결정된다. 3개의 리스트를 이용한 선택 처리에서, 논리 NAND층 관리 유닛(120b)은 미선택 트랙 리스트에 포함된 복수의 트랙으로부터 스코어 값(S)이 높은 N개(미리 정해진 설정값)의 트랙을 선택하고, 새롭게 추가된 블록 내부의 트랙 리스트에 포함된 복수의 트랙으로부터 스코어 값(S)이 높은 M개(미리 정해진 설정값)의 트랙을 선택하며, 현 제2 또는 후속 사이클에서 얻은 새롭게 검색된 트랙 리스트에 등록된 L개의 트랙을 N+M개의 트랙에 추가하고, MS(11)에 플러시될 트랙으 로서 L+M+N개의 트랙 중에서 스코어 값(S)이 높은 2i+1개의 트랙을 선택한다. 논리 NAND층 관리 유닛(120b)은 L+M+N개의 논리 트랙 중에서 그 선택된 2i+1개의 트랙 외의 트랙을 다음 사이클에 이용된 미선택 트랙 리스트에 등록한다.
도 30의 단계 S540을 다시 참조하면, 2 논리 블록분의 트랙의 추출 후보가 전술한 바와 같이 선택될 경우, 논리 NAND층 관리 유닛(120b)은 2 논리 블록분의 선택된 트랙(즉, 2i+1개의 트랙)을 MSIB(11a)의 MSFB(11aa)에 플러시한다(단계 S540). 플러시에 있어서, 플러시될 트랙 중에서 IS 유닛(13Q)에 존재하지 않는 클러스터에 관계하여, WC(21), FS 유닛(12), MS(11)로부터 클러스터를 판독하여 그 클러스터를 병합하기 위한 패시브 병합이 실행된다. 이상이 설명에서는, 유효 클러스터의 개수와, MS에 비어있는 블록이 존재하는지를 나타내는 계수에 기초한 스코어 값(S)에 따라, 플러시될 트랙이 선택된다. 그러나, 플러시될 트랙을 유효 클러스터의 개수에 따라서만 선택할 수도 있다
MS에서의 CIB 처리(도 19에서의 단계 S370)
IS(13)로부터 MSIB(11a)에의 플러시가 이런 식으로 수행될 경우, MS(11)에서의 CIB 처리가 다시 실행된다(단계 S560). 단계 S560의 MS(11)에서의 CIB 처리는 최초의 MS(11)에서의 CIB 처리와 동일하다(단계 S400∼S420). 이에 중복 설명은 생략한다.
IS에서의 CIB 처리
논리 NAND층 관리 유닛(120b)은 IS(13)로부터 MSIB(11a)에의 플러시가 다시 실행되어야 하는지의 여부를 판정한다(단계 S570). 논리 NAND층 관리 유닛(120b)은 MS 논리 블록 관리 테이블(35) 필드와, FS/IS 논리 블록 관리 테이블(42)의 유효 클러스터의 개수(42d) 등을 이용하여 단계 S540의 플러시 후의 IS(13) 내의 논리 블록을, 유효 클러스터의 개수가 최소인 것부터 순서대로 정렬한다. 유효 클러스터의 개수가 최소개인 2개의 논리 블록의 유효 클러스터의 전체 개수가 미리 정해진 설정값인 2k(1 논리 블록 분) 이상인 경우, 논리 NAND층 관리 유닛(120b)은 IS(13)으로부터 MSIB(11a)에의 플러시 조건이 만족하는지의 여부를 판정한다(단계 S570).
IS(13)으로부터 MSIB(11a)에의 플러시 조건이 만족할 경우, 논리 NAND층 관리 유닛(120b)은 프로시저를 단계 S540으로 이행시키고, 도 31의 단계 S700∼S750, 단계 S770을 실행하여 전술한 2 논리 블록분의 플러시 처리를 다시 실행한다. 단계 S570에서의 판정이 YES이면, 논리 NAND층 관리 유닛(120b)은 IS(13)으로부터 MSIB(11a)에의 2 논리 블록분의 플러시 처리 및 MS(11)에서의 CIB 처리를 반복 실행한다. 단계 S570에서의 판정이 NO인 경우, 논리 NAND층 관리 유닛(120b)은 IS(13)에서의 컴팩션 처리를 실행한다(단계 S580).
IS 컴팩션 처리에 있어서, 논리 NAND층 관리 유닛(120b)은 MS 논리 블록 관리 테이블(35) 필드와, FS/IS 논리 블록 관리 테이블(42)의 유효 클러스터의 개수(42d) 등을 이용하여, IS 유닛(13Q)에서 유효 클러스터의 개수가 최소인 논리 트랙부터 순서대로 1 논리 블록분의 클러스터, 즉 2k 클러스터를 수집하고, 그 2k 클러스터를 IS 컴팩션 버퍼(13c)에 카피한다. 이 카피 처리가 종료될 경우, 논리 NAND층 관리 유닛(120b)은 컴팩션 소스(카피 소스)에 있는 논리 블록 중에서 유효 클러스터가 없는 논리 블록을 무효 논리 블록으로서 물리 NAND층 관리 유닛(120c)에 반환한다. 논리 NAND층 관리 유닛(120b)은 컴팩션 처리에 의해 유효 클러스터로 충만 상태가 된 논리 블록으로 구성된 IS 컴팩션 버퍼(13c)를 IS(13)에 이동시킨다.
이 컴팩션 후에, ISIB(13a) 내의 충만 논리 블록은 IS(13)에 이동한다(단계 S585). 구체적으로, 이 이동 처리는 FS/IS 구조 관리 테이블(65)의 IS 입력 버퍼 관리 테이블(68)의 ISIB에 대한 필드에 등록된 관련 논리 블록 ID만 삭제하는 처리이다.
그 후에, 논리 NAND층 관리 유닛(120b)은 FS(12)로부터 ISIB(13a)에의 플러시 조건이 만족하는지의 여부를 판정한다(단계 S590). FS(12)로부터 ISIB(13a)에의 플러시 조건이 만족하면, 논리 NAND층 관리 유닛(120b)은 프로시저를 단계 S500으로 이행시키고, 그 프로시저를 다시 반복한다. IS 컴팩션 처리가 종료된 후, FS(12)로부터 ISIB(13a)에의 플러시 조건이 만족하지 않다고 판정되면, 논리 NAND층 관리 유닛(120b)은 현재 기입 처리를 종료한다. 이상은 기입 처리의 상세 내용이다.
전술한 바와 같이, 본 실시형태에 있어서, 입력 버퍼로서 기능하는 FSIB(12a)는 FS(12)의 전단에 배치되고, 입력 버퍼로서 기능하는 ISIB(13a)는 IS(13)의 전단에 배치되며, 입력 버퍼로서 기능하는 MSIB(11a)는 MS(11)의 전단에 배치된다. 기입 처리는 WC(21)로부터 FSIB(12a)에 또는 MSIB(11a)에의 데이터 플러 시 처리를 수행하는 WCF 처리와, FSIB(12a)로부터 FS(12)에의 플러시, ISIB(13a)로부터 IB(13)에의 플러시, MSIB(11a)로부터 MS(11)에의 플러시, FS(12)로부터 ISIB(13a)에의 플러시, IS(13)으로부터 MSIB(11a)에의 플러시, MS 컴팩션, IS 컴팩션을 포함한 CIB 처리의 2 단계로 나누어진다. 다시 말해, 입력 버퍼[FSIB(12a), ISIB(13a), MSIB(11a)]가 제공되고, 기입 단계가 WC(21)로부터 NAND 메모리(10)에의 기입 처리(WCF 처리)와, 입력 버퍼에 의한 NAND 메모리에서의 데이터 이동 처리(CIB 처리)의 2 단계로 나누어진다. 그 결과, NAND 메모리에서의 데이터 이동 처리(CIB 처리)에 시간이 걸릴 경우에도 지연 없이 WC(21)로부터 NAND 메모리(10)에의 기입 처리(WCF 처리)가 즉시 실행 가능하다. 또한, WC(21)로부터 NAND 메모리(10)에의 기입 처리의 레이턴시를 보장할 수 있다.
기입 단계가 이렇게 2 단계로 나누어져 있기 때문에, WCF 처리와 CIB 처리를 병렬로 파이프라인 처리하고 실행하는 것이 용이하다. WCF 처리와 CIB 처리가 병렬로 실행될 경우, 호스트 기기측으로부터 CIB 처리의 처리 시간을 숨길 수 있고 기입 처리 속도를 더욱 상승시킬 수 있다.
본 발명에 따르면, 캐시 메모리로부터 플래시 메모리에의 데이터 플러시에 대한 처리 시간을 단축할 수 있다.
본 발명은 전술한 실시형태들에 한정되지 않는다. 따라서, 다양한 변형예가 본 발명의 범위에서 벗어나지 않고 이루어질 수 있다.
또한, 전술한 실시형태들은 발명의 단계에서 다양한 구성요소들을 포함한다. 즉, 임의의 개시한 구성요소를 분리 또는 통합함으로써 본 발명의 다양한 변형예가 이루어질 수 있다.
예컨대, 본 발명이 해결하려고 하는 과제가 해결될 수 있고 본 발명이 얻으려고 하는 이점이 달성될 수 있다면 실시형태에 개시한 모든 구성요소들 중에 임의의 구성요소를 생략함으로써, 본 발명의 다양한 변형예가 이루어질 수 있다.
또, 전술한 실시형태에서는 2 이상의 양의 정수를 곱한 클러스터 사이즈가 논리 페이지 사이즈와 같다고 설명하였다. 그러나, 본 발명이 그렇게 한정되지는 않는다.
예컨대, 클러스터 사이즈는 논리 페이지 사이즈와 동일할 수 있거나, 또는 복수의 논리 페이지를 조합함으로써 논리 페이지 사이즈에 2 이상의 양의 정수를 곱해 얻은 사이즈일 수도 있다.
또한, 클러스터 사이즈는 개인용 컴퓨터 등의 호스트 기기(1) 상에서 실행되는 OS(운영 체제)의 파일 시스템용 관리 단위와 같을 수 있다.
또, 전술한 실시형태에서는 2 이상의 양의 정수를 곱한 트랙 사이즈가 논리 블록 사이즈와 같다고 설명하였다. 그러나, 본 발명이 그렇게 한정되지는 않는다.
예컨대, 트랙 사이즈는 논리 블록 사이즈와 동일할 수 있거나, 또는 복수의 논리 블록을 조합함으로써 논리 블록 사이즈에 2 이상의 양의 정수를 곱해 얻은 사이즈일 수도 있다.
또한, 트랙 사이즈가 논리 블록 사이즈와 같거나 더 크다면, MS 컴팩션 처리는 필요하지 않다. 그렇기 때문에, TFB(11b)는 생략될 수 있다.

Claims (47)

  1. 메모리 시스템에 있어서,
    휘발성 반도체 메모리에 포함되는 캐시 메모리로서의 제1 기억 영역과,
    비휘발성 반도체 메모리에 포함되며, 페이지 단위로 데이터 판독 및 기입이 이루어지고 상기 페이지 단위의 2 이상의 자연수배인 블록 단위로 데이터 소거가 이루어지는 제2 및 제3 기억 영역과,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제2 기억 영역 사이에서 버퍼링을 수행하도록 구성된 제1 입력 버퍼와,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제3 기억 영역 사이에서 버퍼링을 수행하도록 구성된 제2 입력 버퍼와,
    상기 비휘발성 반도체 메모리의 기억 영역을, 1 이상의 블록과 연관된 논리 블록 단위로 상기 제2 및 제3 기억 영역, 그리고 상기 제1 및 제2 입력 버퍼에 할당하는 컨트롤러
    를 포함하고, 상기 컨트롤러는,
    섹터 단위의 복수의 데이터를 상기 제1 기억 영역에 기입하는 제1 처리와,
    상기 제1 기억 영역에 기입된 데이터를 상기 섹터 단위의 2 이상의 자연수배인 제1 관리 단위의 데이터로서 상기 제1 입력 버퍼에 플러시하는 제2 처리와,
    상기 제1 기억 영역에 기입된 데이터를 상기 제1 관리 단위의 2 이상의 자연수배인 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제3 처리와,
    상기 제1 입력 버퍼에 할당되며 상기 제1 관리 단위의 데이터가 저장되어 있는 논리 블록을 상기 제2 기억 영역에 재배치하는 제4 처리와,
    상기 제2 입력 버퍼에 할당되며 상기 제2 관리 단위의 데이터가 저장되어 있는 논리 블록을 상기 제3 기억 영역에 재배치하는 제5 처리와,
    상기 제2 기억 영역에 저장된 복수의 데이터를 상기 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제6 처리
    를 실행하는 것인 메모리 시스템.
  2. 제1항에 있어서, 상기 컨트롤러는 플러시 요청을 수신할 경우, 상기 컨트롤러가 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 제1 기억 영역에 기입된 데이터를 상기 제1 및 제2 입력 버퍼 중 하나 이상에 플러시할 때의 단계에서 상기 플러시 요청의 처리를 완료하는 것인 메모리 시스템.
  3. 제2항에 있어서, 상기 컨트롤러는 상기 제4∼제6 처리의 계속 중에도, 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 플러시 요청의 처리를 수행할 수 있는 것인 메모리 시스템.
  4. 제1항에 있어서, 상기 컨트롤러는 기입 요청을 수신할 경우와 상기 제1 기억 영역으로부터의 데이터 플러시가 필요할 경우에, 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 제1 기억 영역에 기입된 데이터를 상기 제1 및 제2 입력 버퍼 중 하나 이상에 플러시한 후에, 상기 제1 처리를 실행함으로써 상기 기입 요청과 연관된 입력 데이터가 상기 제1 기억 영역에 기입될 때의 단계에서 상기 기입 요청의 처리를 완료하는 것인 메모리 시스템.
  5. 제4항에 있어서, 상기 컨트롤러는 상기 제4∼제6 처리의 계속 중에도, 상기 제1∼제3 처리 중 하나 이상을 실행함으로써 상기 기입 요청의 처리를 수행할 수 있는 것인 메모리 시스템.
  6. 제1항에 있어서, 상기 컨트롤러는 상기 제2 기억 영역에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제6 처리를 실행하는 것인 메모리 시스템.
  7. 제1항에 있어서, 상기 컨트롤러는 상기 제1 입력 버퍼에 기입되어 있는 업데이트된 데이터와 동일한 논리 어드레스를 갖는 상기 제2 기억 영역 내의 데이터를 무효화하는 것인 메모리 시스템.
  8. 제1항에 있어서, 상기 컨트롤러는 상기 제2 입력 버퍼에 기입되어 있는 업데이트된 데이터와 동일한 논리 어드레스를 갖는 상기 제2 및 제3 기억 영역 내의 데이터를 무효화하는 것인 메모리 시스템.
  9. 제1항에 있어서, 상기 컨트롤러는 상기 제1 기억 영역 내의 데이터가 속하는 상기 제2 관리 단위의 데이터의 개수가 지정값을 초과할 경우 상기 제2 및 제3 처리 중 하나 이상을 실행하는 것인 메모리 시스템.
  10. 제1항에 있어서, 상기 휘발성 반도체 메모리는 DRAM이고, 상기 비휘발성 반도체 메모리는 NAND형 플래시 메모리인 것인 메모리 시스템.
  11. 메모리 시스템에 있어서,
    휘발성 반도체 메모리에 포함되는 캐시 메모리로서의 제1 기억 영역과,
    비휘발성 반도체 메모리에 포함되며, 페이지 단위로 데이터 판독 및 기입이 이루어지고 상기 페이지 단위의 2 이상의 자연수배인 블록 단위로 데이터 소거가 이루어지는 제2 및 제3 기억 영역과,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제2 기억 영역보다 업데이트 빈도가 높은 데이터를 개별적으로 저장하도록 구성된 제1 전단(pre-stage) 버퍼와,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제1 전단 버퍼 사이에서 버퍼링을 수행하도록 구성된 제1 입력 버퍼와,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제3 기억 영역 사이에서 버퍼링을 수행하도록 구성된 제2 입력 버퍼와,
    상기 비휘발성 반도체 메모리의 기억 영역을, 1 이상의 블록과 연관된 논리 블록 단위로 상기 제2 및 제3 기억 영역, 상기 제1 전단 버퍼, 그리고 상기 제1 및 제2 입력 버퍼에 할당하는 컨트롤러
    를 포함하고, 상기 컨트롤러는,
    섹터 단위의 복수의 데이터를 상기 제1 기억 영역에 기입하는 제1 처리와,
    상기 제1 기억 영역에 저장된 데이터를 상기 섹터 단위의 2 이상의 자연수배인 제1 관리 단위의 데이터로서 상기 제1 입력 버퍼에 플러시하는 제2 처리와,
    상기 제1 기억 영역에 저장된 데이터를 상기 제1 관리 단위의 2 이상의 자연수배인 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제3 처리와,
    상기 제1 입력 버퍼에 할당되며 상기 제1 관리 단위의 데이터가 저장되어 있는 논리 블록을 상기 제1 전단 버퍼에 재배치하는 제4 처리와,
    상기 제2 입력 버퍼에 할당되며 상기 제2 관리 단위의 데이터가 저장되어 있는 논리 블록을 상기 제3 기억 영역에 재배치하는 제5 처리와,
    상기 제2 기억 영역에 저장된 복수의 데이터를 상기 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제6 처리와,
    상기 제2 기억 영역에 저장된 상기 제1 관리 단위의 복수의 유효 데이터를 선택하여 그 유효 데이터를 새로운 논리 블록에 재기입하는 제7 처리와,
    상기 제1 전단 버퍼에 할당된 논리 블록을 상기 제2 기억 영역에 재배치하는 제8 처리
    를 실행하는 것인 메모리 시스템.
  12. 제11항에 있어서, 상기 컨트롤러는 플러시 요청을 수신할 경우, 상기 컨트롤러가 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 제1 기억 영역에 기입된 데이터를 상기 제1 및 제2 입력 버퍼 중 하나 이상에 플러시할 때의 단계에서 상기 플러시 요청의 처리를 완료하는 것인 메모리 시스템.
  13. 제12항에 있어서, 상기 컨트롤러는 상기 제4∼제8 처리의 계속 중에도, 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 플러시 요청의 처리를 수행할 수 있는 것인 메모리 시스템.
  14. 제11항에 있어서, 상기 컨트롤러는 기입 요청을 수신할 경우와 상기 제1 기억 영역으로부터의 데이터 플러시가 필요할 경우에, 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 제1 기억 영역에 기입된 데이터를 상기 제1 및 제2 입력 버퍼 중 하나 이상에 플러시한 후에, 상기 제1 처리를 실행함으로써 상기 기입 요청과 연관된 입력 데이터가 상기 제1 기억 영역에 기입될 때의 단계에서 상기 기입 요청의 처리를 완료하는 것인 메모리 시스템.
  15. 제14항에 있어서, 상기 컨트롤러는 상기 제4∼제8 처리의 계속 중에도, 상기 제1∼제3 처리 중 하나 이상을 실행함으로써 상기 기입 요청의 처리를 수행할 수 있는 것인 메모리 시스템.
  16. 제11항에 있어서, 상기 컨트롤러는 상기 제2 기억 영역에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제6 처리와 제7 처리 중 하나 이상을 실행하는 것인 메모리 시스템.
  17. 제11항에 있어서, 상기 컨트롤러는 상기 제7 처리를 수행할 때 상기 유효 데이터로 채워진 새로운 논리 블록을 상기 제2 기억 영역에 할당하는 것인 메모리 시스템.
  18. 제11항에 있어서, 상기 컨트롤러는 상기 제1 전단 버퍼를 상기 논리 블록 단위의 FIFO 구조로서 관리하는 것인 메모리 시스템.
  19. 제18항에 있어서, 상기 컨트롤러는 상기 제1 입력 버퍼에 기입되어 있는 업데이트된 데이터와 동일한 논리 어드레스를 갖는 상기 제1 전단 버퍼와 상기 제2 기억 영역 내의 데이터를 무효화하는 것인 메모리 시스템.
  20. 제18항에 있어서, 상기 컨트롤러는 상기 제2 입력 버퍼에 기입되어 있는 업데이트된 데이터와 동일한 논리 어드레스를 갖는 상기 제1 전단 버퍼와 상기 제2 및 제3 기억 영역 내의 데이터를 무효화하는 것인 메모리 시스템.
  21. 제18항에 있어서, 상기 컨트롤러는 상기 제1 전단 버퍼에 가장 먼저 등록된 논리 블록 내의 데이터를 상기 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제9 처리를 실행하는 것인 메모리 시스템.
  22. 제21항에 있어서, 상기 컨트롤러는 상기 제1 전단 버퍼에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제9 처리를 실행하는 것인 메모리 시스템.
  23. 제21항에 있어서, 상기 컨트롤러는 상기 제9 처리의 실행 후에, 상기 제1 전단 버퍼에 가장 먼저 등록되어 있으며 유효 데이터가 남아있는 논리 블록에 대해 상기 제8 처리를 실행하는 것인 메모리 시스템.
  24. 제11항에 있어서, 상기 컨트롤러는 상기 제1 기억 영역 내의 데이터가 속하는 상기 제2 관리 단위의 데이터의 개수가 지정값을 초과할 경우 상기 제2 처리와 제3 처리 중 하나 이상을 실행하는 것인 메모리 시스템.
  25. 제11항에 있어서, 상기 제1 관리 단위의 사이즈는 상기 블록 단위보다 작은 것인 메모리 시스템.
  26. 제11항에 있어서, 상기 휘발성 반도체 메모리는 DRAM이고, 상기 비휘발성 반도체 메모리는 NAND형 플래시 메모리인 것인 메모리 시스템.
  27. 메모리 시스템에 있어서,
    휘발성 반도체 메모리에 포함되는 캐시 메모리로서의 제1 기억 영역과,
    비휘발성 반도체 메모리에 포함되며, 페이지 단위로 데이터 판독 및 기입이 이루어지고 상기 페이지 단위의 2 이상의 자연수배인 블록 단위로 데이터 소거가 이루어지는 제2 및 제3 기억 영역과,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제2 기억 영역보다 업데이트 빈도가 높은 데이터를 개별적으로 저장하도록 구성된 제1 전단(pre-stage) 버퍼와,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제3 기억 영역보다 업데이트 빈도가 높은 데이터를 개별적으로 저장하도록 구성된 제2 전단 버퍼와,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제1 전단 버퍼 사이에서 버퍼링을 수행하도록 구성된 제1 입력 버퍼와,
    상기 비휘발성 반도체 메모리에 포함되며, 상기 제1 기억 영역과 상기 제2 전단 버퍼 사이에서 버퍼링을 수행하도록 구성된 제2 입력 버퍼와,
    상기 비휘발성 반도체 메모리의 기억 영역을, 1 이상의 블록과 연관된 논리 블록 단위로 상기 제2 및 제3 기억 영역, 상기 제1 및 제2 전단 버퍼, 그리고 상기 제1 및 제2 입력 버퍼에 할당하는 컨트롤러
    를 포함하고, 상기 컨트롤러는,
    섹터 단위의 복수의 데이터를 상기 제1 기억 영역에 기입하는 제1 처리와,
    상기 제1 기억 영역에 저장된 데이터를 상기 섹터 단위의 2 이상의 자연수배인 제1 관리 단위의 데이터로서 상기 제1 입력 버퍼에 플러시하는 제2 처리와,
    상기 제1 기억 영역에 저장된 데이터를 상기 제1 관리 단위의 2 이상의 자연수배인 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제3 처리와,
    상기 제1 입력 버퍼에 할당되며 상기 제1 관리 단위의 데이터가 저장되어 있는 논리 블록을 상기 제1 전단 버퍼에 재배치하는 제4 처리와,
    상기 제2 입력 버퍼에 할당되며 상기 제2 관리 단위의 데이터가 저장되어 있는 논리 블록을 상기 제2 전단 버퍼에 재배치하는 제5 처리와,
    상기 제2 기억 영역에 저장된 복수의 데이터를 상기 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제6 처리와,
    상기 제2 기억 영역에 저장된 상기 제1 관리 단위의 복수의 유효 데이터를 선택하여 그 유효 데이터를 새로운 논리 블록에 재기입하는 제7 처리와,
    상기 제1 전단 버퍼에 할당된 논리 블록을 상기 제2 기억 영역에 재배치하는 제8 처리와
    상기 제3 기억 영역에 저장된 상기 제2 관리 단위의 복수의 유효 데이터를 선택하여 그 유효 데이터를 새로운 논리 블록에 재기입하는 제9 처리와,
    상기 제2 전단 버퍼에 할당된 논리 블록을 상기 제3 기억 영역에 재배치하는 제10 처리
    를 실행하는 것인 메모리 시스템.
  28. 제27항에 있어서, 상기 컨트롤러는 플러시 요청을 수신할 경우, 상기 컨트롤러가 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 제1 기억 영역에 기입된 데이터를 상기 제1 및 제2 입력 버퍼 중 하나 이상에 플러시할 때의 단계에서 상기 플러시 요청의 처리를 완료하는 것인 메모리 시스템.
  29. 제28항에 있어서, 상기 컨트롤러는 상기 제4∼제10 처리의 계속 중에도, 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 플러시 요청의 처리를 수행할 수 있는 것인 메모리 시스템.
  30. 제27항에 있어서, 상기 컨트롤러는 기입 요청을 수신할 경우와 상기 제1 기억 영역으로부터의 데이터 플러시가 필요할 경우에, 상기 제2 및 제3 처리 중 하나 이상을 실행함으로써 상기 제1 기억 영역에 기입된 데이터를 상기 제1 및 제2 입력 버퍼 중 하나 이상에 플러시한 후에, 상기 제1 처리를 실행함으로써 상기 기입 요청과 연관된 입력 데이터가 상기 제1 기억 영역에 기입될 때의 단계에서 상기 기입 요청의 처리를 완료하는 것인 메모리 시스템.
  31. 제30항에 있어서, 상기 컨트롤러는 상기 제4∼제10 처리의 계속 중에도, 상기 제1∼제3 처리 중 하나 이상을 실행함으로써 상기 기입 요청의 처리를 수행할 수 있는 것인 메모리 시스템.
  32. 제27항에 있어서, 상기 컨트롤러는 상기 제2 기억 영역에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제6 처리와 제7 처리 중 하나 이상을 실행하는 것인 메모리 시스템.
  33. 제27항에 있어서, 상기 컨트롤러는 상기 제7 처리를 수행할 때, 상기 유효 데이터로 채워진 새로운 논리 블록을 상기 제2 기억 영역에 할당하는 것인 메모리 시스템.
  34. 제27항에 있어서, 상기 컨트롤러는 상기 제3 기억 영역에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제9 처리를 실행하는 것인 메모리 시스템.
  35. 제27항에 있어서, 상기 컨트롤러는 상기 제9 처리를 수행할 때, 상기 유효 데이터로 채워진 새로운 논리 블록을 상기 제2 전단 버퍼에 할당하는 것인 메모리 시스템.
  36. 제27항에 있어서, 상기 컨트롤러는 상기 제1 전단 버퍼를 상기 논리 블록 단위의 FIFO 구조로서 관리하는 것인 메모리 시스템.
  37. 제36항에 있어서, 상기 컨트롤러는 상기 제2 전단 버퍼를 상기 논리 블록 단위의 FIFO 구조로서 관리하는 것인 메모리 시스템.
  38. 제36항에 있어서, 상기 컨트롤러는 상기 제1 입력 버퍼에 기입되어 있는 업데이트된 데이터와 동일한 논리 어드레스를 갖는 상기 제1 전단 버퍼와 상기 제2 기억 영역 내의 데이터를 무효화하는 것인 메모리 시스템.
  39. 제37항에 있어서, 상기 컨트롤러는 상기 제2 입력 버퍼에 기입되어 있는 업데이트된 데이터와 동일한 논리 어드레스를 갖는 상기 제1 및 제2 전단 버퍼와 상기 제2 및 제3 기억 영역 내의 데이터를 무효화하는 것인 메모리 시스템.
  40. 제36항에 있어서, 상기 컨트롤러는 상기 제1 전단 버퍼에 가장 먼저 등록된 논리 블록 내의 데이터를 상기 제2 관리 단위의 데이터로서 상기 제2 입력 버퍼에 플러시하는 제11 처리를 실행하는 것인 메모리 시스템.
  41. 제40항에 있어서, 상기 컨트롤러는 상기 제1 전단 버퍼에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제11 처리를 실행하는 것인 메모리 시스템.
  42. 제41항에 있어서, 상기 컨트롤러는 상기 제11 처리의 실행 후에, 상기 제1 전단 버퍼에 가장 먼저 등록되어 있으며 유효 데이터가 남아있는 논리 블록에 대해 상기 제8 처리를 실행하는 것인 메모리 시스템.
  43. 제37항에 있어서, 상기 컨트롤러는 상기 제2 전단 버퍼에 할당된 논리 블록의 개수가 허용치를 초과할 경우 상기 제10 처리를 실행하는 것인 메모리 시스템.
  44. 제43항에 있어서, 상기 컨트롤러는 상기 제2 전단 버퍼에 가장 먼저 등록된 논리 블록에 대해 상기 제10 처리를 실행하는 것인 메모리 시스템.
  45. 제27항에 있어서, 상기 컨트롤러는 상기 제1 기억 영역 내의 데이터가 속하는 상기 제2 관리 단위의 데이터의 개수가 지정값을 초과할 경우 상기 제2 및 제3 처리 중 하나 이상을 실행하는 것인 메모리 시스템.
  46. 제27항에 있어서, 상기 제2 관리 단위의 사이즈는 상기 블록 단위보다 작은 것인 메모리 시스템.
  47. 제27항에 있어서, 상기 휘발성 반도체 메모리는 DRAM이고, 상기 비휘발성 반도체 메모리는 NAND형 플래시 메모리인 것인 메모리 시스템.
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