KR101018112B1

KR101018112B1 - 적층형 커패시터

Info

Publication number: KR101018112B1
Application number: KR1020080133305A
Authority: KR
Inventors: 강성형; 김영태; 박재성
Original assignee: 삼성전기주식회사
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2011-02-25
Also published as: KR20100074789A

Abstract

본 발명은 기판상에 실장되어 있는 적층형 커패시터가 교류 전압하에서 동작할 때 역압전 효과에 의해 발생하는 소음을 줄인 적층형 커패시터에 관한 것으로서, 복수 개의 유전체층이 적층되어 형성되는 커패시터 본체와, 상기 복수 개의 유전체층상에서 일 유전체층을 사이에 두고 서로 대향하여 번갈아 형성되는 적어도 한쌍의 제1 및 제2내부전극과, 상기 제1 및 제2내부전극에 각각 접속되도록 상기 커패시터 본체의 외부면에 형성된 제1 및 제2외부전극을 포함하며, 상기 제1 및 제2내부전극 각각은 인접한 유전체층이 서로 직접 접하도록 중첩된 영역에 제1 및 제2오픈영역을 갖는 것을 특징으로 한다.

압전, 역압전, 전왜 특성

Description

적층형 커패시터{MULTI-LAYERED CAPACITOR}

본 발명은 적층형 커패시터에 관한 것으로서, 더 자세하게는 기판상에 실장되어 있는 적층형 커패시터가 교류 전압하에서 동작할 때 역압전 효과에 의해 발생하는 소음을 줄인 적층형 커패시터에 관련된다.

일반적으로 적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층형태를 취하고 있다.

이러한 MLCC의 기술적 동향은 소형화 및 초고용량화가 급속히 진행되고 있으며, 이는 내부 전극의 박층화, 유전체층의 박층화 및 고적층화를 통해 구현가능한 것이다.

도 1의 (a) 내지 (c)는 일반적인 MLCC의 제조 과정을 나타내는 도면이다.

먼저, 슬러리(slurry)를 캐리어 필름상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트(ceramic green sheet)를 준비한다.

그리고, 도 1의 (a)에 도시된 바와 같이 세라믹 그린시트 상에 1~2㎛의 두께로 도전성 페이스트(paste)를 인쇄하여 내부전극 막을 형성한다.

그 다음, 세라믹 그린시트를 캐리어 필름으로부터 박리한 후 도 1의 (b)에서와 같이 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성한다.

이후, 소정의 적층체에 대하여 높은 압력과 열을 가하여 압착시킨 후, 도 1의 (c)에 도시된 바와 같이 그린 칩(green chip)을 제조하게 된다.

이때, 일반적으로 알려진 가소, 소성, 연마 및 외부전극 도금 공정들을 거치면서 최종적으로 MLCC 제품이 완성된다.

보통 이러한 방식으로 제조되는 고용량 MLCC 제품은 강유전체 재료를 사용하여 제작된 것으로 역압전 효과 혹은 전왜 특성을 보이는데, 기판에 실장되어 있는 MLCC 제품의 경우 교류 전압하에서 동작할 때 그 역압전 효과로 인해 소음이 발생하게 된다.

다시 말해, 세라믹 그린시트의 상하측에 형성된 내부전극 막에 전계가 가해지면 교류에서는 정극성(+) 및 부극성(-)의 전위가 교대로 인가되기 때문에 이로 인해 MLCC의 기계적 변위가 발생하여 소음을 발생시키게 되는 것이다.

본 발명은 상기와 같은 문제점을 개선하기 위하여 안출된 것으로서, 그 목적은 기판상에 실장된 적층형 커패시터로부터 교류 동작시 발생하게 되는 기계적 변위의 양을(혹은 그 변위 정도를) 줄여줌으로써 소음을 줄인 적층형 커패시터를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명에 따른 적층형 커패시터는 복수 개의 유전체층이 적층되어 형성되는 커패시터 본체와, 상기 복수 개의 유전체층상에서 일 유전체층을 사이에 두고 서로 대향하여 번갈아 형성되는 적어도 한쌍의 제1 및 제2내부전극과, 상기 제1 및 제2내부전극에 각각 접속되도록 상기 커패시터 본체의 외부면에 형성된 제1 및 제2외부전극을 포함하며, 상기 제1 및 제2내부전극 각각은 인접한 유전체층이 서로 직접 접하도록 중첩된 영역에 제1 및 제2오픈영역을 갖는 것을 특징으로 한다.

상기의 구성 결과, 본 발명은 예컨대 PDP(Plasma Display Panel) 혹은 LCD(Liquid Crystal Display)와 같은 전자기기를 구동시키는 메인 보드(main board), 즉 기판에 실장된 적층형 커패시터로부터 교류 동작시 발생하게 되는 기계적 변위의 양을 줄여 줌으로써 소음을 저하시킬 수 있을 것이다.

이하, 도면을 참조하여 상기 구성과 관련해 좀더 구체적으로 살펴보고자 한다.

도 2a는 본 발명에 따른 적층형 커패시터의 외부면을 나타내는 사시도이고, 도 2b는 도 2a의 절단선(A-A')을 따라 본 단면도이며, 도 2c는 제1 및 제2내부전극이 형성된 복수개의 유전체층이 적층되는 상태를 나타내는 도면이다. 또한, 도 3은 도 2a 내지 도 2c에 나타낸 유전체층상에 형성된 제1내부전극 및 제2내부전극의 평면도이다.

도 2a 내지 도 2c 및 도 3에 도시된 바와 같이, 본 발명에 따른 적층형 커패시터는 복수개의 유전체층(100a)이 적층되어 이루어진 커패시터 본체(100)와, 상기 복수 개의 유전체층(100a)상에서 일 유전체층(100a)을 사이에 두고 서로 대향하여 번갈아 형성되며 인접하는 유전체층이 서로 직접 접촉하도록 중첩된 영역에 형성된 적어도 하나의 제1 및 제2오픈 영역(101b, 102b)을 갖는 적어도 한쌍의 제1내부전극(101) 및 제2내부전극(102)과, 상기 제1내부전극(101)으로부터 연장되어 제1면에서 외부로 노출된 제1리드(101a)와, 상기 제2내부전극(102)으로부터 연장되어 제2면에서 외부로 노출된 제2리드(102a), 및 상기 제1 및 제2리드(101a, 102a)에 접촉하여 상기 커패시터 본체(100)의 양측면에 각각 형성된 제1외부전극(103) 및 제2외부전극(105)을 포함하여 구성되어 있다.

여기서, 복수의 유전체층(100a)은 일종의 세라믹 그린시트로서 BaTiO₃ 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조함으로써 수 ㎛의 두께를 갖도록 형성되어 있다.

그리고, 각각의 유전체층(100a)상에는 제1내부전극(101) 및 제2내부전극(102)이 번갈아 형성되어 있는데, 이때 그 제1내부전극(101) 및 제2내부전극(102)은 서로 대향하여 중첩되는 영역에서 유전체층(100a)의 일부를 노출시키는 제 1 및 제2오픈영역(101b, 102b)을 포함하고 있고, 이로 인해 제1 및 제2오픈영역(101b, 102b)의 적어도 3면은 전극들로 둘러싸여 있다.

좀더 정확히 말해서, 본 발명에 따른 각각의 유전체층(100a)은 도 3의 (a) 및 (b)에서 볼 수 있는 바와 같이 실질적으로 'ㄷ'자 형태를 이루는 제1 및 제2내부전극(101, 102)을 형성하되, 이때 유전체층(100a)의 3면 가장자리영역에서 유전체층(100a)을 노출시키는 오픈 영역, 즉 상기의 중첩되는 제1 및 제2내부전극(101, 102)의 중앙부에 위치하는 제1 및 제2오픈영역(101b, 102b)을 제외한 제3의 오픈영역과, 그 제3의 오픈영역의 일측에서 제1 및 제2내부전극(101, 102)의 내측 영역으로 연장되어 유전체층(100a)을 노출시키는 상기 제1 및 제2오픈영역(101b, 102b)에 의해 대략 'W'자 형상 혹은 포크(fork) 형상의 오픈영역을 이루고 있다.

그 결과, 제1내부전극(101)이 형성되는 유전체층(100a)과 제2내부전극(102)이 형성된 유전체층(100a)상에서 'W'자 형상을 이루는 오픈영역은 서로 대응되도록 하여 적층되되, 그 'ㄷ'자 형상을 이루는 제1내부전극(101) 및 제2내부전극(102)의 4면 중 개방된(혹은 트인) 부위가 서로 마주보도록 하여(혹은 대면하여) 적층되어 있다.

이와 같이 각각의 유전체층(100a)상에서 제1 및 제2내부전극(101, 102)의 외곽 가장자리영역으로 'ㄷ'자 형상을 이루는 제3의 오픈영역을 포함하여 제1내부전극(101) 및 제2내부전극(102)으로 둘러싸여 구획되는 내측 영역에 형성된 제1내부전극(101)의 제1오픈영역(101b)과 제2내부전극(102)의 제2오픈영역(102b)이 서로 대응하여 적층되고, 또 그 제1오픈영역(101b) 및 제2오픈영역(102b)에 의해 노출된 상측 및 하측의 유전체층(100a)이 서로 압착될 때 비로소 역압전방지부(100b)를 이루게 된다.

이때, 본 발명에서는 예컨대 제1 및 제2내부전극(101, 102)을 기준으로 양측에서 역압전방지부(100b)가 동일한 힘으로 지탱할 수 있도록 하기 위하여 제1 및 제2내부전극(101, 102)의 외측 가장자리영역으로 'ㄷ'자 형상을 이루는 제3의 오픈 영역의 폭(W1)과 대비해 볼 때 제1내부전극(101) 및 제2내부전극(102)의 내측 영역에 형성되어 역압전방지부(100b)를 이루는 제1내부전극(101)의 제1오픈영역(101b)과 제2내부전극(102)의 제2오픈영역(102b)의 단축방향의 폭(W2)이 W1≤W2≤2W1을 만족하도록 형성되는 것이 바람직하다.

또한, 역압전방지부(100b)를 기준으로 그 양측에서 동일한 크기의 전계가 발생할 수 있도록 하기 위하여 제1오픈영역(101b)과 제2오픈영역(102b)이 중첩되는 제1내부전극(101) 및 제2내부전극(102)의 중앙부에 위치하도록 함으로써 서로 분기되어 있는 제1 및 제2내부전극(101, 102)의 단축방향의 형성 폭도 서로 동일하게 형성되어 있다.

이때, 상기와 같은 제1 및 제2내부전극(101, 102)은 유전체층(100a), 즉 그 린시트상에 별도로 준비된 스크린 제판을 적재한 후 스크린 제판의 인쇄영역에 혹은 그 주위에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측방향으로 진행시키면서 1~2㎛의 두께를 갖는 도전성 페이스트에 의한 내부전극 막을 형성하게 된다. 여기서, 도전성 페이스트는 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.

그리고, 상기 제1 및 제2내부전극(101, 102)의 일측에서 연장되어 커패시터 본체(100)의 양측 외부로 노출되는 제1리드(101a) 및 제2리드(102a)가 형성되어 있다. 본 발명에서는 이러한 제1리드(101a) 및 제2리드(102a)가 제1내부전극(101) 및 제2내부전극(102)과 동일 재질을 이루어 동시에 형성되는 것이 바람직하지만, 서로 다른 재질로 별개의 공정을 통해 형성될 수도 있을 것이다.

이와 같이 내부전극 막이 형성된 후 그린시트, 즉 유전체층(100a)을 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성한다.

이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 그린 칩(green chip)을 제조하게 된다. 이때, 물론 대형의 각각의 유전체층(100a)상에 복수의 제1 및 제2내부전극(101, 102)를 형성한 경우에는 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하는 공정을 포함하게 된다.

이후 가소, 소성, 연마, 외부전극 및 도금 공정 등을 거쳐 적층형 커패시터가 완성되게 된다.

이때, 외부전극은 커패시터 본체(100)의 양측에 각각 형성된 제1외부전극(103) 및 제2외부전극(105)으로서, 제1내부전극(101)에서 연장되어 외부로 노출된 제1리드(101a) 및 제2내부전극(102)에서 연장되어 외부로 노출된 제2리드(102a)와 전기적으로 접속하게 된다. 여기서, 제1외부전극(103) 및 제2외부전극(105)이 형성된 양측은 기본적으로 유전체층(100a)이 적층되는 방향과 수직한 방향으로의 양측 면을 나타내지만, 도 2a에서와 같이 그 양측 면을 넘어 제1 및 제2외부전극(103, 105)이 형성될 수도 있다.

상기의 역압전방지부(100b)는 커패시터 본체(100)의 양측에 형성된 제1외부전극(103) 및 제2외부전극(105)을 통해 전압이 인가되어 각각의 유전체층(100a)의 제1내부전극(101) 및 제2내부전극(102)에 작용하는 전계가 동일하다고 가정할 때, 그 만큼 상하측에서 서로 대응하여 중첩되어 있는 제1내부전극(101) 및 제2내부전극(102)의 단위 면적이 적으면 적을수록 유전체층(100a)의 휘는 정도는 줄어들 것이다.

따라서, 본 발명에서는 (종래 대비) 동일한 세기(혹은 크기)의 전계에 대해 서로 대응하여 중첩되어 있는 제1내부전극(101) 및 제2내부전극(102)의 단위 면적을 줄이기 위하여 그 중첩되는 제1내부전극(101) 및 제2내부전극(102)의 중앙부에 제1오픈영역(101b) 및 제2오픈영역(102b)을 대응하도록 배치하고, 서로 압착함으로써 역압전방지부(100b)를 형성하였는데, 이러한 역압전방지부(100b)는 제1내부전극(101) 및 제2내부전극(102)의 휨을 방지하는 클램퍼(clamper), 즉 휨을 잡아주는 일종의 집게로서 작용하게 된다.

도 4는 본 발명의 적층형 커패시터를 시뮬레이션하기 위한 세부 시스템을 나타내는 도면이다. 또한, <표 1>은 도 4의 시뮬레이션에 적용된 적층형 커패시터의 구체적 수치를 나타내는 도표이고, <표 2>는 도 4의 시뮬레이션 결과를 나타내는 도표이다.

도 4에 도시된 바와 같이, 적층형 커패시터를 테스트하기 위한 시뮬레이션 시스템은 개략적으로 음향실(200) 내부에 준비된 적층형 커패시터(211)가 실장된 기판(210)과, 기판(210)의 적층형 커패시터(211)에 직류 및 교류전압을 인가하기 위한 전압 인가 장치(220a, 220b, 220c)와, 음향실(200) 내부에서 적층형 커패시터(211)의 상측에 구비되고 적층형 커패시터(211)에 전압 인가후 소음(noise)을 감지하는 마이크 장치(230)와, 상기 마이크 장치(230)에 의해 감지된 소음을 실시간으로 분석하는 소음 분석 장치(240)로 구성되어 있다.

여기서, 기판(210)은 FR4를 재질로 하여 장축방향의 길이(L), 단축방향의 폭(W) 및 두께(T)가 각각 100mm, 40mm, 1.6mm를 이루고 있고, 기판(210)상에 실장된 본 발명에 따른 적층형 커패시터(211)의 구체적 형성 조건은 아래의 <표 1>과 같다. 그리고, w1, w2 및 w3는 도 3의 (a) 및 (b)를 참조하기로 한다.

	일반 MLCC	개선 MLCC
w1의 마진[㎛]	125	125
w3의 마진[㎛]	150	150
유전체층의 적층수	312	423
용량[㎌]	10	10
크기(길이(v)×폭(w)×두께(t))[㎜]	3.2×1.6×1.6	3.2×1.6×1.6
역압전방지부(폭(w2)×길이(u)[㎛]	없음	250×2500

<표 1>에서 볼 때, 개선 MLCC, 즉 본 발명의 적층형 커패시터(211)는 일반적인 적층형 커패시터와 동일한 조건을 갖도록 형성되되, 다만 역압전방지부가 형성된다는 점에서 차이가 있는 것을 확인할 수 있다.

그리고, 전압 인가 장치(220a, 220b, 220c)는 일종의 기준이 되는 직류전압을 인가하기 위한 전원전압장치(220b)와, 50%의 듀티(duty)를 가진 1.4KHz의 펄스를 발생시키는 주파수발생장치(220a), 및 기준이 되는 직류전압과 교류전압을 예컨대 믹싱(mixing)하기 위한 동적 로드장치(220c)로 이루어질 수 있다.

또한, 음향실(200)의 내부에서 적층형 커패시터(211)의 상측 대략 3mm 높이에 위치하고 있는 마이크 장치(230)는 외부로부터 인가된 전압(Vr)에 따라 적층형 커패시터(211)와 적층형 커패시터(211)가 실장된 기판(210)간 발생되는 소음을 감지하게 된다.

그리고, 소음분석장치(240)는 가청주파수인 20Hz~20KHz의 범위에서 소음이 어떠한 특성을 갖게 되는지 분석하여 일반적으로 웨이팅 필터(A-Weighting filter)와 같은 신호처리방법을 통한 후, 그 결과값을 디스플레이상에 나타내게 될 것이다. 일반적으로 그러한 소음 정도는 가청 주파수 내의 값의 평균 데시벨(dB) 수준으로 평가한다. 예컨대, 특정 주파수 대역에서 시작된 소음은 음향실(200) 내부에서 또 다른 주파수 대역의 소음을 발생시키게 되는데, 이러한 현상은 전자기기 등에서도 실질적으로 동일하게 적용될 것이다.

상기의 방법으로 1.4KHz/100mA, 18Vdc 시뮬레이션 결과는 아래의 <표 2>와 같다.

테스트 횟수	일반 MLCC	개선 MLCC
1	59	50
2	61	51
3	59	49
평균	60	50

<표 2>에서 볼 때, 본 발명의 적층형 커패시터는 종래의 일반적인 구조를 갖는 적층형 커패시터와 대비하여 평균적으로 대략 10dB 정도 감소하는 것을 확인할 수 있다.

물론, 본 발명은 상기에서와 같이 각각의 유전체층(100a)상에 형성된 제1 및 제2내부전극(101, 102)에 의해 3면이 둘러싸여 구획되는 내부 영역에 형성되어 서로 대응하고 있는 제1오픈영역(101b) 및 제2오픈영역(102b)을 통해 역압전방지부(100b)를 형성하고 있지만 얼마든지 변경이 가능할 것으로 보인다.

도 5의 (a) 내지 (f)는 본 발명의 다른 실시예에 따른 적층형 커패시터를 나타내는 도면이다.

도 5의 (a) 내지 (c)의 구조를 갖는 적층형 커패시터는 제1 및 제2내부전극이 'ㄷ'자, 'E'자, 혹은 'ㅁ'자 형상을 이루되, 공통적으로 제1실시예에서와 같이 제1내부전극과 제2내부전극에 연장되어 형성된 제1리드 및 제2리드가 일체를 이루고 있다. 다만, 그 제1내부전극 및 제2내부전극의 내측 영역에 형성된 제1 및 제2오픈영역이 도 5의 (a)에서와 같이 일측 방향으로 치우쳐 형성될 수 있고, 도 5의 (b)에서와 같이 타원형의 제1 및 제2오픈영역을 형성할 수 있을 뿐만 아니라, 도 5의 (c)에서와 같이 제1 및 제2오픈영역이 복수개로 형성될 수도 있다.

이와 같이 변경된 예들 중에서 가령 도 5의 (c)의 경우에는 역압전방지부의 효과를 더욱 기대하기 위해 제작되거나, 혹은 도 5의 (b)의 경우에는 역압전방지부의 기능을 가짐과 동시에 커패시터의 용량을 감소시키기 않는 구조를 갖도록 하기 위하여 제안된 것으로 볼 수 있다.

반면, 도 5의 (d) 내지 (f)의 구조를 갖는 적층형 커패시터는 제1내부전극 및 제2내부전극의 내측 영역에 형성된 제1 및 제2오픈영역에 있어서 도 5의 (a) 내지 도 5의 (c)에 제안한 구조를 그대로 적용하고 있지만, 공통적으로는 제1실시예에서와 달리 제1내부전극과 제2내부전극에 연장되어 형성된 제1리드 및 제2리드가 분기되어 복수 개로 형성되어 있다.

이러한 구조는 실질적으로 다양한 시장 환경에 대응하려는 바이어(buyer)들의 요구에 따라 달라질 수 있을 것으로 보인다.

상기한 내용들에 근거해 볼 때, 본 발명은 해당 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형이 얼마든지 가능할 것으로 보인다. 예컨대, 제1 및 제2내부전극에 의해 4면이 둘러싸여 구획되는 내부영역에 형성된 적어도 하나의 타원형의 제1 및 제2오픈영역은 삼각형, 사각형, 마름모꼴, 혹은 원형 등과 같이 다양한 형태로 변경될 수 있을 것이다.

따라서, 본 발명의 권리범위는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니라, 이후 기술되는 청구범위를 통해 한정하고자 한다.

도 1의 (a) 내지 (c)는 일반적인 MLCC의 제조 과정을 나타내는 도면

도 2a는 본 발명에 따른 적층형 커패시터의 외부면을 나타내는 사시도

도 2b는 도 2a의 절단선(A-A')을 따라 본 단면도

도 2c는 제1 및 제2내부전극이 형성된 복수개의 유전체층이 적층되는 상태를 나타내는 도면

도 3은 도 2a 내지 도 2c에 나타낸 유전체층상에 형성된 제1내부전극 및 제2내부전극의 평면도

도 4는 본 발명의 적층형 커패시터를 시뮬레이션하기 위한 세부 시스템을 나타내는 도면

도 5의 (a) 내지 (f)는 본 발명의 다른 실시예에 따른 적층형 커패시터를 나타내는 도면

**도면의 주요 부분에 대한 부호의 설명**

100: 커패시터 본체 100a: 유전체층

100b: 역압전방지부 101: 제1내부전극

101a: 제1리드 101b: 제1오픈영역

102: 제2내부전극 102a: 제2리드

102b: 제2오픈영역 103: 제1외부전극

105: 제2외부전극

Claims

복수 개의 유전체층이 적층되어 형성되는 커패시터 본체;

상기 복수 개의 유전체층상에서 일 유전체층을 사이에 두고 서로 대향하여 번갈아 형성되는 적어도 한쌍의 제1 및 제2내부전극;

상기 제1 및 제2내부전극에 각각 접속되도록 상기 커패시터 본체의 외부면에 형성된 제1 및 제2외부전극을 포함하며,

상기 제1 및 제2내부전극 각각은 인접한 유전체층이 직접 접하도록 서로 중첩된 영역에 제1 및 제2오픈영역을 각각 가지고, 상기 중첩되는 제1 및 제2 내부전극의 외측 영역으로는 각각의 유전체 층이 노출되는 제3 오픈 영역이 추가적으로 형성되며, 상기 제3 오픈 영역의 단축방향의 폭(W1)과 대비하여 상기 제1 및 제2 내부전극의 중첩되는 영역에 형성된 제1 및 제2오픈영역의 단축방향의 폭(W2)이 W1≤W2≤2W1을 만족하도록 형성되는 것을 특징으로 하는 적층형 커패시터.
삭제
삭제
제1항에 있어서,

상기 각각의 유전체층상에 형성된 제1 및 제2내부전극은 'ㄷ'자, 'E'자, 혹은 'ㅁ'자 형상을 이루는 것을 특징으로 하는 적층형 커패시터.
제4항에 있어서,

상기 각각의 유전체층상에서 'ㄷ'자, 'E'자, 혹은 'ㅁ'자 형상을 이루는 제1 및 제2내부전극은 4면 중 전극의 개방되지 않는 부위가 제1 및 제2리드가 될 수 있는 것을 특징으로 하는 적층형 커패시터.
제4항에 있어서,

상기 각각의 유전체층상에서 'ㄷ'자, 'E'자 형상을 이루는 제1 및 제2내부전극은 4면 중 전극의 개방된 부위가 제1 및 제2리드가 될 수 있는 것을 특징으로 하는 적층형 커패시터.
제4항에 있어서,

상기 각각의 유전체층상에서 'ㅁ'자 형상을 이루는 제1 및 제2내부전극은 그 중첩되는 영역에서 적어도 하나의 타원형, 원형, 사각형, 혹은 삼각형으로 이루어진 오픈영역에 의해 형성될 수 있는 것을 특징으로 하는 적층형 커패시터.
제4항에 있어서,

상기 각각의 유전체층상에서 'ㄷ'자, 'E'자 형상을 이루는 제1 및 제2내부전극의 단축방향의 형성 폭은 서로 동일한 것을 특징으로 하는 적층형 커패시터.
제1항에 있어서,

상기 제1내부전극의 제1오픈영역과 제2내부전극의 제2오픈영역에 의해 인접하는 유전체층이 서로 접하여 역압전방지부를 이루는 것을 특징으로 하는 적층형 커패시터.