JP2014110415A - 積層セラミックキャパシタ及びその実装基板 - Google Patents
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Abstract
【解決手段】平均厚さが0.2〜2.0μmである複数の誘電体層が積層されたセラミック本体と、誘電体層を挟んでセラミック本体の両端面から交互に露出されるように形成された複数の第1及び第2内部電極を含んで容量が形成される活性層と、活性層の上部に形成された上部カバー層と、活性層の下部に形成され、上部カバー層より厚い厚さを有する下部カバー層と、セラミック本体の両端面を覆うように形成された第1及び第2外部電極と、を含み、誘電体層は誘電体グレインで構成されており、誘電体層の平均厚さをtd(μm)、第1及び第2内部電極の平均厚さをte(μm)、誘電体グレインの平均粒径をDa(μm)と規定したときに、Da≦td/3及び0.2μm<te<(td)1/2を満たす積層セラミックキャパシタが提供される。
【選択図】図3
Description
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
図5及び図6を参照すると、本発明の実施形態による積層セラミックキャパシタ100の実装基板200は、積層セラミックキャパシタ100が水平に実装される印刷回路基板210と、印刷回路基板210の上面に互いに離隔されるように形成された第1及び第2電極パッド221、222と、を含む。
110 セラミック本体
111 誘電体層
112 上部カバー層
113 下部カバー層
115 活性層
121、122 第1及び第2内部電極
123、124、125a、125b、126、127 ダミー電極
131、132 第1及び第2外部電極
200 実装基板
210 印刷回路基板
221、222 第1及び第2電極パッド
230 半田付け
Claims (14)
- 平均厚さが0.2〜2.0μmである複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出されるように形成された複数の第1及び第2内部電極を含んで容量が形成される活性層と、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層より厚い厚さを有する下部カバー層と、
前記セラミック本体の両端面を覆うように形成された第1及び第2外部電極と、を含み、
前記誘電体層は誘電体グレインで構成されており、前記誘電体層の平均厚さをtd(μm)、前記第1及び第2内部電極の平均厚さをte(μm)、前記誘電体グレインの平均粒径をDa(μm)と規定したときに、Da≦td/3及び0.2μm<te<(td)1/2を満たす積層セラミックキャパシタ。 - 前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をC、前記上部カバー層の厚さをDと規定したときに、前記活性層の中心部が前記セラミック本体の中心部から外れた比率、(B+C)/Aは1.063≦(B+C)/A≦1.745の範囲を満たすことを特徴とする請求項1に記載の積層セラミックキャパシタ。
- 前記下部カバー層の厚さをB、前記上部カバー層の厚さをDと規定したときに、前記上部カバー層の厚さ(D)と前記下部カバー層の厚さ(B)との比率、D/Bは0.021≦D/B≦0.422の範囲を満たすことを特徴とする請求項1に記載の積層セラミックキャパシタ。
- 前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをBと規定したときに、前記セラミック本体の厚さの1/2(A)に対する前記下部カバー層の厚さ(B)の比率、B/Aは0.329≦B/A≦1.522の範囲を満たすことを特徴とする請求項1に記載の積層セラミックキャパシタ。
- 前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をCと規定したときに、前記下部カバー層の厚さ(B)に対する前記活性層の厚さの1/2(C)の比率、C/Bは0.146≦C/B≦2.458の範囲を満たすことを特徴とする請求項1に記載の積層セラミックキャパシタ。
- 電圧印加時に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の厚さの中心部以下で形成されることを特徴とする請求項1に記載の積層セラミックキャパシタ。
- 前記誘電体層の積層数は150層以上であることを特徴とする請求項1に記載の積層セラミックキャパシタ。
- 上部に第1及び第2電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミックキャパシタと、を含んでおり、
前記積層セラミックキャパシタは、平均厚さが0.2〜2.0μmである複数の誘電体層が積層されたセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出されるように形成された複数の第1及び第2内部電極を含んで容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層より厚く形成された下部カバー層と、前記セラミック本体の両端面に形成され、前記第1及び第2電極パッドと半田付けにより連結された第1及び第2外部電極と、を含み、
前記誘電体層は誘電体グレインで構成されており、前記誘電体層の平均厚さをtd(μm)、前記第1及び第2内部電極の平均厚さをte(μm)、前記誘電体グレインの平均粒径をDa(μm)と規定したときに、Da≦td/3及び0.2μm<te<(td)1/2を満たす積層セラミックキャパシタの実装基板。 - 前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をC、前記上部カバー層の厚さをDと規定したときに、前記活性層の中心部が前記セラミック本体の中心部から外れた比率、(B+C)/Aは1.063≦(B+C)/A≦1.745の範囲を満たすことを特徴とする請求項8に記載の積層セラミックキャパシタの実装基板。
- 前記下部カバー層の厚さをB、前記上部カバー層の厚さをDと規定したときに、前記上部カバー層の厚さ(D)と前記下部カバー層の厚さ(B)との比率、D/Bは0.021≦D/B≦0.422の範囲を満たすことを特徴とする請求項8に記載の積層セラミックキャパシタの実装基板。
- 前記セラミック本体の全体厚さの1/2をA、前記下部カバー層の厚さをBと規定したときに、前記セラミック本体の厚さの1/2(A)に対する前記下部カバー層の厚さ(B)の比率、B/Aは0.329≦B/A≦1.522の範囲を満たすことを特徴とする請求項8に記載の積層セラミックキャパシタの実装基板。
- 前記下部カバー層の厚さをB、前記活性層の全体厚さの1/2をCと規定したときに、前記下部カバー層の厚さ(B)に対する前記活性層の厚さの1/2(C)の比率、C/Bは0.146≦C/B≦2.458の範囲を満たすことを特徴とする請求項8に記載の積層セラミックキャパシタの実装基板。
- 電圧印加時に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成された変曲点が前記半田付けの高さ以下で形成されることを特徴とする請求項8に記載の積層セラミックキャパシタの実装基板。
- 前記誘電体層の積層数は150層以上であることを特徴とする請求項8に記載の積層セラミックキャパシタの実装基板。
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