KR101017149B1

KR101017149B1 - 전압 제어 발진 회로

Info

Publication number: KR101017149B1
Application number: KR1020080077874A
Authority: KR
Inventors: 고헤이 사꾸라자와
Original assignee: 산요 세미컨덕터 컴퍼니 리미티드; 산요덴키가부시키가이샤
Priority date: 2007-08-10
Filing date: 2008-08-08
Publication date: 2011-02-25
Also published as: KR20090016422A; JP2009044646A

Abstract

발진 주파수를 상승시킨 경우에도, 전압 제어 발진 회로의 컨덴서의 충방전 전류의 증가를 억제한다. 컨덴서의 충전 전압을 입력 전압에 따른 주파수에서 발진시키는 전압 제어 발진 회로로서, 컨덴서의 충전 전압의 최저 전압이 제1 전압, 충전 전압의 최고 전압이 제1 전압보다 높은 제2 전압으로 되도록, 컨덴서를 반복하여 충방전하는 충방전 회로와, 입력 전압에 따라서 제1 전압과 제2 전압의 차를 제어하는 제어 회로를 구비한다.

발진 주파수, 컨덴서, 입력 전압, 전류값, 충방전 회로, 제어 회로

Description

전압 제어 발진 회로{VOLTAGE CONTROLLED OSCILLATION CIRCUIT}

본 발명은, 전압 제어 발진 회로에 관한 것이다.

모터의 회전 속도 제어 등에 사용되는 PLL(Phase Locked Loop) 회로에서는, 일반적으로 입력 전압에 따른 전류로 컨덴서를 충방전시킴으로써, 컨덴서의 충전 전압을 발진시키는 방식의 전압 제어 발진 회로가 이용된다.

도 6에 일반적인 전압 제어 발진 회로의 블록도를 도시한다(예를 들면, 특허 문헌1 또는 특허 문헌2 참조). 전압 제어 발진 회로(300)는, 입력 전압 Vin에 따른 주파수에서 컨덴서(320)의 충전 전압 Vcap을 발진시키는 회로이다. 우선, 전압 전류 변환 회로(310)는, 입력 전압 Vin에 따른 전류 I1을 생성한다. 절환 회로(311)는, 전압 전류 변환 회로(310)로부터 공급되는 전류 I1과 비교 회로(312)의 비교 결과 Vo에 기초하여, 컨덴서(320)를 전류 I1에 따른 충방전 전류 Icap로 충방전한다. 상세히 설명하면, 컨덴서(320)의 충전 전압 Vcap이 소정의 임계값 전압 Vt1보다 낮아지면, 비교 결과 Vo에 의해 절환 회로(311)는, 컨덴서(320)를 전류 Icap로 충전한다. 또한, 컨덴서(320)의 충전 전압 Vcap이, 임계값 전압 Vt1보다 높은 소정의 임계값 전압 Vt2를 초과하면, 비교 결과 Vo에 의해 절환 회로(311)는, 컨덴서(320)를 전류 Icap로 방전하도록 동작한다. 따라서, 컨덴서의 충전 전압 Vcap의 발진 주파수는, 입력 전압 Vin에 따른 충방전 전류 Icap의 전류값에 의해 변화한다.

[특허 문헌1] 일본 특개평 5-327428호 공보

[특허 문헌2] 일본 특허 공개 2000-349598호 공보

전압 제어 발진 회로에 요구되는 발진 주파수는, PLL 회로의 용도 등에 따라 서로 다르다. 따라서, 전압 제어 발진 회로를 집적 회로에서 실현한 경우, 전압 제어 발진 회로의 발진 주파수를 적절히 변경할 수 있도록, 일반적으로 컨덴서(320)는 외장으로 된다. 외장되는 컨덴서의 용량값은 집적 회로 내의 컨덴서의 용량값보다 크기 때문에, 컨덴서(320)의 용량값은 커지고, 전압 제어 발진 회로의 소비 전류 중, 컨덴서의 충방전 전류 Icap는 큰 비율을 차지하게 된다.

최근의 전압 제어 발진 회로에서는, 발진 주파수를 상승시킨 경우에라도 소비 전류의 증가를 억제시킬 필요가 있다. 그러나, 도 6에 도시한 전압 제어 발진 회로에서는, 발진 주파수를 상승시키는 경우에, 용량값이 큰 컨덴서를 충방전하기 위해 컨덴서의 충방전 전류도 크게 증가시킬 필요가 있기 때문에, 소비 전류의 증가를 억제할 수 없다고 하는 과제가 있다.

상기 과제를 해결하기 위해서, 본 발명의 전압 제어 발진 회로는, 컨덴서의 충전 전압을 입력 전압에 따른 주파수에서 발진시키는 전압 제어 발진 회로로서, 상기 컨덴서의 상기 충전 전압의 최저 전압이 제1 전압, 상기 충전 전압의 최고 전압이 상기 제1 전압보다 높은 제2 전압으로 되도록, 상기 컨덴서를 반복하여 충방전하는 충방전 회로와, 상기 입력 전압에 따라서 상기 제1 전압과 상기 제2 전압의 차를 제어하는 제어 회로를 구비하는 것으로 한다.

컨덴서의 충전 전압을 입력 전압에 따른 주파수에서 발진시키는 전압 제어 발진 회로에서, 발진 주파수를 상승시킨 경우에도, 컨덴서의 충방전 전류의 증가를 억제한다.

본 명세서 및 첨부 도면의 기재에 의해, 적어도 이하의 사항이 명확해진다.

도 1은 본 발명의 일 실시 형태인 전압 제어 발진 회로(1)의 구성을 도시하는 도면이다. 또한, 본 실시 형태의 전압 제어 발진 회로(1)는 집적 회로인 것으로 한다.

전압 제어 발진 회로(1)는, 예를 들면 모터의 회전 속도 제어 등에 사용되는 PLL 회로에 이용되며, 입력 전압에 따른 주파수의 전압을 출력하는 회로로서, 전압 전류 변환 회로(10)(제1 전류 생성 회로), 제어 회로(11), 절환 회로(12), 비교 회로(13), 방형파 출력 회로(14), 단자(30, 31)로 구성된다. 또한, 절환 회로(12)와 비교 회로(13)가 본 발명의 충방전 회로에 상당한다.

우선, 도 1에 도시한, 전압 제어 발진 회로(1)를 구성하는 각 회로의 개요를 설명한다.

전압 전류 변환 회로(10)는, 입력 전압 Vin이 입력됨으로써, 입력 전압 Vin 및 저항(20)의 저항값 R1에 따른 전류 I1(제1 전류)을 생성하고, 전류 I1에 기초한 바이어스 전압 Vb1과 바이어스 전압 Vb2를, 제어 회로(11)와 절환 회로(12)에 각각 출력하는 회로이다. 또한, 입력 전압 Vin은, 예를 들면, PLL 회로에서 전압 제어 발진 회로(1)의 전단에 설치되는 필터 회로(도시 생략)로부터의 전압으로 한다.

제어 회로(11)는, 바이어스 전압 Vb1과 비교 회로(13)의 비교 결과인 출력 전압 Vo에 따른 임계값 전압 Vt를 출력하는 회로이다. 또한 본 실시 형태에서는, 전압 레벨이 낮은 임계값 전압 Vt1(제1 전압)과, 임계값 전압 Vt1보다 전압 레벨이 높은 임계값 전압 Vt2(제2 전압)의 2개의 임계값 전압 Vt가 출력되는 것으로 한다. 또한, 본 실시 형태에서, 입력 전압 Vin의 상승에 따라서 바이어스 전압 Vb1이 변화하면, 낮은 임계값 전압 Vt1과 높은 임계값 전압 Vt2의 차는, 작아지도록 설계되어 있는 것으로 한다.

절환 회로(12)는, 바이어스 전압 Vb2와 비교 회로(13)의 비교 결과인 출력 전압 Vo에 기초하여, 컨덴서(21)를 전류 Icap로 충방전하는 회로이다.

비교 회로(13)는, 컨덴서(21)의 충전 전압 Vcap와, 제어 회로(11)로부터의 임계값 전압 Vt를 비교하여, 비교 결과인 출력 전압 Vo를 출력하는 회로이다. 상세히 설명하면, 충전 전압 Vcap이 임계값 전압 Vt1보다 낮아지면, 비교 회로(13)는, 제어 회로(11)에 높은 임계값 전압 Vt2를 출력시키고, 절환 회로(12)에 컨덴서(21)를 충전시킨다. 한편, 충전 전압 Vcap이 임계값 전압 Vt2보다 높아지면, 비 교 회로(13)는, 제어 회로(11)에 낮은 임계값 전압 Vt1을 출력시키고, 절환 회로(12)에 컨덴서(21)를 방전시킨다. 또한 본 실시 형태에서, 비교 회로(13)는, 출력 전압 Vo로서 전압 Voa, Vob의 2개의 전압을 출력하는 것으로 한다.

방형파 출력 회로(14)는, 출력 전압 Vo에 기초하여 방형파의 발진 전압 Vosc를 출력하는 회로이다.

또한, 전압 전류 변환 회로(10)에 단자(30)를 통해서 접속된 저항(20)에는, 전압 전류 변환 회로(10)에 입력된 입력 전압 Vin에 따른 전압이 인가됨으로써, 입력 전압 Vin에 따른 전류 I1이 생성된다. 또한, 본 실시 형태에서 전류 I1의 전류값은 T1로 한다.

절환 회로(12)와 비교 회로(13)에 단자(31)를 통해서 접속된 컨덴서(21)에는, 절환 회로(12)로부터의 전류 Icap이 충방전됨으로써 충전 전압으로서 Vcap이 발생한다.

전술한 바와 같이, 본 실시 형태의 전압 제어 발진 회로(1)는, 입력 전압 Vin의 상승에 따라서, 제어 회로(11)의 낮은 임계값 전압 Vt1과 높은 임계값 전압 Vt2의 차가 작아지도록 설계되어 있다. 이에 의해, 컨덴서(21)의 충방전 전류 Icap의 증가를 억제하면서, 전압 제어 발진 회로(1)의 발진 주파수를 상승시키는 것이 가능하다.

다음으로, 본 실시 형태의 전압 제어 발진 회로(1)를 구성하는 각 회로의 동작에 대해서 설명한다.

도 2는, 전압 전류 변환 회로(10)의 일 실시 형태를 도시하는 도면이다. 전 압 전류 변환 회로(10)는 오피 앰프(40), NPN 트랜지스터(41), PNP 트랜지스터(42)로 구성된다.

NPN 트랜지스터(41)의 베이스 전극과 에미터 전극은 각각, 오피 앰프(40)의 출력과 반전 입력에 접속되어 있다. 따라서, 오피 앰프(40)는, 반전 입력의 전압이 비반전 입력에 인가된 입력 전압 Vin에 일치하도록, NPN 트랜지스터(41)의 베이스 전극에 인가되는 바이어스 전압 Vb1을 제어한다. 그 결과, 저항(20)에 인가되는 전압은 입력 전압 Vin과 동등해지고, 전류 I1=Vin/R1이 저항(20)에 흐르게 된다. 또한, PNP 트랜지스터(42)는 다이오드 접속되어 있기 때문에, 전류 I1에 따른 바이어스 전압 Vb2가 베이스 전극으로부터 출력된다.

도 3은, 제어 회로(11), 절환 회로(12), 비교 회로(13), 방형파 출력 회로(14)의 일 실시 형태를 도시하는 도면이다.

제어 회로(11)는, NPN 트랜지스터(50∼53), PNP 트랜지스터(54, 55), 바이어스 전류원(56, 57), 저항(58∼61)으로 구성된다. 또한, 본 실시 형태에서는, PNP 트랜지스터(54, 55)는 동일한 사이즈이며, 저항(59)(전류 전압 변환 회로)의 저항값은 R2인 것으로 한다.

NPN 트랜지스터(53)와 바이어스 전류원(57)은 에미터 팔로워를 구성하고 있기 때문에, 저항(60)과 저항(61)으로 전원 전압 VDD를 분압한 전압에 따른 전압 Ve가 NPN 트랜지스터(53)의 에미터 전극으로부터 출력된다. 또한, NPN 트랜지스터(53)로부터 출력되는 전압 Ve가 일단에 인가된 저항(59)은, NPN 트랜지스터(50, 51)와, 바이어스 전류원(56)으로 이루어지는 차동 회로의 부하에 상당한다. 또한, 본 실시 형태에서는 바이어스 전류원(56)(정전류 회로)의 전류를 전류 I2(정전류)로 한다. 또한, 전류 I2의 전류값은 I2로 하고, NPN 트랜지스터(51)와 저항(59)이 접속된 노드로부터 출력되는 전압을 임계값 전압 Vt로 한다. 저항(58)은, 바이어스 전압 Vb1이 베이스 전극에 인가된 NPN 트랜지스터(52)의 에미터 저항에 상당하기 때문에, 저항(58)에는 바이어스 전압 Vb1에 따른 전류 I3(제3 전류)이 흐른다. 또한, 본 실시 형태에서, 전류 I3의 전류값은 I3으로 한다. 전류 I3이 흐름으로써, 다이오드 접속된 PNP 트랜지스터(54)의 베이스 전극에는, 전류 I3에 따른 전압이 발생한다. PNP 트랜지스터(54, 55)는 동일한 사이즈의 트랜지스터에 의한 커런트 미러이기 때문에, PNP 트랜지스터(55)에도 마찬가지로 전류 I3이 흐르고, 결과적으로 바이어스 전류원(56)에 전류 I3이 공급되게 된다. 또한, 본 실시 형태에서는, 전류값 I3이 전류값 I2보다 작아지도록 설계되어 있다. 여기에서, 전술한 바와 같이 NPN 트랜지스터(50, 51), 전류 I3이 공급된 바이어스 전류원(56)은 차동 회로를 구성하기 때문에, NPN 트랜지스터(50, 51)의 어느 한쪽만이 온하게 된다. 또한, 본 실시 형태에서는, 전류 I2와 전류 I3의 차의 전류를 전류 I4(제2 전류)로 하고, 전류 I4의 전류값을 I4로 한다. 우선, NPN 트랜지스터(50)가 온이고, NPN 트랜지스터(51)가 오프하고 있는 경우, 임계값 전압 Vt에는 NPN 트랜지스터(53)로부터 출력되는 전압 Ve가 발생한다. 한편, NPN 트랜지스터(50)가 오프이고, NPN 트랜지스터(51)가 온하고 있는 경우, 임계값 전압 Vt로서는, NPN 트랜지스터(53)로부터 출력되는 전압 Ve로부터 저항(59)에 흐르는 전류의 전류값분만큼 강하한 전압이 출력된다. 즉, 저항(59)의 저항값은 R2, 저항(59)에 흐르는 전류는 I4이기 때 문에, 임계값 전압 Vt로서는, Ve-R2×I4가 출력되게 된다. 본 실시 형태에서는, NPN 트랜지스터(50, 51)의 상태가 변함으로써 출력되는 임계값 전압 Vt 중, 낮은 임계값 전압을 Vt1로 하고, 높은 임계값 전압을 Vt2로 하고 있다. 따라서, 임계값 전압으로서 Vt1=Ve-R2×I4, Vt2=Ve가 각각 NPN 트랜지스터(50, 51)의 상태에 따라서 출력되게 된다. 또한, NPN 트랜지스터(52), PNP 트랜지스터(54, 55), 바이어스 전류원(56), 저항(58)이 본 발명의 제2 전류 생성 회로에 상당하고, NPN 트랜지스터(50, 51)가 본 발명의 전류 제어 회로에 상당하고, NPN 트랜지스터(52), PNP 트랜지스터(54, 55), 저항(58)이 본 발명의 제3 전류 생성 회로에 상당한다.

절환 회로(12)는, NPN 트랜지스터(70∼74), PNP 트랜지스터(75, 76)로 구성된다. 또한, 본 실시 형태에서, PNP 트랜지스터(42, 75, 76)는 동일한 사이즈, 또한 NPN 트랜지스터(70∼72)는 동일한 사이즈인 것으로 한다.

PNP 트랜지스터(75, 76)와 전압 전류 변환 회로(10)의 PNP 트랜지스터(42)와는 커런트 미러를 구성하기 때문에, PNP 트랜지스터(75, 76)에는 전류 I1이 흐른다. NPN 트랜지스터(70)는 다이오드 접속되어 있기 때문에, 전류 I1이 공급됨으로써 전류 I1에 따른 전압이 베이스 전극에 생성된다. 또한, NPN 트랜지스터(71, 72)는, NPN 트랜지스터(70)와 커런트 미러를 구성하고 있기 때문에, NPN 트랜지스터(71, 72)의 각각에는 전류 I1이 흐르게 된다.

또한, 전류 I1이 각각 흐르는 NPN 트랜지스터(71, 72)와 NPN 트랜지스터(73, 74)는 차동 회로를 구성하고 있다. 우선, NPN 트랜지스터(73)가 오프하고, NPN 트랜지스터(74)가 온하고 있는 경우, NPN 트랜지스터(74)에는, 전류값 2×I1의 전류 가 흐르고, 컨덴서(21)는, PNP 트랜지스터(76)로부터의 전류 I1에 의해 충전되게 된다. 한편, NPN 트랜지스터(73)가 온하고, NPN 트랜지스터(74)가 오프하고 있는 경우, NPN 트랜지스터(71, 72)에 공급되는 전류의 전류값이 합계 2×I1로 되도록, PNP 트랜지스터(76)로부터의 전류 I1 외에, 컨덴서(21)에 충전된 전하가 전류 I1로 되도록 방전된다. 따라서, 절환 회로(12)는, NPN 트랜지스터(73)와 NPN 트랜지스터(74)의 차동 입력의 상태에 의해, 컨덴서(21)를 전류 I1로 충방전한다. 본 실시 형태에서의 컨덴서(21)를 충방전하는 전류 Icap로서는, 전류 I1이 상당하게 된다.

비교 회로(13)는, NPN 트랜지스터(80∼83), 바이어스 전류원(84∼86), 저항(87∼90)으로 구성된다. 바이어스 전류원(84)과 NPN 트랜지스터(80, 81)는, 차동 회로를 구성하고, NPN 트랜지스터(80, 81)의 각각의 콜렉터 전극에는 부하로서 저항(87, 88)이 접속되어 있다. 또한, 본 실시 형태에서는, 바이어스 전류원(84)의 전류를 전류 I5로 하고, 전류 I5의 전류값은 I5로 한다. 또한, 저항(87, 88)의 저항값은 동일하며 R3으로 한다. 따라서, NPN 트랜지스터(80, 81)의 베이스 전극에 각각 인가된 전압에 의해, NPN 트랜지스터(80, 81)의 각각의 콜렉터 전극이 하이 레벨(전원 전압 VDD의 전압 레벨, 이하 H 레벨), 또는 로우 레벨(VDD-R3×I5, 이하 L 레벨)로 변화한다. NPN 트랜지스터(82)의 에미터 전극은, 저항(89)을 통해서 바이어스 전류원(85)에 접속되어 있고, 에미터 팔로워를 구성한다. 따라서, 저항(89)과 바이어스 전류원(85)이 접속된 노드로부터는, NPN 트랜지스터(82)의 베이스 전극에 인가된 전압에 따른 전압이 출력되게 된다. 또한, NPN 트랜지스터(83), 바이어스 전류원(86), 저항(90)은 각각 NPN 트랜지스터(82), 바이어스 전류원(85), 저항(89)과 동일한 구성이기 때문에, 저항(90)과 바이어스 전류원(86)이 접속된 노드로부터는, NPN 트랜지스터(83)의 베이스 전극에 인가된 전압에 따른 전압이 출력되게 된다. 또한, 본 실시 형태에서는, 바이어스 전류원(85)과 저항(89)이 접속된 노드의 전압을 출력 전압 Vo의 한쪽인 전압 Voa, 바이어스 전류원(86)과 저항(90)이 접속된 노드의 전압을 출력 전압 Vo의 다른 쪽인 전압 Vob로 한다. 여기서, NPN 트랜지스터(80)가 온하고, NPN 트랜지스터(81)가 오프하고 있는 경우에는, NPN 트랜지스터(82)의 베이스 전극에 인가된 전압이 L 레벨로 되고, NPN 트랜지스터(83)의 베이스 전극에 인가된 전압이 H 레벨로 되기 때문에 전압 Voa가 전압 Vob보다 낮아진다. 한편, NPN 트랜지스터(80)가 오프하고, NPN 트랜지스터(81)가 온하고 있는 경우에는, NPN 트랜지스터(82)의 베이스 전극에 인가된 전압이 H 레벨로 되고, NPN 트랜지스터(83)의 베이스 전극에 인가된 전압이 L 레벨로 되기 때문에 전압 Voa가 전압 Vob보다 높아진다.

방형파 출력 회로(14)는, 컴퍼레이터(100)로 이루어진다. 컴퍼레이터(100)의 비반전 입력과 반전 입력에는 각각 비교 회로(13)로부터의 전압 Voa, Vob가 인가된다. 따라서, 전압 Voa가 전압 Vob보다 높은 경우, 컴퍼레이터(100)의 출력인 발진 전압 Vosc는 H 레벨로 되고, 전압 Voa가 전압 Vob보다 낮은 경우, 컴퍼레이터(100)의 출력인 발진 전압 Vosc는 그라운드 GND의 전압 레벨로 된다.

여기서, 본 실시 형태의 전압 제어 발진 회로(1)의 동작에 대해서 설명한다. 또한, 본 실시 형태에서의 전압 제어 발진 회로(1)의 컨덴서(21)는, 기동 시는 방전되어 있는 것으로 한다. 또한, 기동 시의 컨덴서(21)의 방전은, 예를 들면 기동 되면 온하고, 그 후에 오프하도록 하는 스위치(도시 생략)에 의해 실현 가능하다. 도 4는, 전압 제어 발진 회로(1)의 동작을 설명하기 위한 타이밍차트이며 적절히 참조한다.

우선, 전압 제어 발진 회로(1)가 기동되면, 바이어스 전류원(56, 57, 84∼86)이 생성되고, 제어 회로(11)의 NPN 트랜지스터(53)로부터는 전압 Ve가 출력되게 된다. 한편, 기동 후에 컨덴서(21)의 충전 전압 Vcap는, 그라운드 GND의 전압 레벨로 되도록 방전되어 있다. 따라서, 임계값 전압 Vt의 값에 상관없이, 비교 회로(13)의 NPN 트랜지스터(80)는 오프하고, NPN 트랜지스터(81)는 온하게 된다. 이 결과, 비교 회로(13)의 출력인 전압 Voa는 전압 Vob보다 높아지고, 제어 회로(11)로부터는 높은 임계값 전압 Vt2가 출력된다. 또한, 절환 회로(12)로부터의 충방전 전류 Icap로서, 전류 I1이 컨덴서(21)에 공급된다. 또한, 전압 Voa는 전압 Vob보다 높기 때문에, 컴퍼레이터(100)로부터 출력되는 발진 전압 Vosc는 H 레벨로 된다.

전류 I1에 의해 컨덴서(21)가 충전되고, 컨덴서(21)의 충전 전압 Vcap이 높은 임계값 전압 Vt2를 초과하면, 비교 회로(13)의 NPN 트랜지스터(80)은 온하고, NPN 트랜지스터(81)는 오프한다. 이 결과, 비교 회로(13)의 출력인 전압 Voa는 전압 Vob보다 낮아져, 제어 회로(11)로부터는 낮은 임계값 전압 Vt1이 출력된다. 또한, 절환 회로(12)는, 충방전 전류 Icap로서 전류 I1로 컨덴서(21)를 방전한다. 또한, 전압 Voa는 전압 Vob보다 낮기 때문에, 컴퍼레이터(100)로부터 출력되는 발진 전압 Vosc는 그라운드 GND의 전압 레벨로 된다. 또한, 전류 I1에 의해 컨덴 서(21)가 방전되고, 컨덴서(21)의 충전 전압 Vcap이 낮은 임계값 전압 Vt1보다 낮아지면, 비교 회로(13)의 NPN 트랜지스터(80)는 오프하고, NPN 트랜지스터(81)는 온하게 되기 때문에, 전술한 바와 같이, 제어 회로(11)로부터는 높은 임계값 전압 Vt2가 출력되고, 절환 회로(12)로부터의 충방전 전류 Icap로서, 전류 I1이 컨덴서(21)에 공급된다. 이와 같이, 본 실시 형태의 전압 제어 발진 회로(1)는, 충전 전압 Vcap의 최저 전압이 낮은 임계값 전압 Vt1, 충전 전압 Vcap의 최고 전압이 높은 임계값 전압 Vt2로 되도록, 컨덴서(21)의 충방전을 반복한다.

다음으로, 입력 전압 Vin의 전압값을 변화시킨 경우의 전압 제어 발진 회로(1)의 동작에 대해서, 도 5에 도시한 입력 전압 Vin과 발진 전압 Vosc의 주파수의 관계를 참조하면서 설명한다. 전술한 바와 같이, 컨덴서(21)를 충방전하는 전류 I1 및 낮은 임계값 전압 Vt1=Ve-R2×I4는 입력 전압 Vin에 따라서 변화한다. 구체적으로는, 입력 전압 Vin이 상승하면, 전류 I1의 전류값은 증가한다. 또한, I4=I2-I3에서, I3이 입력 전압 Vin의 상승에 따라서 증가하기 때문에, 낮은 임계값 전압 Vt1은 상승한다. 따라서, 입력 전압 Vin이 상승함으로써, 충전 전압 Vcap와 발진 전압 Vosc의 주파수는 상승한다. 한편, 입력 전압 Vin이 저하하면, 전술한 반대의 동작으로 되기 때문에, 결과적으로 충전 전압 Vcap와 발진 전압 Vosc의 주파수는 저하한다. 따라서, 임계값 전압 Vt1, Vt2가 소정의 전압이며, 입력 전압 Vin에 대하여 변화하지 않는 일반적인 전압 제어 발진 회로와 비교하면, 본 실시 형태의 전압 제어 발진 회로(1)는 입력 전압 Vin의 변화 범위가 동일하여도, 출력 가능한 주파수 범위가 확대하게 된다.

이상으로 설명한 구성으로 이루어지는 전압 제어 발진 회로(1)는, 입력 전압 Vin의 상승에 따라서, 낮은 임계값 전압 Vt1과 높은 임계값 전압 Vt2의 차를 작게 할 수 있다. 이에 의해, 예를 들면, 컨덴서(21)의 충방전 전류 Icap의 전류값이 일정하여도, 입력 전압 Vin의 상승에 따라서, 컨덴서(21)의 충전 전압 Vcap의 발진 주파수를 상승시키는 것이 가능하다. 따라서, 발진 주파수를 상승시키는 경우에, 소비 전류의 증가에 크게 기여하는 컨덴서(21)의 충방전 전류의 증가를 억제할 수 있다.

또한, 전압 제어 발진 회로(1)는, 입력 전압 Vin의 상승에 따라서, 낮은 임계값 전압 Vt1과 높은 임계값 전압 Vt2의 차를 작게 함과 함께, 컨덴서(21)의 충방전 전류 Icap를 증가할 수 있다. 따라서, 입력 전압 Vin의 변화에 따라서, 임계값 전압 Vt와 충방전 전류 Icap의 어느 한쪽만을 변화시키는 경우와 비교하여, 발진 주파수의 범위를 넓게 변화하는 것이 가능하다. 또한, 임계값 전압 Vt와 충방전 전류 Icap의 양방을 입력 전압 Vin의 상승에 따라서 변화시켰을 때는, 충방전 전류 Icap만을 변화시킨 경우와 비교하여, 동일한 주파수를 얻기 위해서 컨덴서(21)를 충방전하는 전류를 적게 할 수 있다.

또한, 제어 회로(11)는, 비교 회로(13)의 출력 전압 Vo에 따라서, 낮은 임계값 전압 Vt1인가 높은 임계값 전압 Vt2의 어느 한쪽만을 출력한다. 따라서, 예를 들면 특허 공개 2000-349598호 공보에 도시된 바와 같이, 2개의 임계값 전압 Vt에 대하여 각각 비교 회로를 설치할 필요는 없어, 회로 규모를 작게 하는 것이 가능하게 된다.

또한, 상기 실시예는 본 발명의 이해를 쉽게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 도면의 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경, 개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

도 1은 전압 제어 발진 회로(1)의 구성을 도시하는 도면.

도 2는 전압 전류 변환 회로(10)의 일 실시 형태를 도시하는 도면.

도 3은 제어 회로(11), 절환 회로(12), 비교 회로(13), 방형파 출력 회로(14)의 일 실시 형태를 도시하는 도면.

도 4는 전압 제어 발진 회로(1)의 동작을 설명하기 위한 타이밍차트.

도 5는 입력 전압 Vin과 발진 전압 Vosc의 주파수의 관계를 도시하는 도면.

도 6은 일반적인 전압 제어 발진 회로의 일례를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 전압 제어 발진 회로

10 : 전압 전류 변환 회로

11 : 제어 회로

12 : 절환 회로

13 : 비교 회로

14 : 방형파 출력 회로

20, 58∼61, 87∼90 : 저항

21 : 컨덴서

30, 31 : 단자

40 : 오피 앰프

100 : 컴퍼레이터

Claims

입력 전압에 따른 주파수에서 컨덴서를 충방전함으로써 발진하는 전압 제어 발진 회로로서,

상기 컨덴서의 충전 전압의 최저 전압이 제1 전압, 상기 충전 전압의 최고 전압이 상기 제1 전압보다 높은 제2 전압으로 되도록, 상기 컨덴서를 반복하여 충방전하는 충방전 회로와,

상기 입력 전압에 따라서 상기 제1 전압과 상기 제2 전압의 차를 제어하는 제어 회로와,

상기 입력 전압의 상승에 따라서 전류값이 증가하는 제1 전류를 생성하는 제1 전류 생성 회로를 구비하고,

상기 충방전 회로는, 상기 컨덴서의 충전 또는 방전 중 적어도 어느 한쪽을 상기 제1 전류 생성 회로의 상기 제1 전류에 따른 전류로 행하고,

상기 제어 회로는, 상기 입력 전압의 상승에 따라서 상기 제1 전압과 상기 제2 전압의 상기 차가 작아지도록, 상기 차를 제어하는 것을 특징으로 하는 전압 제어 발진 회로.
삭제
제1항에 있어서,

상기 제어 회로는,

상기 입력 전압의 상승에 따라서 전류값이 감소하는 제2 전류를 생성하는 제2 전류 생성 회로와,

일단에 상기 제2 전류가 공급되고, 상기 제2 전류의 전류값의 감소에 따라서 상기 일단과 타단 사이의 전압차가 작아지는 전류 전압 변환 회로

를 포함하고,

상기 제1 전압과 상기 제2 전압의 상기 차는, 상기 전류 전압 변환 회로의 양단의 상기 전압차에 기초하여 제어되는 것을 특징으로 하는 전압 제어 발진 회로.
제3항에 있어서,

상기 제1 전압 또는 상기 제2 전압의 어느 한쪽은, 상기 전류 전압 변환 회로의 상기 타단에 인가된 전압이고,

상기 전류 전압 변환 회로는,

상기 제2 전류가 공급되면, 상기 제1 전압 또는 상기 제2 전압 중 상기 타단에 인가되어 있지 않은 어느 한쪽을 상기 일단에 출력하고, 상기 제2 전류의 공급이 정지되면, 상기 타단에 인가된 상기 전압을 상기 일단에 출력하고,

상기 충방전 회로는,

상기 컨덴서의 상기 충전 전압과 상기 전류 전압 변환 회로의 상기 일단의 전압을 비교하는 비교 회로와,

상기 비교 회로의 비교 결과에 기초하여, 상기 충전 전압이 상기 일단의 전압보다 낮아지면, 상기 컨덴서를 충전하고, 상기 충전 전압이 상기 일단의 전압보다 높아지면, 상기 컨덴서를 방전하는 절환 회로

를 포함하고,

상기 제어 회로는,

상기 비교 회로의 비교 결과에 기초하여, 상기 충전 전압이 상기 일단의 전압보다 낮아지면, 상기 전류 전압 변환 회로의 상기 일단에 상기 제2 전압이 출력되고, 상기 충전 전압이 상기 일단의 전압보다 높아지면, 상기 전류 전압 변환 회로의 상기 일단에 상기 제1 전압이 출력되도록, 상기 제2 전류의 상기 전류 전압 변환 회로에의 공급을 제어하는 전류 제어 회로를 더 포함하는 것을 특징으로 하는 전압 제어 발진 회로.
제3항에 있어서,

상기 제2 전류 생성 회로는,

소정 전류값의 정전류를 생성하는 정전류 회로와,

상기 입력 전압의 상승에 따라서 전류값이 증가하고, 상기 소정 전류값보다 작은 제3 전류를 생성하고, 상기 정전류 회로에 상기 제3 전류를 공급하는 제3 전류 생성 회로

를 포함하고,

상기 제2 전류는,

상기 정전류와 상기 제3 전류의 차에 따른 전류인 것을 특징으로 하는 전압 제어 발진 회로.