KR101015143B1 - 게이트산화막에 대한 플라즈마 손실을 감소시키는 반도체소자의 제조 방법 - Google Patents

게이트산화막에 대한 플라즈마 손실을 감소시키는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트산화막이 후속 플라즈마 환경에 노출되는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트전극을 형성하는 단계, 상기 게이트전극의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트전극 및 게이트스페이서를 포함한 전면에 플라즈마배리어막(Al2O3)을 형성하는 단계, 상기 플라즈마배리어막 상에 플라즈마를 이용하여 층간절연막을 형성하는 단계, 상기 플라즈마배리어막 위에서 식각이 멈출때까지 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀 아래에 노출된 상기 플라즈마배리어막을 선택적으로 제거하여 상기 반도체 기판 표면을 노출시키는 단계를 포함한다.
게이트산화막, 플라즈마, 누설전류, 고밀도플라즈마방식, 층간절연막, 플라즈마배리어막

Description

게이트산화막에 대한 플라즈마 손실을 감소시키는 반도체 소자의 제조 방법{METHOD FOR REDUCING PLASMA DAMAGE TO A GATE OXIDE OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 후속 플라즈마 환경에 게이트산화막이 노출됨에 따른 파괴전압 저하를 보이는 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 3은 플라즈마배리어막의 적용 유무에 따른 게이트산화막의 누설전류 특성을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 필드산화막
23 : 게이트산화막 24 : 폴리실리콘막
25 : 금속실리사이드막 26 : 하드마스크
27 : LDD 영역 28 : 게이트스페이서
29 : 소스/드레인 영역 30 : 플라즈마배리어막
31 : 층간절연막 32 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트산화막의 플라즈마 노출을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 급속하게 진행됨에 따라 더욱 얇은 게이트산화막을 적용하게 된다. 이에 따라서 얇은 게이트산화막은 후속 공정에 의해 쉽게 어택을 받아 게이트산화막 특성이 저하되게 된다. 특히, 층간절연막을 고밀도플라즈마 방식(High Density Pplasma) 등의 플라즈마 인핸스드 화학기상증착법(Plasma enhanced CVD; PECVD)으로 적용할 때, 얇은 게이트산화막의 누설전류 증가 및 파괴전압(Breakdown voltage) 저하가 발생하고, 콘택 식각 공정시 플라즈마 환경에 노출되어 게이트산화막의 특성이 저하된다. 이는 얇은 유효 두께(effective thickness)를 요구하는 고집적 소자에서 주요한 문제점으로 부각되어 소자 개발의 어려움으로 대두되고 있다.
현재 플라즈마 어택에 따른 플라즈마손실(Plasma damage)은 120nm 이하의 게이트길이를 가지는 얇은 게이트산화막에서 CCST(Constant Current Stress Test), 누설전류 및 파괴전압과 같은 각종 게이트산화막 특성을 열화시키는 문제점을 발생하고 있다.
도 1은 종래 기술에 따른 후속 플라즈마 환경에 게이트산화막이 노출됨에 따른 파괴전압 저하를 보이는 도면이다. 도 1에서 Gox_BV는 게이트산화막의 파괴전압 을 나타낸다.
도 1에 도시된 바와 같이, 이상적인 파괴전압 특성('Y')을 나타내지 못하고, 후속 공정의 플라즈마에 여러번 노출됨에 따라 파괴전압 특성이 저하되고 있다('X').
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 게이트산화막이 후속 플라즈마 환경에 노출되는 것을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트전극을 형성하는 단계, 상기 게이트전극의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트전극 및 게이트스페이서를 포함한 전면에 플라즈마배리어막을 형성하는 단계, 상기 플라즈마배리어막 상에 플라즈마를 이용하여 층간절연막을 형성하는 단계, 상기 플라즈마배리어막 위에서 식각이 멈출때까지 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀 아래에 노출된 상기 플라즈마배리어막을 선택적으로 제거하여 상기 반도체 기판 표면을 노출시키는 단계를 포함하는 것을 특징으로 하며, 상기 플라즈마배리어막은 화학기상증착법 또는 원자층증착법을 이용하여 20Å∼300Å 두께로 형성하는 것을 특징으로 하고, 상기 플라즈마배리어막은 Al2O3로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 필드산화막(22)을 형성하여 활성영역을 정의한 후, 실리콘기판(21)의 활성영역 상에 게이트산화막(23)을 30Å∼100Å 두께로 형성한다.
다음으로, 게이트산화막(23) 상에 폴리실리콘막(24)을 형성한다. 이때, 폴리실리콘막(24)은 저압화학기상증착법(Low Pressure CVD)을 이용하여 500Å∼1000Å 두께로 증착한 것이다.
다음으로, 폴리실리콘막(24) 상에 금속실리사이드막(25)을 200Å∼2000Å 두께로 증착한다. 여기서, 금속실리사이드막(25)은 텅스텐실리사이드막(WSix), 코발트실리사이드막(CoSix) 또는 티타늄실리사이드막(TiSix) 중에서 선택하여 사용한다.
예컨대, 금속실리사이드막(25)으로 텅스텐실리사이드막(WSix, x=2.1∼2.6)을 이용하는 경우, 화학기상증착법(CVD), 원자층증착법(Atomic Layer Deposition) 또 는 스퍼터링법(Sputtering) 중에서 선택하여 이용한다.
여기서, 텅스텐실리사이드막을 형성하기 위한 텅스텐소스는 WF6, W(CO)6 또는 Cp2WH2(Cp=C5H5)를 사용하고, 실리콘소스는 SiH4 또는 SiH2Cl2를 사용하며, 증착시 온도는 300℃∼700℃ 범위로 조절하고, 공정압력은 0.1torr∼100torr로 조절한다.
다음으로, 금속실리사이드막(25) 상에 하드마스크(26)를 100Å∼5000Å 두께로 증착한다. 여기서, 하드마스크(26)는 실리콘질화막(nitirde)으로 형성한다.
다음으로, 하드마스크(26) 상에 게이트전극을 형성하기 위한 마스크층을 형성하고, 마스크층(도시 생략)을 식각마스크로 하드마스크(26)를 먼저 패터닝한다.
그리고 나서, 마스크층을 제거한 후, 패터닝된 하드마스크(26)를 식각배리어로 하여 금속실리사이드막(25), 폴리실리콘막(24) 및 게이트산화막(23)을 순차적으로 패터닝하여 폴리사이드 게이트전극을 완성한다.
다음으로, 폴리사이드 게이트전극을 마스크로 이용한 이온주입을 통해 LDD(Lightly Doped Drain) 영역(27)을 형성한 후, 게이트전극의 양측벽에 게이트스페이서(28)를 형성한다.
이때, 게이트스페이서(28)는 질화막을 증착한 후 에치백하여 형성하고, 그 두께는 50Å∼500Å이 되도록 조절한다.
다음으로, 폴리사이드 게이트전극 및 게이트스페이서를 마스크로 이용한 이온주입을 통해 소스/드레인 영역(29)을 형성한다.
도 2b에 도시된 바와 같이, 폴리사이드 게이트전극을 포함한 전면에 플라즈 마배리어막(30)을 형성한다.
이때, 플라즈마배리어막(30)은 Al2O3로서, 화학기상증착법 또는 원자층증착법을 이용하여 20Å∼300Å 두께로 형성한다.
도 2c에 도시된 바와 같이, 플라즈마배리어막(30) 상에 층간절연막(31)을 증착한다. 이때, 층간절연막(31)은 고밀도 플라즈마 방식 등 갭필특성이 우수한 플라즈마인핸스드 화학기상증착법(PECVE)으로 형성한다.
따라서, 플라즈마 환경하에서 층간절연막(31)을 증착하더라도 플라즈마배리어막(30)이 미리 형성된 상태에서 층간절연막(31)이 증착되므로, 게이트산화막(23)이 플라즈마에 전혀 노출되지 않는다.
다음으로, 층간절연막(31) 상에 콘택마스크(도시 생략)를 형성하고, 콘택마스크로 층간절연막(31)을 건식식각(dry etch)하여 소스/드레인영역(29)과 후속 플러그를 전기적으로 연결하기 위한 콘택홀(32)을 형성한다. 이때, 콘택홀(32) 형성을 위한 식각 공정은 플라즈마배리어막(30) 위에서 멈출때까지 진행한다.
도 2d에 도시된 바와 같이, 콘택홀(32) 아래의 플라즈마배리어막(30)을 제거하여 소스/드레인영역(29) 상부를 오픈시킨다. 이때, 플라즈마배리어막(30)을 제거하기 위한 공정은, 콘택홀(32) 형성을 위한 식각 후세정(etch post cleaning) 공정을 이용하거나 또는 플러그 메탈 증착전 전세정(plug metal pre-cleaning) 공정을 이용한다.
이와 같이 플라즈마배리어막(30)을 세정 공정과 같은 습식식각법으로 선택적 으로 제거하여 콘택홀(32)을 완전히 오픈시키면 게이트산화막(23)이 플라즈마에 전혀 노출되지 않는다.
한편, 플라즈마배리어막(30)으로 사용된 Al2O3는 세정공정시 사용되는 불산(HF) 계열 용액에 약 4Å∼6Å/초의 높은 습식식각률을 가지기 때문에 특별히 세정공정의 시간을 증가시킬 필요가 없다.
도 3은 플라즈마배리어막의 적용 유무에 따른 게이트산화막의 누설전류 특성을 비교한 도면이다. 도 3의 결과는 플라즈마배리어막으로 Al2O3를 50Å 두께로 형성한 경우의 측정 결과이다.
도 3에 도시된 바와 같이, 플라즈마배리어막을 적용하지 않은 시편(T1)은 누설전류가 1k[fA/셀] 수준으로 매우 높게 측정되지만, 플라즈마배리어막을 적용한 시편(T2)는 누설전류가 10[fA/셀] 수준으로 매우 낮게 측정되고 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플라즈마배리어막을 형성한 상태에서 후속 플라즈마 환경 의 공정을 진행함에 따라 게이트산화막이 플라즈마에 노출되는 것을 방지하므로써 게이트산화막의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 게이트전극을 형성하는 단계;
    상기 게이트전극의 양측벽에 접하는 게이트스페이서를 형성하는 단계;
    상기 게이트전극 및 게이트스페이서를 포함한 전면에 플라즈마배리어막을 형성하는 단계;
    상기 플라즈마배리어막 상에 플라즈마를 이용하여 층간절연막을 형성하는 단계;
    상기 플라즈마배리어막 위에서 식각이 멈출때까지 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 아래에 노출된 상기 플라즈마배리어막을 선택적으로 제거하여 상기 반도체 기판 표면을 노출시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마배리어막은,
    화학기상증착법 또는 원자층증착법을 이용하여 20Å∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 플라즈마배리어막은,
    Al2O3로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 플라즈마배리어막을 선택적으로 제거하여 상기 반도체 기판 표면을 노출시키는 단계는,
    습식식각법을 이용한 세정 공정을 통해 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 세정 공정은,
    불산(HF) 계열 용액을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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