KR101009204B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로서, 회로용 금속층 중 제1금속층과 제2금속층을 구성하는 결정립의 평균 크기차가 20% 이하가 되도록 구성함으로써 인쇄회로기판의 휨을 개선하는 것을 특징으로 한다.

인쇄회로기판, 휨개선, 금속층, 결정립 크기차

Description

인쇄회로기판 및 그 제조방법 {Printed circuit board and method of manufacturing the same}

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다. 좀 더 구체적으로는, 본 발명은 회로용 금속층 중 제1금속층과 제2금속층을 구성하는 결정립의 평균 크기차가 20% 이하가 되도록 구성함으로써 인쇄회로기판의 휨을 개선할 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.

최근에, 전자 휴대기기의 메모리 용량이 대용량화됨에 따라 전자 휴대기기 내에 장착되는 반도체 패키지 내의 반도체 칩은 점차 고집적화되고 있으며, 또한 반도체 칩의 크기는 점차 대형화되고 있다. 반면에, 전자 휴대기기의 크기가 소형화됨에 따라 패키지 기판에 반도체 칩을 실장하여 제조되는 반도체 패키지는 점차 소형화, 박형화 및 경량화되고 있는 추세이다.

이에 따라, 반도체 패키지 내에서 반도체 칩이 실장되는 패키지 기판으로 인쇄회로기판이 이용되고 있다. 인쇄회로기판은 우수한 전기적 특성을 가지면서 얇 고 가벼운 형태를 취하고 있기 때문에, 인쇄회로기판을 이용하여 제조되는 반도체 패키지가 소형화, 박형화 및 경량화될 수 있는 장점을 갖는다.

인쇄회로기판은 통상적으로 유리 섬유로 이루어진 직물 시트 내에 합성 수지층이 형성된 기판 몸체와 기판 몸체의 양면에 형성된 금속 회로층으로 구성된다.

상기 인쇄회로기판을 이용하여 반도체 패키지를 제조하는 경우, 반도체 패키지 조립 공정 중에, 고온의 열이 인가됨에 따라 인쇄회로기판에 휨이 발생된다. 이러한 휨은 인쇄회로기판의 구성 요소들이 각기 다른 열 팽창 계수를 가지며, 각기 다른 형태, 두께 및 면적을 가지고 형성되기 때문에 인쇄회로기판에 발생된다.

상술한 바에 따라 인쇄회로기판에 휨이 발생되면 후속으로 이어지는 반도체 패키지의 테스트 공정 또는 모듈 실장 공정이 원활하게 진행되지 않아, 양산성이 저하되는 공정 진행 불량이 야기된다.

이와 같은 문제점을 해결하기 위해서, 휨이 발생된 인쇄회로기판에 물리적인 힘을 가하여 휨을 강제적으로 보정하는 방법이 제안되고 있다. 그러나, 물리적인 힘은 인쇄회로기판 또는 인쇄회로기판을 제외한 반도체 패키지 내의 구성 요소들에 스트레스(stress)로 작용할 수 있기 때문에, 이러한 방법은 바람직하지 못하다.

한편, 회로층은 통상 다단계의 회로 형성공정을 통해서 2층 이상의 서로 다른 결정립 조직을 갖는 금속층으로 구성되기 때문에 이로부터 발생되는 회로층 내의 응력 역시 기판 휨의 큰 요인으로 작용한다.

회로용 금속층들 내에 형성되는 응력 메커니즘(stress mechanism)은 내인성 응력(intrinsic stress)으로서 완전 결정화도(perfect crystallinity)에서 벗어난 결함(defects), 결정립 경계(grain boundaries), 전위(dislocations), 보이드(voids), 불순물(impurities) 등에 기인한다. 격자 불일치(lattice mismatch) 또는 열팽창성(thermal expansion) 차이에 의한 계면응력(interfacial stress) 또한 전체 응력 메커니즘(overal stress mechanism)에 기여한다.

그러나, 종래에는 수지 기판 상에 형성되는 회로용 금속층들 사이의 결정립 조직 관계성을 고려하지 않고, 예를 들어, 도금편차 개선 위주의 회로층 형성공정을 수행함으로써 회로용 금속층들 내에 형성되는 응력에 의해 기판에 휨 현상이 나타나는 문제점이 있었다.

이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 인쇄회로기판의 회로용 금속층 중 서로 인접하는 층들의 결정립의 평균 크기차를 일정 수준 이내로 조절함으로써 금속층들의 계면 사이에서 일어나는 응력을 완화시킬 수 있었고, 본 발명은 이에 기초하여 완성되었다.

따라서, 본 발명의 일 측면에 따르면, 회로용 금속층들 사이의 응력을 최소화하여 기판의 휨 현상을 개선할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판은:

베이스 기판; 및

상기 베이스 기판 상에 형성된 회로용 금속층;

을 포함하며,

상기 회로용 금속층은 상기 베이스 기판 상에 형성된 제1금속층 및 상기 제1금속층 상에 형성된 제2금속층을 포함하며, 상기 제1금속층과 상기 제2금속층을 구성하는 결정립의 평균 크기차가 20% 이하인 것을 특징으로 한다.

선택적으로, 상기 금속층은 상기 제2금속층 상에 형성된 제3금속층을 더욱 포함할 수 있으며, 상기 제2금속층과 상기 제3금속층을 구성하는 결정립의 평균 크기차가 20% 이하인 것이 바람직하다.

상기 베이스 기판은 수지 기판 또는 인쇄회로기판일 수 있다.

제1실시예에서, 상기 제1금속층은 동박층이고, 상기 제2금속층은 전해 동도금층일 수 있다.

제2실시예에서, 상기 제1금속층은 무전해 동도금층이고, 상기 제2금속층은 전해 동도금층일 수 있다.

상기 제3금속층은 전해 동도금층일 수 있다.

본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조방법은:

제1금속층을 갖는 베이스 기판을 제공하는 단계; 및

상기 제1금속층을 구성하는 결정립 대비 20% 이하의 평균 크기차를 갖는 결정립으로 구성되도록 상기 제1금속층 상에 제2금속층을 형성하여 회로용 금속층을 형성하는 단계;

를 포함하는 것을 특징으로 한다.

본 발명에 따르면, 회로용 금속층 중 인접하는 층들의 결정립 크기차를 일정 수준 이내로 조절함으로써 층간 응력을 최소화하여 인쇄회로기판의 휨 현상을 개선할 수 있다.

이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.

도 1은 본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조과정을 설명하기 위해 나타낸 순서도이다.

본 발명에 따른 인쇄회로기판은 베이스 기판 및 상기 베이스 기판 상에 형성된 회로용 금속층을 포함한다.

이때, 상기 회로용 금속층은 상기 베이스 기판 상에 형성된 제1금속층 및 상기 제1금속층 상에 형성된 제2금속층을 포함하며, 상기 제1금속층과 상기 제2금속층을 구성하는 결정립의 평균 크기차가 20% 이하이다.

이하, 도 1을 참조하여 본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조공정을 설명한다.

우선, 제1금속층을 갖는 베이스 기판을 준비한다(도 1의 S100 참조).

상기 제1금속층을 갖는 베이스 기판은 통상 인쇄회로기판 분야에서 사용되는 바에 따라, 특별히 한정되지 않고, 수지 기판의 일면 또는 양면에 동박이 적층된 동박적층판, 또는 수지 기판의 일면, 양면 또는 외층 뿐 아니라 내층에 하나 이상의 회로층을 갖는 인쇄회로기판일 수 있다.

상기 제1금속층은, 특별히 한정되지 않고, 상기 베이스 기판의 종류에 따라 적절히 선택될 수 있다. 예를 들어, 상기 제1금속층을 갖는 베이스 기판으로서 동박적층판을 사용하는 경우, 상기 제1금속층은 동박층으로 이루어지는 것이 전형적이다. 또한, 상기 제1금속층을 갖는 베이스 기판으로서 수지 기판의 일면 또는 양면에 회로 형성용 시드층이 형성된 인쇄회로기판을 사용하는 경우, 상기 제1금속층은 시드층으로서 무전해 동도금층으로 이루어지는 것이 전형적이다.

한편, 상기 수지 기판은 인쇄회로기판 분야에서 사용되는 것이라면 특별히 한정되지 않고 에폭시계 수지 등의 열경화성 수지, 폴리이미드계 수지 등의 열가소성 수지, 또는 이들을 조합한 수지 등을 사용할 수 있다. 상기 수지 기판에는 소정의 적용 목적에 따라, 유리 섬유와 같은 보강재, 필러 등이 함유될 수 있다.

다음, 상기와 같이 준비된 베이스 기판의 제1금속층 상에 제2금속층을 형성하여 회로용 금속층을 형성한다(도 1의 S200 참조).

이때, 상기 제1금속층과 상기 제2금속층을 구성하는 결정립의 평균 크기차가 20% 이하, 바람직하게는 10% 이하가 되도록 한다.

선택적으로, 상기 회로용 금속층 형성 단계에서 제2금속층 상에 제3금속층을 더욱 형성하되, 상기 제2금속층과 상기 제3금속층을 구성하는 결정립의 평균 크기차가 20% 이하, 바람직하게는 10% 이하가 되도록 형성할 수 있다.

상기 제2금속층 및 제3금속층은 각각 전해 동도금층일 수 있으나, 특별히 이에 한정되는 것은 아니다.

특히, 전해 동도금층을 형성하는 경우, 결정립 크기를 조절할 수 있는 도금 인자로는 전류밀도, 도금액 농도, 도금 첨가제(광택제, 억제제, 레벨러), 전극간 거리, 교반(agitation) 등이 있으며, 이 중 어느 하나 또는 2 이상을 조합하여 결정립 크기를 조절할 수 있다. 도금액에는 H₂SO₄, CuSO₄, Cl 이온, 탈이온수 등이 포함되며, 각 무기물 및 유기물의 첨가량에 따라서도 결정립 크기를 조절할 수 있다. 예를 들어, 동도금액으로서, H₂SO₄ 180-280g/ℓ, CuSO₄ 15-30g/ℓ, Cl^- 25-75㎎/ℓ, 보정제 2-7㎖/ℓ, 광택제 0.1-1.5㎖/ℓ를 포함하는 용액을 사용할 수 있으며, 이 또한 이 중 어느 하나의 성분을 조절하거나 또는 2 이상의 성분을 조합하여 결정립 크기를 조절할 수 있다.

상기에서 회로용 금속층들의 금속의 일례로서 동(Cu)을 언급하였으나, 이외에도 회로용 금속으로서 전도성을 갖는 것이라면 특별히 한정하지 않고 사용 가능함은 당업자에 의해 용이하게 인식될 수 있을 것이다.

또한, 당업자라면, 통상의 인쇄회로기판 분야에서 적용되는 회로 형성방법에 따라, 예를 들어, 세미에디티브, 변형-세미에디티브, 서브트렉티브, 에디티브 공법 등에 의해, 상술한 바와 같은 2 이상의 금속층들로 이루어진 회로층의 형성이 가능함을 이해할 수 있을 것이다.

본 발명의 인쇄회로기판에는 또한 후속 공정을 통해서 회로층이 추가적으로 빌드업되거나 또는 반도체 실장 및 외부 부품과의 결합을 위한 최외층 표면처리공정 등이 더욱 수행될 수 있음은 물론이다.

상술한 바와 같이, 본 발명에서는 인접하는 회로용 금속층들의 평균 결정립의 크기차가 일정 범위 내로 유사하게 형성되도록 함으로써 인접한 금속층들의 내인성 응력을 상대적으로 유사한 범위로 조절하고, 계면응력을 감소시킬 수 있다.

뿐만 아니라, 미세 패턴화되어 갈수록 회로용 금속층간 계면에서의 응력차를 줄여야 하므로, 경우에 따라, 어닐링 후 회로용 금속층들 간의 결정립 크기차가 최소화되도록 제작할 수 있다.

이외에도, 휨 개선을 위해 회로 패턴에 따른 결정립 크기를 다르게 형성할 수 있다. 휨 현상은 재료의 강도(hardness)에 영향을 받는데, 결정립 크기가 작은 경우에는 강도가 크고, 결정립 크기가 큰 경우에는 강도가 작아진다. 강도의 차이로 인한 휨 정도 차이가 발생하므로, 도금 패턴에 따라 결정립 크기를 다르게 형성할 수 있다. 즉, 기판에서 단위면적당 도금 패턴의 밀도가 높은 경우에는 결정립 크기를 상대적으로 크게, 밀도가 작은 경우에는 결정립 크기를 상대적으로 작게 하여 형성할 수 있다.

이하, 하기 실시예를 통해 본 발명을 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다.

실시예 1

0.1㎜ 두께의 양면 동박적층판(CCL)(3㎛ 두께의 Cu)을 195℃에서 2시간 동안 어닐링을 실시한 후 다음의 조건에서 5㎛ 두께의 Cu 전해도금을 실시하였다:

- 전류밀도 : 1.5ASD

- 도금시간 : 20분

- 교반 있음

- 도금액 : 황산 230g/ℓ, 구리 23g/ℓ, Cl^- 50㎎/ℓ, 보정제 4㎖/ℓ, 광택제 1.3㎖/ℓ.

여기서, 제1금속층으로서 상기 CCL의 동박층의 평균 결정립 크기를 계산하고, 제2금속층으로서 Cu 전해도금층의 평균 결정립 크기를 계산하여, 제1층과 제2층 사이의 결정립 크기차를 계산하였다. 즉, 상기 CCL의 동박층의 평균 결정립 크기는 약 1㎛이었고, 상기 Cu 전해도금층의 평균 결정립 크기는 약 1.22㎛으로서, 제1층과 제2층 사이의 결정립 크기차는 약 18% 정도였다. 이처럼, 서로 인접하는 회로용 금속층들의 평균 결정립 크기차를 20% 이하로 조절함으로써 인접한 금속층들의 내인성 응력을 상대적으로 유사한 범위로 조절하고, 계면응력을 감소시킬 수 있었다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

도 1은 본 발명의 바람직한 일 실시형태에 따른 인쇄회로기판의 제조공정을 설명하기 위한 순서도이다.

Claims (12)

1. 베이스 기판; 및

   상기 베이스 기판 상에 형성된 회로용 금속층;

   을 포함하며,

   상기 회로용 금속층은 상기 베이스 기판 상에 형성된 제1금속층 및 상기 제1금속층 상에 접촉하여 형성된 제2금속층을 포함하며, 상기 제1금속층과 상기 제2금속층을 구성하는 결정립의 평균 크기차는 20% 이하인 것을 특징으로 하는 인쇄회로기판.
2. 청구항 1에 있어서,

   상기 회로용 금속층은 상기 제2금속층 상에 접촉하여 형성된 제3금속층을 더욱 포함하며, 상기 제2금속층과 상기 제3금속층을 구성하는 결정립의 평균 크기차는 20% 이하인 것을 특징으로 하는 인쇄회로기판.
3. 청구항 1에 있어서,

   상기 베이스 기판은 수지 기판 또는 인쇄회로기판인 것을 특징으로 하는 인쇄회로기판.
4. 청구항 1에 있어서,

   상기 제1금속층은 동박층이고, 상기 제2금속층은 전해 동도금층인 것을 특징 으로 하는 인쇄회로기판.
5. 청구항 1에 있어서,

   상기 제1금속층은 무전해 동도금층이고, 상기 제2금속층은 전해 동도금층인 것을 특징으로 하는 인쇄회로기판.
6. 청구항 2에 있어서,

   상기 제3금속층은 전해 동도금층인 것을 특징으로 하는 인쇄회로기판.
7. 제1금속층을 갖는 베이스 기판을 제공하는 단계; 및

   상기 제1금속층을 구성하는 결정립 대비 20% 이하의 평균 크기차를 갖는 결정립으로 구성되도록 상기 제1금속층 상에 제1금속층과 접촉하는 제2금속층을 형성하여 회로용 금속층을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
8. 청구항 7에 있어서,

   상기 회로용 금속층을 형성하는 단계는:

   상기 제2금속층을 구성하는 결정립 대비 20% 이하의 평균 크기차를 갖는 결정립으로 구성되도록 상기 제2금속층 상에 제2금속층과 접촉하는 제3금속층을 형성하는 단계;

   를 더욱 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
9. 청구항 7에 있어서,

   상기 베이스 기판은 수지 기판 또는 인쇄회로기판인 것을 특징으로 하는 인쇄회로기판의 제조방법.
10. 청구항 7에 있어서,

    상기 제1금속층은 동박층이고, 상기 제2금속층은 전해 동도금층인 것을 특징으로 하는 인쇄회로기판의 제조방법.
11. 청구항 7에 있어서,

    상기 제1금속층은 무전해 동도금층이고, 상기 제2금속층은 전해 동도금층인 것을 특징으로 하는 인쇄회로기판의 제조방법.
12. 청구항 8에 있어서,

    상기 제3금속층은 전해 동도금층인 것을 특징으로 하는 인쇄회로기판의 제조방법.

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