KR101007799B1 - 메모리 디바이스 분산형 제어기 시스템 - Google Patents
메모리 디바이스 분산형 제어기 시스템 Download PDFInfo
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Abstract
Description
Claims (30)
- 데이터를 저장하는 메모리 어레이를 갖는 메모리 디바이스에서의 분산형 제어기 시스템으로서,복수의 제어기 회로 - 상기 회로들의 각각은 상이한 미리 정해진 기능을 구비하고, 적어도 하나의 제어기 회로는 적어도 두 개의 다른 제어기 회로에 연결되고 상기 적어도 두 개의 다른 제어기 회로를 제어하는 마스터 제어기 회로이고, 상기 복수의 제어기 회로 각각은 명령들을 저장하는 명령 메모리, 상기 명령 메모리로부터의 명령들을 디코딩하는 명령 디코더, 그리고 상기 디코딩된 명령들에 응답하여 연산(operations)을 수행하는 로직 유닛을 포함함 - ; 및상기 복수의 제어기 회로에 응답하여 전압 및 데이터 캐시 신호들을 생성하기 위한, 상기 메모리 어레이에 연결된 복수의 메모리 주변 회로 - 상기 메모리 주변 회로들 각각은 상기 복수의 제어기 회로 중 상이한 제어기 회로에 연결되고 상기 상이한 제어기 회로에 의해 제어됨 -를 포함하는 분산형 제어기 시스템.
- 삭제
- 삭제
- 제1항에 있어서,상기 메모리 디바이스는 NAND 플래시 메모리 디바이스인 분산형 제어기 시스템.
- 제1항에 있어서,상기 미리 정해진 기능들은 아날로그 전압 제어, 데이터 캐시 제어, 및 메모리 어레이 제어를 포함하는 분산형 제어기 시스템.
- 제1항에 있어서,상기 복수의 제어기 회로 각각은, 나머지 제어기 회로들의 미리 정해진 기능과 상이한 미리 정해진 기능을 가지며, 제1 제어기 회로는 상기 나머지 제어기 회로들의 각각에 연결되는 분산형 제어기 시스템.
- 제6항에 있어서,사용자 명령들을 수용하고 해석하기 위한 상기 복수의 제어기 회로 중 제1 제어기 회로에 연결된 명령 상태 머신(command state machine)을 더 포함하는 분산형 제어기 시스템.
- 제6항에 있어서,상기 제1 제어기 회로는 상기 나머지 제어기 회로들의 활성화를 제어하는 마스터 제어기 회로인 분산형 제어기 시스템.
- 제7항에 있어서,상기 제1 제어기 회로는 상기 메모리 어레이 및 상기 나머지 제어기 회로들에 연결되고, 해석된 사용자 명령들에 응답하여 상기 메모리 어레이 및 상기 나머지 제어기 회로들에 대한 제어 신호들을 생성하는 분산형 제어기 시스템.
- 제9항에 있어서,상기 제1 제어기 회로는 선택 게이트 드레인 및 선택 게이트 소스 트랜지스터들을 턴 온하는 제어 신호들을 생성하는 분산형 제어기 시스템.
- 분산형 제어기 시스템을 갖는 플래시 메모리 디바이스로서,행 및 열 형식으로 연결된 복수의 비휘발성 메모리 셀을 포함하는 플래시 메모리 어레이 - 각각의 열에 대한 액세스는 선택 게이트 드레인 트랜지스터 및 선택 게이트 소스 트랜지스터에 의해 제어됨 - ;상기 메모리 어레이로부터 데이터를 수용하고, 상기 메모리 어레이로 데이터를 전송하는 데이터 캐시;상기 메모리 어레이의 동작을 위한 아날로그 전압들을 생성하는 아날로그 전압 생성 회로; 및상기 플래시 메모리 어레이에 연결된 마스터 제어기, 상기 데이터 캐시에 연결된 데이터 캐시 제어기 및 상기 아날로그 전압 생성 회로에 연결된 아날로그 제어기를 포함하는 복수의 제어기 회로 - 상기 마스터 제어기는 상기 데이터 캐시 제어기 및 상기 아날로그 제어기에 연결되고, 수신된 명령에 응답하여 상기 데이터 캐시 제어기 및 상기 아날로그 제어기 모두를 활성화하도록 구성되고, 상기 복수의 제어기 회로 각각은 상기 제어기의 기능에 따라 각각의 제어기마다 다른 명령들을 저장하는 코드 ROM, 상기 코드 ROM에 연결되고 상기 코드 ROM으로부터 판독되는 각각의 명령을 디코딩하는 명령 디코더, 상기 디코딩된 명령들에 응답하여 연산(operations)을 수행하는 ALU(Arithmetic Logic Unit), 그리고 상기 ALU로부터의 데이터를 저장하는 레지스터 파일을 포함함 -를 포함하는 플래시 메모리 디바이스.
- 제11항에 있어서,상기 마스터 제어기는 상기 수신된 명령에 응답하여 상기 선택 게이트 드레인 및 소스 트랜지스터들의 동작을 제어하는 제어 신호들을 생성하도록 구성되는 플래시 메모리 디바이스.
- 삭제
- 제11항에 있어서,상기 아날로그 제어기는 상기 데이터 캐시 제어기에 연결되지 않는 플래시 메모리 디바이스.
- 메모리 시스템으로서,메모리 신호들을 생성하는 프로세서; 및상기 프로세서에 연결되고 상기 메모리 신호들에 응답하여 동작하는 메모리 디바이스를 포함하고,상기 메모리 디바이스는,복수의 비-휘발성 메모리 셀을 포함하는 플래시 메모리 어레이;상기 메모리 어레이로부터 데이터를 수용하고 상기 메모리 어레이에 데이터를 전송하는 데이터 캐시;상기 메모리 어레이의 동작을 위한 아날로그 전압들을 생성하는 아날로그 전압 생성 회로; 및상기 플래시 메모리 어레이에 연결된 마스터 제어기, 상기 데이터 캐시에 연결된 데이터 캐시 제어기 및 상기 아날로그 전압 생성 회로에 연결된 아날로그 제어기를 포함하는 복수의 제어기 회로 - 상기 마스터 제어기는 상기 데이터 캐시 제어기 및 상기 아날로그 제어기에 연결되고, 수신된 명령에 응답하여 상기 데이터 캐시 제어기 및 상기 아날로그 제어기 모두를 활성화시키도록 구성되고, 상기 복수의 제어기 회로 각각은 명령들을 저장하는 명령 메모리, 상기 명령 메모리로부터의 명령들을 디코딩하는 명령 디코더, 그리고 상기 디코딩된 명령들에 응답하여 연산(operations)을 수행하는 로직 유닛을 포함함 -를 포함하는 메모리 시스템.
- 메모리 어레이를 갖는 메모리 디바이스에서의 분산형 제어기 회로의 동작을 위한 방법으로서,명령을 수신하는 단계;상기 명령을 해석하는 단계;상기 명령에 응답하여 마스터 제어기를 시동하는 단계; 및상기 마스터 제어기가 상기 명령에 응답하여 분산형 메모리 제어기들을 활성화하는 단계 - 상기 마스터 제어기 및 상기 분산형 메모리 제어기들은 명령들을 저장하는 명령 메모리, 상기 명령 메모리로부터의 명령들을 디코딩하는 명령 디코더, 그리고 상기 디코딩된 명령들에 응답하여 연산(operations)을 수행하는 로직 유닛을 포함함 -를 포함하는 방법.
- 제16항에 있어서,상기 마스터 제어기는 캐시 제어기 및 아날로그 제어기를 활성화하고, 상기 캐시 제어기는 활성화되어 데이터 캐시를 제어하고, 상기 아날로그 제어기는 활성화되어 아날로그 전압 생성 회로를 제어하는 방법.
- 제17항에 있어서,상기 캐시 제어기가 상기 명령에 응답하여 데이터 캐시 제어 신호들을 생성하는 단계를 더 포함하는 방법.
- 제18항에 있어서,상기 데이터 캐시 제어 신호들은, 상기 명령이 판독 명령인 경우 상기 메모리 어레이로부터 데이터를 수용하고, 상기 명령이 기입 명령인 경우 상기 메모리 어레이로 데이터를 전송하도록 상기 데이터 캐시에 지시하는 방법.
- 제17항에 있어서,상기 아날로그 제어기는 소거 명령에 응답하여 소거 전압들을 생성하고, 기입 명령에 응답하여 기입 전압들을 생성하고, 판독 명령에 응답하여 판독 전압들을 생성하도록 상기 아날로그 전압 생성 회로에 지시하는 방법.
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7173863B2 (en) * | 2004-03-08 | 2007-02-06 | Sandisk Corporation | Flash controller cache architecture |
ITRM20060139A1 (it) | 2006-03-13 | 2007-09-14 | Micron Technology Inc | Sistema ad unita di controllo distribuito di dispositivo di memoria |
KR101449524B1 (ko) * | 2008-03-12 | 2014-10-14 | 삼성전자주식회사 | 스토리지 장치 및 컴퓨팅 시스템 |
US7768832B2 (en) * | 2008-04-07 | 2010-08-03 | Micron Technology, Inc. | Analog read and write paths in a solid state memory device |
US8792283B2 (en) * | 2012-06-21 | 2014-07-29 | Intel Corporation | Extended select gate lifetime |
US9702305B2 (en) | 2013-04-17 | 2017-07-11 | Micron Technology, Inc. | Multiple engine sequencer |
US9558848B2 (en) | 2014-11-04 | 2017-01-31 | Microsoft Technology Licensing, Llc | Testing storage device power circuitry |
US10372353B2 (en) * | 2017-05-31 | 2019-08-06 | Micron Technology, Inc. | Apparatuses and methods to control memory operations on buffers |
US10621117B2 (en) | 2017-06-15 | 2020-04-14 | Micron Technology, Inc. | Controlling memory devices using a shared channel |
KR20210046454A (ko) * | 2019-10-18 | 2021-04-28 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050276107A1 (en) * | 2004-06-10 | 2005-12-15 | Hitoshi Shiga | Nand flash memory and blank page search method therefor |
US20060073243A1 (en) * | 2002-12-06 | 2006-04-06 | Bows John R | Microwavable food product |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0617363B1 (en) * | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
US6920416B1 (en) * | 1989-08-28 | 2005-07-19 | Texas Instruments Incorporated | Electronic systems testing employing embedded serial scan generator |
ATE121208T1 (de) * | 1990-01-30 | 1995-04-15 | Johnson Service Co | Vernetztes betriebsmittelverwaltungssystem. |
US5765015A (en) * | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Slide network for an array processor |
DK0627100T3 (da) * | 1992-12-23 | 2000-06-26 | Ebauchesfabrik Eta Ag | Laveffekt-multitaskkontroller |
US5623620A (en) * | 1993-06-30 | 1997-04-22 | Intel Corporation | Special test modes for a page buffer shared resource in a memory device |
US5508971A (en) * | 1994-10-17 | 1996-04-16 | Sandisk Corporation | Programmable power generation circuit for flash EEPROM memory systems |
US5845095A (en) * | 1995-07-21 | 1998-12-01 | Motorola Inc. | Method and apparatus for storing and restoring controller configuration information in a data communication system |
US5745409A (en) * | 1995-09-28 | 1998-04-28 | Invox Technology | Non-volatile memory with analog and digital interface and storage |
US5715193A (en) * | 1996-05-23 | 1998-02-03 | Micron Quantum Devices, Inc. | Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks |
US5890192A (en) * | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
US6073243A (en) * | 1997-02-03 | 2000-06-06 | Intel Corporation | Block locking and passcode scheme for flash memory |
JPH10302476A (ja) * | 1997-02-26 | 1998-11-13 | Toshiba Corp | 半導体集積回路装置 |
GB2357602A (en) * | 1999-12-22 | 2001-06-27 | Nokia Mobile Phones Ltd | Memory controller for a memory array comprising different memory types |
US6472898B1 (en) * | 2000-11-16 | 2002-10-29 | Advanced Micro Devices, Inc. | Method and system for testing a semiconductor memory device |
JP4084922B2 (ja) * | 2000-12-22 | 2008-04-30 | 株式会社ルネサステクノロジ | 不揮発性記憶装置の書込み方法 |
US7219173B2 (en) * | 2001-07-31 | 2007-05-15 | Micronas Usa, Inc. | System for video processing control and scheduling wherein commands are unaffected by signal interrupts and schedule commands are transmitted at precise time |
ITRM20010531A1 (it) * | 2001-08-31 | 2003-02-28 | Micron Technology Inc | Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash. |
US6959361B2 (en) * | 2002-04-25 | 2005-10-25 | Sun Microsystems, Inc. | Distributed caching mechanism for pending memory operations within a memory controller |
JP3900077B2 (ja) * | 2002-12-10 | 2007-04-04 | セイコーエプソン株式会社 | カラーフィルタ基板、カラーフィルタ基板の製造方法、電気光学装置、電気光学装置の製造方法、及び、電子機器 |
JP2004213723A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書込み及び消去制御用シーケンス |
JP2005092963A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
US7126873B2 (en) * | 2004-06-29 | 2006-10-24 | Super Talent Electronics, Inc. | Method and system for expanding flash storage device capacity |
US7072781B1 (en) * | 2004-07-06 | 2006-07-04 | Advanced Micro Devices, Inc. | Architecture for generating adaptive arbitrary waveforms |
FR2874449B1 (fr) * | 2004-08-17 | 2008-04-04 | Atmel Corp | Circuit de retard de programme auto-adaptatif pour memoires programmables |
US7493474B1 (en) * | 2004-11-10 | 2009-02-17 | Altera Corporation | Methods and apparatus for transforming, loading, and executing super-set instructions |
US7809928B1 (en) * | 2005-11-29 | 2010-10-05 | Nvidia Corporation | Generating event signals for performance register control using non-operative instructions |
US7457178B2 (en) * | 2006-01-12 | 2008-11-25 | Sandisk Corporation | Trimming of analog voltages in flash memory devices |
US7254071B2 (en) * | 2006-01-12 | 2007-08-07 | Sandisk Corporation | Flash memory devices with trimmed analog voltages |
ITRM20060139A1 (it) * | 2006-03-13 | 2007-09-14 | Micron Technology Inc | Sistema ad unita di controllo distribuito di dispositivo di memoria |
US7304893B1 (en) * | 2006-06-30 | 2007-12-04 | Sandisk Corporation | Method of partial page fail bit detection in flash memory devices |
-
2006
- 2006-03-13 IT IT000139A patent/ITRM20060139A1/it unknown
- 2006-08-23 US US11/508,728 patent/US7420849B2/en active Active
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-
2008
- 2008-08-08 US US12/188,377 patent/US8116138B2/en active Active
-
2012
- 2012-01-26 US US13/359,012 patent/US9317459B2/en active Active
-
2016
- 2016-04-14 US US15/098,574 patent/US9772779B2/en active Active
-
2017
- 2017-08-30 US US15/690,320 patent/US10359944B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060073243A1 (en) * | 2002-12-06 | 2006-04-06 | Bows John R | Microwavable food product |
US20050276107A1 (en) * | 2004-06-10 | 2005-12-15 | Hitoshi Shiga | Nand flash memory and blank page search method therefor |
Also Published As
Publication number | Publication date |
---|---|
US20120131267A1 (en) | 2012-05-24 |
ATE507564T1 (de) | 2011-05-15 |
US9317459B2 (en) | 2016-04-19 |
US10359944B2 (en) | 2019-07-23 |
JP2009530758A (ja) | 2009-08-27 |
US20070211529A1 (en) | 2007-09-13 |
US20080298130A1 (en) | 2008-12-04 |
KR20080114796A (ko) | 2008-12-31 |
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US7420849B2 (en) | 2008-09-02 |
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CN101401167B (zh) | 2011-07-20 |
US20160231930A1 (en) | 2016-08-11 |
US20170364268A1 (en) | 2017-12-21 |
US9772779B2 (en) | 2017-09-26 |
EP1994534B1 (en) | 2011-04-27 |
DE602007014187D1 (de) | 2011-06-09 |
WO2007106481A1 (en) | 2007-09-20 |
US8116138B2 (en) | 2012-02-14 |
ITRM20060139A1 (it) | 2007-09-14 |
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