KR20080114796A - 메모리 디바이스 분산형 제어기 시스템 - Google Patents

메모리 디바이스 분산형 제어기 시스템 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

메모리 디바이스 분산형 제어기 회로는 복수의 메모리 제어기들 간에 메모리 제어 기능들을 분배한다. 마스터 제어기는 해석된 명령을 수신하고 명령에 따라서 적절한 슬레이브 제어기들을 활성화한다. 슬레이브 제어기들은, 데이터 캐시에 연결되고 데이터 캐시를 제어하는 데이터 캐시 제어기, 및 아날로그 전압 생성 회로에 연결되고 아날로그 전압 생성 회로를 제어하는 아날로그 제어기를 포함할 수 있다. 각각의 제어기들은 수신된 명령에 응답하여 각각의 제어기들이 취하는 응답을 결정하는 적절한 소프트웨어/펌웨어 명령들을 가진다.
제어기, 데이터 캐시, 아날로그 전압 생성 회로

Description

메모리 디바이스 분산형 제어기 시스템{MEMORY DEVICE DISTRIBUTED CONTROLLER SYSTEM}
본 발명은 일반적으로 메모리 디바이스들에 관련되고, 특히 본 발명은 비-휘발성 메모리 디바이스들에 관련된다.
메모리 디바이스들은 컴퓨터들 또는 그외의 전자 디바이스들에서 내부의, 반도체, 집적 회로로서 통상적으로 제공된다. RAM(random access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory) 및 플래시 메모리를 포함하는 다수의 다양한 유형의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자적인 응용들을 위한 비-휘발성 메모리의 대중적인 소스로 개발되었다. 플래시 메모리에 대한 통상적인 사용은 개인용 컴퓨터들, 개인용 디지털 보조도구들(PDAs), 디지털 카메라들, 및 휴대 전화기들을 포함한다. 기본적인 입력/출력 시스템(BIOS)과 같은 프로그램 코드 및 시스템 데이터는 개인용 컴퓨터 시스템들에 이용하기 위해 통상적으로 플래시 메모리 디바이스들에 저장된다.
플래시 메모리 디바이스들은, 높은 메모리 밀도들, 높은 신뢰성, 및 저 전력 소모를 가능케 하는 플로팅 게이트, 일-트랜지스터 메모리 셀을 통상적으로 이용한다. 플로팅 게이트 상의 전하의 조정은 셀에 대한 문턱 전압(Vt)을 판정하고, 따라서, 셀의 프로그램/소거 상태를 판정한다. 예를 들어, 메모리 셀이 네거티브 문턱 전압을 갖는 경우, 그것은 논리 "1" 상태를 갖는다. 문턱 전압이 포지티브인 경우, 셀은 논리 "0" 상태를 갖는다. 통상적으로, 소거된 메모리 셀은 논리 "1" 상태로 존재한다.
비트 당 비용을 줄이기 위해, 메모리 제조사들은 셀 당 다중 비트들을 저장할 수 있는 다중-레벨 플래시 메모리 셀들을 만들었다. 하나의 메모리 셀이 "n" 비트 데이터를 저장하는 경우, 메모리 셀은 2n 개의 상태들 또는 2n 개의 문턱 전압 레벨들을 갖는다. 예를 들어, 메모리 셀이 2개의 데이터 비트들을 저장하면, 셀은 4개의 문턱 전압(Vt) 대역들을 갖는다.
플래시 메모리 어레이 아키텍처의 2개의 통상적인 유형들은 "NAND"와 "NOR" 아키텍처들이다. 이들 아키텍처들은, 각각의 아키텍처의 기본적 메모리 셀 구성이 각각 기본적 NAND 또는 NOR 게이트 회로들에 대해 갖는 유사성으로 인해 명명되었다.
플래시 메모리 디바이스들은 일련의 동작들에 의해 프로그램되고 소거된다. 프로그램 동작은 통상적으로 프로그래밍 펄스와 프로그램-검증 판독 펄스를 디바이스의 메모리 셀들의 블럭에 순차적으로 인가하는 것을 수반한다. 프로그래밍 펄스/판독 동작은, 셀들이 프로그램될 때까지 프로그래밍 펄스가 매번 점증적으로 증가 하면서 반복된다.
소거 동작은 통상적으로 사전-프로그래밍 주기, 소거 주기 및 소프트 프로그램 주기를 포함한다. 사전-프로그래밍 주기는, 프로그램 펄스를 메모리 블럭의 메모리 셀들의 각각의 행에 프로그램 펄스를 인가함으로써 메모리 셀을 기지의 프로그램된 상태로 만든다. 소거 주기는 플로팅 게이트로부터 전하를 제거하여 그것을 더욱 네거티브하게 만든다. 소프트 프로그램 주기는 소거 주기가 완료된 후에 과-소거에 대해 셀을 교정한다. 정상 프로그래밍 펄스보다 낮은 진폭을 갖는 프로그래밍 펄스를 인가함으로써, 과-소거된 셀에 대한 문턱 전압이 적절한 레벨로 되돌아 간다.
도 1은 통상적인 종래 기술 플래시 메모리 디바이스의 블럭도를 도시한다. 그러한 디바이스는 데이터를 저장하는 메모리 어레이(101)로 구성된다. 메모리 어레이(101)는, 전술한 바와 같이 행(row)과 열(column) 형식으로 연결되는 복수의 메모리 셀들로 구성된다. 셀들의 행들은 워드 라인들에 의해 연결되고, 열들(columns)은 비트 라인들에 의해 연결된다.
데이터 캐시(103)는 어레이(101)에 접속되고 어레이(101)로 기입될 데이터 및 어레이(101)로부터 판독된 데이터를 임시로 저장한다. 데이터 인/아웃 블럭(105)은 어레이(101)의 인 및 아웃의 판독 및 기입을 제어하는 제어 회로이다.
퓨즈 영역(106)은 칩 동작에 관한 메모리 파라미터들을 저장하는 메모리의 비-휘발성 영역이다. 이들 파라미터들은 메모리 블럭 명령들, 전압들, 타이밍, 및 그외의 그러한 유형들의 파라미터들을 포함할 수 있다. 아날로그 블럭(108)은 집 적 회로 동작에 요구되는 다양한 전압들을 생성하는 것을 담당한다. 예를 들어, 기입 및 소거 동작들은 선택된 및 선택되지 않은 다양한 워드 라인들과 비트 라인들에 상이한 전압들이 인가될 것을 요구한다.
명령 상태 머신(command state machine)(CSM)(112)은 알고리듬 제어기(110)에 연결되고, 집적 회로 패드들(114)을 통해 입력되는 사용자 명령들을 해석한다. 알고리듬 제어기(110)는 통상적으로, CSM(112)으로부터의 해석된 명령들에 응답하여 판독, 프로그램, 및 소거 동작들을 위한 제어 신호들 및 신호 시퀀스들을 발생시키는 상태 머신 또는 프로세서이다. 제어기(110)는 또한 아날로그 블럭(108)으로부터의 아날로그 전압들의 생성을 제어한다.
플래시 메모리 디바이스 제어 회로(110)는 전술한 메모리 동작들을 행함으로써 플래시 메모리의 다양한 컴포넌트들을 관리한다. 제어기는, 배선접속된(hardwired) 액튜에이터(actuator)들과 상호작용하여 프로그램, 소거, 및 그외의 메모리 동작들 동안에 전압 발생기들을 제어하는 메모리 디바이스의 아날로그 전압 발생기들에 액튜에이터 신호들(actuator signals)을 전송한다.
이들 제어기들 및 배선접속된 액튜에이터들과 관련된 한가지 문제점은 그것들이 특정 응용을 위한 고정형 설계라는 것이다. 회로들은 다른 응용들을 위해 즉각 재구성되거나 갱신될 수 없다. 이것이 플래시 메모리 디바이스의 융통성을 제한한다.
전술한 이유로 인하여, 그리고 본 명세서를 읽고 이해함에 따라 본 기술분야의 당업자에게는 명백해질 이하에 기술되는 그외의 이유들로 인하여, 본 기술분야 에는 상이한 응용들에 대해 적용될 수 있는 메모리 제어 회로에 대한 요구가 존재한다.
메모리 디바이스들과 관련한 전술한 문제들 및 그외의 문제들은 본 발명에 의해 대처되었으며, 이하의 명세서를 읽고 학습함으로써 이해될 것이다.
본 발명의 실시예들은 플래시 메모리 디바이스의 분산형 제어기 시스템을 포함한다. 메모리 디바이스는 메모리 어레이, 아날로그 전압 발생 회로, 및 데이터 캐시를 포함한다. 일 실시예에서, 분산형 제어기 시스템은, 데이터 캐시에 연결되고 데이터 캐시를 제어하도록 구성되는 데이터 캐시 제어기, 아날로그 전압 발생 회로에 연결되고 아날로그 전압 발생 회로를 제어하도록 구성되는 아날로그 제어기, 및 메모리 어레이에 연결되고 메모리 어레이를 제어하도록 구성되는 마스터 제어기를 포함한다. 대안의 실시예들은 상이한 수량 및 유형들의 제어기들을 갖는다. 수신된 명령에 응답하여 제어기들이 활성화되면, 그들의 각 소프트웨어/펌웨어 명령들에 응답하여 그들의 각 메모리 주변 회로들을 제어할 수 있다.
본 발명의 다른 실시예들은 다양한 범주의 방법들 및 장치를 포함한다.
도 1은 본 발명의 통상적인 종래 기술 플래시 메모리 디바이스의 블럭도를 도시한다.
도 2는 분산형 제어기 회로를 갖는 본 발명의 메모리 디바이스의 블럭도를 도시한다.
도 3은 도 2의 실시예에 따른 기본적인 제어기 시스템의 일 실시예의 보다 상세한 블럭도를 도시한다.
도 4는 메모리 시스템의 일부분으로서 본 발명의 비-휘발성 메모리 디바이스의 일 실시예의 블럭도를 도시한다.
도 5는 본 발명의 메모리 모듈의 일 실시예에 대한 블럭도를 도시한다.
도 6은 본 발명의 분산형 제어기 시스템 방법의 일 실시예에 대한 흐름도를 도시한다.
이하의 본 발명의 상세한 설명에서는, 본원의 부분을 형성하고, 본 발명이 실시될 수 있는 특정 실시예들이 예시로서 도시되는 첨부하는 도면들에 대해 참조가 이루어진다. 도면들에서는, 유사한 숫자들은 여러 장의 도면들에 걸쳐서 실질적으로 유사한 컴포넌트들을 설명한다. 이들 실시예들은 충분히 상세하게 설명되어 본 기술분야의 당업자가 본 발명을 실시하는 것이 가능케 한다. 그외의 실시예들이 이용되어 구조적, 논리적, 및 전기적 변경들이 본 발명의 범주로부터 벗어나지 않으면서 이루어질 수 있다. 따라서, 이하의 상세한 설명은 한정적인 의미로 받아들여선 안되며, 본 발명의 범주는 오직 첨부된 청구범위 및 그 등가물들에 의해서만 정의된다.
도 2는 분산형 제어기를 갖는 본 발명의 메모리 디바이스의 일 실시예의 블럭도를 도시한다. 명료함을 위해, 분산형 제어기를 이해하는데 필요한 블럭들만이 도시된다.
본 발명의 분산형 제어기는 메모리 디바이스의 제어 기능들을 세분하고, 다수의 제어기들 간에 상이한 기능들을 분배한다. 도 2에 도시된 실시예는 3개의 독립된 제어기들을 이용한다. 대안의 실시예들은 각각의 독립된 제어기의 요구된 작업들에 따라 다른 수의 제어기들을 이용할 수 있다.
메모리 디바이스는 행과 열 형식으로 연결된 복수의 메모리 셀들로 구성된 메모리 어레이(201)로 이루어진다. 메모리 행들은 워드 라인들에 의해 서로 연결되고 열들은 비트 라인들에 의해 서로 연결된다. NAND 플래시 메모리 디바이스에서, 각각의 비트 라인 열은 셀들의 연속 스트링(serial string)을 구성한다. 대안의 실시예들은 NOR 아키텍처 메모리, AND 아키텍처 메모리, 또는 그외의 휘발성, 비-휘발성 모두의 메모리 형식들을 포함한다.
데이터 캐시(204)는 메모리 어레이(201)에 연결된다. 데이터 캐시(204)는 메모리 어레이(201)로부터 판독된 데이터 및 메모리 어레이(201)에 기입될 데이터를 임시로 저장하는 버퍼이다.
아날로그 기능(203)은 메모리 어레이(201)의 적절한 동작에 요구되는 다양한 전압들을 발생시킨다. 예를 들어, 플래시 메모리 셀들은, 셀들을 프로그래밍하기 위해 +16V부터 +20V까지의 어떤 전압이라도 필요로 할 수 있고, 셀들을 소거하기 위해 네거티브 전압들이 요구될 수 있다.
제어기 회로는 3개의 독립적인 제어기들(205 - 207)로 나누어진다. 제1 제어기(205)는 아날로그 제어기(205)이다. 이 제어기(205)는 아날로그 전압 블럭(203)에 연결되어, 아날로그 전압 블럭(203)의 제어를 담당한다. 아날로그 제어 기(205)는, 전술한 바와 같이, 신호들을 발생시켜 아날로그 전압 블럭(203)이 메모리 어레이 셀들의 적절한 동작에 요구되는 상이한 전압들을 발생하도록 명령한다. 아날로그 제어기(205)는 메모리 판독, 기입, 또는 소거 명령들와 같은, 수신된 명령에 응답하여 이들 명령들을 발생시킨다.
데이터 캐시 제어기(207)는 데이터 캐시(204)에 연결되고, 데이터 캐시(204)의 제어를 담당한다. 데이터 캐시 제어기(207)는, 판독 및 기입 동작들 동안에, 캐시(204)를 인에이블하는데 필요한 신호들을 발생시킨다. 예를 들어, 판독 메모리 명령이 수신되면, 데이터 캐시 제어기(207)는 데이터 캐시(204)가 메모리 어레이(201)로부터의 데이터를 수용하도록 하는 신호들을 발생시킨다. 기입 메모리 명령이 수신되면, 데이터 캐시 제어기(207)는 필요한 신호들을 발생시켜 캐시(204)가 집적 회로의 외부 데이터 패드들로부터 데이터를 수용하도록 하고, 프로그래밍을 위해 데이터가 메모리 어레이(201)에 연결되도록 한다. 캐시(207)가 높은 임피던스 상태를 가지면, 제어기는 이 상태를 개시하는 제어 신호들을 발생시킬 수 있다.
마스터 제어기(206)는 메모리 어레이(201)에 연결되어, 메모리 어레이(201)의 제어를 담당한다. 이 제어기(206)는 또한 그외의 2개의 제어기들(205, 207)에 연결되고, 그들을 활성화시키는 필요 신호들을 또한 발생시킨다.
사용자 명령(예를 들어, 판독, 기입, 소거)이 CSM(209)에 의해 수신되는 경우, 이것이 해석되고 마스터 제어기(206)에 전송된다. 그리고 나서 마스터 제어기(206)는 그외의 제어기들(205, 207) 중 어느 것이 활성화될지를 판정한다.
예를 들어, 소거 명령이 수신되면, 마스터 제어기(206)는 소거 명령이 수신 되었다는 신호를 아날로그 제어기(205)에 전송한다. 그리고 나서 아날로그 제어기(205)는 요망되는 메모리 블럭을 소거하기 위해 어떤 전압들이 요구되는지를 판정하고 이들 전압들을 생성하는 아날로그 전압 블럭(203)에 명령한다.
프로그램 또는 기입 데이터 명령이 CSM(209)에 의해 수신되면, 마스터 제어기(206)는 CSM(209)에 의해 명령을 통지받는다. 마스터 제어기(206)는 기입 명령이 수신되었다는 신호를 데이터 캐시 제어기(207)에 전송한다. 데이터 캐시 제어기(207)는 이 명령이, 데이터 캐시(204)가 집적 회로의 데이터 입력 핀들로부터의 데이터를 수용하고 그 데이터를 메모리 어레이에 제공할 것을 요청하는 지를 판정한다.
마스터 제어기(206)는 또한 기입 명령이 수신되었다는 신호를 아날로그 제어기(205)에 전송한다. 아날로그 제어기(205)는 메모리 어레이(201)로 데이터를 프로그램하기 위해 어떤 전압들이 요구되는지를 판정하고, 아날로그 전압 블럭(203)이 이들 전압들을 생성하도록 명령한다. 마스터 제어기(206)는 또한 메모리 기입을 행하기 위해 어레이(201)에 의해 요구되는 신호들을 생성한다. 예를 들어, 마스터 제어기(206)는, 메모리 셀들이 액세스되도록 하는 선택 게이트 드레인 및 선택 게이트 소스 트랜지스터들을 턴 온하는 신호들을 생성할 수 있다.
판독명령이 CSM(209)에 의해 수신되면, 마스터 제어기(206)는 CSM(209)에 의해 명령을 통지받는다. 마스터 제어기(206)는 판독 명령이 수신되었다는 신호를 데이터 캐시 제어기(207)에 전송한다. 데이터 캐시 제어기(207)는, 판독 명령이, 데이터 캐시(204)가 메모리 어레이(201)로부터의 데이터를 수용하도록 요구하는 지 를 판정한다. 제어기(207)는 캐시(204)를 인에이블하기 위해 요구되는 신호들을 생성하여 이러한 조치를 행한다.
마스터 제어기(206)는 또한 판독 명령이 수신되었다는 신호를 아날로그 제어기(205)에 전송한다. 아날로그 제어기(205)는, 판독 동작을 행하기 위해 어떤 아날로그 전압들이 어레이(201)의 메모리 셀들에 의해 요구되는 지를 판정한다. 그리고 나서 제어기(205)는 이들 전압들을 생성하도록 아날로그 전압 블럭(203)에 명령한다.
마스터 제어기(206)는 또한 판독 명령을 행하기 위해 메모리 어레이(201)에 의해 요구되는 신호들을 생성한다. 예를 들어, 마스터 제어기(206)는 선택 게이트 드레인 및 선택 게이트 소스 트랜지스터들을 턴 온하는 제어 신호들을 생성할 수 있고, 따라서 메모리의 특정 연속 스트링에 액세스할 수 있게 한다.
대안의 실시예에서, 분산형 제어기 시스템은 다수의 아날로그 제어기들 및/또는 하나 이상의 마스터 제어기들을 갖는 다수의 데이터 캐시 제어기들을 갖는다. 그러한 실시예에서, 메모리 디바이스는, 각각의 독립된 어레이에 대해 독립된 아날로그 전압 생성 회로들 및 독립된 데이터 캐시들을 요구하는, 하나 보다 많은 메모리 어레이를 가질 수 있다.
도 2의 실시예는 본 발명의 분산형 제어기 시스템에 의해 제공되는 융통성을 보여준다. 각각의 제어기 회로는 메모리 주변 회로의 상이한 부분(즉, 아날로그 전압 블럭, 데이터 캐시)에 연결된다. 아날로그 전압들이 변경되고 및/또는 데이터 캐시 변경을 활성화하기 위해 요구되는 신호들의 타이밍이 변화하면, 메모리 디 바이스를 갱신하기 위해 해당 제어기의 소프트웨어/펌웨어만이 변화될 필요가 있다. 종래 기술에 의해 요구되는 바와 같이, 전체 제어 소프트웨어는 갱신될 필요가 없다.
도 3은, 도 2에 도시된 바와 같은 본 발명의 제어기 회로(205 - 207)의 일 실시예의 블럭도를 도시한다. 대안의 실시예들은 상이한 기능 블럭들 및/또는 실질적으로 유사한 결과들을 달성하기 위해 상이한 구성에 연결되는 기능 블럭들을 이용할 수 있으므로, 도시된 회로는 오직 도시의 목적만을 위한 것이다.
제어기 회로는 제어기의 수학 기능들을 행하는 산술 논리 유닛(ALU)(301)으로 구성된다. ALU(301)는 가산, 감산, 비교와 같은 단순하거나 복잡한 산술 및 논리 연산들, 및 그외의 그러한 연산들을 수행한다.
레지스터 파일(303)은 카운터들 및 전압 값들과 같은 임시 정보를 저장하기 위한 레지스터들의 세트이다. 레지스터 파일(303)은 데이터가 조작되고 있는 동안 ALU로부터의 정보를 저장할 수 있다. 레지스터 파일(303)은 회로로부터 전송되어질 신호들 또는 회로로 전송된 신호들을 추가적으로 저장할 수 있다.
코드 ROM(305)은 제어기 회로에 의해 실행되는 명령들의 이진 표현들을 저장한다. 통상적으로, 메모리 집적 회로가 설계될 때 컴파일러에 의해 ROM(305)의 비트 매트릭스가 생성되고, 그 후 제어기 회로 동작에 요구되는 명령들이 공지된다. 이들은 특정 제어기가 연결된 메모리 디바이스의 특정 블럭을 제어하도록 생성된 제어 신호들의 타이밍 및 제어 신호들의 유형들을 판정하는 명령들이다.
명령 디코더(307)는 명령 레지스터(309)를 통해 코드 ROM(305)으로부터 나오 는 명령들의 디코딩을 행한다. 레지스터(309)는 ROM(305)으로부터 판독되고, 명령 디코더(307)에 의해 실행되는 현재 명령을 저장한다.
프로그램 카운터(311)는 실행될 현재 명령의 어드레스를 저장하는 레지스터이다. 카운터(311)는 각각의 명령 실행 후에 갱신된다. 다음 명령 어드레스는, 후속하는 어드레스 또는 ROM(305)으로부터의 명령들 중 하나에 응답하여 코드가 점프하도록 지시된 그외의 어드레스일 수 있다.
발진기(313)는 제어 회로 시스템 클럭이다. 이것은 사용자 명령이 수신된 후에 OSC_EN 라인을 통해 도 2의 CSM(209)에 의해 활성화된다. 일 실시예에서, 하나의 명령을 실행하는데 일 클럭 주기가 이용된다. 대안의 실시예들은 그외의 수의 명령 당 클럭 주기들을 이용할 수 있다.
도 3 및 도 6을 모두 참조하면, 제어기 회로는 발진기(313)의 개시(601)에 의해 동작한다. 명령은 ROM(305)으로부터 판독되고(603) 명령 레지스터(309)에 저장된다. 명령은 명령 디코더(307)에 의해 디코딩되고(607), ALU(301)에 의해 임의의 연산 또는 논리 동작들이 행해진다(609). 그리고 나서 프로그램 카운터(311)가 마지막으로 실행된 명령 또는 ROM(305)의 다음 후속 어드레스 중 어느 하나에 응답하여 갱신된다(611).
명령의 수행은, 마스터 제어기가 아날로그 또는 데이터 캐시 제어기들을 활성화하는 경우와 같이, 그외의 제어기 회로들을 활성화하는 신호들을 생성하는 것을 포함할 수 있다. 이러한 수행은 또한, 특정 제어기가 연결되는 특정 메모리 주변 회로를 제어하는 신호들의 생성을 포함할 수도 있다.
도 4는 본 발명의 비-휘발성 메모리 셀들을 포함할 수 있는 메모리 디바이스(400)의 기능 블럭도를 도시한다. 메모리 디바이스(400)는 프로세서(410)에 연결된다. 프로세서(410)는 마이크로프로세서 또는 그외의 유형의 제어 회로일 수 있다. 메모리 디바이스(400) 및 프로세서(410)는 전자 시스템(420)의 부분을 형성한다. 메모리 디바이스(400)는 본 발명을 이해하는데 도움이 되는 메모리의 특징들에 집중하기 위해 간략화되었다.
메모리 디바이스는 플래시 메모리 셀들(430) 또는 그외의 유형의 비-휘발성 메모리 셀들의 어레이를 포함한다. 메모리 어레이(430)는 행들 및 열들의 뱅크들로 배열된다. 메모리 셀들의 각각의 행의 제어 게이트들은 워드 라인과 연결되는 한편, 메모리 셀들의 드레인 및 소스 연결들은 비트 라인들에 연결된다. 본 기술분야에 주지된 바와 같이, 비트 라인들에 대한 셀들의 연결은 어레이가 NAND 아키텍처, NOR 아키텍처, AND 아키텍처, 또는 그외의 어레이 아키텍처인가의 여부에 따른다.
어드레스 버퍼 회로(440)가 어드레스 입력 연결들 A0-Ax(442) 상에 제공된 어드레스 신호들을 래치하기 위해 제공된다. 어드레스 신호들은 행 디코더(444) 및 열 디코더(446)에 의해 수신되고 디코드되어 메모리 어레이(430)를 액세스한다. 본 기술분야의 당업자는, 본 발명의 이점으로, 어드레스 입력 연결들의 수는 메모리 어레이(430)의 밀도 및 아키텍처에 의존한다는 것을 이해할 것이다. 즉, 어드레스들의 수는 증가된 메모리 셀 수들(counts) 및 증가된 뱅크와 블럭 수들 모두에 따라 증가한다.
메모리 디바이스(400)는, 감지 증폭기/버퍼 회로(450)를 이용하여 메모리 어레이 열들에서의 전압 또는 전류의 변화들을 감지함으로써 메모리 어레이(430)의 데이터를 판독한다. 일 실시예에서, 감지 증폭기/버퍼 회로가 연결되어 메모리 어레이(430)으로부터 데이터의 행을 판독하고 래치한다. 데이터 입력 및 출력 버퍼 회로(460)가 복수의 데이터 연결들(462)을 통해 제어기(410)와의 양방향 데이터 통신을 위해 포함된다. 기입 회로(455)는 메모리 어레이에 데이터를 기록하기 위해 제공된다.
본 발명의 분산형 제어 회로(470)는 프로세서(410)로부터의 제어 연결들(472) 상에 제공된 신호들을 디코드한다. 제어 회로(470) 아키텍처 및 기능은 상세히 전술되었다.
도 4에 도시된 플래시 메모리 디바이스는 메모리의 특징들의 기본적 이해를 용이하게 하도록 간략화되었으며, 도시만을 위한 것이다. 플래시 메모리들의 내부 회로 및 기능들의 더욱 상세한 이해는 본 기술분야의 당업자에게 주지되어 있다. 대안의 실시예들은 본 발명의 플래시 메모리 셀을 그외의 유형의 전자 시스템들에서 포함할 수 있다.
도 5는 전술한 바와 같은 메모리 셀 실시예들을 포함하는 메모리 모듈(500)의 도면이다. 비록 메모리 모듈(500)이 메모리 카드로서 도시되었으나, 메모리 모듈(500)과 관련하여 설명된 개념들이, 다른 유형들의 탈착식 또는 휴대형 메모리, 예를 들면, USB 플래시 드라이브들에 적용가능하다. 또한, 일 예시적인 폼 팩터(form factor)가 도 5에 도시되지만, 이들 개념들은 그외의 폼 팩터에 또한 적용 가능하다.
메모리 모듈(500)은 본 발명의 하나 이상의 메모리 디바이스들(510)을 둘러싸기 위한 하우징(505)을 포함한다. 하우징(505)은 호스트 디바이스와의 통신을 위해 하나 이상의 컨택트들(515)을 포함한다. 호스트 디바이스들의 예들은 디지털 카메라들, 디지털 기록 및 재생 디바이스들, PDA들, 개인용 컴퓨터들, 메모리 카드 판독기들, 인터페이스 허브들 등을 포함한다. 일부 실시예에서, 컨택트들(515)은 표준화된 인터페이스의 형식으로 존재한다. 예를 들어, USB 플래시 드라이브와 관련하여, 컨택트들(515)은 USB 유형-A 숫놈 커넥터(male connector)의 형식으로 존재할 수 있다. 일부 실시예에 대해서, 컨택트들(515)은, SANDISK 회사에 의해 라이센스된 COMPACT FLASH 메모리 카드들, SONY 회사에 의해 라이센스된 MEMORY STICK 메모리 카드들, TOSHIBA 회사에 의해 라이센스된 SD SECURE DIGITAL 메모리 카드들 등에서 발견될 수 있는 바와 같은, 반독점적(semi-proprietary) 인터페이스의 형식으로 존재한다. 그러나, 일반적으로 컨택트들(515)은, 메모리 모듈(500)과, 컨택트들(515)에 대한 호환가능한 수신기들을 갖는 호스트 간에 제어, 어드레스 및/또는 데이터 신호들을 통과시키는 인터페이스를 제공한다.
메모리 모듈(500)은 추가 회로(520)를 선택적으로 포함한다. 일부 실시예들에 대해서, 추가 회로(520)는 다수의 메모리 디바이스들(510)에 걸친 액세스를 제어하고 및/또는 외부 호스트와 메모리 디바이스(510) 간에 트랜슬레이션층(translation layer)을 제공하는 메모리 제어기를 포함할 수 있다. 예를 들어, 컨택트들(515)의 수와 하나 이상의 메모리 디바이스들(510)에 대한 I/O 연결들의 수 간에는 일대일 대응이 존재하지 않을 수 있다. 따라서, 메모리 제어기는 메모리 디바이스(510)의 I/O 연결(도 5에 도시되지 않음)을 선택적으로 연결하여 적절한 시간에 적절한 I/O 연결에서 적절한 신호를 수신하거나, 적절한 시간에 적절한 컨택트(515)에서 적절한 신호를 제공할 수 있다. 마찬가지로, 호스트와 메모리 모듈(500) 간의 통신 프로토콜은, 메모리 디바이스(510)의 액세스에 대해 요구되는 것과 상이할 수 있다. 그리고 나서 메모리 제어기는 호스트로부터 수신된 명령 시퀀스를 적절한 명령 시퀀스들로 번역하여(translate) 메모리 디바이스(510)에 대해 요망되는 액세스를 달성한다. 그러한 번역은 명령 시퀀스들 뿐 아니라 신호 전압 레벨들의 변경들을 더 포함할 수 있다.
추가 회로(520)는 메모리 디바이스(510)의 제어와 연관되지 않은 기능을 더 포함할 수 있다. 추가 회로(520)는 비밀번호 보호, 생체계측 등과 같이, 메모리 모듈(500)에 대한 판독 또는 기입 액세스를 제한하는 회로를 포함할 수 있다. 추가 회로(520)는 메모리 모듈(500)의 상태를 나타내는 회로를 포함할 수 있다. 예를 들어, 추가 회로(520)는, 메모리 모듈(500)에 전력이 제공되는지의 여부, 메모리 모듈(500)이 현재 액세스되고 있는지의 여부를 판정하고, 전력이 공급되는 동안에는 솔리드 라이트(solid light), 액세스되는 동안에는 플래싱 라이트(flashing light)와 같이, 그 상태의 표시를 디스플레이하는 기능을 포함할 수 있다. 추가 회로(520)는 메모리 모듈(500) 내의 전력 요구사항들을 조절하는데 조력하는 디커플링 캐패시터들과 같은 수동 디바이스들을 더 포함할 수 있다.
결론
요약하면, 본 발명의 분산형 제어기 실시예들은 개선된 알고리듬 실행 속도 및 메모리 디바이스에서 동작 오버헤드(overhead)의 감소를 제공한다. 추가적으로, 각각이 특정 메모리 기능에 연결된 다수의 전용 제어기들을 가짐으로써, 메모리 회로가 변화하는 경우, 오직 그 특정 제어기에 대한 소프트웨어/펌웨어만이 갱신될 필요가 있다.
비록 본 명세서에서 특정 실시예들이 도시되고 설명되었으나, 본 기술분야의 당업자는 동일한 목적을 달성하기 위해 계산된 구성이, 도시된 특정 실시예들을 대체할 수 있음을 이해할 것이다. 본 발명의 다수의 응용들은 본 기술분야의 당업자에게는 명백할 것이다. 따라서, 본 출원은 본 발명의 임의의 응용 및 변경들을 포함하도록 의도된다. 본 발명은 오직 이하의 특허 청구범위 및 그 등가물들에 의해서만 제한받도록 명백하게 의도된다.

Claims (30)

  1. 데이터를 저장하는 메모리 어레이를 갖는 메모리 디바이스에서의 분산형 제어기 시스템으로서,
    각각이 미리 정해진 기능을 갖는 복수의 제어기 회로들; 및
    상기 복수의 제어기 회로들에 응답하여 전압 및 데이터 캐시 신호들을 생성하기 위한, 상기 메모리 어레이에 연결된 복수의 메모리 주변 회로들 - 각각의 메모리 주변 회로는 상기 복수의 제어기 회로들 중 상이한 제어기 회로에 연결되고 상기 상이한 제어기 회로에 의해 제어됨 -
    을 포함하는 분산형 제어기 시스템.
  2. 제1항에 있어서,
    각각의 미리 정해진 기능은 그외의 미리 정해진 기능들과 상이한 분산형 제어기 시스템.
  3. 제1항에 있어서,
    상기 복수의 제어기 회로들 중 하나는 나머지 제어기 회로들을 제어하는 마스터 제어기 회로인 분산형 제어기 시스템.
  4. 제1항에 있어서,
    상기 메모리 디바이스는 플래시 메모리 디바이스인 분산형 제어기 시스템.
  5. 제4항에 있어서,
    상기 플래시 메모리 디바이스는 NAND 플래시 메모리 디바이스인 분산형 제어기 시스템.
  6. 제1항에 있어서,
    상기 미리 정해진 기능들은 아날로그 전압 제어, 데이터 캐시 제어, 및 메모리 어레이 제어를 포함하는 분산형 제어기 시스템.
  7. 각각의 행은 워드 라인에 의해 연결되고, 각각의 열은 비트 라인에 의해 연결되며, 각각의 열에 대한 액세스는 선택 게이트 드레인 트랜지스터 및 선택 게이트 소스 트랜지스터에 의해 제어되는, 행 및 열 형식으로 연결된 복수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이를 갖는 플래시 메모리 디바이스의 분산형 제어기 시스템으로서,
    복수의 제어기 회로들 - 각각의 제어기 회로는 나머지 제어기 회로들의 미리 정해진 기능과 상이한 미리 정해진 기능을 갖고, 제1 제어기 회로는 상기 나머지 제어기 회로들 각각에 연결됨 - ; 및
    상기 복수의 제어기 회로들에 응답하여 전압 및 데이터 캐시 신호들을 생성하기 위한, 상기 메모리 어레이에 연결된 복수의 메모리 주변 회로들 - 각각의 메 모리 주변 회로들은 상기 복수의 제어기 회로들 중 상이한 제어기 회로에 연결되고 상기 상이한 제어기 회로에 의해 제어됨 -
    을 포함하는 분산형 제어기 시스템.
  8. 제7항에 있어서,
    사용자 명령들을 수용하고 해석하기 위한, 상기 복수의 제어기 회로들 중 제1 제어기 회로에 연결된 명령 상태 머신(command state machine)을 더 포함하는 분산형 제어기 시스템.
  9. 제7항에 있어서,
    상기 제1 제어기 회로는 상기 나머지 제어기 회로들의 활성화를 제어하는 마스터 제어기 회로인 분산형 제어기 시스템.
  10. 제8항에 있어서,
    상기 제1 제어기 회로는, 상기 메모리 어레이 및 상기 나머지 제어기 회로들에 연결되고, 해석된 사용자 명령들에 응답하여 상기 메모리 어레이 및 상기 나머지 제어기 회로들에 대한 제어 신호들을 생성하는 분산형 제어기 시스템.
  11. 제10항에 있어서,
    상기 제1 제어기 회로는 상기 선택 게이트 드레인 및 선택 게이트 소스 트랜 지스터들을 턴 온하는 제어 신호들을 생성하는 분산형 제어기 시스템.
  12. 분산형 제어기 시스템을 갖는 플래시 메모리 디바이스로서,
    각각의 행은 워드 라인에 의해 연결되고, 각각의 열은 비트 라인에 의해 연결되며, 각각의 열에 대한 액세스는 선택 게이트 드레인 트랜지스터 및 선택 게이트 소스 트랜지스터에 의해 제어되는, 행 및 열 형식으로 연결된 복수의 비휘발성 메모리 셀들을 포함하는 플래시 메모리 어레이;
    상기 메모리 어레이로부터 데이터를 수용하고 상기 메모리 어레이에 데이터를 전송하는 데이터 캐시;
    상기 메모리 어레이의 동작을 위한 아날로그 전압들을 생성하는 아날로그 전압 생성 회로; 및
    상기 플래시 메모리 어레이에 연결된 마스터 제어기, 상기 데이터 캐시에 연결된 데이터 캐시 제어기, 및 상기 아날로그 전압 생성 회로에 연결된 아날로그 제어기를 포함하는 복수의 제어기 회로들 - 상기 마스터 제어기는 상기 데이터 캐시 제어기 및 상기 아날로그 제어기에 연결되고, 수신된 명령에 응답하여 상기 데이터 캐시 제어기 및 상기 아날로그 제어기 모두를 활성화하도록 구성됨 -
    을 포함하는 플래시 메모리 디바이스.
  13. 제12항에 있어서,
    상기 마스터 제어기는 상기 수신된 명령에 응답하여 상기 선택 게이트 드레 인 및 소스 트랜지스터들의 동작을 제어하는 제어 신호들을 생성하도록 구성되는 플래시 메모리 디바이스.
  14. 메모리 어레이, 아날로그 전압 생성 회로, 및 데이터 캐시를 포함하는 플래시 메모리 디바이스에서의 분산형 제어기 시스템으로서,
    상기 데이터 캐시에 연결되고, 상기 데이터 캐시를 제어하도록 구성된 데이터 캐시 제어기;
    상기 아날로그 전압 생성 회로에 연결되고, 상기 아날로그 전압 생성 회로를 제어하도록 구성된 아날로그 제어기; 및
    수신된 명령에 응답하여 각각의 제어기를 활성화하기 위해 상기 메모리 어레이, 상기 데이터 캐시 제어기, 및 상기 아날로그 제어기에 연결된 마스터 제어기
    를 포함하는 분산형 제어기 시스템.
  15. 제14항에 있어서,
    상기 데이터 캐시 제어기는, 판독 명령에 응답하여 상기 메모리 어레이로부터 데이터를 수신하고, 기입 명령에 응답하여 상기 메모리 어레이에 데이터를 전송하도록 상기 데이터 캐시를 인에이블하는 제어 신호들을 생성하도록 구성되는 분산형 제어기 시스템.
  16. 제14항에 있어서,
    상기 아날로그 제어기는 상기 아날로그 전압 생성 회로에 의해 생성된 전압 레벨들을 제어하는 제어 신호들을 생성하도록 구성되는 분산형 제어기 시스템.
  17. 제14항에 있어서,
    상기 마스터 제어기는 상기 메모리 어레이 내의 회로 구성요소들을 활성화하는 제어 신호들을 생성하도록 구성되는 분산형 제어기 시스템.
  18. 제14항에 있어서,
    상기 데이터 캐시 제어기, 아날로그 제어기, 및 마스터 제어기들의 각각은,
    명령들을 저장하는 코드 ROM;
    상기 코드 ROM에 연결되며, 상기 코드 ROM으로부터 판독된 각각의 명령을 디코딩하기 위한 명령 디코더;
    디코딩된 명령들에 응답하여 연산들을 행하는 산술 논리 유닛; 및
    상기 산술 논리 유닛으로부터의 데이터를 저장하는 레지스터 파일
    을 포함하는 분산형 제어기 시스템.
  19. 제18항에 있어서,
    상기 제어기들의 각각의 코드 ROM은 상기 제어기의 기능에 응답하여 상이한 명령들을 포함하는 분산형 제어기 시스템.
  20. 제14항에 있어서,
    상기 아날로그 제어기는 상기 데이터 캐시 제어기에 연결되지 않는 분산형 제어기 시스템.
  21. 메모리 시스템으로서,
    메모리 신호들을 생성하는 프로세서; 및
    상기 프로세서에 연결되고 상기 메모리 신호들에 응답하여 동작하는 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는,
    복수의 비휘발성 메모리 셀들을 포함하는 플래시 메모리 어레이;
    상기 메모리 어레이로부터 데이터를 수용하고 상기 메모리 어레이로 데이터를 전송하는 데이터 캐시;
    상기 메모리 어레이의 동작을 위한 아날로그 전압들을 생성하는 아날로그 전압 생성 회로; 및
    상기 플래시 메모리 어레이에 연결된 마스터 제어기, 상기 데이터 캐시에 연결된 데이터 캐시 제어기, 및 상기 아날로그 전압 생성 회로에 연결된 아날로그 제어기를 포함하는 복수의 제어기 회로들 - 상기 마스터 제어기는 상기 데이터 캐시 제어기 및 상기 아날로그 제어기에 연결되고, 수신된 명령에 응답하여 상기 데이터 캐시 제어기 및 상기 아날로그 제어기 모두를 활성화하도록 구성됨 -
    을 포함하는 메모리 시스템.
  22. 제21항에 있어서,
    상기 메모리 어레이는 NAND 아키텍처 메모리 어레이인 메모리 시스템.
  23. 메모리 모듈로서,
    적어도 2개의 메모리 디바이스들 - 상기 메모리 디바이스의 각각은,
    복수의 비휘발성 메모리 셀들을 갖는 플래시 메모리 어레이;
    상기 메모리 어레이로부터 데이터를 수용하고 상기 메모리 어레이로 데이터를 전송하는 데이터 캐시;
    상기 메모리 어레이의 동작을 위한 아날로그 전압들을 생성하는 아날로그 전압 생성 회로; 및
    상기 플래시 메모리 어레이에 연결된 마스터 제어기, 상기 데이터 캐시에 연결된 데이터 캐시 제어기, 및 상기 아날로그 전압 생성 회로에 연결된 아날로그 제어기 - 상기 마스터 제어기는 상기 데이터 캐시 제어기 및 상기 아날로그 제어기에 연결되고, 수신된 명령에 응답하여 상기 데이터 캐시 제어기 및 상기 아날로그 제어기 모두를 활성화하도록 구성됨 - 를 포함하는 복수의 제어기 회로들을 포함함 - ; 및
    상기 메모리 어레이와 호스트 시스템 간의 선택적 컨택트를 제공하도록 구성된 복수의 컨택트들
    을 포함하는 메모리 모듈.
  24. 제23항에 있어서,
    상기 호스트 시스템에 응답하여 상기 메모리 디바이스의 동작을 제어하기 위한, 상기 메모리 어레이에 연결된 메모리 제어기를 더 포함하는 메모리 모듈.
  25. 메모리 모듈로서,
    메모리 디바이스;
    상기 메모리 디바이스를 둘러싸기 위한 하우징; 및
    상기 하우징에 연결되고 메모리 어레이와 호스트 시스템 간에 선택적 컨택트를 제공하도록 구성된 복수의 컨택트들
    을 포함하고,
    상기 메모리 디바이스는,
    복수의 비휘발성 메모리 셀들을 갖는 플래시 메모리 어레이;
    상기 메모리 어레이로부터 데이터를 수용하고, 상기 메모리 어레이에 데이터를 전송하는 데이터 캐시;
    상기 메모리 어레이의 동작을 위한 아날로그 전압들을 생성하는 아날로그 전압 생성 회로; 및
    상기 플래시 메모리 어레이에 연결된 마스터 제어기, 상기 데이터 캐시에 연결된 데이터 캐시 제어기, 및 상기 아날로그 전압 생성 회로에 연결된 아날로그 제 어기를 포함하는 복수의 제어기 회로들 - 상기 마스터 제어기는 상기 데이터 캐시 제어기 및 상기 아날로그 제어기에 연결되고, 수신된 명령에 응답하여 상기 데이터 캐시 제어기 및 상기 아날로그 제어기 모두를 활성화하도록 구성됨 -
    을 포함하는 메모리 모듈.
  26. 메모리 어레이를 갖는 메모리 디바이스의 분산형 제어기 회로의 동작을 위한 방법으로서,
    명령을 수신하는 단계;
    상기 명령을 해석하는 단계;
    상기 명령에 응답하여 마스터 제어기를 시동하는 단계; 및
    상기 마스터 제어기가 상기 명령에 응답하여 분산형 메모리 제어기들을 활성화하는 단계
    를 포함하는 방법.
  27. 제26항에 있어서,
    상기 마스터 제어기는 캐시 제어기 및 아날로그 제어기를 활성화하고, 상기 캐시 제어기는 활성화되어 데이터 캐시를 제어하고, 상기 아날로그 제어기는 활성화되어 아날로그 전압 생성 회로를 제어하는 방법.
  28. 제27항에 있어서,
    상기 캐시 제어기가 상기 명령에 응답하여 데이터 캐시 제어 신호들을 생성하는 단계를 더 포함하는 방법.
  29. 제28항에 있어서,
    상기 데이터 캐시 제어 신호들은, 상기 명령이 판독 명령인 경우 상기 메모리 어레이로부터 데이터를 수용하고, 상기 명령이 기입 명령인 경우 상기 메모리 어레이로 데이터를 전송하도록 상기 데이터 캐시에 지시하는 방법.
  30. 제27항에 있어서,
    상기 아날로그 제어기는, 소거 명령에 응답하여 소거 전압들을 생성하고, 기입 명령에 응답하여 기입 전압들을 생성하고, 판독 명령에 응답하여 판독 전압들을 생성하도록 상기 아날로그 전압 생성 회로에 지시하는 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7173863B2 (en) * 2004-03-08 2007-02-06 Sandisk Corporation Flash controller cache architecture
ITRM20060139A1 (it) 2006-03-13 2007-09-14 Micron Technology Inc Sistema ad unita di controllo distribuito di dispositivo di memoria
KR101449524B1 (ko) * 2008-03-12 2014-10-14 삼성전자주식회사 스토리지 장치 및 컴퓨팅 시스템
US7768832B2 (en) * 2008-04-07 2010-08-03 Micron Technology, Inc. Analog read and write paths in a solid state memory device
US8792283B2 (en) 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
US9702305B2 (en) 2013-04-17 2017-07-11 Micron Technology, Inc. Multiple engine sequencer
US9558848B2 (en) * 2014-11-04 2017-01-31 Microsoft Technology Licensing, Llc Testing storage device power circuitry
US10372353B2 (en) * 2017-05-31 2019-08-06 Micron Technology, Inc. Apparatuses and methods to control memory operations on buffers
US10621117B2 (en) 2017-06-15 2020-04-14 Micron Technology, Inc. Controlling memory devices using a shared channel
KR102714850B1 (ko) * 2019-10-18 2024-10-10 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0675502B1 (en) * 1989-04-13 2005-05-25 SanDisk Corporation Multiple sector erase flash EEPROM system
US6920416B1 (en) * 1989-08-28 2005-07-19 Texas Instruments Incorporated Electronic systems testing employing embedded serial scan generator
CA2075048C (en) * 1990-01-30 1999-08-17 Gregory A. Pascucci Networked facilities management system
US5765015A (en) * 1990-11-13 1998-06-09 International Business Machines Corporation Slide network for an array processor
DK0627100T3 (da) * 1992-12-23 2000-06-26 Ebauchesfabrik Eta Ag Laveffekt-multitaskkontroller
US5623620A (en) * 1993-06-30 1997-04-22 Intel Corporation Special test modes for a page buffer shared resource in a memory device
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
US5845095A (en) 1995-07-21 1998-12-01 Motorola Inc. Method and apparatus for storing and restoring controller configuration information in a data communication system
US5745409A (en) * 1995-09-28 1998-04-28 Invox Technology Non-volatile memory with analog and digital interface and storage
US5715193A (en) 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US5890192A (en) * 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US6073243A (en) 1997-02-03 2000-06-06 Intel Corporation Block locking and passcode scheme for flash memory
JPH10302476A (ja) * 1997-02-26 1998-11-13 Toshiba Corp 半導体集積回路装置
GB2357602A (en) * 1999-12-22 2001-06-27 Nokia Mobile Phones Ltd Memory controller for a memory array comprising different memory types
US6472898B1 (en) * 2000-11-16 2002-10-29 Advanced Micro Devices, Inc. Method and system for testing a semiconductor memory device
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
US7219173B2 (en) * 2001-07-31 2007-05-15 Micronas Usa, Inc. System for video processing control and scheduling wherein commands are unaffected by signal interrupts and schedule commands are transmitted at precise time
ITRM20010531A1 (it) * 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US6959361B2 (en) 2002-04-25 2005-10-25 Sun Microsystems, Inc. Distributed caching mechanism for pending memory operations within a memory controller
GB0228548D0 (en) * 2002-12-06 2003-01-15 Unilever Plc Microwavable food product
JP3900077B2 (ja) * 2002-12-10 2007-04-04 セイコーエプソン株式会社 カラーフィルタ基板、カラーフィルタ基板の製造方法、電気光学装置、電気光学装置の製造方法、及び、電子機器
JP2004213723A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書込み及び消去制御用シーケンス
JP2005092963A (ja) 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性記憶装置
JP2005353171A (ja) * 2004-06-10 2005-12-22 Toshiba Corp 半導体記憶装置及びそのブランクページ検索方法
US7126873B2 (en) * 2004-06-29 2006-10-24 Super Talent Electronics, Inc. Method and system for expanding flash storage device capacity
US7072781B1 (en) * 2004-07-06 2006-07-04 Advanced Micro Devices, Inc. Architecture for generating adaptive arbitrary waveforms
FR2874449B1 (fr) 2004-08-17 2008-04-04 Atmel Corp Circuit de retard de programme auto-adaptatif pour memoires programmables
US7493474B1 (en) * 2004-11-10 2009-02-17 Altera Corporation Methods and apparatus for transforming, loading, and executing super-set instructions
US7809928B1 (en) * 2005-11-29 2010-10-05 Nvidia Corporation Generating event signals for performance register control using non-operative instructions
US7457178B2 (en) * 2006-01-12 2008-11-25 Sandisk Corporation Trimming of analog voltages in flash memory devices
US7254071B2 (en) * 2006-01-12 2007-08-07 Sandisk Corporation Flash memory devices with trimmed analog voltages
ITRM20060139A1 (it) * 2006-03-13 2007-09-14 Micron Technology Inc Sistema ad unita di controllo distribuito di dispositivo di memoria
US7304893B1 (en) * 2006-06-30 2007-12-04 Sandisk Corporation Method of partial page fail bit detection in flash memory devices

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